JP2008160086A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】簡易でかつ低コストで製造可能なHOT構造の半導体装置およびその製造方法を提供する。
【解決手段】(100)面方位Si基板Sの表面に電子線EBを局所的に照射した状態で、基板Sの表面上にセリウムオキサイド(CeO2)を成膜することにより、電子線EBが照射した領域AR1には(100)面方位セリウムオキサイド(CeO2)膜36を成膜し、電子線EBが照射しない領域AR2には(110)面方位セリウムオキサイド(CeO2)膜38を成膜する。それぞれ異なった面方位を有するセリウムオキサイド(CeO2)上に、シリコン(Si)膜を成長することにより、HOT(Hybrid Orientation Technology)構造を有する半導体装置を提供することを可能とする。
【選択図】図13
【解決手段】(100)面方位Si基板Sの表面に電子線EBを局所的に照射した状態で、基板Sの表面上にセリウムオキサイド(CeO2)を成膜することにより、電子線EBが照射した領域AR1には(100)面方位セリウムオキサイド(CeO2)膜36を成膜し、電子線EBが照射しない領域AR2には(110)面方位セリウムオキサイド(CeO2)膜38を成膜する。それぞれ異なった面方位を有するセリウムオキサイド(CeO2)上に、シリコン(Si)膜を成長することにより、HOT(Hybrid Orientation Technology)構造を有する半導体装置を提供することを可能とする。
【選択図】図13
Description
本発明は、半導体装置およびその製造方法に関する。
共通の半導体基板の主面に、互いに異種の方位を有する半導体結晶層が共存する、いわゆるHOT(Hybrid Orientation Technology)構造の半導体装置が近年着目されている。
従来、このようなHOT構造の半導体装置を得るためには、互いに異種の方位を有する半導体基板を貼り合わせて表層側の半導体層を薄膜化した後に、表層側の半導体層を局所的に除去し、裏面側の半導体層が露出した領域に半導体結晶層を成長させる製造方法が採用されてきた。
しかしながら、上述の製造方法によれば、異種の方位を有する結晶を得るために、互いに異なる方位を有する2枚の単結晶層が必要になる。従って、1枚のHOT構造の半導体装置を作成するためには2枚のウェーハが必要となり、製造コストの増加を招いていた。また、表層側のウェーハの薄膜化工程では無駄にするウェーハ量が多く、またそのための工程も多数に亘るために製造に時間がかかるなど、コストおよび工期のいずれの点においても、改善が強く望まれていた。
Q. Quyang et al.,2005 VLSI Symposium on VLSI Technology Digest of Technical Papers, p.28 Investigation of CMOS Devices with Embedded SiGe Source/Drain on Hybrid Orientation Substrates M. Yang et al.,2006 VLSI Symposium on VLSI Technology Digest of Technical Papers, p.166 Silicon−on−Insulator MOSFETs with Hybrid Crystal Orientations
Q. Quyang et al.,2005 VLSI Symposium on VLSI Technology Digest of Technical Papers, p.28 Investigation of CMOS Devices with Embedded SiGe Source/Drain on Hybrid Orientation Substrates M. Yang et al.,2006 VLSI Symposium on VLSI Technology Digest of Technical Papers, p.166 Silicon−on−Insulator MOSFETs with Hybrid Crystal Orientations
本発明の目的は、簡易でかつ低コストで製造可能なHOT構造の半導体装置およびその製造方法を提供することにある。
本発明は、以下の手段により上記課題の解決を図る。
即ち、本発明の第1の側面によれば、
半導体基板と、
前記半導体基板上に形成され、結晶方位が互いに異なる少なくとも2つの結晶性絶縁膜を含む複数の結晶性絶縁膜と、
を備える半導体装置が提供される。
半導体基板と、
前記半導体基板上に形成され、結晶方位が互いに異なる少なくとも2つの結晶性絶縁膜を含む複数の結晶性絶縁膜と、
を備える半導体装置が提供される。
また、本発明の第2の側面によれば、
半導体基板と、
前記半導体基板上に形成され、結晶方位が互いに異なる少なくとも2つの結晶性絶縁膜を含む複数の結晶性絶縁膜と、
を備え、
(100)面方位を有し、その結晶軸が前記半導体基板の法線方向に対して0.5°乃至7°のオフアングルを有する半導体結晶で前記半導体基板が形成される、
半導体装置が提供される。
半導体基板と、
前記半導体基板上に形成され、結晶方位が互いに異なる少なくとも2つの結晶性絶縁膜を含む複数の結晶性絶縁膜と、
を備え、
(100)面方位を有し、その結晶軸が前記半導体基板の法線方向に対して0.5°乃至7°のオフアングルを有する半導体結晶で前記半導体基板が形成される、
半導体装置が提供される。
また、本発明の第3の側面によれば、
半導体基板上にエネルギー線を局所的に照射しながら、前記半導体基板上に結晶性絶縁膜を成膜する工程を備える半導体装置の製造方法が提供される。
半導体基板上にエネルギー線を局所的に照射しながら、前記半導体基板上に結晶性絶縁膜を成膜する工程を備える半導体装置の製造方法が提供される。
さらに、本発明の第4の側面によれば、
半導体基板上にエネルギー線を局所的に照射しながら、前記半導体基板上に結晶性絶縁膜を成膜する工程を備え、
(100)面方位を有し、その結晶軸が前記半導体基板の法線方向に対して0.5°乃至7°のオフアングルを有する半導体結晶で前記半導体基板が形成される、
半導体装置の製造方法が提供される。
半導体基板上にエネルギー線を局所的に照射しながら、前記半導体基板上に結晶性絶縁膜を成膜する工程を備え、
(100)面方位を有し、その結晶軸が前記半導体基板の法線方向に対して0.5°乃至7°のオフアングルを有する半導体結晶で前記半導体基板が形成される、
半導体装置の製造方法が提供される。
本発明によれば、簡易でかつ低コストで製造可能なHOT構造の半導体装置およびその製造方法が提供される。
(1)第1の実施の形態
本発明の第1の実施の形態について図1乃至図11を参照しながら説明する。なお、以下の各図において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
本発明の第1の実施の形態について図1乃至図11を参照しながら説明する。なお、以下の各図において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
図1は、本発明の第1の実施の形態による半導体装置の概略構成を示す断面図である。同図に示す半導体装置1は、(100)面方位を有するシリコン単結晶基板S1と、基板S1の主面の一部の領域AR1上に形成されたセリウムオキサイド(CeO2)膜36と、基板S1の主面の他の領域AR2上に形成されたセリウムオキサイド(CeO2)膜38a,38bと、を備える。セリウムオキサイド(CeO2)膜36とセリウムオキサイド(CeO2)膜38a,38bは本実施形態において例えば2つの結晶性絶縁膜に対応し、互いに異なる結晶方位を有する。より具体的には、セリウムオキサイド(CeO2)膜36は(100)面方位を有し、セリウムオキサイド(CeO2)膜38a,38bは(110)面方位を有する。
このように、本実施形態によれば、複数種の異なる結晶方位を有する結晶性絶縁膜が、共通の半導体基板上に形成されたHOT構造の半導体装置が提供される。これにより、後に第2の実施の形態で説明するように、例えばそれぞれの方位を有する結晶領域上にそれぞれの方位で優れた特性を発揮する素子を形成することにより、優れた特性を有するLSIを作成することが可能になる。
図1に示す半導体装置の製造方法について、図2乃至図7を参照しながら説明する。
まず、(100)面方位を有するシリコン単結晶基板S1上に、図2に示すように、セリウム(Ce)をスパッタ法により堆積させ、約1.5nmの厚さを有するセリウム(Ce)膜32を成膜する。
次に、図3に示すように、基板S1を真空中400℃で30秒間熱処理する。これにより、基板S1上のセリウム(Ce)膜32がセリウムシリサイド(CeSi2)34となる。
次いで、図4に示すように、基板上の一部の領域AR1にのみエネルギー線を照射した状態でセリウムオキサイド(CeO2)を50nmの厚さで堆積させる。本実施形態においては、エネルギー線として90eVの電子線EBを用いる。また、セリウムオキサイド(CeO2)の堆積は、基板S1の温度を800℃として、Ar/O2の混合ガス雰囲気中でCeをスパッタすることによる、反応性スパッタ法を用いる。堆積したセリウムオキサイド(CeO2)の結晶方位を電子線回折にて確認したところ、電子線を照射した領域AR1には(100)面方位のセリウムオキサイド(CeO2)がエピタキシャル成長し、この一方、電子線が照射されていない領域AR2には(110)面方位のセリウムオキサイド(CeO2)がエピタキシャル成長していることが確認された。なお、このセリウムオキサイド(CeO2)の成膜工程前に基板S1の表面に存在していたセリウムシリサイド(CeSi2)は、セリウムオキサイド(CeO2)膜36,38a,38bの成膜後、セリウムオキサイド(CeO2)膜中にセリウム(Ce)が、及びシリコン(Si)基板S1中にシリコン(Si)が再拡散することで消失してしまっており、セリウムオキサイド(CeO2)が(100)シリコン(Si)基板S1の直上に形成された構造となっていることが判明した。
ここで、セリウムオキサイド(CeO2)の成長前にセリウムシリサイド(CeSi2)34を形成する理由は次のとおりである。即ち、仮にセリウムシリサイド(CeSi2)34を形成せずにシリコン(Si)基板直上にセリウムオキサイド(CeO2)膜を成膜しようとした場合、セリウムオキサイド(CeO2)の成長が酸化性雰囲気中で行われるため、シリコン(Si)基板S1の表面の全面がセリウムオキサイド(CeO2)で被覆されるより前に、シリコン(Si)基板S1の表面が酸化されて熱酸化膜SiO2が形成されてしまう。この熱酸化膜SiO2は結晶性を有しないアモルファスであるため、その後にセリウムオキサイド(CeO2)を成長させようとしても、下地のシリコン(Si)基板S1の結晶性を引継ぐことができない。そこで、シリコン(Si)表面に一旦セリウムオキサイド(CeO2)を形成することで、シリコン(Si)表面が酸化されてしまうことを抑制することができる。これにより、セリウムオキサイド(CeO2)がセリウムシリサイド(CeSi2)34の結晶性を引継いで、単結晶状態で成長することが可能となる。
このように単結晶成長するセリウムオキサイド(CeO2)が、電子線照射の有無に依存して結晶方位が互いに異なるセリウムオキサイド(CeO2)膜36,38a,38bとして成膜されるメカニズムについて調べるため、透過型電子顕微鏡による断面観察により結晶の成長過程を調べた。その結果、基板S1の直上に形成されるセリウムオキサイド(CeO2)の核の結晶方位が電子線EBの照射に応じて変化し、それぞれの領域で各結晶方位のセリウムオキサイド(CeO2)核が結合していくことで、図5の説明図に示すように、電子線EBが照射された領域AR1には(100)面方位を有するセリウムオキサイド(CeO2)膜36が成膜され、電子線EBが照射されない領域AR2には(110)面方位を有するセリウムオキサイド(CeO2)膜38a,38bが成膜されていくことが判明した。
基板S1直上に形成されるセリウムオキサイド(CeO2)の核の結晶方位が電子線EB照射に応じて変化する理由は、セリウムオキサイド(CeO2)の結晶においては、面方位によって電気的な異方性が変化するため、電子線EBの照射により局所的に異なる表面ポテンシャルを持つようにすることで、各領域AR1,AR2で安定に成長することのできる結晶方位が変化するようになったためと考えられる。図6にその概念図を示す。セリウムオキサイド(CeO2)は(100)面方向には電気的な極性を有するが、(110)面方向には極性を有していない。この結果として図6(a)に示すように、電子線の照射により表面ポテンシャルが変化した領域AR1にのみ(100)面方向のセリウムオキサイド(CeO2)が成長したものと考えられる。これに対して、電子線EBが照射されていない領域AR2は、図6(b)に示すように、その表面が電気的に中性であるため、セリウムオキサイド(CeO2)の結晶方位の中でも電気的な異方性を有しない方向である(110)面方位を有する単結晶が成長したものと考えられる。
上述したような、共通の(100)面方位のシリコン(Si)単結晶上に、(100)面方位のセリウムオキサイド(CeO2)と(110)面方位のセリウムオキサイド(CeO2)との双方が同時に成長した場合の三次元的な結晶方向の関係について図7を参照しながら説明する。なお、このような結晶方向の関係は、文献R.L.Goettler,J.P.Maria and D.G.Schlom,Mat.Res.Soc.Symp.Proc.vol.474, p.333 (1997)に示されている。
本実施形態による半導体装置の製造方法の比較例として、従来の技術によるHOT構造の半導体装置の製造方法を、図8乃至図11を参照しながら説明する。
まず、図8に示すように、(100)面方位を有するシリコン(Si)基板220上に熱酸化膜230を30nmの厚さで成膜する。次に、熱酸化膜230の表面に(110)面方位を有するシリコン(Si)基板250を貼り付け、基板220との貼り合わせ面と反対の側からシリコン(Si)基板250を薄膜化し、図9に示す構造を形成する。その後、図10に示すように、シリコン酸化膜260を堆積させ、マスク(図示せず)によりパターニングを行った後、シリコン酸化膜260、シリコン(Si)層250およびシリコン酸化膜層230をエッチングにより選択的に除去し、既知の方法によりシリコン酸化膜の側壁270を形成する。その後、図11に示すように、いわゆる選択成長法により、シリコン(Si)が露出した領域AR200のみに選択的にシリコン(Si)層280を成長させる。これにより、シリコン(Si)基板220の主面上に(100)面方位のシリコン(Si)単結晶(280)と(110)面方位のシリコン(Si)単結晶(250)とが共存するHOT構造を形成することができる。
しかしながら、従来の技術による方法は、異種の方位を有する結晶を得るために、異なる2枚の方位を有する単結晶層が必要となっている。このように、1枚のHOT構造の半導体装置を作成するために2枚のウェーハが必要になるなど、従来の技術にはコストおよび工期のいずれにおいても改善が強く望まれていた。
なお、図11では(110)面方位の領域のみSOI構造で、(100)面方位の領域は下地に埋め込み酸化膜層のないバルク領域となっているが、既知の方法により、例えば(110)面方位の領域と(100)面方位の領域のいずれをもSOI領域とすること、またはいずれをもバルク領域とすることは可能である。
(2)第2の実施の形態
次に、本発明の第2の実施の形態について図12および図13を参照しながら説明する。
次に、本発明の第2の実施の形態について図12および図13を参照しながら説明する。
図12は、本実施形態の半導体装置3の概略構造を示す断面図である。同図に示す半導体装置3は、図1に示す半導体装置1の上に形成されたシリコン単結晶層42,44をさらに備える。シリコン単結晶層42,44はそれぞれセリウムオキサイド(CeO2)36,38a,38bの上に形成され、下層の結晶方位を引き継いで形成されており、それぞれ(100)面方位と(110)面方位を有する。
図12に示す半導体装置3に、例えばMOSFETを形成してその特性を評価すると、従来の方法で同一基板上に(100)面方位と(110)面方位とを形成した場合と同様の特性が得られることが分かっている。
本実施形態の半導体装置3の製造方法は、次の通りである。
即ち、第1の実施の形態の半導体装置1の上に、CVD法によりシリコン単結晶層を50nmの厚さで堆積させる。ここでシリコン(Si)のCVDはジクロルシランを原料ガスとして用い、800℃で行う。シリコン単結晶は、(100)面方位のセリウムオキサイド(CeO2)膜36と(110)面方位のセリウムオキサイド(CeO2)膜38a,38bのそれぞれに対して、(100)面方位のシリコン(Si)と(110)面方位のシリコン(Si)とがエピタキシャル成長するため、シリコン単結晶層も図12に示すように、(100)面方位のシリコン(Si)層42と(110)面方位のシリコン(Si)層44とが形成される。
(3)第3の実施の形態
上述した実施形態での製造方法によれば、例えば図12を参照して説明すると、(100)面方位を有するSi基板S1上に(110)面方位を有するSi薄膜44を成長させる領域AR2同士で、(110)面方位を有するセリウムオキサイド(CeO2)膜38a,38bが互いに90°傾いて形成される場合があることが判明した。このような場合、その上に形成される素子の特性は互いに異なるものになってしまう。本実施形態はこのような回転角のばらつきが無い半導体装置を提供する。
上述した実施形態での製造方法によれば、例えば図12を参照して説明すると、(100)面方位を有するSi基板S1上に(110)面方位を有するSi薄膜44を成長させる領域AR2同士で、(110)面方位を有するセリウムオキサイド(CeO2)膜38a,38bが互いに90°傾いて形成される場合があることが判明した。このような場合、その上に形成される素子の特性は互いに異なるものになってしまう。本実施形態はこのような回転角のばらつきが無い半導体装置を提供する。
図14に示す半導体装置2は、(100)面方位を有するシリコン単結晶基板S3と、基板S3の主面の一部の領域AR1上に形成されたセリウムオキサイド(CeO2)膜36と、基板S3の主面の他の領域AR2上に形成されたセリウムオキサイド(CeO2)膜39と、を備える。セリウムオキサイド(CeO2)膜36およびセリウムオキサイド(CeO2)膜39は本実施形態において例えば2つの結晶性絶縁膜に対応する。本実施形態の半導体装置2の特徴は、基板S3を形成する<100>方向のシリコン単結晶の結晶軸((100)軸)が基板S3の法線方向から[001]方向へ向けて所定の角度(オフアングル)を有するように設定されている点にある。
このように設定された下地基板S3に対して第1の実施の形態と同様の方法でセリウムオキサイド(CeO2)膜を成長させたところ、(110)面方位を有するセリウムオキサイド(CeO2)膜が成長した領域AR2における成長状態に、第1の実施の形態とは大きく異なる現象が確認された。具体的には、第1の実施の形態では、成長した(110)面方位を有するセリウムオキサイド(CeO2)膜が、そのローテーションにおいて、互いに90°傾いた2種類の領域から構成されることがあるが、本実施形態の下地基板S3によれば、下地基板S3を形成する<100>方向のシリコン単結晶の結晶軸((100)軸)が基板S3の法線方向から[001]方向へ向けて所定の角度(オフアングル)を有するので、(110)面方位のセリウムオキサイド(CeO2)膜39が、相互に回転角のばらつきを惹起することなく単一の結晶構造で成膜されることが判明した。これにより、セリウムオキサイド(CeO2)膜39上に素子を形成した場合、(110)面方位を有する結晶を用いた場合に得られる本来の特性が得られるようになった。
<100>方向のシリコン単結晶の結晶軸((100)軸)の基板S3の法線方向からのオフアングルの角度は、図15に示すように、0.5°乃至7°の範囲内であれば良いが、2.5°を採用した場合が最も優れた特性が得られることが分かっている。図15において、「χmin」(normalized minimum ion yield)は規格化された最小イオン収率(軸チャネリング条件下とノンチャネリング条件下での後方散乱イオン収率の比をいう。規格化された最小イオン収率が小さいほど結晶性が良いことを示す。)を表す。図15からも分かるように、オフアングルは0.5°以上であれば本実施形態で得られる半導体装置2と同様の、単一ドメイン構造が得ることができ、また7°以下であれば、本来の(100)または(110)面方位で得られるはずの電気特性から大きく劣化することのない特性を得ることができる。
このようなオフアングルを有する半導体結晶で形成された基板を採用することで、オフアングルを有する半導体結晶で形成された基板を用いなかった場合に見られた2種類の異なるドメインが観察されなくなることは、これまでに、電子線等を照射しないでCeO2を成長させた場合に観察された結果(例えば、Mat. Res. Symp. Proc. Vol.341, 1994 materials Research Society, p.101, T. Inoue et al., Study of Epitaxial Growth of CeO2 (110)/(100) in Conjunction with Substrate Off−Orientation)と同様となっている。本実施形態において得られた結果も、上記文献に示されたのと同様のメカニズムに基づくものと考えられる。
(4)第4の実施の形態
図16は、本実施形態の半導体装置4の概略構造を示す断面図である。図16に示す半導体装置4は、図12に示した半導体装置3と同様に、図14に示す半導体装置2の上に形成されたシリコン単結晶層42,44をさらに備える。シリコン単結晶層42,44はそれぞれセリウムオキサイド(CeO2)36,39の上に形成され、下層の結晶方位を引き継いで形成されており、それぞれ(100)面方位と(110)面方位を有する。
図16は、本実施形態の半導体装置4の概略構造を示す断面図である。図16に示す半導体装置4は、図12に示した半導体装置3と同様に、図14に示す半導体装置2の上に形成されたシリコン単結晶層42,44をさらに備える。シリコン単結晶層42,44はそれぞれセリウムオキサイド(CeO2)36,39の上に形成され、下層の結晶方位を引き継いで形成されており、それぞれ(100)面方位と(110)面方位を有する。
本実施形態の半導体装置4の製造方法も、その法線方向CAから2.5°傾斜させた結晶軸((100)軸)を有する<100>方向のシリコン単結晶で形成された下地基板S3を用いる点を除いて上述した第3の実施の形態と同様である。
以上、本発明の実施の形態のいくつかについて説明したが、本発明は上記実施形態にかぎられるものでは決して無く、その技術的範囲内で実施形態を種々変更して適用できることは勿論である。
例えば、上記実施形態では、セリウム(Ce)またはセリウムオキサイド(CeO2)の成膜方法としてスパッタ法を用いたが、これに限ることなく、例えば真空蒸着、MBE(Molecular Beam Epitaxy))、CVD(Chemical Vapour Deposition)、またはレーザアブレーション等の方法を用いてもよい。
また、電子線のエネルギーとしては、上記実施形態では90eVとしたが、これに限ることなく数eVから1keVの範囲のいずれでもよい。また、電子線を基板の一部の領域に照射する方法として、電子線を走査するだけでなく基板を支持するステージを動かすことによってもよい。また、照射領域のみ開口したマスクを用いてもよい。
また、結晶方位の異なるセリウムオキサイド(CeO2)を同時に形成するために、一部の領域のみ電気的ポテンシャルを変化させる方法として、第1の実施の形態に示したような電子線を照射する方法だけでなく、荷電粒子線として水素やヘリウムなどのイオンのビーム等を照射する他、X線、紫外線を用いることによってもよい。
また、上記実施形態では、結晶性絶縁物としてセリウムオキサイド(CeO2)の例を示したが、これに限ることなく、CeO2からCe2O3の範囲でセリウム(Ce)に対する酸素の原子数比が1.5〜2の範囲にあるものであればよい。また、例えば酸化マグネシウム(MgO)、スピネル(MgAl2O4)、酸化バリウム(BaO)、酸化アルミニウム(Al2O3)、酸化イットリウム(Y2O3)等、結晶面により電気的に極性を有する方向と有しない方向とを持つ、結晶性の絶縁物であっても、本発明と同様の効果を得ることができる。
また、上記実施形態では半導体基板としてシリコン(Si)基板を用いたが、これに限ることなく、例えばゲルマニウム(Ge)、炭化珪素(SiC)もしくはガリウム砒素(GaAs)等の半導体、またはシリコンゲルマニウム(SiGe)などの混晶の半導体であってもよい。
1〜4:半導体装置
10:LSI
36:(100)方位セリウムオキサイド(CeO2)膜
38a,38b,39:(110)方位セリウムオキサイド(CeO2)膜
42:(100)方位シリコン(Si)単結晶層
44:(110)方位シリコン(Si)単結晶層
CA:下地基板の法線方向
EB:電子線
S1,S3:半導体基板
10:LSI
36:(100)方位セリウムオキサイド(CeO2)膜
38a,38b,39:(110)方位セリウムオキサイド(CeO2)膜
42:(100)方位シリコン(Si)単結晶層
44:(110)方位シリコン(Si)単結晶層
CA:下地基板の法線方向
EB:電子線
S1,S3:半導体基板
Claims (5)
- 半導体基板と、
前記半導体基板上に形成され、結晶方位が互いに異なる少なくとも2つの結晶性絶縁膜を含む複数の結晶性絶縁膜と、
を備える半導体装置。 - 前記結晶性絶縁膜の上にそれぞれ形成され、下層の前記結晶性絶縁膜と同一の結晶方位を有する半導体結晶層をさらに備える請求項1に記載の半導体装置。
- 半導体基板と、
前記半導体基板上に形成され、結晶方位が互いに異なる少なくとも2つの結晶性絶縁膜を含む複数の結晶性絶縁膜と、
を備え、
(100)面方位を有し、その結晶軸が前記半導体基板の法線方向に対して0.5°乃至7°のオフアングルを有する半導体結晶で前記半導体基板が形成される、
半導体装置。 - 半導体基板上にエネルギー線を局所的に照射しながら、前記半導体基板上に結晶性絶縁膜を成膜する工程を備える半導体装置の製造方法。
- 半導体基板上にエネルギー線を局所的に照射しながら、前記半導体基板上に結晶性絶縁膜を成膜する工程を備え、
(100)面方位を有し、その結晶軸が前記半導体基板の法線方向に対して0.5°乃至7°のオフアングルを有する半導体結晶で前記半導体基板が形成される、
半導体装置の製造方法。
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Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6348866A (ja) * | 1986-08-19 | 1988-03-01 | Citizen Watch Co Ltd | Mosトランジスタの製造方法 |
JPH065517A (ja) * | 1992-06-16 | 1994-01-14 | Fujitsu Ltd | 半導体結晶基板とその製造方法 |
JPH0685264A (ja) * | 1991-02-28 | 1994-03-25 | Tonen Corp | 多結晶シリコン薄膜及び該薄膜を用いたトランジスタ |
JPH07245450A (ja) * | 1994-01-14 | 1995-09-19 | Fuji Xerox Co Ltd | 光変調複合素子 |
JPH10182292A (ja) * | 1996-10-16 | 1998-07-07 | Sony Corp | 酸化物積層構造およびその製造方法 |
JPH10231196A (ja) * | 1996-12-17 | 1998-09-02 | Sony Corp | 酸化物積層構造の製造方法および有機金属化学気相成長装置 |
JPH10270653A (ja) * | 1997-03-27 | 1998-10-09 | Sony Corp | 酸化物積層構造およびその製造方法ならびに強誘電体不揮発性メモリ |
JP2000281494A (ja) * | 1999-03-26 | 2000-10-10 | Sony Corp | 酸化物の結晶成長方法および酸化物積層構造 |
JP2000332007A (ja) * | 1999-03-17 | 2000-11-30 | Matsushita Electric Ind Co Ltd | 誘電体膜の形成方法およびその形成装置 |
JP2003168647A (ja) * | 2001-09-19 | 2003-06-13 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
JP2004281594A (ja) * | 2003-03-14 | 2004-10-07 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
-
2007
- 2007-11-22 JP JP2007303057A patent/JP2008160086A/ja active Pending
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6348866A (ja) * | 1986-08-19 | 1988-03-01 | Citizen Watch Co Ltd | Mosトランジスタの製造方法 |
JPH0685264A (ja) * | 1991-02-28 | 1994-03-25 | Tonen Corp | 多結晶シリコン薄膜及び該薄膜を用いたトランジスタ |
JPH065517A (ja) * | 1992-06-16 | 1994-01-14 | Fujitsu Ltd | 半導体結晶基板とその製造方法 |
JPH07245450A (ja) * | 1994-01-14 | 1995-09-19 | Fuji Xerox Co Ltd | 光変調複合素子 |
JPH10182292A (ja) * | 1996-10-16 | 1998-07-07 | Sony Corp | 酸化物積層構造およびその製造方法 |
JPH10231196A (ja) * | 1996-12-17 | 1998-09-02 | Sony Corp | 酸化物積層構造の製造方法および有機金属化学気相成長装置 |
JPH10270653A (ja) * | 1997-03-27 | 1998-10-09 | Sony Corp | 酸化物積層構造およびその製造方法ならびに強誘電体不揮発性メモリ |
JP2000332007A (ja) * | 1999-03-17 | 2000-11-30 | Matsushita Electric Ind Co Ltd | 誘電体膜の形成方法およびその形成装置 |
JP2000281494A (ja) * | 1999-03-26 | 2000-10-10 | Sony Corp | 酸化物の結晶成長方法および酸化物積層構造 |
JP2003168647A (ja) * | 2001-09-19 | 2003-06-13 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
JP2004281594A (ja) * | 2003-03-14 | 2004-10-07 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
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