KR20110005694A - 하부 도체 상에 형성된 선택적으로 제조된 탄소 나노-튜브 가역 저항-스위칭 소자를 사용한 메모리 셀과 이를 형성하는 방법 - Google Patents
하부 도체 상에 형성된 선택적으로 제조된 탄소 나노-튜브 가역 저항-스위칭 소자를 사용한 메모리 셀과 이를 형성하는 방법 Download PDFInfo
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Abstract
일부 면에서, (1) 기판 위에 제 1 도체를 제조하는 단계; (2) (a) 실리콘-게르마늄("Si/Ge")을 포함하는 탄소 나노-튜브("CNT") 시드층을 제 1 도체 상에 제조하고; (b) 증착된 CNT 시드층의 표면을 평탄화하고; (c) CNT 시드층 상에 CNT 물질을 선택적으로 제조함으로써, 제 1 도체 위에 CNT 물질을 선택적으로 제조하는 단계; (3) CNT 물질 위에 다이오드를 제조하는 단계; 및 (4) 다이오드 위에 제 2 도체를 제조하는 단계를 포함하는, 메모리 셀 제조 방법이 제공된다. 이외 많은 면이 제공된다.
Description
관련 출원에 대한 참조
이 출원은 "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance-Switching Element Formed Over A Bottom Conductor And Methods Of Forming The Same" 명칭으로 2008년 4월 11일에 출원된 미국 가특허 출원번호 61/044,414의 혜택을 청구하며, "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance-Switching Element Formed Over A Bottom Conductor And Methods Of Forming The Same" 명칭으로 2009년 3월 25일에 출원된 미국 특허 출원번호 12/410,789로부터 우선권을 주장하며, 이들을 모든 목적을 위해 전체 내용이 본 명세서에 참조로 포함된다.
이 출원은 각각 모든 목적들을 위해 전체 내용이 본 명세서에 참조로 포함된 다음의 특허출원들에 관한 것이다: (1) "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME" 명칭으로 2009년 3월 25일에 출원된 미국 특허 출원번호 12/410,771; (2) "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance-Switching Element Formed On A Bottom Conductor And Methods Of Forming The Same" 명칭으로 2007년 12월 31일에 출원된 미국 특허 출원번호 11/968,156; (3) "Memory Cell With Planarized Carbon Nanotube Layer And Methods Of Forming The Same" 명칭으로 2007년 12월 31일에 출원된 미국 특허 출원번호 11/968,159; (4) "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance-Switching Element And Methods Of Forming The Same" 명칭으로 2007년 12월 31일에 출원된 미국 특허 출원번호 11/968,154; 및 (5) "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance-Switching Element And Methods Of Forming The Same" 명칭으로 2008년 4월 11일에 출원된 미국 가특허 출원번호 61/044,406.
가역 저항-스위칭 소자들로부터 형성된 비휘발성 메모리들이 공지되어 있다. 예를 들어, 모든 목적들을 위해 전체 내용이 본 명세서에 참조로 포함된 "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance Switching Element And Methods Of Forming The Same" 명칭으로 2007년 12월 31일에 출원된 미국 특허 출원번호 11/968,154("'154 출원")은 탄소와 같은 탄소계 가역 저항 스위칭 물질과 직렬로 결합된 다이오드를 포함하는 재기록 가능 비휘발성 메모리 셀을 기술한다.
그러나, 재기록 가능한 저항-스위칭 물질로부터 메모리 장치를 제조하는 것은 기술적으로 도전적이다. 저항-스위칭 물질을 사용한 메모리 장치를 형성하는 개선 방법이 바람직하다.
발명의 제 1 면에서, (1) 기판 위에 제 1 도체를 제조하는 단계; (2) (a) 실리콘-게르마늄("Si/Ge")을 포함하는 탄소 나노-튜브("CNT") 시드층을 상기 제 1 도체 상에 제조하고; (b) 상기 증착된 CNT 시드층의 표면을 평탄화하고; (c) 상기 CNT 시드층 상에 CNT 물질을 선택적으로 제조함으로써, 상기 제 1 도체 위에 CNT 물질을 선택적으로 제조하는 단계; (3) 상기 CNT 물질 위에 다이오드를 제조하는 단계; 및 (4) 상기 다이오드 위에 제 2 도체를 제조하는 단계를 포함하는, 메모리 셀 제조 방법이 제공된다.
발명의 제 2 면에서, (1) 기판 위에 제 1 도체를 제조하는 단계; (2) (a) Si/Ge을 포함하는 CNT 시드층을 상기 제 1 도체 상에 제조하고; (b) 상기 증착된 CNT 시드층의 표면을 평탄화하고; (c) 상기 CNT 시드층 상에 CNT 물질을 선택적으로 제조함으로써, 상기 제 1 도체 위에 CNT 물질을 선택적으로 제조하여 상기 제 1 도체 위에 가역 저항-스위칭 소자를 제조하는 단계; (3) 상기 가역 저항-스위칭 소자 위에 수직 다결정 다이오드를 제조하는 단계; 및 (4) 상기 수직 다결정 다이오드 위에 제 2 도체를 제조하는 단계를 포함하는, 메모리 셀 제조 방법이 제공된다.
발명의 제 3 면에서, (1) 제 1 도체; (2) Si/Ge을 포함하는, 패터닝 및 에칭된 탄소 나노-튜브("CNT") 시드층; (3) 상기 CNT 시드층 상에 선택적으로 제조된 CNT 물질을 포함하는 가역 저항-스위칭 소자; (4) 상기 가역 저항-스위칭 소자 위에 형성된 다이오드; 및 (5) 상기 다이오드 위에 형성된 제 2 도체를 포함하는, 메모리 셀이 제공된다.
발명의 제 4 면에서, (1) 제 1 방향으로 확장하는 실질적으로 평행하고, 실질적으로 공면인 복수의 제 1 도체들 (2) 복수의 다이오드들 (3) 각각이, (a) 제 1 도체 중 하나의 도체 위에 제조된 Si/Ge을 포함하는, 패터닝 및 에칭된 CNT 시드층; 및 (b) 상기 CNT 시드층 상에 선택적으로 제조된 CNT 물질층을 포함하는 것인, 복수의 가역 저항-스위칭 소자 및 (4) 상기 제 1 방향과 다른 제 2 방향으로 확장하는 실질적으로 평행하고, 실질적으로 공면인 복수의 제 2 도체를 포함하고, 각각의 메모리 셀에서, 상기 다이오드 중 하나는 상기 제 1 도체 중 하나의 도체와 상기 제 2 도체 중 하나의 도체 사이에 배치된, 상기 가역 저항-스위칭 소자 중 하나의 소자 위에 형성된, 복수의 비휘발성 메모리 셀이 제공된다.
발명의 제 5 면에서, (1) 기판 위에 형성된 제 1 메모리 레벨로서, 상기 제 1 메모리 레벨은 복수의 메모리 레벨을 포함하며, 상기 제 1 메모리 레벨의 각각의 메모리 셀은, (a) 제 1 도체; (b) 상기 제 1 도체 위에 제조된 실리콘-게르마늄을 포함하는 패터닝 및 에칭된 탄소 나노-튜브("CNT") 시드층, 및 상기 CNT 시드층 상에 선택적으로 제조된 CNT 물질층을 포함하는 가역 저항-스위칭 소자; 및 (c) 상기 가역 저항-스위칭 소자 위에 형성된 다이오드; 및 (d) 상기 다이오드 위에 형성된 제 2 도체를 포함하는 것인, 상기 제 1 메모리 레벨; 및 (2) 상기 제 1 메모리 레벨 위에 모노리식으로 형성된 적어도 제 2 메모리 레벨을 포함하는, 모노리식 3차원 메모리 어레이가 제공된다. 이외 많은 면들이 발명의 이 및 다른 실시예에 따라 제공된다.
본 발명의 다른 특징 및 면들은 다음의 상세한 설명, 첨부한 청구항 및 도면으로부터 더 완전하게 명백하게 될 것이다.
본 발명은, 저항-스위칭 물질을 사용한 메모리 장치를 형성하는 개선된 방법을 제공하는 효과를 갖는다.
본 발명의 특징들은 동일 구성요소에 동일 참조부호를 사용한 다음 도면들에 관련하여 고찰된 다음 상세한 설명으로부터 더 명확하게 이해될 수 있다.
도 1은, 본 발명에 따라 제공된 메모리 셀의 개략도.
도 2a는, 본 발명에 따라 제공된 메모리 셀의 제 1 실시예의 간이화한 사시도.
도 2b는, 도 2a의 복수의 메모리 셀들로부터 형성된 제 1 메모리 레벨의 부분의 간이화한 사시도.
도 2c는, 본 발명에 따라 제공된 제 1의 3차원 메모리 어레이의 부분의 간이화한 사시도.
도 2d는, 본 발명에 따라 제공된 제 2의 3차원 메모리 어레이의 부분의 간이화한 사시도.
도 3a는, 도 2a의 메모리 셀의 제 1 실시예의 단면도.
도 3b는, 도 2a의 메모리 셀의 제 2 실시예의 단면도.
도 3c는, 도 2a의 메모리 셀의 제 3 실시예의 단면도.
도 4a 내지 도 4g는, 본 발명에 따라 제 1 메모리 레벨의 제조 동안 기판의 부분의 단면도.
도 5a 내지 도 5c는, 본 발명에 따라 제공된 제 2 메모리 레벨의 제조 동안 기판의 부분의 단면도.
도 1은, 본 발명에 따라 제공된 메모리 셀의 개략도.
도 2a는, 본 발명에 따라 제공된 메모리 셀의 제 1 실시예의 간이화한 사시도.
도 2b는, 도 2a의 복수의 메모리 셀들로부터 형성된 제 1 메모리 레벨의 부분의 간이화한 사시도.
도 2c는, 본 발명에 따라 제공된 제 1의 3차원 메모리 어레이의 부분의 간이화한 사시도.
도 2d는, 본 발명에 따라 제공된 제 2의 3차원 메모리 어레이의 부분의 간이화한 사시도.
도 3a는, 도 2a의 메모리 셀의 제 1 실시예의 단면도.
도 3b는, 도 2a의 메모리 셀의 제 2 실시예의 단면도.
도 3c는, 도 2a의 메모리 셀의 제 3 실시예의 단면도.
도 4a 내지 도 4g는, 본 발명에 따라 제 1 메모리 레벨의 제조 동안 기판의 부분의 단면도.
도 5a 내지 도 5c는, 본 발명에 따라 제공된 제 2 메모리 레벨의 제조 동안 기판의 부분의 단면도.
일부 CNT 물질들은 비휘발성 메모리들에서 사용하는데 적합할 수 있는 가역 저항-스위칭 특성들을 나타냄을 보였다. 그러나, 증착된 또는 성장된 CNT 물질은 전형적으로 수많은 산 및 골과 같은 현저한 두께 변화들이 있는 거친 표면 토포그래피를 갖는다. 이들 두께 변화들은 하지의 기판의 과도한 에칭 없이는 CNT 물질을 에칭하기 어렵게 하여, 제조 비용과 집적회로들에 이들의 사용에 연관된 복잡성을 증가시킨다.
본 발명에 따라서, 에칭하기 어려운 CTN 재기록 가능의 저항-스위칭 물질들이, 에칭됨이 없이 메모리 셀 내에 사용될 수 있다. 예를 들어, 적어도 일 실시예에서, (1) 기판 위에 제 1 도체를 제조하고, (2) 제 1 도체 위에 CNT 시드층을 증착하고, (3) CNT 시드층 위에 CNT 물질을 선택적으로 제조하고, (4) CNT 물질 위에 다이오드를 제조하고, (5) 다이오드 위에 제 2 도체를 제조함으로써 형성된 CNT 가역 저항-스위칭 물질을 포함하는 메모리 셀이 제공된다. CNT 시드층은 (1) 요철 표면의 질화티탄 또는 질화탄탈과 같은 요철 표면의 단일 질화금속층, (2) 금속 촉매가 코팅된 매끄러운 또는 요철 표면의 질화금속으로부터 형성된 복수-층 구조, (3) 니켈, 코발트, 철 등과 같은 단일 금속 촉매층, 또는 비금속 Si/Ge 시드층과 같은, CNT 형성을 용이하게 하는 층일 수 있다. CNT 시드층 상에 CNT 물질의 선택적 형성은 CNT 물질을 에칭할 필요성을 제거 또는 최소화할 수 있다.
여기에서 사용되는 바와 같이, 실리콘-게르마늄(또는 "Si/Ge")은 실리콘("Si") 대 게르마늄("Ge")의 임의의 비를 포함하는 증착된 또는 아니면 형성된 물질 또는 층상구조로 적층된 박막들 또는 임의의 순서로 Si-농후 및 Ge-농후 층들을 포함하는 나노입자 섬들을 일컫는다.
예시적인 CNT 시드층은 질화티탄, 질화탄탈, 니켈, 코발트, 철 등, 또는 비금속 Si/Ge 시드층을 포함한다. 일부 실시예에서, 질화티탄 또는 질화탄탈층은 CNT 시드층으로서 사용하기 위해 요철 표면이 되게 할 수 있다. 이러한 요철 표면의 질화티탄 또는 질화탄탈은 자체가 CNT 시드층으로서 작용한다. 다른 실시예에서, 요철 표면의 질화티탄 또는 질화탄탈층은 CNT 물질 형성을 용이하게 하기 위해서 추가의 도전층이 피복될 수도 있다. 이러한 도전층은 질화티탄 또는 질화탄탈층과 함께 패터닝 및 에칭되거나, 또는 질화티탄 또는 질화탄탈층이 패터닝되고 에칭된 후에 질화티탄 또는 질화탄탈층 상에 선택적으로 증착될 수 있다. 바람직한 도전층은 니켈, 코발트, 철 등을 포함한다.
여기에서 사용되는 바와 같이, CNT 물질은 하나 이상의 단일 및/또는 복수-벽(wall) CNT를 포함하는 물질을 지칭한다. 일부 실시예에서, CNT 물질의 개개의 튜브들은 수직으로 정렬될 수 있다. 수직으로 정렬된 CNT는 측면 도전(lateral conduction)이 거의 또는 전혀없이 수직으로 전류가 흐르게 한다. 일부 실시예에서, CNT 물질의 개개의 튜브들은 이웃한 메모리 셀 사이에 측면 또는 가교성(bridging) 도전 경로들의 형성을 감소 또는 방지하게 실질적으로 수직으로 정렬되도록 제조될 수 있다. 이러한 수직 정렬은 메모리 셀의 상태가 이웃 메모리 셀의 상태 및/또는 프로그래밍에 의해 영향받는 것 또는 "교란되는" 것을 감소 및/또는 방지한다. 개별적 튜브 격리는 CNT 물질의 전체 두께 이상으로 격리될 수도 있고 그렇지 않을 수도 있는 것에 유의한다. 예를 들어, 초기 성장 국면 동안에, 개개의 튜브들 일부 또는 대부분은 수직으로 정렬되고 분리될 수 있다. 그러나, 개개의 튜브들이 수직으로 길이가 증가함에 따라, 튜브들의 부분들이 서로 접촉하게 될 수 있고, 심지어는 얽히거나 뒤엉키게 될 수 있다. CNT 물질을 형성하는 바람직한 기술들이 이하 기술된다.
예시적인 본 발명의 메모리 셀
도 1은 본 발명에 따라 제공된 메모리 셀(100)의 개략도이다. 메모리 셀(100)은 다이오드(104))에 결합되고 다이오드(104) 밑에 위치된 가역 저항-스위칭 소자(102)를 포함한다.
가역 저항-스위칭 소자(102)는 2 이상의 상태들 간에 가역적으로 전환될 수 있는 저항률을 갖는 물질(별도로 도시되지 않았음)을 포함한다. 예를 들어, 소자(102)의 가역 저항-스위칭 물질은 제조시 초기엔 저-저항률 상태에 있을 수 있다. 제 1 전압 및/또는 전류의 인가시, 물질은 고-저항률 상태로 전환될 수 있다. 제 2 전압 및/또는 전류의 인가는 가역 저항-스위칭 물질을 저-저항률 상태로 복귀시킬 수 있다. 대안적으로, 가역 저항-스위칭 소자(102)는 적합한 전압(들) 및/또는 전류(들)의 인가시 저-저항 상태로 가역적으로 전환할 수 있는, 제조시 초기의 고-저항 상태에 있을 수 있다.
메모리 셀에서 사용될 때, 2 이상의 데이터/저항상태들이 사용될 수 있을지라도, 한 저항상태는 2진수 "0"을 나타낼 수 있고 또 다른 저항상태는 2진수 "1"을 나타낼 수 있다. 수많은 가역 저항-스위칭 물질 및 가역 저항-스위칭 소자들을 사용한 메모리 셀의 동작은 예를 들어, 모든 목적들을 위해 전체 내용이 본 명세서에 참조로 포함된 "Rewriteable Memory Cell Comprising A Diode And A Resistance-Switching Material" 명칭의 2005년 5월 9일에 출원된 미국 특허 출원번호 11/125,939에 기술되어 있다.
발명의 적어도 일 실시예에서, 가역 저항-스위칭 소자(102)는 선택적으로 증착된 또는 성장된 CNT 물질을 사용하여 형성된다. 이하 더 기술되는 바와 같이, 선택적으로 형성된 CNT 물질의 사용은 CNT 물질을 에칭할 필요성을 제거한다. 그럼으로써 가역 저항-스위칭 소자(102)의 제조는 단순화된다.
다이오드(104)는 가역 저항-스위칭 소자(102)에 걸리는 전압 및/또는 이를 통하는 전류 흐름을 선택적으로 제한시킴으로써 비-오믹 도전을 나타내는 임의의 다이오드를 포함할 수 있다. 따라서, 메모리 셀(100)은 2차원 또는 3차원 메모리 어레이의 일부로서 사용될 수 있고 데이터는 어레이 내 다른 메모리 셀의 상태에 영향을 미침이 없이 메모리 셀(100)에 기록될 수 있고/있거나 이로부터 판독될 수 있다.
메모리 셀(100), 가역 저항-스위칭 소자(102) 및 다이오드(104)의 예시적인 실시예는 도 2a 내지 5c를 참조하여 아래 설명되어 있다.
메모리 셀의 제 1
실시예
도 2a는 본 발명에 따라 제공된 메모리 셀(200)의 제 1 실시예의 간략화한 사시도이다. 도 2a를 참조하면, 메모리 셀(200)은 제 1 도체(206)와 제 2 도체(208) 사이에 다이오드(204)와 직렬로 결합된 가역 저항-스위칭 소자(202)(점선으로 도시된)를 포함한다. 일부 실시예에서, 질화티탄, 질화탄탈, 질화텅스텐 등과 같은 장벽층(209)이 가역 저항-스위칭 소자(202)와 다이오드(204) 사이에 제공될 수도 있다.
이하 더 기술되는 바와 같이, 가역 저항-스위칭 소자(202)는 메모리 셀(200)의 제조를 단순화하기 위해 선택적으로 형성된다. 적어도 일 실시예에서, 가역 저항-스위칭 소자(202)는 질화티탄, 질화타탄, 니켈, 코발트, 철 등과 같은 CNT 시드층 상에 형성된 CNT 물질의 적어도 일부를 포함한다. 예를 들어, 질화티탄 또는 질화탄탈 CNT 시드층(210)이 제 1 도체(206) 상에 증착되고, 패터닝 및 에칭된다(예를 들어, 제 1 도체(206)와 함께). 일부 실시예에서, CNT 시드층(210)은 이를테면 화학기계식 연마("CMP")에 의해서 요철 표면이 될 수 있다. 다른 실시예에서, CNT 시드층(210)을 형성하기 위해, 요철 표면 또는 매끄러운 질화티탄, 질화타탄 또는 유사한 층에 니켈, 코발트, 철 등과 같은 금속 촉매층이 피복될 수 있다. 다른 실시예에서, CNT 시드층(210)은 단순히, CNT 형성을 촉진하는 니켈, 코발트, 철 등과 같은 금속 촉매층일 수도 있다. 다른 실시예에서, CNT 시드층(210)은 CNT 형성을 촉진하는 비금속 Si/Ge층일 수 있다.
모든 경우에, CNT 제조 공정은 CNT 시드층(210) 위에 CNT 물질(212)을 선택적으로 성장 및/또는 증착하기 위해 수행된다. 적어도 CNT 물질(212)의 일부는 가역 저항-스위칭 소자(202)로서 작용한다. CNT 물질(212)을 형성하기 위해 이를테면 화학 증기 증착("CVD"), 플라즈마-인핸스드 CVD("PECVD"), 레이저 증발, 전기 아크 방전 등과 같은 임의의 적합한 방법이 사용될 수 있다.
도 2a의 실시예에서, 제 1 도체(206) 위에 질화티탄 또는 유사한 CNT 시드층(210)이 형성되고 CNT 시드층(210)의 노출된 상측 표면은 CMP 또는 또 다른 유사한 공정에 의해 요철 표면이 된다. 이어서 CNT 시드층(210)은 제 1 도체(206)로 패터닝 및 에칭된다. 그후에, CNT 물질(212)은 CNT 시드층(210) 상에 선택적으로 형성된다. 다이오드(204)에 수직으로 겹치는 및/또는 이와 정렬되는 CNT 물질(212)의 부분은 다이오드(204)와 메모리 셀(200)의 제 1 도체(206)와의 사이에서 가역 저항-스위칭 소자(202)로서 작용할 수 있다. 일부 실시예에서, 가역 저항-스위칭 소자(202)의, 하나 이상의 CNT들과 같은, 부분만이 전환 및/또는 전환할 수 있다. 가역 저항-스위칭 소자(202)에 대한 추가의 상세는 도 3a 내지 도 3c을 참조하여 이하 기술된다.
다이오드(204)는 다이오드의 p-영역 위에 n-영역을 갖고 위쪽을 향하든 다이오드의 n-영역 위에 p-영역을 갖고 아래쪽으로 향하든, 수직 다결정질의 p-n 또는 p-i-n 다이오드와 같은 임의의 적합한 다이오드를 포함할 수 있다. 다이오드(204)의 실시예가 도 3a를 참조하여 이하 기술된다.
제 1 및/또는 제 2 도체(206, 208)는 텅스텐, 임의의 적합한 금속, 고농도 도핑된 반도체 물질, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게르마나이드 등과 같은 임의의 적합한 도전성 물질을 포함할 수 있다. 도 2a의 실시예에서, 제 1 및 제 2 도체들(206, 208)은 레일(rail) 형상이고 서로 다른 방향들(예를 들면, 서로 실질적으로 수직으로)로 확장한다. 이외 도체 형상 및/또는 구성들이 사용될 수 있다. 일부 실시예에서, 장치 성능을 개선하고 및/또는 장치 제조에 도움이 되게 장벽층, 부착층, 반사방지 코팅 및/또는 등(도시되지 않음)이 제 1 및/또는 제 2 도체들(206, 208)과 함께 사용될 수도 있다.
도 2b는 도 2a의 복수의 메모리 셀들(200)로부터 형성된 제 1 메모리 레벨(214)의 부분의 간이화한 사시도이다. 간략성을 위해서, CNT 시드 층(210) 및 CNT 물질(212)이 제 1 도체들(206) 중 하나의 도체 상에만 도시되었다. 메모리 어레이(214)는 복수의 비트라인들(제 2 도체들(208)), 및 복수의 메모리 셀들이 결합되는(도시된 바와 같이) 워드라인들(제 1 도체들(206))을 포함하는 "교차-점" 어레이이다. 복수 레벨들의 메모리와 같이, 그외 메모리 어레이 구성들이 사용될 수도 있다. 복수의 메모리 셀들이 각 도체(206) 상에 형성된 CNT 물질(212)에 결합되기 때문에, 일부 실시예에서, CNT 물질(212)의 개개의 튜브들은 CNT 물질(212)을 통해 메모리 셀 사이에 측면 도전 또는 가교를 감소하게 실질적으로 수직으로 정렬된다. 개별적 튜브 격리는 CNT 물질의 전체 두께 이상으로 격리될 수도 있고 그렇지 않을 수도 있는 것에 유의한다. 예를 들어, 초기 성장 국면 동안에, 개개의 튜브들 일부 또는 대부분은 수직으로 정렬되고 분리될 수 있다. 그러나, 개개의 튜브들이 수직으로 길이가 증가함에 따라, 튜브들의 부분들이 서로 접촉하게 될 수 있고, 심지어는 얽히거나 뒤엉키게 될 수 있다. CNT 물질을 형성하는 바람직한 기술들이 이하 기술된다.
도 2c는 제 2 메모리 레벨(220) 밑에 위치된 제 1 메모리 레벨(218)을 포함하는 모노리식 3차원 어레이(216)의 부분의 간이화한 사시도이다. 도 2c의 실시예에서, 각 메모리 레벨(218, 220)은 교차-점 어레이의 복수의 메모리 셀들(200)을 포함한다. 하나 이상의 추가의 층들(예를 들면, 레벨간 유전체)이 제 1 메모리 레벨(218)과 제 2 메모리 레벨(220) 사이에 있을 수 있는데, 그러나 간략성을 위해 도 2c엔 도시되지 않은 것이 이해될 것이다. 레벨이 추가된 메모리와 같이, 다른 메모리 어레이 구성들이 사용될 수도 있다. 도 2c의 실시예에서, 다이오드들의 하부 또는 상부 상에 p-도핑된 영역을 갖는 p-i-n 다이오드들이 사용되는지 여부에 따라 모든 다이오드는 위쪽 또는 아래쪽과 같이 동일 방향으로 "향할(point)" 수 있어, 다이오드 제조를 단순화한다.
일부 실시예에서, 메모리 레벨들은 예를 들면, 모든 목적을 위해 전체 내용이 본 명세서에 참조로 포함된 "High-density three-dimensional memory cell" 명칭의 미국 특허 6,952,030에 기술된 바와 같이 형성될 수 있다. 예를 들어, 제 1 메모리 레벨의 상측 도체는 도 2d에 도시된 바와 같이 제 1 메모리 레벨 위에 위치된 제 2 메모리 레벨의 하측 도체로 사용될 수 있다. 이러한 실시예에서, 이웃한 메모리 레벨 상에 다이오드는 바람직하게는 모든 목적을 위해 전체 내용이 본 명세서에 참조로 포함된 2007년 3월 27일에 출원된 "LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT" 명칭의 미국 특허 출원번호 11/692,151("'151 출원")에 기술된 바와 같이 서로 대향하는 방향으로 향한다. 예를 들어, 제 1 메모리 레벨(218)의 다이오드는 화살표(A1)로 나타낸 바와 같이 위로 향하는 다이오드일 수 있고(예를 들면, 다이오드들의 하부에 p 영역들을 가진), 제 2 메모리 레벨(220)의 다이오드는 화살표(A2)로 나타낸 바와 같이 아래로 향하는 다이오드일 수 있고(예를 들면, 다이오드들의 하부에 n 영역들을 가진), 그 반대일 수도 있다.
모노리식 3차원 메모리 어레이는 개재되는 어떠한 기판들도 없이 복수의 메모리 레벨이 웨이퍼와 같은 단일 기판 위에 형성되는 어레이이다. 한 메모리 레벨을 형성하는 층은 현존 레벨 또는 레벨들의 층 상에 직접 증착 또는 성장된다. 반대로, 적층된 메모리는 "Thress dimensional structure memory" 명칭의 Leedy의 미국 특허 5,915,167에서와 같이, 별도의 기판 상에 메모리 레벨을 형성하고 메모리 레벨을 서로 수직으로 부착함으로써 구축되었다. 기판들은 본딩 전에 얇게 하거나 메모리 레벨로부터 제거될 수도 있는데, 그러나 메모리 레벨이 초기에 별도의 기판 상에 형성되기 때문에, 이러한 메모리는 진정한 모노리식 3차원 메모리 어레이가 아니다.
도 3a는 도 2a의 메모리 셀(200)의 제 1 실시예의 단면도이다. 도 3a를 참조하면, 메모리 셀(200)은 가역 저항-스위칭 소자(202), 다이오드(204) 및 제 1 및 제 2 도체들(206, 208)을 포함한다. 가역 저항-스위칭 소자(202)는 수직으로 다이오드(204) 위에 놓이는 및/또는 겹치는 CNT 물질(212)의 부분일 수 있다.
도 3a의 실시예에서, 가역 저항-스위칭 소자(202)는 제 1 도체(206) 상에 형성된 CNT 시드층(210) 상에 선택적 CNT 형성 공정에 의해 형성된다. 일부 실시예에서, CNT 시드층(210)은 (1) 요철 표면의 질화티탄 또는 질화탄탈과 같은 요철 표면의 단일 질화금속층이거나, (2) 금속 촉매가 코팅된 매끄럽거나 요철 표면의 질화금속으로부터 형성된 복수-층 구조이거나, (3) 니켈, 코발트, 철 등과 같은 단일 금속 촉매층이거나, 또는 (4) 비금속 Si/Ge 시드층일 수 있다. 예를 들어, CNT 시드층(210)은 제 1 도체(206) 상에 형성되고 이와 함께 패터닝 및 에칭된 Si/Ge 층일 수 있다. 비금속 Si/Ge 시드를 사용하는 것은 철 기반의 금속 CNT 시드 물질과 달리, 실리콘 및 게르마늄 물질들이 통상의 반도체 제조 설비 물질들과 호환되는 이점이 있다.
다른 실시예에서, 제 1 도체(206)가 패터닝 및 에칭된 후에 CNT 시드층(210) 형성될 수 있다. 예를 들어, CNT 시드층(210)은 패터닝 및 에칭된 제 1 도체(206) 상에 선택적으로 증착되는 니켈, 코발트, 철 등과 같은 금속 촉매층일 수 있다. 어느 경우에나, CNT 물질(212)은 CNT 시드층(210) 위에만 선택적으로 형성된다. 이에 따라, 기껏해야, 이를테면 제 1 도체(206)에 대한 패터닝 및 에칭 단계(들) 동안에, CNT 시드층(210)만이 에칭된다.
CNT 시드층(210)이 질화티탄, 질화타탄 또는 유사 물질을 포함하는 실시예에서, CNT 시드층(210)(및 제 1 도체(206))의 패터닝 및 에칭 전에 CNT 시드층(210)의 표면이 요철 표면이 되게 하기 위해서 CMP 또는 유전 에치백 단계가 사용될 수 있다. 요철 표면의, 질화티탄, 질화탄탄 또는 유사 표면은 CNT 제조를 위한 시드층으로서 사용될 수 있다. 예를 들어, 요철 표면의 질화티탄은 Smith 등의 "Polishing TiN for Nanotube Synthesis," Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001("Smith 논문")에 기술된 바와 같이 수직으로 정렬된 CNT들의 형성을 용이하게 함을 보였다. 또한, Rao 등의, "In Situ-Grown Carbon Nanotube Array With Excellent Field Emission Characteristics," Appl. Phys. Letters, 76:25, 19 June 2000, pp. 3813-3815 ("Rao 논문")을 참조한다.
예로서, CNT 시드층(210)은 약 850 내지 약 4000 옹스트롬, 더 바람직하게는 약 4000 옹스트롬의 산술 평균 표면 거칠기 Ra를 갖는 질화티탄 또는 질화탄탈과 같은 약 1000 내지 약 5000 옹스트롬의 질화금속일 수 있다. 일부 실시예에서, 니켈, 코발트, 철 등과 같은 약 1 내지 약 200 옹스트롬, 더 바람직하게는 약 20 옹스트롬 이하의 금속 촉매층이 CNT 형성 전에 요철 표면의 질화금속층에 증착될 수 있다. 다른 실시예에서, CNT 시드층(210)은 약 1 내지 약 200 옹스트롬, 더 바람직하게는 약 20 옹스트롬 이하의 니켈, 코발트, 철 등과 같은 금속 촉매층이 코팅된 요철 표면이 아닌 또는 매끄러운 약 20 내지 약 500 옹스트롬의 질화티탄, 또는 질화탄탈 또는 유사 질화금속을 포함할 수 있다. 임의의 실시예에서 니켈, 코발트, 철 또는 이외 금속 촉매층은 연속적인 또는 비연속적인 막일 수도 있다. 또 다른 실시예에서, CNT 시드층(314)은 약 1 내지 약 500 옹스트롬, 더 바람직하게는 약 5 옹스트롬 내지 약 19 옹스트롬의 Si/Ge 물질을 포함할 수 있다. 이외 다른 물질, 두께 및 표면 거칠기가 사용될 수 있다.
일부 실시예에서, 금속 촉매층은 작은 금속 입자들(예를 들어, 크기가 약 3 나노미터)로 기판에 샤워(shower)하기 위해 금속 타겟에 아크 플라즈마 건이 라이트링 볼트 펄스를 가하는 아크 플라즈마 건("APG")을 사용하여 형성될 수 있다. APG 방법은 매우 제어가능한 시드 밀도를 제공할 수 있다(예를 들어, 기판은 일반적으로 증착 동안 가열되지 않고 작은 금속 입자들은 거의 이동성이 없기 때문에).
이외 다른 물질, 두께 및 표면 거칠기가 사용될 수 있다. CNT 시드층(210)의 형성에 이어, CNT 시드층(210) 및/또는 제 1 도체(206)가 패터닝 및 에칭될 수 있다.
CNT 시드층(210)이 정의된 후에, CNT 시드층(210) 상에 CNT 물질(212)을 선택적으로 성장 및/또는 증착하기 위해 CNT 제조 공정이 수행된다. 적어도 이 CNT 물질(212)의 일부는 가역 저항-스위칭 소자(202)로서 작용한다(도 3a에 점선으로 보인 바와 같이). CNT 시드층(210) 상에 CNT 물질을 형성하기 위해 임의의 적합한 방법이 사용될 수 있다. 예를 들어, CVD, 플라즈마-인핸스드 CVD, 레이저 증발, 전기 아크 방전 등이 사용될 수 있다.
일 실시예에서, CNT는 약 30분 동안 약 100 sccm의 유속의 자일렌, 아르곤, 수소 및/또는 페로센에서 약 675 내지 700℃의 온도에서 CVD에 의해 TiN 시드층 상에 형성될 수 있다. 이외의 온도, 기체, 유속 및/또는 성장 시간이 사용될 수 있다.
또 다른 실시예에서, CNT는 약 20분 동안 약 5.5 토르의 압력의 약 20% C2H4 및 80% 아르곤에서 약 650℃의 온도로 CVD에 의해 니켈 촉매층 상에 형성될 수 있다. 이외의 온도, 기체, 비, 압력 및/또는 성장 시간이 사용될 수 있다.
또 다른 실시예에서, CNT는 8 내지 30분 동안 약 100 내지 200 와트의 RF 파워를 사용해서 약 20% 메탄, 에틸렌, 아세틸렌 또는 약 80% 아르곤, 수소 및/또는 암모니아로 희석된 또 다른 탄화수소에서 약 600 내지 900℃의 온도에서 플라즈마 인핸스드 CVD를 사용하여, 니켈, 코발트, 철 등과 같은 금속 촉매층 상에 형성될 수 있다. 이외의 온도, 기체, 비, 파워 및/또는 성장 시간이 사용될 수 있다.
또 다른 실시예에서, CNT는 CVD 또는 PECVD를 사용하여 Si/Ge 시드층 상에 형성될 수 있다. 탄소가 주입된 Si/Ge 시드들을 사용하여 CNT를 성장시키기 위해서, CVD 기술은 H2 기체로 희석된 메탄을 사용하여 약 10분 동안 약 850℃에서 사용될 수 있다. 이외 탄소 프리커서들도 CNT를 형성하기 위해 사용될 수도 있을 것이다. 이외 어떤 다른 적합한 CNT 형성 기술 및/또는 가공조건들이 사용될 수 있다.
언급된 바와 같이, CNT 물질(212)은 CNT 시드층(210) 상에만 형성한다. 일부 실시예에서, CNT 물질(212)은 약 1 나노미터 내지 약 1 마이크론(및 심지어는 수십 마이크론)의 두께, 더 바람직하게는 약 10 내지 약 20 나노미터의 두께를 가질 수 있는데, 그러나 이외 CNT 물질 두께가 사용될 수도 있다. CNT 물질(212)에 개개의 튜브들의 밀도는, 예를 들어 약 6.6 × 103 내지 약 1 × 106 CNTs/micron2, 더 바람직하게는 적어도 약 6.6 × 104 CNTs/micron2일 수 있는데, 그러나 이외의 밀도들이 사용될 수도 있다. 예를 들어, 다이오드(204)가 약 45 나노미터의 폭을 갖는다고 할 때, 일부 실시예에서, 다이오드(204) 밑에, 적어도 약 10개의 CNT, 더 바람직하게는 적어도 약 100개의 CNT를 갖는 것이 바람직하다(그러나, 1, 2, 3, 4, 5 등과 같은 몇개의 CNT, 또는 100 이상과 같이 더 많은 CNT가 사용될 수도 있다).
CNT 물질(212)의 가역 저항-스위칭 특징을 개선하기 위해서, 일부 실시예에서, CNT 물질(212)의 탄소 나노-튜브들의 적어도 약 50%, 더 바람직하게는 적어도 약 2/3가 반도체인 것이 바람직할 수 있다. 단일 벽 CNT가 금속 또는 반도체일 수 있지만 복수 벽의 CNT는 일반적으로 금속이다. 하나 이상의 실시예에서, CNT 물질(212)이 주로 반도체 단일 벽 CNT를 포함하는 것이 바람직할 수 있다. 다른 실시예에서, CNT 물질(212)의 CNT들의 50%보다 적게 반도체일 수도 있다.
수직으로 정렬된 CNT는 측면 도전이 거의 또는 전혀 없이 수직으로 전류가 흐르게 한다. 메모리 셀(200)을 포함하는 메모리 레벨 상에 제조된 이웃한 메모리 셀들(도시되지 않음) 사이에 측면 또는 가교성 도전 경로들의 형성을 감소 또는 방지하기 위해서, 일부 실시예에서, CNT 물질(212)의 개개의 튜브들은 실질적으로 수직으로 정렬되게 제조될 수 있다(예를 들어, 그럼으로써 메모리 셀의 상태가 이웃 메모리 셀의 상태 및/또는 프로그래밍에 의해 영향받는 것 또는 "교란되는" 것을 감소 및/또는 방지한다). 개개의 튜브 격리는 CNT 물질(212)의 전체 두께 이상으로 확장할 수도 있고 그렇지 않을 수도 있는 것에 유의한다. 예를 들어, 초기 성장 국면에서, 개개의 튜브들의 일부 또는 대부분은 수직으로 정렬될 수 있다(예를 들어, 닿지 않는다). 그러나, 개개의 튜브들이 수직으로 길이가 증가함에 따라, 튜브들의 부분들이 서로 접촉하게 될 수 있고, 심지어는 얽히거나 뒤엉키게 될 수 있다.
일부 실시예에서, CNT 물질(212)의 가역 저항-스위칭 특징을 개선하거나 아니면 조율하기 위해서 CNT 물질(212)에 결함을 의도적으로 생성할 수도 있다. 예를 들어, CNT 물질(212)이 CNT 시드층(210) 상에 형성된 후에, CNT 물질(212)에 결함을 야기하기 위해서 CNT 물질(212) 내로 아르곤, O2 또는 또 다른 종들이 주입될 수도 있다. 두 번째 예에서, CNT 물질(212)에 결함을 의도적으로 야기하기 위해서, CNT 물질(212)은 아르곤 또는 O2 플라즈마(바이어스된 또는 화학적인)에 놓이거나 노출될 수 있다.
이 발명에 따른 일부 실시예에서, CNT 물질(212)의 형성에 이어, 유전 물질을 증착하기 전에 어닐링 단계가 수행될 수 있다. 특히, 어닐링은 약 30분 내지 180분 동안 약 350℃ 내지 약 900℃의 범위 내 온도에서, 진공에서 또는 하나 이상의 형성 기체들의 존재 하에서 수행될 수 있다. 바람직하게, 어닐링은 약 1시간 동안 약 625℃에서, 약 80%(N2):20%(H2) 혼합 형성 기체들에서 수행된다.
적합한 형성 기체는 N2, Ar, H2 중 하나 이상을 포함할 수 있고, 바람직한 형성 기체는 약 75% 이상의 N2 또는 Ar 및 약 25% 미만의 H2를 포함할 수 있다. 대안적으로, 진공이 사용될 수 있다. 적합한 온도들은 약 350℃ 내지 약 900℃의 범위일 수 있고, 바람직한 온도들은 585℃ 내지 약 675℃의 범위일 수 있다. 적합한 기간들은 약 0.5시간 내지 약 3시간의 범위일 수 있고, 바람직한 기간들은 약 1시간 내지 1.5시간의 범위일 수 있다. 적합한 압력들은 약 1 mT 내지 약 760 T의 범위일 수 있고, 바람직한 압력들은 약 300 mT 내지 약 600 mT의 범위일 수 있다.
어닐링과 유전체 증착 사이에 바람직하게는 약 2시간의 대기 시간은 바람직하게는 어닐링의 사용을 동반한다. 램프 업(ramp up) 기간은 약 0.2시간 내지 약 1.2시간의 범위일 수 있고, 바람직하게는 약 0.5시간 내지 0.8시간이다. 유사하게, 램프 다운 기간은 약 0.2시간 내지 약 1.2시간의 범위일 수 있고, 바람직하게는 약 0.5시간 내지 약 0.8시간 사이이다.
임의의 특정 이론에 한정되기 원하지 않지만, CNT 물질은 시간이 지남에 따라 공기로부터 물을 흡수할 수 있을 것으로 생각된다. 마찬가지로, 습기는 CNT 물질의 박리 가능성을 증가시킬 수 있을 것으로 생각된다. 어떤 경우들에 있어서 CNT 성장 시간부터 유전체 증착까지, 어닐닝은 완전히 생략하고, 2시간의 대기 시간을 갖는 것이 수락될 수도 있을 것이다.
이러한 CNT 형성 후 어닐링의 채택은 바람직하게는 CNT 물질을 포함하는 장치 상에 있는 다른 층들도 어닐링을 받을 것이기 때문에, 이들 층들을 고려한다. 예를 들어, 어닐링은 생략될 수도 있고 또는 전술한 바람직한 어닐링 파라미터들이 다른 층들에 손상을 가하게 될 경우엔 어닐링의 파라미터들이 조절될 수도 있다. 어닐링 파라미터들은 어닐링된 장치의 층들에 손상을 가함이 없이 습기가 제거되는 결과를 가져오는 범위들 내에서 조절될 수 있다. 예를 들어, 온도는 형성되는 장치의 전체 열 버짓(thermal budget) 내에 머물러 있게 조절될 수 있다. 마찬가지로, 특정 장치에 적합한 임의의 적합한 형성 기체, 온도 및/또는 기간들이 사용될 수 있다. 일반적으로, 이러한 어닐링은 CNT 물질, 흑연, 그라펜, 무정형 탄소 등을 갖는 층들과 같이, 탄소계 층 또는 탄소 함유 물질에 사용될 수 있다.
도 4a 내지 도 4f를 참조로 이하 더 기술되는 바와 같이, CNT 물질(212)/가역 저항-스위칭 소자(202)의 형성에 이어, CNT 물질(212) 및 제 1 도체(206) 위 및 주위에 유전 물질이 증착된다. 일부 실시예에서, 유전 물질은 CVD, 고밀도 플라즈마("HDP") 증착, 아크 플라즈마 이용 증착, 스핀-코팅 증착 등을 사용하여 증착될 수 있다. 이 유전 물질은 CNT 물질(212) 및 제 1 도체(206)를 다른 유사한 CNT 물질 영역 및 메모리 셀(200)을 포함하는 메모리 레벨 상에 제조된 다른 메모리 셀들(도시되지 않음)의 제 1 도체들로부터 격리시킨다. 이어서 유전 물질을 평탄화하고 CNT 물질(212)의 상부로부터 유전 물질을 제거하기 위해 CMP 또는 유전체 에치백이 수행된다. 이어서 CNT 물질(212)/가역 저항-스위칭 소자(202) 위에 다이오드(204)가 형성된다.
언급한 바와 같이, 다이오드(204)는 위쪽을 향할 수도 있고 아니면 아래쪽을 향할 수 있는 수직 p-n 또는 p-i-n 다이오드일 수 있다. 이웃한 메모리 레벨이 도체를 공유하는 도 2d의 실시예에서, 이웃한 메모리 레벨들은 제 1 메모리 레벨에 대해선 아래로 향하는 p-i-n 다이오드 및 이웃한 제 2 메모리 레벨에 대해선 위로 향하는 p-i-n 다이오드들(또는 그 반대)과 같이 서로 반대되는 방향으로 향하는 다이오드들을 갖는 것이 바람직하다.
일부 실시예에서, 다이오드(204)는 폴리실리콘, 다결정질 실리콘-게르마늄 합금, 폴리게르마늄 또는 이외 다른 적합한 물질과 같은 다결정 반도체 물질로부터 형성될 수 있다. 예를 들어, 다이오드(204)는 고농도로 도핑된 n+ 폴리실리콘 영역(302), n+ 폴리실리콘 영역(302) 위에 저농도로 도핑된 또는 진성(도핑이 의도적이 아닌) 폴리실리콘 영역(304) 및 진성영역(304) 위에 고농도 도핑된 p+ 폴리실리콘 영역(306)을 포함할 수 있다. 일부 실시예에서, n+ 폴리실리콘 영역(302)으로부터 진성영역(304)으로 도펀트 이주를 방지 및/또는 감소시키기 위해서 얇은 게르마늄 및/또는 실리콘-게르마늄 합금층(도시되지 않음)이 n+ 폴리실리콘 영역(302) 상에 형성될 수 있다. 이러한 층의 사용은 예를 들어, 모든 목적을 위해 전체 내용이 본 명세서에 참조로 포함된 2005년 12월 9일에 출원된 "DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING"(이하, "'331 출원") 명칭의 2005년 12월 9일에 출원된 미국 특허 출원번호 11/298,331에 기술되어 있다. 일부 실시예에서, 약 10 at% 이상의 게르마늄을 갖는 몇백 이하의 옹스트롬의 실리콘-게르마늄 합금이 사용될 수도 있다. n+ 및 p+ 영역들의 위치들은 역전될 수도 있음이 이해될 것이다.
일부 실시예에서, 질화티탄, 질화탄탈, 질화텅스텐 등과 같은 장벽층(308)이 CNT 물질(212)과 n+ 영역(302) 사이에 형성될 수 있다(예를 들면, 폴리실리콘 영역 내로 금속 원자들의 이주를 방지 및/또는 감소시키기 위해서).
다이오드(204) 및 장벽층(308)의 형성에 이어, 필라 구조(도시된 바와 같은)을 형성하기 위해 다이오드(204) 및 장벽층(308)이 에칭된다. 필라 구조를 메모리 셀(200)을 포함하는 메모리 레벨 상에 제조된 다른 메모리 셀들(도시되지 않음)의 다른 유사한 필라 구조들로부터 격리시키기 위해서 필라 구조 위 및 주위에 유전 물질(309)이 증착된다. 이어서 유전 물질(309)을 제거하고 다이오드(204)의 상부로부터 유전 물질을 제거하기 위해서 CMP 또는 유전체 에치백이 수행된다.
다이오드(204)가 증착된 실리콘(예를 들어, 비정질 또는 다결정질)으로부터 형성될 때, 증착된 실리콘을, 제조시 저 저항률 상태에 두기 위해서 다이오드(204) 상에 실리사이드층(310)이 형성될 수 있다. 이러한 저 저항률은 증착된 실리콘을 저 저항률 상태로 전환하기 위해 큰 전압이 요구되지 않기 때문에 메모리 셀(200)이 더 용이하게 프로그래밍될 수 있게 한다. 예를 들어, 티탄 또는 코발트와 같은 실리사이드 형성 금속층(312)이 p+ 폴리실리콘 영역(306) 상에 증착될 수도 있다. 다이오드(204)를 형성하는 증착된 실리콘을 결정화하기 위해 사용되는 후속되는 어닐링 단계(이하 기술됨) 동안에, 실리사이드 형성 금속층(312) 및 다이오드(204)의 증착된 실리콘이 상호작용하여 실리사이드 형성 금속층(312)의 전부 또는 일부를 소비하여 실리사이드층(310)을 형성한다.
모든 목적들을 위해 전체 내용이 본 명세서에 참조로 포함된 "Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicides" 명칭의 미국 특허 7,176,064에 기술된 바와 같이, 티탄 및/또는 코발트와 같은 실리사이드-형성 물질들은 어닐링 동안, 증착된 실리콘과 반응하여 실리사이드층을 형성한다. 티탄 실리사이드 및 코발트 실리사이드의 격자 간격들은 실리콘의 격자 간격에 가깝고, 이것은 이러한 실리사이드층은 증착된 실리콘이 결정화될 때 이웃한 증착된 실리콘에 대해 "결정화 템플레이트들" 또는 "시드들"로서 작용할 수 있는 것으로 보인다(예를 들어, 실리사이드층(310)은 어닐링 동안 실리콘 다이오드(204)의 결정구조를 향상시킨다). 그럼으로써 더 낮은 저항률의 실리콘이 제공된다. 유사한 결과들이 실리콘-게르마늄 합금 및/또는 게르마늄 다이오드들에 대해 달성될 수 있다.
실리사이드-형성 금속층(312)의 형성에 이어, 제 2 도체(208)가 형성된다. 일부 실시예에서, 하나 이상의 장벽층 및/또는 부착층들(314)이 도전층(315)의 증착 전에 실리사이드-형성 금속층(312) 상에 형성될 수 있다. 도전층(315), 장벽층(314) 및 실리사이드-형성 금속층(312)이 함께 패터닝 및/또는 에칭되어 제 2 도체(208)을 형성한다.
제 2 도체(208)의 형성에 이어, 메모리 셀(200)은 어닐링되어 다이오드(204)의 증착된 반도체 물질을 결정화할 수 있다(및/또는 실리사이드층(310)을 형성한다). 적어도 일실시예에서, 어닐링은 약 600 내지 800℃의 온도, 더 바람직하게는 650 내지 750℃의 온도에서 질소에서 약 10초 내지 약 2분 동안 수행될 수 있다. 이외의 어닐링 시간, 온도 및/또는 환경들이 사용될 수 있다. 언급된 바와 같이, 실리사이드층(310)은 다이오드(204)를 형성하는 하지의 증착된 반도체 물질에 대한 어닐링 동안 "결정화 템플레이트" 또는 "시드"로서 작용할 수 있다. 그럼으로써 더 낮은 저항률의 다이오드 물질이 제공된다.
일부 실시예에서, CNT 시드층(210)은 하나 이상의 추가의 층들을 포함할 수 있다. 예를 들어, 도 3b는 CNT 시드층(210)이 추가의 금속 촉매층(316)을 포함하는 도 2a의 메모리 셀(200)의 제 2 실시예의 단면도이다. 금속 촉매층(316)은 CNT 시드층(210)이 패터닝되고, 에칭되고 유전 물질 전기적으로 격리된 후에(위에 기술된 바와 같이) CNT 시드층(210) 상에 선택적으로 증착될 수 있다. 예를 들어, 일부 실시예에서, 니켈, 코발트, 철 등, 금속 촉매층(316)이 비전해(electroless) 증착, 전기도금 등에 의해 요철 표면의 질화티탄 또는 질화탄탈 CNT 시드층(210) 상에 선택적으로 형성될 수 있다. 이어서 CNT 물질(212)이 금속 촉매가 코팅된 CNT 시드층(210) 상에 형성될 수 있다. 일부 실시예에서, 금속 촉매층(316)의 사용은 CNT 형성 동안 촉매 프리커서에 대한 필요성을 제거할 수 있다. 바람직한 금속 촉매층 두께들은 약 1 내지 200 옹스트롬의 범위인데, 그러나 그외 두께가 사용될 수도 있다. 니켈, 코발트, 철, 또는 유사 금속 촉매층이 무전해 증착, 전기도금 등에 의해 요철 표면이 아닌 또는 매끄러운 질화티탄, 질화탄탈 또는 유사 층 상에 형성될 수도 있다.
또 다른 실시예에서, CNT 시드를 위해 금속 촉매층(316) 만이 사용될 수 있다. 예를 들어, 도 3c는 도 2a의 메모리 셀(200)의 제 3 실시예의 단면도이다. 도 3c의 메모리 셀(200)은 도 3b의 메모리 셀(200)과 유사하나, 요철 표면 CNT 시드층(210)을 포함하지 않는다. 도시된 실시예에서, 제 1 도체(206)의 에칭 및 패터닝 전에 제 1 도체(206) 상엔 어떠한 CNT 시드층(210)도 증착되지 않는다. 제 1 도체(206)가 패터닝 및 에칭된 후에, 니켈, 코발트, 철 등과 같은 금속 촉매층(316)이 제 1 도체(206) 상에 선택적으로 증착되고, CNT 물질(212)이 금속 촉매층(316) 상에 형성될 수 있다.
메모리 셀을 위한 제조 공정
도 4a 내지 도 4f는 본 발명에 따라 제 1 메모리 레벨의 제조 동안 기판(400)의 부분의 단면도들이다. 이하 기술되는 바와 같이, 제 1 메모리 레벨은 기판 상에 CNT 물질을 선택적으로 제조함으로써 형성된 가역 저항-스위칭 소자를 각각이 포함하는 복수의 메모리 셀들을 포함한다. 추가의 메모리 레벨이 제 1 메모리 레벨 위에 제조될 수도 있다(도 2c 내지 도 2d를 참조하여 앞에서 기술된 바와 같이).
도 4a를 참조하면, 기판(400)은 이미 몇가지 처리 단계들을 거친 것으로 도시되었다. 기판(400)은 실리콘, 게르마늄, 실리콘-게르마늄, 도핑되지 않은, 도핑된, 벌크, 실리콘-온-인슐레이터 또는 이외 추가의 회로를 갖는 또는 없는 기판과 같은 임의의 적합한 기판일 수 있다. 예를 들어, 기판(400)은 하나 이상의 n-웰 또는 p-웰 영역들(도시되지 않음)을 포함할 수 있다.
격리층(402)이 기판(400) 상에 형성된다. 일부 실시예에서, 격리층(402)은 이산화규소, 질화규소, 실리콘 옥시질화물층, 또는 이외 어떤 다른 적합한 절연층일 수 있다.
격리층(402)의 형성에 이어, 부착층(404)이 격리층(402) 상에 형성된다(예를 들어, 물리 증기 증착 또는 또 다른 방법에 의해서). 예를 들어, 부착층(404)은 약 20 내지 약 500 옹스트롬, 바람직하게 약 100 옹스트롬의 질화티탄, 또는 질화탄탈, 질화텅스텐과 같은 또 다른 적합한 부착층, 하나 이상의 부착층들의 조합 등일 수 있다. 다른 부착층 물질 및/또는 두께가 사용될 수 있다. 일부 실시예에서, 부착층(404)은 선택적일 수 있다.
부착층(404)의 형성 후에, 도전층(406)이 부착층(404) 상에 증착된다. 도전층(406)은 임의의 적합한 방법에 의해 증착되는(예를 들어, 화학 증기 증착, 물리 증기 증착 등) 텅스텐 또는 또 다른 적합한 금속, 고농도 도핑된 반도체 물질, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게르마나이드 등과 같은 임의의 적합한 도전성 물질을 포함할 수 있다. 적어도 일실시예에서, 도전층(406)은 약 200 내지 약 2500 옹스트롬의 텅스텐을 포함할 수 있다. 이외 다른 도전층 물질 및/또는 두께가 사용될 수도 있다.
도전층(406)의 형성 후에, CNT 시드층(407)이 도전층(406) 상에 형성된다. 일부 실시예에서, CNT 시드층(407)은 약 1000 내지 약 5000 옹스트롬의 질화티탄 또는 질화탄탈일 수 있는데, 그러나 그외의 물질 및/또는 두께가 사용될 수도 있다. 이러한 실시예에서, CNT 시드층(407)의 표면이 요철을 가질 수 있어 CNT가 시드층 상에 직접 형성될 수 있게 된다. 예를 들어, CNT 시드층(407)은 CMP 또는 에치백 공정에 의해 요철 표면이 되거나 아니면 텍스처화될 수 있다. 하나 이상의 실시예에서, CNT 시드층(407)은 적어도 약 850 내지 4000 옹스트롬, 더 바람직하게는 적어도 약 4000 옹스트롬의 산술 평균 표면 거칠기 Ra를 갖게 요철 표면이 될 수 있다. 다른 표면 거칠기가 사용될 수도 있다.
대안적인 실시예에서, CNT 시드층(407)은 다른 두께가 사용될 수 있을지라도, 약 1 내지 약 500 옹스트롬의 Si/Ge일 수 있다. Si/Ge 층은 CVD, PECVD, 또는 다른 유사한 가공 기술들에 의해 도전층(426) 상에 형성될 수 있다. 대안적으로, 실리콘 시드층이 도전층(426) 상에 형성될 수 있고, 이를테면 CVD에 의해, 실리콘 시드층 상에 게르마늄 나노-섬들이 선택적으로 성장될 수 있다. 선택적 게르마늄 증착이 GeH4를 사용하여 약 500℃ 및 100 mT로 저압 CVD 기술들을 사용하여 수행될 수 있다. 어느 방법이든, 약 3 × lO16 cm- 2 의 도우즈와 약 30 KeV의 에너지를 사용한 탄소 주입이 사용될 수 있다. 주입에 이어, 약 30% H2O2 용액으로 표면 처리되어 약 5 옹스트롬 내지 약 19 옹스트롬으로 GeO 또는 SiO이 성장된다.
CNT 시드층(407)의 형성 및/또는 CNT 시드층의 요철 표면화에 이어, 부착층(404), 도전층(406) 및 CNT 시드층(407)이 도 4b에 도시된 바와 같이 패터닝 및 에칭된다. 예를 들어, 부착층(404), 도전층(406) 및 CNT 시드층(407)은 소프트 또는 하드 마스크를 사용한 통상의 리소그래피 기술, 및 습식 또는 건식 에칭 가공을 사용하여 패터닝되고 에칭될 수 있다. 적어도 일 실시예에서, 실질적으로 평행하고, 실질적으로 공면(co-planar)의 제 1 도체들(408)(도 4b에 도시된 바와 같은)을 형성하기 위해 부착층(404), 도전층(406) 및 CNT 시드층(407)이 패터닝되고 에칭된다. 제 1 도체들(408)의 폭 및/또는 제 1 도체들(408) 사이의 간격들은 다른 도체 폭 및/또는 간격들이 사용될 수도 있을지라도, 약 200 내지 약 2500 옹스트롬의 범위이다.
도 4c는 금속 CNT 시드층(407) 상에 CNT 물질(409)을 형성하기 위한 공정을 도시한 것이다. CNT 시드층(407)이 질화티탄, 질화탄탈 또는 유사한 물질이라면, CNT가 질화티탄, 질화탄탈 또는 유사 CNT 시드층(407) 상에 직접 형성될 수 있게 CNT 시드층(407)의 표면이 요철을 갖게 할 수 있다. 예를 들어 위에서 참조된 Smith 논문과 Rao 논문을 참조한다.
일부 실시예에서, CNT 형성 동안 금속 촉매의 혜택을 제공하기 위해서(도 3b를 참조로 앞에서 기술된 바와 같이) CNT 물질(409)의 형성 전에 CNT 시드층(407) 상에 니켈, 코발트, 철 등과 같은 추가의 금속 촉매층(도시되지 않음)이 선택적으로 증착될 수 있다. 다른 실시예에서, 금속 촉매층이 하지의 요철 표면의 시드층 없이 사용될 수도 있다(도 3c를 참조로 앞에서 기술된 바와 같이).
어느 경우에나, CNT 제조 공정은 각각의 도체(408) 상에 CNT 물질(409)을 선택적으로 성장 및/또는 증착하기 위해 수행된다. 각각의 메모리 셀에 있어서, 메모리 셀의 각각의 제 1 도체(408) 상에 형성된 CNT 물질(409)의 적어도 일부는 메모리 셀의 가역 저항-스위칭 소자(202)로서 작용한다. 각각의 제 1 도체(408) 상에 CNT 물질(409)을 형성하기 위해 임의의 적합한 방법이 사용될 수도 있다. 예를 들어, CVD, 플라즈마-인핸스드 CVD, 레이저 증발, 전기 아크 방전 등이 사용될 수 있다.
일 실시예에서, CNT는 약 30분 동안 약 100 sccm의 유속의 자일렌, 아르곤, 수소 및/또는 페로센에서 약 675 내지 700℃의 온도에서 CVD에 의해 TiN 시드층 상에 형성될 수 있다. 이외의 온도, 기체, 유속 및/또는 성장 시간이 사용될 수 있다.
또 다른 실시예에서, CNT는 약 20분 동안 약 5.5 토르의 압력의 약 20% C2H4 및 80% 아르곤에서 약 650℃의 온도로 CVD에 의해 니켈 촉매층 상에 형성될 수 있다. 이외의 온도, 기체, 비, 압력 및/또는 성장 시간이 사용될 수 있다.
또 다른 실시예에서, CNT는 8 내지 30분 동안 약 100 내지 200 와트의 RF 파워를 사용해서 약 20% 메탄, 에틸렌, 아세틸렌 또는 약 80% 아르곤, 수소 및/또는 암모니아로 희석된 또 다른 탄화수소에서 약 600 내지 900℃의 온도에서 플라즈마 인핸스드 CVD를 사용하여, 니켈, 코발트, 철 등과 같은 금속 촉매층 상에 형성될 수 있다. 이외의 온도, 기체, 비, 파워 및/또는 성장 시간이 사용될 수 있다.
도 4d는 Si/Ge CNT 시드층(407) 상에 CNT 물질(409)를 형성하기 위한 대안적인 공정을 도시한 것이다. 특히, Si/Ge CNT 시드층(407) 및 제 1 도체(408)가 패터닝 및 에칭된 후에, 구조들 사이를 채우기 위해서 유전체(410)가 증착될 수 있다. 일부 실시예에서, 유전층(410)이 CVD, HDP 증착, 아크 플라즈마 이용 증착, 스핀-코팅 증착 등을 사용하여 증착될 수 있다. 예를 들어, 약 1 마이크론 또는 그 이상의 이산화규소가 기판(400) 상에 증착될 수 있고 화학기계식 연마 또는 에치백 공정을 사용하여 평탄화되어 평탄한 표면(411)을 형성할 수 있다. 평탄한 표면(411)은 도시된 바와 같이, 유전 물질(410)에 의해 분리된 Si/Ge CNT 시드층(407)의 노출된 개별적 영역들을 포함한다. 질화규소, 실리콘 옥시질화물, 저 K 유전체 등과 같은 그외 유전 물질, 및/또는 그외 유전층 두께가 사용될 수 있다. 바람직한 저 K 유전체는 탄소가 도핑된 산화물, 실리콘 탄소층 등을 포함한다.
평탄화에 이어, Si/Ge 층은 약 100 옹스트롬 내지 약 400 옹스트롬 두께일 수 있고, 더 일반적으로는 1 옹스트롬 내지 약 500 옹스트롬 두께이며, 약 60% 내지 약 80% Si, 더 일반적으로는 약 40% 내지 약 95% Si, 및 약 20% 내지 약 50% Ge, 더 일반적으로는 약 5% 내지 약 60% Ge로 이루어진다. 적어도 일 실시예에서, Si/Ge CNT 시드층(407)은 약 50nm 두께이고, 약 70% Si와 약 30% Ge 조성을 가질 수 있다. 대안적으로, Si 시드층이 사용될 수 있고 Ge 나노-섬들이 Si 상에 선택적으로 성장될 수 있다. 선택적 Ge 증착을 위한 일부 가공 조건은 약 500℃ 및 100 mT에서 GeH4를 사용하는 LPCVD 기술을 포함한다. 어느 시드 방법에서든, 약 3 × 1016cm-2의 도우즈 및 약 30 KeV의 에너지를 사용한 탄소 주입이 사용될 수 있다. 주입에 이어, 표면은 약 5 옹스트롬 내지 약 19 옹스트롬의 GeO 또는 SiO가 성장되게 하는 약 30% H2O2 용액으로 처리될 수 있다. 이외 어떤 다른 적합한 Si/Ge 층 형성 기술 및/또는 가공 조건이 사용될 수 있다.
언급된 바와 같이, CNT 물질(409)은 각각의 필라(408) 상에 형성된 CNT 시드층(407) 상에만 형성한다. 일부 실시예에서, CNT 물질(409)은 약 1 나노미터 내지 약 1 마이크론(및 심지어는 수십 마이크론)의 두께, 더 바람직하게는 약 10 내지 약 20 나노미터의 두께를 가질 수 있는데, 그러나 이외 CNT 물질 두께가 사용될 수도 있다. CNT 물질(409)에 개개의 튜브들의 밀도는, 예를 들어 약 6.6 × 103 내지 약 1 × 106 CNTs/micron2, 더 바람직하게는 적어도 약 6.6 × 104 CNTs/micron2일 수 있는데, 그러나 이외의 밀도들이 사용될 수도 있다. 제 1 도체들(408)이 약 45 나노미터의 폭을 갖는다고 할 때, 일부 실시예에서, 각각의 제 1 도체(408) 위에 형성된 CNT 물질(409)에 적어도 약 10개의 CNT, 더 바람직하게는 적어도 약 100개의 CNT를 갖는 것이 바람직하다(그러나, 1, 2, 3, 4, 5 등과 같은 몇개의 CNT, 또는 100 이상과 같이 더 많은 CNT가 사용될 수도 있다).
각각의 제 1 도체(408) 위에 CNT 물질(409)가 형성된 후에, CNT 물질 영역들과 제 1 도체들(408) 사이에 보이드들을 채우기 위해서 기판(400) 상에 유전층(410)이 증착된다(도 4e). 일부 실시예에서, 유전층(410)은 CVD, HDP 증착, 아크 플라즈마 이용 증착, 스핀-코팅 증착 등을 사용하여 증착될 수 있다. 질화규소, 실리콘 옥시질화물, 저 K 유전체들 등과 같은 그외 유전 물질, 및/또는 다른 유전층 두께가 사용될 수 있다. 바람직한 저 K 유전체는 탄소가 도핑된 산화물, 실리콘 탄소층 등을 포함한다. CNT가 긴 시간 동안 공기에 노출되었다면, 유전체 부착을 개선하기 위해서 탈수(dehydration) 어닐링이 필요할 수도 있을 것이다. 예를 들어, 약 1 마이크로 이상의 이산화규소가 기판(400) 상에 증착되고 평탄한 표면(412)을 형성하기 위해서 화학기계식 연마 또는 에치백 공정을 사용하여 평탄화된다. 평탄한 표면(412)은 도시된 바와 같이, 유전 물질(410)에 의해 분리된 노출된 개별적 영역들의 CNT 물질(409)을 포함한다.
도 4f를 참조하면, 평탄화 및 CNT 물질 영역들의 상면의 평탄화 및 노출 후에, 각 메모리 셀의 다이오드 구조들이 형성된다. 일부 실시예에서, 다이오드 형성 전에 CNT 물질 영역들(409) 상에 질화티탄, 질화탄탈, 질화텅스텐 등과 같은 장벽층(414)이 형성될 수 있다(예를 들어, 금속 원자들이 폴리실리콘 영역들 내에 이주를 방지 및/또는 감소시키기 위해서). 장벽층(414)은 약 20 내지 약 500 옹스트롬, 바람직하게 약 100 옹스트롬의 질화티탄, 또는 질화탄탈과 같은 또 다른 적합한 장벽층, 질화텅스텐, 하나 이상의 장벽층들의 조합, 티탄/질화티탄, 탄탈/질화탄탈 또는 텅스텐/질화텅스텐 적층 등과 같은 다른 층들과 조합한 장벽층들일 수 있다. 이외의 장벽층 물질 및/또는 두께가 사용될 수 있다.
장벽층(414)의 증착 후에, 각 메모리 셀의 다이오드를 형성하기 위해 사용되는 반도체 물질의 증착이 시작된다(예를 들어, 도 2a 내지 도 3c에서 다이오드(204)). 각각의 다이오드는 상술된 바와 같이 수직 p-n 또는 p-i-n 다이오드일 수 있다. 일부 실시예에서, 각 다이오드는 폴리실리콘, 폴리실리콘-게르마늄 합금, 게르마늄 또는 이외 어떤 적합한 물질과 같은 다결정질 반도체 물질로부터 형성된다. 편의상, 폴리실리콘 하향 다이오드의 형성이 여기에서 기술된다. 이외의 물질 및/또는 다이오드 구성들이 사용될 수 있음이 이해될 것이다.
도 4f를 참조하면, 장벽층(414)의 형성에 이어, 고농도 도핑된 n+ 실리콘층(416)이 장벽층(414) 상에 증착된다. 일부 실시예에서, n+ 실리콘층(416)은 증착시 비정질 상태에 있다. 다른 실시예에서, n+ 실리콘층(416)은 증착시 다결정질 상태에 있다. n+ 실리콘층(416)을 증착하기 위해 CVD 또는 또다른 적합한 공정이 사용될 수 있다. 적어도 일 실시예에서, 예를 들어 약 100 내지 약 1000 옹스트롬, 바람직하게는 약 100 옹스트롬의, 약 1021cm-3의 도핑 농도를 갖는 인 또는 비소가 도핑된 실리콘의 n+ 실리콘층(416)이 형성될 수 있다. 이외의 층 두께, 도펀트 유형 및/또는 도핑 농도들이 사용될 수 있다. 예를 들어 증착 동안 도너 기체를 흘림으로써, n+ 실리콘층(416)이 인 시튜로 도핑될 수 있다. 이외의 도핑 방법이 사용될 수도 있다(예를 들어, 주입).
n+ 실리콘층(416)의 증착 후에, 저농도 도핑된, 진성 및/또는 비의도적 도핑된 실리콘층(418)이 n+ 실리콘층(416) 상에 형성된다. 일부 실시예에서, 진성 실리콘층(418)은 증착시 비정질 상태에 있다. 다른 실시예에서, 진성 실리콘층(418)은 증착시 다결정질 상태에 있다. 진성 실리콘층(418)을 증착하기 위해 화학 증기 증착 또는 또 다른 적합한 증착방법이 사용될 수 있다. 적어도 일 실시예에서, 진성 실리콘층(418)은 약 500 내지 약 4800 옹스트롬, 바람직하게는 약 2500 옹스트롬 두께일 수 있다. 이외 진성층의 두께가 사용될 수 있다.
n+ 실리콘층(416)으로부터 진성 실리콘층(418) 내로 도펀트 이주를 방지 및/또는 감소시키기 위해서(앞에서 포함된 '331 출원에 기술된 바와 같이) 얇은(예를 들어, 몇백 이하의 옹스트롬) 게르마늄 및/또는 실리콘-게르마늄 합금층(도시되지 않음)이 진성 실리콘층(418)의 증착 전에 n+ 실리콘층(416) 상에 형성될 수 있다.
n+ 실리콘층(416) 및 진성 실리콘층(418)의 형성에 이어, 제 1 도체들(408) 위에 놓이는 실리콘 필라들(420)을 형성하기 위해(도시된 바와 같이) n+ 실리콘층(416), 진성 실리콘층(418), 및 장벽층(414)이 패터닝 및 에칭된다. 실리콘 필라들(420)이 형성하기 위해 소프트 또는 하드 마스크를 사용한 통상의 리소그래피 기술, 및 습식 또는 건식 에칭 가공을 사용될 수 있다.
실리콘 필라들(420)이 형성된 후에, 실리콘 필라들(420) 사이에 보이드들을 채우기 위해서 유전층(422)이 증착된다. 예를 들어, 약 200 내지 7000 옹스트롬의 이산화규소가 증착되고 평탄한 표면(424)을 형성하기 위해 화학기계식 연마 또는 에치백 공정을 사용하여 평탄화될 수 있다. 평탄한 표면(424)은 도시된 바와 같이, 유전 물질(422)에 의해 분리된 실리콘 필라들(420)의 노출된 상면들을 포함한다. 질화규소, 실리콘 옥시질화물, 저 K 유전체 등과 같은 그외 유전 물질, 및/또는 그외 유전층 두께가 사용될 수 있다. 바람직한 저 K 유전체는 탄소가 도핑된 산화물, 실리콘 카본층 등을 포함한다.
실리콘 필라들(420)의 형성 후에, 실리콘 필라들(420)의 상측 표면 가까이에, p+ 실리콘 영역(426)이 각각의 실리콘 필라(420) 내에 형성된다. 예를 들어, 실리콘 필라들(420) 내에 소정 깊이에 보론을 주입하기 위해 블랭킷 p+ 주입이 사용될 수 있다. 바람직한 주입가능한 분자 이온들은 BF2, BF3, B 등을 포함한다. 일부 실시예에서, 약 1 내지 5 × 1015 ions/cm2의 주입 도우즈가 사용될 수 있다. 이외 주입 종 및/또는 도우즈들이 사용될 수 있다. 또한, 일부 실시예에서, 실리콘 필라들(420)의 상측 부분을 도핑하기 위해서 확산공정이 사용될 수도 있다. 적어도 일실시예에서, p+ 실리콘 영역들(426)은 약 100 내지 700 옹스트롬의 깊이를 갖는데, 그러나 이외 p+ 실리콘 영역 크기가 사용될 수도 있다. (형성될 다이오드가 상향 p-n 또는 p-i-n 다이오드라면, 실리콘 필라들(420)의 상측 부분은 n형으로 도핑될 것임에 유의한다. 그럼으로써 각각의 실리콘 필라(420)는 하향 p-i-n 다이오드(428)를 포함한다.
도 4g를 참조하면, p-i-n 다이오드들(428)의 완료 후에, 기판(400) 위에 실리사이드-형성 금속층(430)이 증착된다. 실리사이드-형성 금속들은 스퍼터, 아니면 증착된 티탄 또는 코발트를 포함한다. 일부 실시예에서, 실리사이드-형성 금속층(430)은 약 10 내지 약 200 옹스트롬의 두께, 바람직하게는 약 20 내지 약 50 옹스트롬, 더 바람직하게는 약 20 옹스트롬의 두께를 갖는다. 이외 다른 실리사이드-형성 금속층 물질 및/또는 두께가 사용될 수 있다. 이하 더 기술되는 바와 같이, 구조의 어닐링은 실리사이드-형성 금속층(430)으로부터 금속 및 p+ 실리콘 영역들(426)으로부터 실리콘이 반응하게 하여 각각의 p+ 실리콘 영역(426)에 이웃한 실리사이드 영역(432)을 형성한다.
실리사이드-형성 금속층(430)의 형성에 이어, 제 2 도체들(436)이 제 1 도체들(408)의 형성과 유사한 방식으로 다이오드들(428) 위에 형성될 수 있다. 일부 실시예에서, 하나 이상의 장벽층 및/또는 부착층들(438)이, 제 2 도체들(436)을 형성하기 위해 사용된 도전층(440)의 증착 전에 실리사이드-형성 금속층(430) 상에 놓여질 수 있다.
도전층(440)이 임의의 적합한 방법(예를 들어, 화학 증기 증착, 물리 증기 증착 등)에 의해 증착된 텅스텐, 또 다른 적합한 금속, 고농도 도핑된 반도체 물질, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게르마나이드 등과 같은 임의의 적합한 도전물질로부터 형성될 수 있다. 이외의 도전층 물질들이 사용될 수도 있다. 장벽층 및/또는 부착층들(438)은 질화티탄, 또는 질화타탄과 같은 또 다른 적합한 층, 질화텅스턴, 하나 이상의 층들의 조합, 또는 이외 어떤 다른 적합한 물질(들)을 포함할 수 있다. 증착된 도전층(440), 장벽 및/또는 부착층(438), 및/또는 실리사이드-형성 금속층(430)이 제 2 도체들(436)을 형성하기 위해 패터닝되고 에칭될 수 있다. 적어도 일실시예에서, 제 2 도체들(436)은 제 1 도체들(408)과 다른 방향으로 확장하는 실질적으로 평행하고 실질적으로 공면의 도체들이다.
발명의 다른 실시예에서, 제 2 도체들(436)을 위해 개구들 또는 보이드들을 생성하기 위해 유전층이 형성되고, 패터닝되고 에칭되는 다마센 공정을 사용하여 제 2 도체들(436)이 형성될 수 있다. 개구들 또는 보이드들은 부착층(438) 및 도전층(440)(및/또는 필요하다면 도전성 시드, 도전성 충전 및/또는 장벽층)으로 채워질 수 있다. 부착층(438) 및 도전층(440)은 이어서 평탄한 표면을 형성하기 위해 평탄화될 수 있다.
발명의 적어도 일 실시예에서, 예를 들어, 모든 목적들을 위해서 전체 내용이 본 명세서에 참조로 포함된 2006년 5월 13일에 출원된 "Conductive Hard Mask To Protect Patterned Features During Trench Etch" 명칭의 미국 특허 출원번호 11/444,936(이하 "'936 출원")에 기술된 바와 같이, 하드 마스크가 다이오드들(428) 상에 형성될 수 있다. 예를 들어, 진성 실리콘층(418) 및 n+ 실리콘층(416)의 패터닝 및 에칭 전에, 진성층(418)을 도핑함으로써(예를 들어, 이온 주입 또는 또 다른 도핑 방법을 사용하여) p+ 실리콘층이 형성될 수 있다. 실리사이드-형성 금속층(430)이 p+ 실리콘층 상에 형성되고, 이어서 장벽층 및/또는 도전층이 형성될 수 있다. 이들 장벽층 및 도전층은 다이오드들(428)의 패터닝 및 에칭 동안 하드 마스크로서 작용할 수 있고 제 2 도체들(436)의 형성 동안 일어날 수 있는 임의의 과도 에칭을 완화시킬 수 있다('936 출원에 기술된 바와 같이).
제 2 도체들(438)의 형성에 이어, 구조물은 다이오드들(428)의 증착된 반도체 물질을 결정화하기 위해서(및/또는 실리사이드 영역들(432)을 형성하기 위해서) 어닐링될 수 있다. 적어도 일 실시예에서, 어닐링은 약 600 내지 800℃, 더 바람직하게는 약 650 내지 750℃의 온도에서 질소에서 약 10초 내지 약 2분 동안 수행될 수 있다. 이외의 어닐링 시간, 온도 및/또는 환경들이 사용될 수 있다. 실리사이드 영역들(432)은 다이오드들(428)을 형성하는 하지의 증착된 반도체 물질에 대한 어닐링 동안 "결정화 템플레이트" 또는 "시드"로서 작용할 수 있다 (예를 들어, 임의의 비정질 반도체 물질을 다결정질 반도체 물질로 변경하고/하거나 다이오드들(428)의 전체 결정 특성들을 개선한다). 그럼으로써 더 낮은 저항률의 다이오드 물질이 제공된다.
대안적인 메모리 셀
발명의 다른 실시예에서, 제 1 도체들(408)은 도 5a 내지 도 5c를 참조로 이하 기술되는 바와 같은 다마센 공정을 사용하여 형성될 수 있다. 도 5a를 참조하면, 유전층(410)이 형성되고, 패터닝 및 에칭되어 제 1 도체들(408)을 위한 개구들 또는 보이드들을 생성한다. 이어서 개구들 또는 보이드들은 부착층(404) 및 도전층(406)(및/또는 도전 시드, 도전 충전 및/또는 필요하다면 장벽층)으로 채워진다. 이어서 부착층(404) 및 도전층(406)은 평탄한 표면을 형성하기 위해(도시된 바와 같이) 평탄화될 수 있다. 이러한 실시예에서, 부착층(404)은 각 개구 또는 보이드의 바닥 및 측벽들에 늘어선다.
평탄화에 이어, 제 1 도체들(408) 위에 CNT 시드층(407)이 형성된다. 적어도 일 실시예에서, 각각의 제 1 도체(408) 위에 금속 촉매 CNT 시드층(407)을 형성하기 위해 선택적 증착 공정이 사용될 수 있다. 금속 촉매 시드층은 니켈, 코발트, 철 등을 포함하며, 이들은 무전해 증착, 전기도금 등에 의해 선택적으로 증착될 수 있다. 대안적으로, 질화티탄, 질화탄탈 또는 유사한 CNT 시드층이 제 1 도체(408) 상에 증착되고, 요철 표면화되고, 패터닝 및 에칭되어 각각의 제 1 도체(408) 상에 CNT 시드층 영역(407)을 형성한다(니켈, 코발트, 철 등과 같은 추가의 금속 촉매층을 사용하여 또는 없이). 니켈, 코발트, 철, 또는 유사한 금속 촉매층이 요철 표면이 아닌 또는 매끄러운 질화티탄, 질화탄탈, 또는 유사한 층 위에 무전해 증착, 전기도금 등에 의해 형성될 수 있다. 대안적으로, Si/Ge CNT 시드층이 제 1 도체들(408) 상에 증착되고, 패터닝 및 에칭되어 각각의 제 1 도체(408) 상에 CNT 시드층 영역(407)을 형성할 수 있다.
도 5b를 참조하면, CNT 시드층 영역들(407)의 형성에 이어, CNT 물질(409)이 각각의 CNT 시드층 영역 위에 선택적으로 형성된다. 각각의 도체(408) 위에 CNT 물질(409)을 형성하기 위해 임의의 적합한 방법이 사용될 수 있다. 예를 들어, CVD, 플라즈마-인핸스드 CVD, 레이저 증발, 전기 도금 방전 등이 사용될 수 있다.
수직으로 정렬된 CNT는 측면 도전이 거의 또는 전혀 없이 수직으로 전류가 흐르게 한다. 이웃한 메모리 셀 사이에 측면 또는 가교성 도전 경로들의 형성을 감소 또는 방지하기 위해서, 일부 실시예에서, CNT 물질(409)의 개개의 튜브들은 실질적으로 수직으로 정렬되게 제조될 수 있다(예를 들어, 그럼으로써 메모리 셀의 상태가 이웃 메모리 셀의 상태 및/또는 프로그래밍에 의해 영향받는 것 또는 "교란되는" 것을 감소 및/또는 방지한다). 개개의 튜브 격리는 CNT 물질(409)의 전체 두께 이상으로 확장할 수도 있고 그렇지 않을 수도 있는 것에 유의한다. 예를 들어, 초기 성장 국면에서, 개개의 튜브들의 일부 또는 대부분은 수직으로 정렬될 수 있다(예를 들어, 닿지 않는다). 그러나, 개개의 튜브들이 수직으로 길이가 증가함에 따라, 튜브들의 부분들이 서로 접촉하게 될 수 있고, 심지어는 얽히거나 뒤엉키게 될 수 있다.
각각의 제 1 도체(408) 위에 CNT 물질(409)의 형성에 이어, 이웃한 CNT 물질 영역들을 서로 간에 격리시키기 위해서 CNT 물질(409)의 영역들 위 및 주위에 유전 물질(411)이 증착된다. 일부 실시예에서, 유전 물질(411)은 CVD, HDP 증착, 아크 플라즈마 이용 증착, 스핀-코팅 증착 등을 사용하여 증착될 수 있다. 유전 물질(411)을 평탄화하고 CNT 물질 영역들 상부로부터 유전 물질을 제거하기 위해서 CMP 또는 유전체 에치백 단계가 수행된다. 예를 들어, 약 200 내지 7000 옹스트롬, 및 일부 실시예에서 1 마이크론 또는 그 이상의 이산화규소가 증착되고 화학기계식 연마 또는 에치백 공정을 사용하여 평탄화될 수 있다. 질화실리콘, 실리콘 옥시질화물, 저 K 유전체 등과 같은 다른 유전 물질, 및/또는 그외 유전층 두께가 사용될 수 있다. 저 K 유전체는 탄소가 도핑된 산화물, 실리콘 탄소 층 등을 포함한다.
일단 유전층이 평탄화되고 CNT 물질 영역들의 상면이 노출되었으면, 도 4e 내지 도 4g을 참조로 앞에서 기술된 바와 같이 메모리 레벨의 형성이 진행되어 도 5c에 도시된 메모리 레벨이 된다.
전술한 바는 발명의 단지 바람직한 실시예를 개시한다. 발명의 범위 내에 드는 위에 개시된 장치 및 방법들의 수정예는 당업자들에게 쉽게 명백하게 될 것이다. 예를 들어, 이 발명에 따른 방법들은 수직 필라 다이오드 대신 스티어링 소자로서 박막 트랜지스터("TFT")와 직렬로 수직 방위로 놓인 CNT 막들을 선택적으로 성장시키기 위해 사용될 수 있다. TFT 스티어링 소자는 평면형일 수 있고 아니면 수직형일 수도 있다.
따라서, 본 발명이 이의 바람직한 실시예에 관련하여 개시되었지만, 이외 실시예는 다음 청구항들에 정의된 바와 같은 발명의 정신 및 범위 내에 포함됨을 알아야 한다.
Claims (58)
- 메모리 셀을 제조하는 방법에 있어서,
기판 위에 제 1 도체를 제조하는 단계와,
실리콘-게르마늄을 포함하는 탄소 나노-튜브("CNT") 시드층을 상기 제 1 도체 상에 제조하고, 상기 증착된 CNT 시드층의 표면을 평탄화하며, 상기 CNT 시드층 상에 CNT 물질을 선택적으로 제조함으로써, 상기 제 1 도체 위에 탄소 나노-튜브("CNT") 물질을 선택적으로 제조하는 단계와,
상기 CNT 물질 위에 다이오드를 제조하는 단계와,
상기 다이오드 위에 제 2 도체를 제조하는 단계를
포함하는, 메모리 셀 제조 방법. - 제 1항에 있어서, 상기 CNT 시드층은 약 1 옹스트롬 내지 약 500 옹스트롬의 두께를 갖는, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 CNT 시드층은 약 100 옹스트롬 내지 약 400 옹스트롬의 두께를 갖는, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 CNT 시드층은 약 50 옹스트롬의 두께를 갖는, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 CNT 시드층은 약 40% 내지 약 95% 실리콘과 약 60% 내지 약 5% 게르마늄을 포함하는, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 CNT 시드층은 약 60% 내지 약 80% 실리콘과 약 40% 내지 약 20% 게르마늄을 포함하는, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 CNT 시드층은 약 70% 실리콘과 약 30% 게르마늄을 포함하는, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 CNT 시드층을 패터닝 및 에칭하는 단계를 더 포함하는, 메모리 셀 제조 방법.
- 제 8항에 있어서, 상기 CNT 시드층을 패터닝 및 에칭하는 단계는 상기 제 1 도체를 패터닝 및 에칭하는 단계를 포함하는, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 다이오드를 제조하는 단계는 수직 다결정 다이오드를 제조하는 단계를 포함하는, 메모리 셀 제조 방법.
- 제 10항에 있어서, 상기 다결정 물질이 저-저항률 상태에 있도록 상기 수직 다결정 다이오드의 다결정 물질과 접촉하는 실리사이드, 실리사이드-게르마나이드 또는 게르마나이드 영역을 제조하는 단계를 더 포함하는, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 다이오드는 p-n 또는 p-i-n 다이오드인, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 CNT 물질의 스위칭 특징을 조율하기 위해 상기 CNT 물질에 결함을 야기시키는 단계를 더 포함하는, 메모리 셀 제조 방법.
- 제 1항에 있어서, 상기 CNT 물질을 선택적으로 제조하는 단계는 상기 CNT 물질에서 측면 도전을 감소하게 실질적으로 수직으로 정렬되는 CNT를 갖는 CNT 물질을 제조하는 단계를 포함하는, 메모리 셀 제조 방법.
- 제 1항의 방법을 사용하여 형성된 메모리 셀.
- 메모리 셀을 제조하는 방법에 있어서,
기판 위에 제 1 도체를 제조하는 단계와,
실리콘-게르마늄을 포함하는 탄소 나노-튜브("CNT") 시드층을 상기 제 1 도체 상에 제조하고, 상기 증착된 CNT 시드층의 표면을 평탄화하며, 상기 CNT 시드층 상에 CNT 물질을 선택적으로 제조함으로써, 상기 제 1 도체 위에 탄소 나노-튜브("CNT") 물질을 선택적으로 제조하여 상기 제 1 도체 위에 가역 저항-스위칭 소자를 제조하는 단계와,
상기 가역 저항-스위칭 소자 위에 수직 다결정 다이오드를 제조하는 단계와,
상기 수직 다결정 다이오드 위에 제 2 도체를 제조하는 단계를
포함하는, 메모리 셀 제조 방법. - 제 16항에 있어서, 상기 CNT 시드층은 약 1 옹스트롬 내지 약 500 옹스트롬의 두께를 갖는, 메모리 셀 제조 방법.
- 제 16항에 있어서, 상기 CNT 시드층은 약 100 옹스트롬 내지 약 400 옹스트롬의 두께를 갖는, 메모리 셀 제조 방법.
- 제 16항에 있어서, 상기 CNT 시드층은 약 50 옹스트롬의 두께를 갖는, 메모리 셀 제조 방법.
- 제 16항에 있어서, 상기 CNT 시드층은 약 40% 내지 약 95% 실리콘과 약 60% 내지 약 5% 게르마늄을 포함하는, 메모리 셀 제조 방법.
- 제 16항에 있어서, 상기 CNT 시드층은 약 60% 내지 약 80% 실리콘과 약 40% 내지 약 20% 게르마늄을 포함하는, 메모리 셀 제조 방법.
- 제 16항에 있어서, 상기 CNT 시드층은 약 70% 실리콘과 약 30% 게르마늄을 포함하는, 메모리 셀 제조 방법.
- 제 16항에 있어서, 상기 제 1 도체의 패터닝 및 에칭 동안 상기 CNT 시드층을 패터닝 및 에칭하는 단계를 더 포함하는, 메모리 셀 제조 방법.
- 제 16항에 있어서, 상기 다결정 물질이 저-저항률 상태에 있도록 상기 수직 다결정 다이오드의 다결정 물질과 접촉하는 실리사이드, 실리사이드-게르마나이드 또는 게르마나이드 영역을 제조하는 단계를 더 포함하는, 메모리 셀 제조 방법.
- 제 16항의 방법을 사용하여 형성된 메모리 셀.
- 메모리 셀에 있어서,
제 1 도체와,
실리콘-게르마늄을 포함하는 패터닝 및 에칭된 탄소 나노-튜브("CNT") 시드층과,
상기 CNT 시드층 상에 선택적으로 제조된 CNT 물질을 포함하는 가역 저항-스위칭 소자와,
상기 가역 저항-스위칭 소자 위에 형성된 다이오드와,
상기 다이오드 위에 형성된 제 2 도체를
포함하는, 메모리 셀. - 제 26항에 있어서, 상기 CNT 물질은 상기 CNT 물질에서 측면 도전(lateral conduction)을 감소시키기 실질적으로 수직으로 정렬된 CNT를 포함하는, 메모리 셀.
- 제 26항에 있어서, 상기 CNT 물질은 상기 CNT 물질의 스위칭 특징을 조율하는 결함을 포함하는, 메모리 셀.
- 제 26항에 있어서, 상기 다이오드는 수직 다결정 다이오드를 포함하는, 메모리 셀.
- 제 26항에 있어서, 상기 다결정 물질이 저-저항률 상태에 있도록 상기 수직 다결정 다이오드의 다결정 물질과 접촉하는 실리사이드, 실리사이드-게르마나이드 또는 게르마나이드 영역을 더 포함하는, 메모리 셀.
- 제 26항에 있어서, 상기 CNT 시드층은 약 1 옹스트롬 내지 약 500 옹스트롬의 두께를 갖는, 메모리 셀.
- 제 26항에 있어서, 상기 CNT 시드층은 약 100 옹스트롬 내지 약 400 옹스트롬의 두께를 갖는, 메모리 셀.
- 제 26항에 있어서, 상기 CNT 시드층은 약 50 옹스트롬의 두께를 갖는, 메모리 셀.
- 제 26항에 있어서, 상기 CNT 시드층은 약 40% 내지 약 95% 실리콘과 약 60% 내지 약 5% 게르마늄을 포함하는, 메모리 셀.
- 제 26항에 있어서, 상기 CNT 시드층은 약 60% 내지 약 80% 실리콘과 약 40% 내지 약 20% 게르마늄을 포함하는, 메모리 셀.
- 제 26항에 있어서, 상기 CNT 시드층은 약 70% 실리콘과 약 30% 게르마늄을 포함하는, 메모리 셀.
- 복수의 비휘발성 메모리 셀에 있어서,
제 1 방향으로 확장하는 실질적으로 평행하고, 실질적으로 공면인 복수의 제 1 도체와,
복수의 다이오드와,
각각의 가역 저항-스위칭 소자가 제 1 도체 중 하나의 도체 위에 제조된 실리콘-게르마늄을 포함하는 패터닝 및 에칭된 탄소 나노-튜브("CNT") 시드층과, 상기 CNT 시드층 상에 선택적으로 제조된 CNT 물질층을 포함하는, 복수의 가역 저항-스위칭 소자와,
상기 제 1 방향과 다른 제 2 방향으로 확장하는 실질적으로 평행하고, 실질적으로 공면인 복수의 제 2 도체를
포함하고,
각각의 메모리 셀에서, 상기 다이오드 중 하나는 상기 제 1 도체 중 하나의 도체와 상기 제 2 도체 중 하나의 도체 사이에 배치된, 상기 가역 저항-스위칭 소자 중 하나의 소자 위에 형성된, 복수의 비휘발성 메모리 셀. - 제 37항에 있어서, 상기 CNT 물질은 상기 CNT 물질에서 측면 도전을 감소시키기 실질적으로 수직으로 정렬된 CNT를 포함하는, 복수의 비휘발성 메모리 셀.
- 제 37항에 있어서, 상기 CNT 물질층은 2개 이상의 메모리 셀 사이에서 확장하고 상기 2개 이상의 메모리 셀의 가역 저항-스위칭 소자를 형성하는, 복수의 비휘발성 메모리 셀.
- 제 37항에 있어서, 각각의 다이오드는 수직 다결정 다이오드인, 복수의 비휘발성 메모리 셀.
- 제 37항에 있어서, 상기 다결정 물질이 저-저항률 상태에 있도록 각각의 수직 다결정 다이오드의 다결정 물질과 접촉하는 실리사이드, 실리사이드-게르마나이드 또는 게르마나이드를 더 포함하는, 복수의 비휘발성 메모리 셀.
- 제 37항에 있어서, 상기 CTN 시드층은 약 1 옹스트롬 내지 약 500 옹스트롬의 두께를 갖는, 복수의 비휘발성 메모리 셀.
- 제 37항에 있어서, 상기 CNT 시드층은 약 100 옹스트롬 내지 약 400 옹스트롬의 두께를 갖는, 복수의 비휘발성 메모리 셀.
- 제 37항에 있어서, 상기 CNT 시드층은 약 50 옹스트롬의 두께를 갖는, 복수의 비휘발성 메모리 셀.
- 제 37항에 있어서, 상기 CNT 시드층은 약 40% 내지 약 95% 실리콘과 약 60% 내지 약 5% 게르마늄을 포함하는, 복수의 비휘발성 메모리 셀.
- 제 37항에 있어서, 상기 CNT 시드층은 약 60% 내지 약 80% Si와 약 40% 내지 약 20% Ge를 포함하는, 복수의 비휘발성 메모리 셀.
- 제 37항에 있어서, 상기 CNT 시드층은 약 70% 실리콘과 약 30% 게르마늄을 포함하는, 복수의 비휘발성 메모리 셀.
- 모노리식 3차원 메모리 어레이에 있어서,
기판 위에 형성된 제 1 메모리 레벨로서, 상기 제 1 메모리 레벨은 복수의 메모리 셀을 포함하고, 상기 제 1 메모리 레벨의 각 메모리 셀은,
제 1 도체와,
상기 제 1 도체 위에 제조된 실리콘-게르마늄을 포함하는 패터닝 및 에칭된 탄소 나노-튜브("CNT") 시드층과, 상기 CNT 시드층 상에 선택적으로 제조된 CNT 물질층을 포함하는 가역 저항-스위칭 소자와,
상기 가역 저항-스위칭 소자 위에 형성된 다이오드와,
상기 다이오드 위에 형성된 제 2 도체를 포함하는, 상기 제 1 메모리 레벨과,
상기 제 1 메모리 레벨 위에 모노리식으로 형성된 적어도 제 2 메모리 레벨을
포함하는, 모노리식 3차원 메모리 어레이. - 제 48항에 있어서, 각각의 가역 저항-스위칭 소자의 상기 CNT 물질층은 상기 CNT 물질에서 측면 도전을 감소시키기 위해서 실질적으로 수직으로 정렬된 CNT를 포함하는, 모노리식 3차원 메모리 어레이.
- 제 48항에 있어서, 상기 CNT 물질층은 2개 이상의 메모리 셀 사이에서 확장하고, 상기 2개 이상의 메모리 셀의 가역 저항-스위칭 소자를 형성하는, 모노리식 3차원 메모리 어레이.
- 제 48항에 있어서, 각각의 다이오드는 수직 다결정 다이오드를 포함하는, 모노리식 3차원 메모리 어레이.
- 제 51항에 있어서, 각각의 수직 다결정 다이오드는 수직 다결정 다이오드를 포함하는, 모노리식 3차원 메모리 어레이.
- 제 48항에 있어서, 상기 CNT 시드층은 약 1 옹스트롬 내지 약 500 옹스트롬의 두께를 갖는, 모노리식 3차원 메모리 어레이.
- 제 48항에 있어서, 상기 CNT 시드층은 약 100 옹스트롬 내지 약 400 옹스트롬의 두께를 갖는, 모노리식 3차원 메모리 어레이.
- 제 48항에 있어서, 상기 CNT 시드층은 약 50 옹스트롬의 두께를 갖는, 모노리식 3차원 메모리 어레이.
- 제 48항에 있어서, 상기 CNT 시드층은 약 40% 내지 약 95% 실리콘과 약 60% 내지 약 5% 게르마늄을 포함하는, 모노리식 3차원 메모리 어레이.
- 제 48항에 있어서, 상기 CNT 시드층은 약 60% 내지 약 80% 실리콘과 약 40% 내지 약 20% 게르마늄을 포함하는, 모노리식 3차원 메모리 어레이.
- 제 48항에 있어서, 상기 CNT 시드층은 약 70% 실리콘과 약 30% 게르마늄을 포함하는, 모노리식 3차원 메모리 어레이.
Applications Claiming Priority (4)
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|---|---|---|---|
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| US12/410,789 US8530318B2 (en) | 2008-04-11 | 2009-03-25 | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same |
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|---|---|---|---|
| KR1020107022557A KR20110005694A (ko) | 2008-04-11 | 2009-04-09 | 하부 도체 상에 형성된 선택적으로 제조된 탄소 나노-튜브 가역 저항-스위칭 소자를 사용한 메모리 셀과 이를 형성하는 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013015776A1 (en) * | 2011-07-22 | 2013-01-31 | Crossbar, Inc. | Seed layer for a p + silicon germanium material for a non-volatile memory device and method |
| US8901528B2 (en) | 2012-08-24 | 2014-12-02 | SK Hynix Inc. | Phase-change random access memory and method of manufacturing the same |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8941094B2 (en) * | 2010-09-02 | 2015-01-27 | Nantero Inc. | Methods for adjusting the conductivity range of a nanotube fabric layer |
| US8878235B2 (en) * | 2007-12-31 | 2014-11-04 | Sandisk 3D Llc | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same |
| US8304284B2 (en) * | 2008-04-11 | 2012-11-06 | Sandisk 3D Llc | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element, and methods of forming the same |
| KR101537518B1 (ko) * | 2008-04-11 | 2015-07-17 | 쌘디스크 3디 엘엘씨 | 탄소 나노-튜브 가역 저항-스위칭 소자를 포함한 메모리 셀과 이를 형성하는 방법 |
| US8530318B2 (en) * | 2008-04-11 | 2013-09-10 | Sandisk 3D Llc | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same |
| US8110476B2 (en) | 2008-04-11 | 2012-02-07 | Sandisk 3D Llc | Memory cell that includes a carbon-based memory element and methods of forming the same |
| US8466044B2 (en) * | 2008-08-07 | 2013-06-18 | Sandisk 3D Llc | Memory cell that includes a carbon-based memory element and methods forming the same |
| US7687308B2 (en) * | 2008-08-15 | 2010-03-30 | Texas Instruments Incorporated | Method for fabricating carbon nanotube transistors on a silicon or SOI substrate |
| US8298891B1 (en) | 2009-08-14 | 2012-10-30 | Intermolecular, Inc. | Resistive-switching memory element |
| KR20110090442A (ko) * | 2010-02-04 | 2011-08-10 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US8852996B2 (en) | 2012-12-20 | 2014-10-07 | Intermolecular, Inc. | Carbon doped resistive switching layers |
| US9923139B2 (en) * | 2016-03-11 | 2018-03-20 | Micron Technology, Inc. | Conductive hard mask for memory device formation |
| US10355206B2 (en) | 2017-02-06 | 2019-07-16 | Nantero, Inc. | Sealed resistive change elements |
| KR20180095977A (ko) * | 2017-02-20 | 2018-08-29 | 에스케이하이닉스 주식회사 | 카본 나노 튜브들을 갖는 시냅스를 포함하는 뉴로모픽 소자 |
| CN112071858B (zh) * | 2020-09-03 | 2024-05-24 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| US10994387B1 (en) | 2020-09-09 | 2021-05-04 | King Abdulaziz University | Fabrication of flexible conductive films, with semiconductive material, formed with rubbing-in technology for elastic or deformable devices |
Family Cites Families (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US377414A (en) * | 1888-02-07 | Ijvtejvtqe | ||
| WO1997032340A1 (en) * | 1996-03-01 | 1997-09-04 | Micron Technology, Inc. | Novel vertical diode structures with low series resistance |
| US5915167A (en) | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| US6034882A (en) | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US20030050927A1 (en) * | 2001-09-07 | 2003-03-13 | Araha, Inc. | System and method for location, understanding and assimilation of digital documents through abstract indicia |
| US6706402B2 (en) | 2001-07-25 | 2004-03-16 | Nantero, Inc. | Nanotube films and articles |
| US6858481B2 (en) | 2001-08-13 | 2005-02-22 | Advanced Micro Devices, Inc. | Memory device with active and passive layers |
| US6859382B2 (en) * | 2002-08-02 | 2005-02-22 | Unity Semiconductor Corporation | Memory array of a non-volatile ram |
| US7038935B2 (en) * | 2002-08-02 | 2006-05-02 | Unity Semiconductor Corporation | 2-terminal trapped charge memory device with voltage switchable multi-level resistance |
| JP2006511965A (ja) | 2002-12-19 | 2006-04-06 | マトリックス セミコンダクター インコーポレイテッド | 高密度不揮発性メモリを製作するための改良された方法 |
| US6946719B2 (en) | 2003-12-03 | 2005-09-20 | Matrix Semiconductor, Inc | Semiconductor device including junction diode contacting contact-antifuse unit comprising silicide |
| US7767499B2 (en) | 2002-12-19 | 2010-08-03 | Sandisk 3D Llc | Method to form upward pointing p-i-n diodes having large and uniform current |
| US7176064B2 (en) | 2003-12-03 | 2007-02-13 | Sandisk 3D Llc | Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide |
| US7150801B2 (en) * | 2003-02-26 | 2006-12-19 | Mitsubishi Gas Chemical Company, Inc. | Process for producing cold field-emission cathodes |
| US7606059B2 (en) * | 2003-03-18 | 2009-10-20 | Kabushiki Kaisha Toshiba | Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array |
| EP1623203A4 (en) | 2003-05-14 | 2010-11-24 | Nantero Inc | DETECTION PLATFORM USING NON-HORIZONTAL NANOTUBULAR ELEMENT |
| US20050064167A1 (en) * | 2003-09-12 | 2005-03-24 | Nano-Proprietary, Inc. | Carbon nanotubes |
| US7405465B2 (en) | 2004-09-29 | 2008-07-29 | Sandisk 3D Llc | Deposited semiconductor structure to minimize n-type dopant diffusion and method of making |
| GB0426863D0 (en) | 2004-12-07 | 2005-01-12 | Univ Southampton | Method of manufacturing carbon nanotubes |
| US7208372B2 (en) | 2005-01-19 | 2007-04-24 | Sharp Laboratories Of America, Inc. | Non-volatile memory resistor cell with nanotip electrode |
| US7145824B2 (en) | 2005-03-22 | 2006-12-05 | Spansion Llc | Temperature compensation of thin film diode voltage threshold in memory sensing circuit |
| US7579631B2 (en) | 2005-03-22 | 2009-08-25 | Spansion Llc | Variable breakdown characteristic diode |
| US20060276056A1 (en) * | 2005-04-05 | 2006-12-07 | Nantero, Inc. | Nanotube articles with adjustable electrical conductivity and methods of making the same |
| US20060250836A1 (en) | 2005-05-09 | 2006-11-09 | Matrix Semiconductor, Inc. | Rewriteable memory cell comprising a diode and a resistance-switching material |
| US9196615B2 (en) * | 2005-05-09 | 2015-11-24 | Nantero Inc. | Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same |
| US7781862B2 (en) | 2005-05-09 | 2010-08-24 | Nantero, Inc. | Two-terminal nanotube devices and systems and methods of making same |
| US7479654B2 (en) | 2005-05-09 | 2009-01-20 | Nantero, Inc. | Memory arrays using nanotube articles with reprogrammable resistance |
| US20060273298A1 (en) * | 2005-06-02 | 2006-12-07 | Matrix Semiconductor, Inc. | Rewriteable memory cell comprising a transistor and resistance-switching material in series |
| EP1890810A2 (en) | 2005-06-17 | 2008-02-27 | Inter-Universitair Microelektronica Centrum | Formation of metal-containing nanoparticles for use as catalysts in carbon nanotube synthysis |
| US7286388B1 (en) | 2005-06-23 | 2007-10-23 | Spansion Llc | Resistive memory device with improved data retention |
| US7482653B2 (en) | 2005-07-20 | 2009-01-27 | Micron Technology, Inc. | Non-volatile memory with carbon nanotubes |
| JP2007049084A (ja) | 2005-08-12 | 2007-02-22 | Toshiba Corp | スイッチ素子、メモリ素子および磁気抵抗効果素子 |
| US20070238319A1 (en) | 2005-08-31 | 2007-10-11 | Jewell-Larsen Nels E | Mechanically actuated nanotube switches |
| US7446044B2 (en) | 2005-09-19 | 2008-11-04 | California Institute Of Technology | Carbon nanotube switches for memory, RF communications and sensing applications, and methods of making the same |
| KR100695164B1 (ko) | 2005-11-09 | 2007-03-14 | 삼성전자주식회사 | 스위칭 소자로서 트랜지스터 및 다이오드를 포함하는하이브리드 타입의 비휘발성 메모리 소자 |
| US7385839B2 (en) | 2005-12-01 | 2008-06-10 | International Business Machines Corporation | Memory devices using carbon nanotube (CNT) technologies |
| US20070132049A1 (en) | 2005-12-12 | 2007-06-14 | Stipe Barry C | Unipolar resistance random access memory (RRAM) device and vertically stacked architecture |
| KR100674144B1 (ko) * | 2006-01-05 | 2007-01-29 | 한국과학기술원 | 탄소 나노 튜브를 이용한 상변화 메모리 및 이의 제조 방법 |
| US7575984B2 (en) * | 2006-05-31 | 2009-08-18 | Sandisk 3D Llc | Conductive hard mask to protect patterned features during trench etch |
| EP2104109A1 (en) | 2006-08-08 | 2009-09-23 | Nantero, Inc. | Nonvolatile resistive memories, latch circuits, and operation circuits having scalable two-terminal nanotube switches |
| EP1892722A1 (en) | 2006-08-25 | 2008-02-27 | Infineon Technologies AG | Information storage elements and methods of manufacture thereof |
| US8030637B2 (en) * | 2006-08-25 | 2011-10-04 | Qimonda Ag | Memory element using reversible switching between SP2 and SP3 hybridized carbon |
| US7638383B2 (en) * | 2006-09-19 | 2009-12-29 | Intel Corporation | Faceted catalytic dots for directed nanotube growth |
| KR100791948B1 (ko) * | 2006-09-27 | 2008-01-04 | 삼성전자주식회사 | 탄소나노튜브 배선 형성방법 및 이를 이용한 반도체 소자의배선 형성방법 |
| US8188569B2 (en) * | 2006-12-15 | 2012-05-29 | Qimonda Ag | Phase change random access memory device with transistor, and method for fabricating a memory device |
| KR100801084B1 (ko) | 2007-01-08 | 2008-02-05 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법 |
| EP2140492A1 (en) | 2007-03-27 | 2010-01-06 | Sandisk 3D LLC | Memory cell comprising a carbon nanotube fabric element and a steering element and methods of forming the same |
| US8233308B2 (en) | 2007-06-29 | 2012-07-31 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
| US7846785B2 (en) | 2007-06-29 | 2010-12-07 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
| US8236623B2 (en) * | 2007-12-31 | 2012-08-07 | Sandisk 3D Llc | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same |
| US20090166610A1 (en) * | 2007-12-31 | 2009-07-02 | April Schricker | Memory cell with planarized carbon nanotube layer and methods of forming the same |
| US8558220B2 (en) | 2007-12-31 | 2013-10-15 | Sandisk 3D Llc | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same |
| US8530318B2 (en) * | 2008-04-11 | 2013-09-10 | Sandisk 3D Llc | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same |
| US8304284B2 (en) | 2008-04-11 | 2012-11-06 | Sandisk 3D Llc | Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element, and methods of forming the same |
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2009
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Cited By (2)
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|---|---|---|---|---|
| WO2013015776A1 (en) * | 2011-07-22 | 2013-01-31 | Crossbar, Inc. | Seed layer for a p + silicon germanium material for a non-volatile memory device and method |
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