JP2011517122A - 下部導体上に形成され選択的に形成されたカーボンナノチューブの可逆抵抗スイッチング素子を使用したメモリセルおよびその形成方法 - Google Patents

下部導体上に形成され選択的に形成されたカーボンナノチューブの可逆抵抗スイッチング素子を使用したメモリセルおよびその形成方法 Download PDF

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Abstract

いくつかの態様において、メモリセルを形成する方法が提供され、この方法は、（１）基板の上方に第１の導体を形成することと、（２）（ａ）シリコンゲルマニウム（「Ｓｉ／Ｇｅ」）を含むカーボンナノチューブ（「ＣＮＴ」）シード層を第１の導体上に形成し、（ｂ）堆積されたＣＮＴシード層の表面を平坦化し、（ｃ）ＣＮＴシード層上にＣＮＴ材料を選択的に形成することによって、第１の導体の上方にＣＮＴ材料を選択的に形成することと、（３）ＣＮＴ材料の上方にダイオードを形成することと、（４）ダイオードの上方に第２の導体を形成することと、を含む。多数の他の態様も提供される。

Description

本発明は、不揮発性メモリに関し、さらに詳細には、下部導体上に形成され選択的に形成されたカーボンナノチューブの可逆抵抗スイッチング素子を使用したメモリセルおよびその形成方法に関する。
関連出願の参照
本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００８年４月１１日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT FORMED OVER A BOTTOM CONDUCTOR AND METHODS OF FORMING THE SAME 」という米国仮特許出願第６１／０４４，４１４号（特許文献１）の利益を主張し、２００９年３月２５日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT FORMED OVER A BOTTOM CONDUCTOR AND METHODS OF FORMING THE SAME 」という米国特許出願第１２／４１０，７８９号（特許文献２）の優先権を主張する。
本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、（１）２００９年３月２５日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１２／４１０，７７１号（特許文献３）、（２）２００７年１２月３１日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT FORMED ON A BOTTOM CONDUCTOR AND METHODS OF FORMING THE SAME 」という米国特許出願第１１／９６８，１５６号（特許文献４）、（３）２００７年１２月３１日に出願された「MEMORY CELL WITH PLANARIZED CARBON NANOTUBE LAYER AND METHODS OF FORMING THE SAME」という米国特許出願第１１／９６８，１５９号（特許文献５）、（４）２００７年１２月３１日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／９６８，１５４号（特許文献６）、（５）２００８年４月１１日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国仮特許出願第６１／０４４，４０６号（特許文献７）に関する。
可逆抵抗スイッチング素子から形成された不揮発性メモリが知られている。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００７年１２月３１日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／９６８，１５４号（特許文献６）には、炭素などの炭素ベースの可逆抵抗スイッチング材料に直列結合されたダイオードを含む再書き込み可能な不揮発メモリセルが記載されている。
しかし、可逆抵抗スイッチング材料からメモリデバイスを形成することは、技術的に困難である。抵抗スイッチング材料を使用するメモリデバイスを形成する改善された方法が望まれている。
米国仮特許出願第６１／０４４，４１４号 米国特許出願第１２／４１０，７８９号 米国特許出願第１２／４１０，７７１号 米国特許出願第１１／９６８，１５６号 米国特許出願第１１／９６８，１５９号 米国特許出願第１１／９６８，１５４号 米国仮特許出願第６１／０４４，４０６号 米国特許出願第１１／１２５，９３９号 米国特許第６，９５２，０３０号 米国特許出願第１１／６９２，１５１号 米国特許第５，９１５，１６７号 米国特許出願第１１／２９８，３３１号 米国特許第７，１７６，０６４号 米国特許出願第１１／４４４，９３６号
Smith et al., "Polishing TiN for Nanotube Synthesis," Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001 Rao et al., "In Situ-Grown Carbon Nanotube Array With Excellent Field Emission Characteristics," Appl. Phys. Letters, 76:25, 19 June 2000, pp. 3813-3815
本発明の第１の態様において、メモリセルを形成する方法が提供され、この方法は、（１）基板の上方に第１の導体を形成することと、（２）（ａ）シリコンゲルマニウム（「Ｓｉ／Ｇｅ」）を含むカーボンナノチューブ（「ＣＮＴ」）シード層を第１の導体上に形成し、（ｂ）堆積されたＣＮＴシード層の表面を平坦化し、（ｃ）ＣＮＴシード層上にＣＮＴ材料を選択的に形成することによって、第１の導体の上方にＣＮＴ材料を選択的に形成することと、（３）ＣＮＴ材料の上方にダイオードを形成することと、（４）ダイオードの上方に第２の導体を形成することと、を含む。
本発明の第２の態様において、メモリセルを形成する方法が提供され、この方法は、（１）基板の上方に第１の導体を形成することと、（２）（ａ）Ｓｉ／Ｇｅを含むＣＮＴシード層を第１の導体上に形成し、（ｂ）堆積されたＣＮＴシード層の表面を平坦化し、（ｃ）ＣＮＴシード層上にＣＮＴ材料を選択的に形成することによって、第１の導体の上方にＣＮＴ材料を選択的に形成することにより第１の導体の上方に可逆抵抗スイッチング素子を形成することと、（３）可逆抵抗スイッチング素子の上方に縦型多結晶ダイオードを形成することと、（４）縦型多結晶ダイオードの上方に第２の導体を形成することと、を含む。
本発明の第３の態様において、メモリセルが提供され、このメモリセルは、（１）第１の導体と、（２）Ｓｉ／Ｇｅを含むパターニングされエッチングされたＣＮＴシード層と、（３）ＣＮＴシード層上に選択的に形成されたＣＮＴ材料を含む可逆抵抗スイッチング素子と、（４）可逆抵抗スイッチング素子の上方に形成されたダイオードと、（５）ダイオードの上方に形成された第２の導体と、を備える。
本発明の第４の態様において、複数の不揮発性メモリセルが提供され、この複数の不揮発性メモリセルは、（１）第１の方向に延在する第１の複数の実質的に平行で実質的に同一平面上の導体と、（２）複数のダイードと、（３）（ａ）第１の複数の導体のうちの１つの導体の上方に形成されたＳｉ／Ｇｅを含むパターニングされエッチングされたＣＮＴシード層と、（ｂ）ＣＮＴシード層上に選択的に形成されたＣＮＴ材料層とを各々が備える複数の可逆抵抗スイッチング素子と、（４）第１の方向とは異なる第２の方向に延在する第２の複数の実質的に平行で実質的に同一平面上の導体と、を備え、各メモリセルにおいて、第１の導体の１つと第２の導体の１つとの間に位置する可逆抵抗スイッチング素子の１つの上方にダイオードの１つが形成される。
本発明の第５の態様において、モノリシックな三次元メモリアレイが提供され、このモノリシックな三次元メモリアレイは、（１）（ａ）第１の導体と、（ｂ）第１の導体の上方に形成されたシリコンゲルマニウムを含むパターニングされエッチングされたカーボンナノチューブ（「ＣＮＴ」）シード層と、ＣＮＴシード層上に選択的に形成されたＣＮＴ材料層とを備える可逆抵抗スイッチング素子と、（ｃ）可逆抵抗スイッチング素子の上方に形成されたダイオードと、（ｄ）ダイオードの上方に形成された第２の導体とを各メモリセルが備える、基板の上方に形成され、複数のメモリセルを備える第１のメモリレベルと、（２）第１のメモリレベルの上方にモノリシック的に形成された少なくとも第２のメモリレベルと、を備える。本発明の前述した実施形態および他の実施形態に従って、多数の他の態様が提供される。
本発明の他の特徴および態様は、以下の詳細な説明、添付の特許請求の範囲、および添付の図面からより完全に明らかになる。
本発明の特徴は、以下の図面とともに考慮する以下の詳細な説明からより明確に理解され、図において、同一の参照番号は、同一の構成要素を示すものとする。
本発明により提供される例示的なメモリセルの概略図である。 本発明により提供されるメモリセルの第１の実施形態の簡略化された斜視図である。 図２Ａの複数のメモリセルから形成された第１のメモリレベルの一部分の簡略化された斜視図である。 本発明により提供される第１の例示的な三次元メモリアレイの一部分の簡略化された斜視図である。 本発明により提供される第２の例示的な三次元メモリアレイの一部分の簡略化された斜視図である。 図２Ａのメモリセルの第１の例示的な実施形態の断面図である。 図２Ａのメモリセルの第２の例示的な実施形態の断面図である。 図２Ａのメモリセルの第３の例示的な実施形態の断面図である。 本発明による第１の例示的なメモリレベルを形成している間の基板の一部分の断面図を示す。 本発明による第１の例示的なメモリレベルを形成している間の基板の一部分の断面図を示す。 本発明による第１の例示的なメモリレベルを形成している間の基板の一部分の断面図を示す。 本発明による第１の例示的なメモリレベルを形成している間の基板の一部分の断面図を示す。 本発明による第１の例示的なメモリレベルを形成している間の基板の一部分の断面図を示す。 本発明による第１の例示的なメモリレベルを形成している間の基板の一部分の断面図を示す。 本発明による第１の例示的なメモリレベルを形成している間の基板の一部分の断面図を示す。 本発明により提供される第２の例示的なメモリレベルを形成している間の基板の一部分の断面図を示す。 本発明により提供される第２の例示的なメモリレベルを形成している間の基板の一部分の断面図を示す。 本発明により提供される第２の例示的なメモリレベルを形成している間の基板の一部分の断面図を示す。
不揮発性メモリでの使用に適しうる可逆抵抗スイッチング特性を呈するために、これまでいくつかのＣＮＴ材料が示されてきた。しかし、堆積または成長されたＣＮＴ材料は、典型的に、多数の山や谷など、厚さの変動が顕著な粗面トポグラフィを有する。このように厚さに変動があると、下地基板を過度にエッチングしなければＣＮＴ材料のエッチングが困難であり、集積回路での使用に伴い、形成コストや複雑性が増してしまう。
本発明によれば、エッチングされないのであれば、メモリセル内で、難エッチング性ＣＮＴ材料の再書き込み可能な抵抗スイッチング材料が使用されてもよい。例えば、少なくとも１つの実施形態において、（１）基板の上方に第１の導体を形成し、（２）第１の導体の上方にＣＮＴシード層を堆積し、（３）ＣＮＴシード層上にＣＮＴ材料を選択的に形成し、（４）ＣＮＴ材料の上方にダイオードを形成し、（５）ダイオードの上方に第２の導体を形成することによって形成されたＣＮＴ可逆抵抗スイッチング材料を含むメモリセルが提供される。ＣＮＴシード層は、（１）粗面処理した窒化チタンまたは窒化タンタルのような粗化した金属窒化物の単層、（２）金属触媒でコーティングした平滑または粗面処理した金属窒化物から形成された多層構造、（３）ニッケル、コバルト、鉄などの金属触媒の単層、または（４）非金属Ｓｉ／Ｇｅシード層などのＣＮＴ形成を容易にする層であることができる。ＣＮＴシード層上にＣＮＴ材料を選択的に形成すると、ＣＮＴ材料をエッチングする必要性がなくなり、または最小限に抑えられうる。
本願明細書において使用する場合、シリコンゲルマニウム（または「Ｓｉ／Ｇｅ」）は、シリコン（「Ｓｉ」）とゲルマニウム（「Ｇｅ」）との任意の比、またはＳｉリッチ層およびＧｅリッチ層を任意の順に含む薄膜またはナノ粒子アイランドの層状ラミネートの任意の比を含む、堆積または別の方法で形成された材料をさす。
例示的なＣＮＴシード層は、窒化チタン、窒化タンタル、ニッケル、コバルト、鉄など、または非金属Ｓｉ／Ｇｅシード層を含む。いくつかの実施形態において、ＣＮＴシード層として使用するために、窒化チタンまたは窒化タンタル層を粗面処理することができる。このような粗面処理した窒化チタンまたは窒化タンタルは、それ自体がＣＮＴシード層として働くことができる。他の実施形態において、粗面処理した窒化チタンまたは窒化タンタル層は、ＣＮＴ材料の形成を容易にするために、追加の導電層でコーティングすることができる。このような導電層を、窒化チタンまたは窒化タンタル層とともにパターニングしエッチングすることができ、あるいは窒化チタンまたは窒化タンタル層をパターニングしエッチングした後に、窒化チタンまたは窒化タンタル層上で選択的に堆積することができる。例示的な導電層は、ニッケル、コバルト、鉄などを含む。
本願明細書において使用する場合、ＣＮＴ材料は、１つ以上のシングルウォールおよび／またはマルチウォールＣＮＴを含む材料をさす。いくつかの実施形態において、ＣＮＴ材料の個々のチューブを垂直方向に配列することができる。垂直配向型ＣＮＴにより、横方向の導電がほとんどまたはまったくない垂直方向の電流の流れが可能となる。いくつかの実施形態において、ＣＮＴ材料の個々のチューブは、隣接するメモリセル間に横方向またはブリッジ伝導経路の形成を低減または防止するために、実質的に垂直方向に配列されるように形成することができる。このように垂直方向に配列することで、あるメモリセルの状態が隣接するメモリセルの状態および／またはプログラミングによって影響を受けたり、「乱され」たりすることが低減および／または防止される。個々のチューブ分離は、ＣＮＴ材料の全厚さにわたって延在しても、延在しなくてもよいことに留意するべきである。例えば、初期の成長段階中、個々のチューブの一部またはほとんどを、垂直方向に配列され分離することができる。しかし、個々のチューブの垂直方向の長さが伸びるにつれ、チューブの部分が互いに接触した状態になることもあり、巻き込まれた状態または絡み合った状態にもなりうる。以下、ＣＮＴ材料を形成するための例示的な技術について記載する。
本発明の例示的なメモリセル
図１は、本発明により提供される例示的なメモリセル１００の概略図である。メモリセル１００は、ダイオード１０４に結合され、ダイオード１０４の下方に位置付けられる可逆抵抗スイッチング素子１０２を含む。
可逆抵抗スイッチング素子１０２が、２つ以上の状態の間で可逆的に切り換えられうる抵抗性を有する材料（別々に図示せず）を含む。例えば、要素１０２の可逆抵抗スイッチング材料は、形成時、初期の低抵抗状態にありうる。第１の電圧および／または電流が印加されると、材料は高抵抗状態に切り換えられる。第２の電圧および／または電流が印加されると、可逆抵抗スイッチング材料は低抵抗状態に戻りうる。あるいは、可逆抵抗スイッチング素子１０２は、形成時に初期の高抵抗状態にあってもよく、これは、適切な電圧および／または電流が印加されると、低抵抗状態に可逆的に切り換えられる。
メモリセルでの使用時、１つの抵抗状態は、二進数「０」を表すことができ、もう１つの抵抗状態は、二進数「１」を表すことができるが、３つ以上のデータ／抵抗状態を使用することもできる。可逆抵抗スイッチング素子を使用したメモリセルの多数の可逆抵抗スイッチング材料および動作については、例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年５月９日に出願された「REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL」という米国特許出願第１１／１２５，９３９号に（特許文献８）記載されている。
本発明の少なくとも１つの実施形態において、選択的に堆積または成長されたＣＮＴ材料を使用して、可逆抵抗スイッチング素子１０２が形成される。以下にさらに記載するように、選択的に形成されたＣＮＴ材料を使用することで、ＣＮＴ材料をエッチングする必要性がなくなる。これによって、可逆抵抗スイッチング素子１０２の形成が単純化される。
ダイオード１０４が、可逆抵抗スイッチング素子１０２の両端にかかる電圧、および／または可逆抵抗スイッチング素子１０２を流れる電流を選択的に制限することによって、非オーミック伝導を呈する任意のダイオードを含むことができる。このようにして、メモリセル１００を二次元または三次元メモリアレイの一部として使用することができ、アレイの他のメモリセルの状態に影響を及ぼすことなく、メモリセル１００へデータを書き込んだり、かつ／またはメモリセル１００からデータを読み出したりすることができる。
以下、図２Ａ〜図５Ｃを参照しながら、メモリセル１００、可逆抵抗スイッチング素子１０２、およびダイオード１０４の例示的な実施形態について記載する。
メモリセルの第１の例示的な実施形態
図２Ａは、本発明により提供されるメモリセル２００の第１の実施形態の簡略化された斜視図である。図２Ａを参照すると、メモリセル２００が、第１の導体２０６と第２の導体２０８との間にあるダイオード２０４に直列結合された可逆抵抗スイッチング素子２０２（透視画法で示す）を含む。いくつかの実施形態において、可逆抵抗スイッチング素子２０２とダイオード２０４との間に、窒化チタン、窒化タンタル、窒化タングステンなどの障壁層２０９を設けることができる。
以下にさらに記載するように、可逆抵抗スイッチング素子２０２が、メモリセル２００の形成を単純化するために選択的に形成される。少なくとも１つの実施形態において、可逆抵抗スイッチング素子２０２が、窒化チタン、窒化タンタル、ニッケル、コバルト、鉄などのＣＮＴシード層上に形成されたＣＮＴ材料の少なくとも一部分を含む。例えば、窒化チタンまたは窒化タンタルＣＮＴシード層２１０が、第１の導体２０６上に堆積され、パターニングされ、エッチングされてもよい（例えば、第１の導体２０６とともに）。いくつかの実施形態において、ＣＮＴシード層２１０は、例えば、化学的機械的研磨（「ＣＭＰ」）によって粗面処理されてもよい。他の実施形態において、粗面処理されたまたは平滑な窒化チタン、窒化タンタル、あるいは同様の層が、ＣＮＴシード層２１０を形成するために、ニッケル、コバルト、鉄などの金属触媒層（別々に図示せず）でコーティングされてもよい。さらなる他の実施形態において、ＣＮＴシード層２１０は、ＣＮＴ形成を促すニッケル、コバルト、鉄のような単なる金属触媒層であってもよい。さらなる他の実施形態において、ＣＮＴシード層２１０は、ＣＮＴ形成を促す非金属Ｓｉ／Ｇｅ層であってもよい。
いずれの場合においても、ＣＮＴシード層２１０上にわたってＣＮＴ材料２１２を選択的に成長および／または堆積するために、ＣＮＴ形成プロセスが実行される。ＣＮＴ材料２１２の少なくとも一部分が、可逆抵抗スイッチング素子２０２として働く。ＣＮＴ材料２１２を形成するために、化学気相成長（「ＣＶＤ」）、プラズマ強化ＣＶＤ（「ＰＥＣＶＤ」）、レーザ蒸着、電気アーク放電などの任意の適切な方法が使用されてもよい。
図２Ａの実施形態において、第１の導体２０６上にわたって、窒化チタンまたは同様のＣＮＴシード層２１０が形成され、ＣＮＴシード層２１０の露出上面は、ＣＭＰまたは別の同様のプロセスによって粗化される。次に、ＣＮＴシード層２１０は、第１の導体２０６とともにパターニングされエッチングされる。その後、ＣＮＴ材料２１２は、ＣＮＴシード層２１０上にわたって選択的に形成される。ダイオード２０４と垂直方向に重なり合いかつ／または整列するＣＮＴ材料２１２の一部分が、メモリセル２００のダイオード２０４および第１の導体２０６の間にある可逆抵抗スイッチング素子２０２として働きうる。いくつかの実施形態において、１つ以上のＣＮＴのような、可逆抵抗スイッチング素子２０２の一部分のみを切り換えることができたり、かつ／または切り換え可能であったりすることができる。以下、図３Ａ〜図３Ｃを参照しながら、可逆抵抗スイッチング素子２０２のさらなる詳細について記載する。
ダイオード２０４は、ダイオードのｎ形領域がｐ形領域の上方にある上向き方向か、ダイオードのｐ形領域がｎ形領域の上方にある下向き方向かにかかわらず、縦型多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオードのような任意の適切なダイオードを含むことができる。以下、図３Ａを参照しながら、ダイオード２０４の例示的な実施形態について記載する。
第１および／または第２の導体２０６、２０８は、タングステン、任意の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイドゲルマニド、導電性ゲルマニドなどの任意の適切な導電性材料を含むことができる。図２Ａの実施形態において、第１および第２の導体２０６、２０８は、レール形状であり、異なる方向（例えば、互いに実質的に垂直な方向）に延在する。他の導体の形状および／または構成も使用することができる。いくつかの実施形態において、デバイス性能の向上および／またはデバイス形成の補助のために、第１および／または第２の導体２０６、２０８とともに、障壁層、接着層、反射防止膜、および／またはその他の同種類のもの（図示せず）を使用することができる。
図２Ｂは、図２Ａの複数のメモリセル２００から形成された第１のメモリレベル２１４の一部分の簡略化された斜視図である。簡潔にするために、ＣＮＴシード層２１０およびＣＮＴ材料２１２は、第１の導体２０６の１つにしか示していない。メモリアレイ２１４は、（図に示されているように）多数のメモリセルが結合される複数のビット線（第２の導体２０８）およびワード線（第１の導体２０６）を含む「クロスポイント」アレイである。マルチレベルのメモリとして、他のメモリアレイ構成が使用されてもよい。各導体２０６上に形成されたＣＮＴ材料２１２には多数のメモリセルが結合されているため、１つ以上の実施形態において、ＣＮＴ材料２１２の個々のチューブは、ＣＮＴ材料２１２を通るメモリセル間での横方向の導電やブリッジを低減するように実質的に垂直方向に配列されることが好ましい。個々のチューブ分離は、ＣＮＴ材料の全厚さにわたって延在しても、延在しなくてもよいことに留意するべきである。例えば、初期の成長段階中、個々のチューブの一部またはほとんどを、垂直方向に配列し分離することができる。しかし、個々のチューブの垂直方向の長さが伸びるにつれ、チューブの部分が互いに接触した状態になることもあり、巻き込まれた状態または絡み合った状態にもなりうる。
図２Ｃは、第２のメモリレベル２２０の下方に位置付けられた第１のメモリレベル２１８を含むモノリシックな三次元アレイ２１６の一部分の簡略化された斜視図である。図２Ｃの実施形態において、各メモリレベル２１８、２２０は、クロスポイントアレイにおいて複数のメモリセル２００を含む。第１および第２のメモリレベル２１８および２２０の間に、１つ以上の追加の層（例えば、中間誘電体）が存在することができるが、簡潔にするために、図２Ｃには示されていないことが理解されるべきである。追加のメモリレベルとして、他のメモリアレイ構成が使用されてもよい。図２Ｃの実施形態において、すべてのダイオードは、使用するｐ−ｉ−ｎダイオードのドープされたｐ形領域がダイオードの下部にあるか、上部にあるかによって、上向きまたは下向きなどの同じ方向に「向く」ことで、ダイオードの形成を簡略化することもできる。
いくつかの実施形態において、例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、「HIGH-DENSITY THREE-DIMENSIONAL MEMORY CELL」という米国特許第６，９５２，０３０号（特許文献９）に記載されているように、メモリレベルが形成されてもよい。例えば、第１のメモリレベルの上部導体は、図２Ｄに示すように、第１のメモリレベルの上方に位置付けられた第２のメモリレベルの下部導体として使用されてもよい。このような実施形態において、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」という米国特許出願第１１／６９２，１５１号（特許文献１０）に記載されているように、隣接するメモリレベル上のダイオードは、反対方向に向くことが好ましい。例えば、第１のメモリレベル２１８のダイオードは、矢印Ａ1 で示すような上向きのダイオードであることができるのに対して（例えば、ｐ形領域がダイオードの下部にある）、第２のメモリレベル２２０のダイオードは、矢印Ａ2 で示すような下向きのダイオードであることができ（例えば、ｎ形領域がダイオードの下部にある）、あるいはその逆であることもできる。
モノリシックな三次元メモリアレイとは、ウェハのような単一の基板の上方に、基板を介在させることなく、多数のメモリレベルが形成されるメモリアレイである。１つのメモリレベルを形成する層は、単一または複数の既存のレベルの層上にわたって直接堆積されたりまたは成長される。対照的に、Leedy の「THREE DIMENSIONAL STRUCTURE MEMORY」という米国特許第５，９１５，１６７号（特許文献１１）にあるように、積層されたメモリは、別々の基板上にメモリレベルを形成し、互いに上下にしてメモリレベルを接着することにより作られてきた。基板は、貼り合わせの前に薄化されたり、メモリレベルから除去されたりすることができるが、メモリレベルが別々の基板上に最初に形成されているため、このようなメモリは、真のモノリシックな三次元メモリアレイではない。
図３Ａは、図２Ａのメモリセル２００の例示的な実施形態の断面図である。図３Ａを参照すると、メモリセル２００は、可逆抵抗スイッチング素子２０２と、ダイオード２０４と、第１および第２の導体２０６、２０８とを含む。可逆抵抗スイッチング素子２０２は、ダイオード２０４を垂直方向に覆いかつ／またはダイオード２０４と重なり合うＣＮＴ材料２１２の一部分であることができる。
図３Ａの実施形態において、可逆抵抗スイッチング素子２０２は、第１の導体２０６上にわたって形成されたＣＮＴシード層２１０上での選択的ＣＮＴ形成プロセスによって形成される。いくつかの実施形態において、ＣＮＴシード層２１０は、（１）粗面処理された窒化チタンまたは窒化タンタルなどの粗面化された金属窒化物の単一層、（２）金属触媒でコーティングされた平滑または粗面処理された金属窒化物から形成された多層構造体、（３）ニッケル、コバルト、鉄などの金属触媒の単層、または（４）非金属Ｓｉ／Ｇｅシード層であってもよい。例えば、ＣＮＴシード層２１０は、第１の導体２０６上に形成され、第１の導体２０６とともにパターニングされエッチングされたＳｉ／Ｇｅ層であることができる。非金属Ｓｉ／Ｇｅシードを使用することで、シリコンおよびゲルマニウム材料が、鉄ベースの金属ＣＮＴシード材料とは異なり、従来の半導体製造施設材料と適合可能であるという利点が得られる。
他の実施形態において、ＣＮＴシード層２１０を、第１の導体２０６がパターニングされエッチングされた後に形成することができる。例えば、ＣＮＴシード層２１０は、パターニングされエッチングされた第１の導体２０６上に選択的に堆積された、ニッケル、コバルト、鉄などの金属触媒層であることができる。いずれの場合も、ＣＮＴ材料２１２は、ＣＮＴシード層２１０上のみにわたって選択的に形成される。このようにして、例えば、第１の導体２０６のパターニングおよびエッチングステップ中など、多くとも、ＣＮＴシード層２１０のみがエッチングされる。
ＣＮＴシード層２１０が、窒化チタン、窒化タンタル、または同様の材料を含む実施形態において、ＣＮＴシード層２１０（および第１の導体２０６）のパターニングおよびエッチングの前に、ＣＮＴシード層２１０の表面を粗面化するために、ＣＭＰまたは誘電体エッチバックステップが用いられてもよい。粗面化された窒化チタン、窒化タンタル、または同様の表面を、ＣＮＴ形成のシード層として用いることができる。例えば、Smith et al., "Polishing TiN for Nanotube Synthesis," Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001（「非特許文献１」）に記載されているように、垂直配向型ＣＮＴの形成を容易にするために、窒化チタンを粗面化することが示されている。また、Rao et al., "In Situ-Grown Carbon Nanotube Array With Excellent Field Emission Characteristics," Appl. Phys. Letters, 76:25, 19 June 2000, pp. 3813-3815（「非特許文献２」）も参照されたい。
一例として、ＣＮＴシード層２１０は、算術平均表面粗さＲａが約８５０〜約４，０００オングストロームである、窒化チタンまたは窒化タンタルなどの金属窒化物で約１，０００〜約５，０００オングストロームであることができ、より好ましくは約４，０００オングストロームである。いくつかの実施形態において、約１〜約２００オングストローム、より好ましくは、約２０オングストローム以下のニッケル、コバルト、鉄などの金属触媒層を、ＣＮＴ形成前に粗面処理された金属窒化物層に堆積することができる。さらなる他の実施形態において、ＣＮＴシード層２１０は、約１〜約２００オングストローム、より好ましくは、約２０オングストローム以下のニッケル、コバルト、鉄などの金属触媒層でコーティングされた、約２０〜約５００オングストロームの粗面化されていないまたは平滑な窒化チタン、窒化タンタル、あるいは同様の金属窒化物を含むことができる。任意の実施形態において、ニッケル、コバルト、鉄、または他の金属触媒層は、連続的または非連続的な膜であることができる。さらなる他の実施形態において、ＣＮＴシード層３１４は、約１〜約５００オングストローム、より好ましくは、約５オングストローム〜約１９オングストロームのＳｉ／Ｇｅ材料を含むことができる。他の材料、厚さ、および表面粗さを使用することができる。
いくつかの実施形態において、金属触媒層を、金属ターゲットに向けてアークプラズマガンで電光をパルス出力し、基板に金属微粒子（例えば、約３ナノメートルのサイズ）を浴びせるようにするアークプラズマガン（「ＡＰＧ」）法を用いて形成することができる。ＡＰＧ法により、非常に制御可能なシード密度が得られる（例えば、堆積中、基板が一般に加熱されず、金属微粒子の移動がほとんどないため）。
他の材料、厚さ、および表面粗さを使用することができる。ＣＮＴシード層２１０の形成後、ＣＮＴシード層２１０および／または第１の導体２０６をパターニングしエッチングすることができる。
ＣＮＴシード層２１０が規定された後、ＣＮＴ形成プロセスが、ＣＮＴ材料２１２をＣＮＴシード層２１０上に選択的に成長および／または堆積させるように実行される。このＣＮＴ材料２１２の少なくとも一部分が、（図３Ａに透視画法で示されている）可逆抵抗スイッチング素子２０２として働く。ＣＮＴシード層２１０上にＣＮＴ材料を形成するために、任意の適切な方法を使用することができる。例えば、ＣＶＤ、プラズマ強化ＣＶＤ、レーザ蒸着、電気アーク放電などを用いることができる。
１つの例示的な実施形態において、約６７５〜７００℃の温度で、約３０分間、約１００ｓｃｃｍの流量のキシレン、アルゴン、水素、および／またはフェロセンの雰囲気中、ＣＶＤによりＴｉＮシード層上にＣＮＴを形成することができる。他の温度、ガス、流量、および／または成長時間を使用することもできる。
別の例示的な実施形態において、約６５０℃の温度で、約２０分間、約５．５Ｔｏｒｒの圧力で約２０％Ｃ2 Ｈ4 および８０％アルゴンの雰囲気中、ＣＶＤによりニッケル触媒層上にＣＮＴを形成することができる。他の温度、ガス、流量、比率、圧力および／または成長時間を使用することもできる。
さらなる別の実施形態において、約６００〜９００℃の温度で、約８〜３０分間、約１００〜２００ワットのＲＦ出力を用いて、約８０％アルゴン、水素、および／またはアンモニアで希釈された約２０％メタンエチレン、アセチレン、または別の炭化水素の雰囲気中、プラズマ強化ＣＶＤを用いて、ニッケル、コバルト、鉄などの金属触媒層上にＣＮＴを形成することができる。他の温度、ガス、比率、出力および／または成長時間を使用することもできる。
さらなる別の実施形態において、ＣＶＤまたはＰＥＣＶＤを用いてＳｉ／Ｇｅシード層上にＣＮＴを形成することができる。炭素注入されたＳｉ／Ｇｅシードを用いてＣＮＴを成長させるために、Ｈ2ガスで希釈されたメタンを使用して、およそ１０分間、約８５０℃の温度でＣＶＤ技術を使用することができる。ＣＮＴの形成に、他の炭素前駆体を同様に使用することができる。任意の他の適切なＣＮＴ形成技術および／または処理条件を使用することもできる。
前述したように、ＣＮＴ材料２１２を形成するのは、ＣＮＴシード層２１０上にわたってのみである。いくつかの実施形態において、ＣＮＴ材料２１２の厚みは、約１ナノメートル〜約ミクロン（数十ミクロンの場合もあり）、より好ましくは、約１０〜約２０ナノメートルであることができるが、他のＣＮＴ材料の厚さを使用することができる。ＣＮＴ材料２１２の個々のチューブの密度は、例えば、約６．６×１０3 〜約１×１０6 ＣＮＴ／μ2 、より好ましくは、少なくとも約６．６×１０4 ＣＮＴ／μ2 であってもよいが、他の密度を使用することもできる。例えば、ダイオード２０４の幅が約４５ナノメートルだとすると、いくつかの実施形態において、ダイオード２０４の下にあるＣＮＴの数は、少なくとも約１０個、より好ましくは、少なくとも約１００個あることが好ましい（ただし、１、２、３、４、５などのより少ない数のＣＮＴや、１００より多い数のＣＮＴを用いることもできる）。
ＣＮＴ材料２１２の可逆抵抗スイッチング特性を高めるために、いくつかの実施形態において、ＣＮＴ材料２１２のカーボンナノチューブの少なくとも約５０％、より好ましくは、少なくとも約２／３は半導電性のものであることが好ましい場合もある。マルチウォールＣＮＴは、一般に、金属性のものであるのに対して、シングルウォールＣＮＴは、金属性または半導電性のものであることができる。１つ以上の実施形態において、ＣＮＴ材料２１２が、主に半導電性のシングルウォールＣＮＴを含むことが好ましい場合もある。他の実施形態において、ＣＮＴ材料２１２のＣＮＴの５０％未満が半導電性のものであることができる。
垂直配向型ＣＮＴにより、横方向の導電がほとんどまたはまったくない垂直方向の電流の流れが可能となる。メモリセル２００を含むメモリレベル上に形成された隣接するメモリセル（図示せず）間に横方向または橋絡伝導経路の形成を低減または防止するために、いくつかの実施形態において、ＣＮＴ材料２１２の個々のチューブを、実質的に垂直方向に配列されるように形成することができる（例えば、これにより、メモリセルの状態が、隣接するメモリセルの状態および／またはプログラミングによって影響を受けたり、「乱され」たりすることが低減および／または防止される）。個々のチューブ分離は、ＣＮＴ材料２１２の全厚さにわたって延在しても、延在しなくてもよいことに留意するべきである。例えば、初期の成長段階中、個々のチューブの一部またはほとんどが、垂直配向型（例えば、非接触型）であることができる。しかし、個々のチューブの長さが垂直方向に長くなるにつれ、チューブの部分が、互いに接触した状態になり、場合によっては、巻き込まれた状態または絡み合った状態にもなりうる。
いくつかの実施形態において、ＣＮＴ材料２１２の可逆抵抗スイッチング特性の向上または調整するために、ＣＮＴ材料２１２に意図的に欠陥を作ることができる。例えば、ＣＮＴシード層２１０上にＣＮＴ材料２１２が形成された後、ＣＮＴ材料２１２に欠陥を作成するために、ＣＮＴ材料２１２内にアルゴン、Ｏ2 、または別の種を注入することができる。別の例として、ＣＮＴ材料２１２が、ＣＮＴ材料２１２に欠陥を意図的に作成するために、アルゴンやＯ2 プラズマ（バイアス付与または化学的）に曝されたり露出されたりすることができる。
本発明によるいくつかの実施形態において、ＣＮＴ材料２１２の形成後、誘電材料を堆積する前にアニールステップを実行することができる。特に、アニールを、約３５０℃〜約９００℃の範囲の温度で、約３０〜約１８０分間、真空において、あるいは１つ以上の形成ガスの存在下で実行することができる。アニールを、約１時間、約６２５℃の温度で、約８０％（Ｎ2 ）：２０％（Ｈ2 ）混合の形成ガスで形成することが好ましい。
適切な形成ガスは、Ｎ2 、Ａｒ、およびＨ2 の１つ以上を含んでもよく、好ましい形成ガスは、約７５％のＮ2 またはＡｒと、約２５％未満のＨ2 の混合物を含むことができる。あるいは、真空を使用することができる。適切な温度は、約３５０℃〜約９００℃の範囲であることができ、好ましい温度は、約５８５℃〜約６７５℃の範囲であることができる。適切な持続時間は、約０．５時間〜約３時間の範囲であることができ、好ましい持続時間は、約１時間〜約１．５時間の範囲であることができる。適切な圧力は、約１ｍＴ〜約７６０ｍＴの範囲であることができ、好ましい圧力は、約３００ｍＴから約６００ｍＴの範囲であることができる。
アニールと誘電体堆積との間の好ましくは約２時間のキュー時間に、アニールの使用を伴うことが好ましい。ランプアップ時間は、約０．２時間〜約１．２時間の範囲であることができ、好ましくは、約０．５時間〜０．８時間である。同様に、ランプダウン時間も、約０．２時間〜約１．２時間の範囲であることができ、好ましくは、約０．５時間〜０．８時間である。
任意の特定の理論に縛られることを望むものではないが、ＣＮＴ材料は、時間の経過とともに空気から水分を吸収するものであることができると考えられる。同様に、湿気でＣＮＴ材料の剥離の可能性が高くなりうると考えられる。場合によっては、アニールを省いて、ＣＮＴ成長の時間から誘電体堆積まで、２時間のキュー時間を有することが許容可能な場合もある。
このようにＣＮＴ形成後にアニールを組み込む際に、ＣＮＴ材料を含むデバイス上に存在する他の層を考慮することが好ましい。というのも、これらの他の層がアニールを受けないためである。例えば、アニールを省略することができ、または前述した好ましいアニールパラメータが他の層にダメージを与える場合、アニールパラメータを調節することもできる。アニールパラメータは、アニールされたデバイスの層にダメージを与えることなく湿気を除去される範囲内に調節することができる。例えば、形成中のデバイスの全サーマルバジェット内になるように温度を調節することができる。同様に、特定のデバイスに適した任意の適切な形成ガス、温度、および／または持続時間を使用することができる。一般に、このようなアニールを、ＣＮＴ材料、グラファイト、グラフェン、アモルファスカーボンなどを有する層などの炭素ベースの層または炭素含有材料とともに使用することができる。
以下、図４Ａ〜図４Ｆを参照しながらさらに説明するように、ＣＮＴ材料２１２／可逆抵抗スイッチング素子２０２の形成後、ＣＮＴ材料２１２および第１の導体２０６の上部および周囲に誘電材料が堆積される。いくつかの実施形態において、ＣＶＤ、高密度プラズマ（「ＨＤＰ」）堆積、アークプラズマ支援堆積、スピンコーティング堆積などを使用して誘電材料を堆積することができる。この誘電材料は、メモリセル２００を含むメモリレベル上に形成された他のメモリセル（図示せず）の他の同様のＣＮＴ材料領域および第１の導体から、ＣＮＴ材料２１２および第１の導体２０６を分離する。次に、誘電材料を平坦化し、ＣＮＴ材料２１２の上部から誘電材料を除去するために、ＣＭＰまたは誘電体エッチバックステップが実行される。次に、ＣＮＴ材料２１２／可逆抵抗スイッチング素子２０２上にわたって、ダイオード２０４が形成される。
前述したように、ダイオード２０４は、垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであることができ、向きは上向きであっても下向きであってもよい。隣接するメモリセルが導体を共有する図２Ｄの実施形態において、隣接するメモリレベルは、第１のメモリレベルでは下向きのｐ−ｉ−ｎダイオード、隣接する第２のメモリレベルでは上向きのｐ−ｉ−ｎダイオード（またはその逆）などの反対方向に向いたダイオードを有することが好ましい。
いくつかの実施形態において、ダイオード２０４を、ポリシリコン、多結晶シリコンゲルマニウム合金、ポリゲルマニウム、または任意の他の適切な材料などの多結晶半導体材料から形成することができる。例えば、ダイオード２０４が、高濃度にドープされたｎ＋ポリシリコン領域３０２と、ｎ＋ポリシリコン領域３０２の上方にある低濃度にドープされたかまたは真性（意図的にドープされていない）ポリシリコン領域３０４と、真性領域３０４の上方にある高濃度にドープされたｐ＋ポリシリコン領域３０６とを含むことができる。いくつかの実施形態において、ｎ＋ポリシリコン領域３０２から真性領域３０４内へのドーパントの移動を防止および／または低減するために、ｎ＋ポリシリコン領域３０２上に、薄いゲルマニウムおよび／またはシリコンゲルマニウム合金層（図示せず）を形成することができる。このような層の使用は、例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年１２月９日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」という米国特許出願第１１／２９８，３３１号（特許文献１２）に記載されている。いくつかの実施形態において、約１０ａｔ％（アトミックパーセント）以上のゲルマニウムを有する数百オングストローム以下のシリコンゲルマニウム合金を用いることができる。ｎ＋およびｐ＋領域の位置が逆であることができることを理解するべきである。 いくつかの実施形態において、（例えば、ポリシリコン領域内への金属原子の移動を防止および／または低減するために）ＣＮＴ材料２１２とｎ＋領域３０２との間に、窒化チタン、窒化タンタル、窒化タングステンなどの障壁層３０８を形成することができる。
ダイオード２０４および障壁層３０８の形成後、ダイオード２０４および障壁層３０８は、（図に示された）柱状構造を形成するようにエッチングされる。この柱状構造を、メモリセル２００を含むメモリレベル上に形成された他のメモリセル（図示せず）の他の同様の柱状構造から分離するために、柱状構造の上部およびその周辺に誘電材料３０９が堆積される。次に、誘電材料３０９を平坦化し、ダイオード２０４の上部から誘電材料を除去するために、ＣＭＰまたは誘電体エッチバックステップが実行される。
堆積されたシリコン（例えば、アモルファスまたは多結晶）からダイオード２０４が形成される場合、形成時に、堆積されたシリコンを低抵抗状態にするために、ダイオード２０４上にシリサイド層３１０を形成することができる。このような低抵抗状態により、堆積されたシリコンを低抵抗状態に切り換えるために大きな電圧が要求されないため、メモリセル２００のプログラミングが容易になる。例えば、ｐ＋ポリシリコン領域３０６上に、チタンやコバルトなどのシリサイド形成金属層３１２を堆積することができる。ダイオード２０４を形成する堆積されたシリコンを結晶化するために用いられる後続するアニールステップ（後述する）中、シリサイド形成金属層３１２およびダイオード２０４の堆積されたシリコンが相互に作用して、シリサイド形成金属層３１２のすべてまたは一部分を消費しながらシリサイド層３１０を形成する。
本願明細書において参照により援用されている「MEMORY CELL COMPRISING A SEMICONDUCTOR JUNCTION DIODE CRYSTALLIZED ADJACENT TO A SILICIDE 」という米国特許第７，１７６，０６４号（特許文献１３）に記載されているように、チタンやコバルトなどのシリサイド形成材料は、アニール中に堆積されたシリコンと反応してシリサイド層を形成する。チタンシリサイドおよびコバルトシリサイドの格子間隔は、シリコンのものに近く、このようなシリサイド層は、堆積されたシリコンが結晶化すると隣接する堆積されたシリコンの「結晶化テンプレート」または「シード」として働きうるようである（例えば、シリサイド層３１０は、アニール中にシリコンダイオード２０４の結晶構造を強化する）。これにより、低抵抗率シリコンが得られる。シリコンゲルマニウム合金および／またはゲルマニウムダイオードに対しても、同様の結果が達成されうる。
シリサイド形成金属層３１２の形成後、第２の導体２０８が形成される。いくつかの実施形態において、導電層３１５の堆積前に、シリサイド形成金属層３１２上にわたって、１つ以上の障壁層および／または接着層３１４を形成することができる。導電層３１５、障壁層３１４およびシリサイド形成金属層３１２を、第２の導体２０８を形成するために、まとめてパターニングおよび／またはエッチングすることができる。
第２の導体２０８の形成後、ダイオード２０４の堆積された半導体材料を結晶化（および／またはシリサイド層３１０を形成）するために、メモリセル２００がアニールされてもよい。少なくとも１つの実施形態において、アニールを、約１０秒〜約２分間、約６００〜８００℃、より好ましくは、約６５０〜７５０℃の温度の窒素中で実行することができる。他のアニール時間、温度、および／または環境を使用することもできる。前述したように、シリサイド層３１０は、ダイオード２０４を形成する下地の堆積された半導体材料に対するアニール中、「結晶化テンプレート」または「シード」として働くことができる。これにより、低抵抗率ダイオード材料が得られる。
いくつかの実施形態において、ＣＮＴシード層２１０は、１つ以上の追加の層を含むことができる。例えば、図３Ｂは、図２Ａのメモリセル２００の第２の例示的な実施形態の断面図であり、この図において、ＣＮＴシード層２１０が追加の金属触媒層３１６を含む。金属触媒層３１６を、ＣＮＴシード層２１０が、（前述したように）誘電材料とともにパターニング、エッチング、および電気的に分離された後、ＣＮＴシード層２１０上にわたって選択的に堆積することができる。例えば、いくつかの実施形態において、無電解堆積、電気めっきなどによって、粗面処理された窒化チタンまたは窒化タンタルＣＮＴシード層２１０上にわたって、ニッケル、コバルト、鉄などの金属触媒層３１６を選択的に形成することができる。次に、金属触媒コーティングされたＣＮＴシード層２１０上にわたって、ＣＮＴ材料２１２を形成することができる。いくつかの実施形態において、金属触媒層３１６を使用することで、ＣＮＴ形成中の触媒前駆体の必要性を削除することができる。例示的な金属触媒層の厚さは、約１〜２００オングストロームの範囲のものであるが、他の厚さを使用することもできる。無電解堆積、電気めっきなどによって、非粗面化または平滑な窒化チタン、窒化タンタル、または同様の層上にわたって、ニッケル、コバルト、鉄、または同様の金属触媒層を形成することもできる。
別の実施形態において、ＣＮＴシードに対して使用されるのは、金属触媒層３１６のみであることができる。例えば、図３Ｃは、図２Ａのメモリセル２００の第３の例示的な実施形態の断面図である。図３Ｃのメモリセル２００は、図３Ｂのメモリセル２００と同様であるが、粗面処理されたＣＮＴシード層２１０を含まない。図に示された実施形態において、第１の導体２０６のエッチングおよびパターニングの前に、第１の導体２０６上にわたって、ＣＮＴシード層２１０が堆積されていない。第１の導体２０６がパターニングされエッチングされた後、第１の導体２０６上に、ニッケル、コバルト、鉄などの金属触媒層３１６を選択的に堆積することができる、金属触媒層３１６上にわたって、ＣＮＴ材料２１２を形成することができる。
メモリセルの例示的な形成プロセス
図４Ａ〜図４Ｆは、本発明による第１のメモリレベルの形成中の基板４００の一部分の断面図を示す。以下に記載するように、第１のメモリレベルは、基板の上方にＣＮＴ材料を選択的に形成することによって形成された可逆抵抗スイッチング素子を各々が含む複数のメモリセルを含む。第１のメモリレベルの上方には、（図２Ｃ〜図２Ｄを参照しながら前述したように）追加のメモリレベルを形成することができる。
図４Ａを参照すると、いくつかの処理ステップをすでに施した基板４００が示されている。基板４００は、追加の回路の有無にかかわらず、シリコン、ゲルマニウム、シリコンゲルマニウム、非ドープ、ドープ、バルク、シリコンオンインシュレータ、または他の基板などの任意の適切な基板であることができる。例えば、基板４００は、１つ以上のｎウェルまたはｐウェル領域（図示せず）を含むことができる。
基板４００の上方に、分離層４０２が形成される。いくつかの実施形態において、分離層４０２は、二酸化シリコン、窒化シリコン、酸窒化シリコン、または任意の他の適切な絶縁層の層であることができる。
分離層４０２の形成後、（物理気相成長または別の方法によって）分離層４０２上にわたって、接着層４０４が形成される。例えば、接着層４０４は、約２０〜約５００オングストローム、好ましくは、約１００オングストロームの窒化チタン、または窒化タンタル、窒化タングステン、１つ以上の接着層の組み合わせなどの別の適切な接着層であることができる。他の接着層材料および／または厚さを用いることができる。いくつかの実施形態において、接着層４０４は任意であることができる。
接着層の形成後、接着層４０４上にわたって導電層４０６が堆積される。導電層４０６は、任意の適切な方法（例えば、化学気相成長、物理気相成長など）によって堆積されたタングステンや別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイドゲルマニド、導電性ゲルマニドなどの任意の適切な導電性材料を含むことができる。少なくとも１つの実施形態において、導電層４０６が、約２００〜約２，５００オングストロームのタングステンを含むことができる。他の導電層の材料および／または厚さを使用することができる。
導電層４０６の形成後、導電層４０６上にわたってＣＮＴシード層４０７が形成される。いくつかの実施形態において、ＣＮＴシード層４０７が、約１，０００〜約５，０００オングストロームの窒化チタンまたは窒化タンタルであることができるが、他の材料および／または厚さを使用することもできる。このような実施形態において、ＣＮＴシード層４０７の表面を、シード層上に直接ＣＮＴを形成できるように粗面化することができる。例えば、ＣＮＴシード層４０７を、ＣＭＰまたはエッチバックプロセスによって粗面化またはテクスチャ化することができる。１つ以上の実施形態において、ＣＮＴシード層４０７は、算術平均表面粗さＲａを、少なくとも約８５０〜４，０００オングストローム、より好ましくは、少なくとも約４，０００オングストロームになるように粗面化することができる。他の表面粗さを用いることもできる。
別の実施形態において、ＣＮＴシード層４０７は、約１〜約５００オングストロームのＳｉ／Ｇｅであることができるが、他の厚さを使用することもできる。Ｓｉ／Ｇｅ層を、ＣＶＤ、ＰＥＣＶＤ、または他の同様の処理技術によって導電層４０６上に形成することができる。あるいは、導電層４０６上にわたってシリコンシード層を形成することができ、ＣＶＤなどによって、シリコンシード層にゲルマニウムナノアイランドを選択的に成長することができる。選択的なゲルマニウム堆積を、ＧｅＨ4を用いて、およそ５００℃、１００ｍＴで低圧ＣＶＤを用いて実行することができる。いずれの方法の場合も、およそ３×１０16ｃｍ-2の適用量およびおよそ３０ｋｅＶのエネルギーの炭素注入を使用することができる。注入後、表面を、およそ５オングストローム〜およそ１９オングストロームのＧｅＯまたはＳｉＯ成長が得られるように、およそ３０％のＨ2Ｏ2溶液で処理することができる。
ＣＮＴシード層４０７および／またはＣＮＴシード層の粗面化の形成後、接着層４０４、導電層４０６、およびＣＮＴシード層４０７が、図４Ｂに示すように、パターニングされエッチングされる。例えば、接着層４０４、導電層４０６、およびＣＮＴシード層４０７を、ソフトまたはハードマスクを用いた従来のリソグラフィ技術、およびウェットまたはドライエッチ処理を用いてパターニングしエッチングすることができる。少なくとも１つの実施形態において、接着層４０４、導電層４０６、およびＣＮＴシード層４０７は、実質的に平行で実質的に同一平面上の第１の導体４０８（図４Ｂに示す）を形成するようにパターニングされエッチングされる。第１の導体４０８の例示的な幅および／または第１の導体４０８間の間隔は、約２００〜約２，５００オングストロームの範囲であるが、他の導体幅および／または間隔を使用することもできる。
図４Ｃは、金属性ＣＮＴシード層４０７上にＣＮＴ材料４０９を形成するための例示的なプロセスを示す。ＣＮＴシード層４０７が窒化チタン、窒化タンタル、または同様の材料であれば、ＣＮＴシード層４０７の表面を、窒化チタン、窒化タンタル、または同様のＣＮＴシード層４０７上にＣＮＴを直接形成できるように粗面化することができる。（例えば、前に参照した非特許文献１，２を参照されたい）。
いくつかの実施形態において、ニッケル、コバルト、鉄などの追加の金属触媒層（図示せず）を、（図３Ｂを参照しながら前述したように）ＣＮＴ形成中に金属触媒の利点をもたらすように、ＣＮＴ材料４０９の形成前にＣＮＴシード層４０７上にわたって選択的に堆積することができる。他の実施形態において、（図３Ｃを参照しながら前述したように）下地の粗面処理されたシード層なしに金属触媒層を使用することができる。
いずれの場合においても、各導体４０８上にＣＮＴ材料４０９を選択的に成長および／または堆積するように、ＣＮＴ形成プロセスが実行される。各メモリセルに対して、メモリセルのそれぞれの第１の導体４０８上に形成されたＣＮＴ材料４０９の少なくとも一部分が、メモリセルの可逆抵抗スイッチング素子２０２として働く。各第１の導体４０８上にＣＮＴ材料４０９を形成するために、任意の適切な方法を使用することができる。例えば、ＣＶＤ、プラズマ強化ＣＶＤ、レーザ蒸着、電気アーク放電などを用いることができる。
１つの例示的な実施形態において、約３０分間、約１００ｓｃｃｍの流量のキシレン、アルゴン、水素、および／またはフェロセン中、約６７５〜７００℃の温度で、ＣＶＤによってＴｉＮシード層上にＣＮＴを形成することができる。他の温度、ガス、流量、および／または成長時間を使用することもできる。
別の例示的な実施形態において、約２０分間、約５．５Ｔｏｒｒの圧力で、約２０％のＣ2 Ｈ4 および８０％のアルゴン中、約６５０℃の温度で、ＣＶＤによってニッケル触媒層上にＣＮＴを形成することができる。他の温度、ガス、比率、圧力、および／または成長時間を使用することもできる。
さらなる別の実施形態において、約８〜３０分間、約１００〜２００ワットのＲＦ出力を用いて、約８０％のアルゴン、水素、および／またはアンモニアで希釈した約２０％のメタン、エチレン、アセチレン、または別の炭化水素中、約６００〜９００℃の温度でプラズマ強化ＣＶＤを使用して、ニッケル、コバルト、鉄などの金属触媒層上に、ＣＮＴを形成することができる。他の温度、ガス、比率、出力、および／または成長時間を使用することもできる。
図４Ｄは、Ｓｉ／ＧｅのＣＮＴシード層４０７上にＣＮＴ材料４０９を形成するための別の例示的なプロセスを示す。特に、Ｓｉ／ＧｅのＣＮＴシード層４０７および第１の導体４０８がパターニングされエッチングされた後、構造間を充填するために、誘電体４１０を堆積することができる。いくつかの実施形態において、ＣＶＤ、ＨＤＰ堆積、アークプラズマ支援堆積、スピンコーティング堆積などを使用して、誘電体層４１０を堆積することができる。例えば、基板４００上に、およそ１ミクロン以上の二酸化シリコンが堆積され、平坦な表面４１１を形成するために、化学的機械的研磨またはエッチバックプロセスを用いて平坦化することができる。平坦な表面４１１が、図に示されているように、誘電材料４１０によって分離されたＳｉ／ＧｅのＣＮＴシード層４０７の露出された別個の領域を含む。窒化シリコン、酸窒化シリコン、ｌｏｗ−ｋ（低誘電率）誘電体などの他の誘電材料、および／または他の誘電体層の厚さを使用することができる。例示的なｌｏｗ−ｋ誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。
平坦化の後、Ｓｉ／Ｇｅ層は、約１００オングストローム〜約４００オンスグトロームの厚さ、より一般には、１オングストローム〜約５００オングストロームの厚さであることができ、約６０％〜約８０％のＳｉ、より一般的には、約４０％〜約９５％のＳｉと、約２０％〜約４０％のＧｅ、より一般的には、約５％〜約６０％のＧｅからなる。少なくとも１つの実施形態において、Ｓｉ／ＧｅのＣＮＴシード層４０７は、およそ７０％のＳｉおよびおよそ３０％のＧｅの組成を有し、およそ５０ｎｍの厚さのものであることができる。あるいは、Ｓｉシード層を使用することもでき、Ｇｅナノアイランドを、Ｓｉに選択的に成長することができる。選択的Ｇｅ堆積のいくつかの処理条件は、ＧｅＨ4を用いた、およそ５００℃、１００ｍＴでのＬＰＣＶＤ技術がある。いずれのシード方法でも、およそ３×１０16ｃｍ-2の適用量およびおよそ３０ｋｅＶのエネルギーの炭素注入を使用することができる。注入後、表面を、およそ５オングストローム〜およそ１９オングストロームのＧｅＯまたはＳｉＯ成長が得られるように、およそ３０％のＨ2Ｏ2溶液で処理することができる。任意の他の適切なＳｉ／Ｇｅ層を形成する技術および／または処理条件を使用することもできる。
前述したように、ＣＮＴ材料４０９は、各導体４０８上に形成されたＣＮＴシード層４０７上にわたってのみ形成される。いくつかの実施形態において、ＣＮＴ材料４０９の厚みは、約１ナノメートル〜約ミクロン（数十ミクロンの場合もあり）、より好ましくは、約１０〜約２０ナノメートルであることができるが、他のＣＮＴ材料の厚さを使用することもできる。ＣＮＴ材料４０９の個々のチューブの密度は、例えば、約６．６×１０3 〜約１×１０6 ＣＮＴ／μ2 、より好ましくは、少なくとも約６．６×１０4 ＣＮＴ／μ2 であることができるが、他の密度を使用することもできる。例えば、第１の導体４０８の幅が約４５ナノメートルだとすると、いくつかの実施形態において、各第１の導体４０８の上方に形成されたＣＮＴ材料４０９に、ＣＮＴが少なくとも約１０個、より好ましくは、少なくとも約１００個あることが好ましい（しかし、１、２、３、４、５などのより少ない数のＣＮＴや、１００より多い数のＣＮＴが用いられてもよい）。
各第１の導体４０８上にわたってＣＮＴ材料４０９が形成された後、ＣＮＴ材料領域と第１の導体４０８との間の空隙を充填するために、基板４００上にわたって誘電体層４１０（図４Ｅ）が堆積される。いくつかの実施形態において、ＣＶＤ、ＨＤＰ堆積、アークプラズマ支援堆積、スピンコーティング堆積などを使用して、誘電体層４１０を堆積することができる。窒化シリコン、酸窒化シリコン、ｌｏｗ−ｋ誘電体などの他の誘電材料、および／または他の誘電体層の厚さを使用することができる。例示的なｌｏｗ−ｋ誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。ＣＮＴが長時間空気に露出されれば、誘電体の付着性を高めるために、脱水素アニールが必要になる可能性がある。例えば、基板４００上に、およそ１ミクロン以上の二酸化シリコンが堆積され、平坦な表面４１２を形成するために、化学的機械的研磨またはエッチバックプロセスを用いて平坦化されてもよい。平坦な表面４１２は、図に示されているように、誘電材料４１０によって分離されたＣＮＴ材料４０９の露出された別個の領域を含む。
図４Ｆを参照すると、ＣＮＴ材料領域の上面を平坦化および露出した後、各メモリセルのダイオード構造が形成される。いくつかの実施形態において、（例えば、ポリシリコン領域内への金属原子の移動を防止および／または低減するために）ダイオードの形成前にＣＮＴ材料領域４０９上にわたって、窒化チタン、窒化タンタル、窒化タングステンなどの障壁層４１４を形成することができる。障壁層４１４は、約２０〜約５００オングストローム、好ましくは、約１００オングストロームの窒化チタン、あるいは、窒化タンタル、窒化タングステン、１つ以上の障壁層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタル、またはタングステン／窒化タングステン積層体などの他の層と組み合わせた障壁層などの別の適切な障壁層であることができる。他の障壁層の材料および／または厚さを用いることもできる。
障壁層４１４の堆積後、各メモリセルのダイオードを形成するために使用される半導体材料の堆積が開始される（例えば、図２Ａ〜図３Ｃのダイオード２０４）。各ダイオードは、前述したように、垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであることができる。いくつかの実施形態において、各ダイオードは、ポリシリコン、ポリシリコンゲルマニウム合金、ゲルマニウム、または任意の他の適切な材料などの多結晶半導体材料から形成される。便宜上、本願明細書ではポリシリコンの下向きダイオードの形成について記載する。他の材料および／またはダイオード構成が使用されてもよいことが理解できるはずである。
図４Ｆを参照すると、障壁層４１４を形成した後、障壁層４１４上に高濃度にドープされたｎ＋シリコン層４１６が堆積される。いくつかの実施形態において、ｎ＋シリコン層４１６は、堆積時にアモルファス状態にある。他の実施形態において、ｎ＋シリコン層４１６は、堆積時に多結晶状態にある。ｎ＋シリコン層４１６を堆積するために、ＣＶＤまたは別の適切なプロセスを用いることもできる。少なくとも１つの実施形態において、例えば、約１０21ｃｍ-3のドーピング濃度を有する約１００〜約１，０００オングストローム、好ましくは、約１００オングストロームのリンまたはヒ素ドープシリコンから、ｎ＋シリコン層４１６を形成することができる。他の層の厚さ、ドーパント、および／またはドーピング濃度を使用することもできる。例えば、堆積中にドナーガスを流すことによって、ｎ＋シリコン層４１６がその場で(in situ) ドープされてもよい。他のドーピング方法を使用することもできる（例えば、注入）。
ｎ＋シリコン層４１６の堆積後、ｎ＋シリコン層４１６上にわたって、低濃度にドープされた真性および／または意図的ドープされていないシリコン層４１８が形成される。いくつかの実施形態において、真性シリコン層４１８は、堆積時にアモルファス状態にある。他の実施形態において、真性シリコン層４１８は、堆積時に多結晶状態にある。化学気相成長法または別の適切な堆積方法が、真性シリコン層４１８を堆積するために用いられてもよい。少なくとも１つの実施形態において、真性シリコン層４１８の厚さは、約５００〜約４，８００オングストローム、好ましくは、約２，５００オングストロームであることができる。他の真性層の厚さを使用することもできる。
薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコンゲルマニウム合金層（図示せず）を、ｎ＋シリコン層４１６から真性シリコン層４１８内へのドーパント移動を防止および／または低減するために、真性シリコン層４１８の堆積前に、ｎ＋シリコン層４１６上に形成することができる（前に援用されている特許文献１２に記載）。
ｎ＋シリコン層４１６および真性シリコン層４１８の形成後、ｎ＋シリコン層４１６、真性シリコン層４１８、および障壁層４１４が、（図に示されているように）第１の導体４０８上にあるシリコン支柱４２０を形成するためにパターニングされエッチングされる。シリコン支柱４２０を形成するために、ソフトまたはハードマスク、およびウェットまたはドライエッチ処理とともに、従来のリソグラフィ技術を利用することができる。
シリコン支柱４２０が形成された後、シリコン支柱４２０間の空隙を充填するために、誘電体層４２２が堆積される。例えば、およそ２００〜７，０００オングストロームの二酸化シリコンが堆積され、平坦な表面４２４を形成するために、化学的機械的研磨またはエッチバックプロセスを用いて平坦化することができる。平坦な表面４２４は、図に示されているように、誘電材料４２２によって分離されたシリコン支柱４２０の露出された上面を含む。窒化シリコン、酸窒化シリコン、ｌｏｗ−ｋ誘電体などの他の誘電材料および／または他の誘電体層の厚さを使用することもできる。例示的なｌｏｗ−ｋ誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。
シリコン支柱４２０の形成後、シリコン支柱４２０の上面付近の各シリコン支柱４２０内に、ｐ＋シリコン領域４２６が形成される。例えば、シリコン支柱４２０内に所定の深さだけホウ素を注入するために、ブランケットｐ＋注入を用いることができる。例示的な注入可能な分子イオンは、ＢＦ２、ＢＦ３、Ｂなどを含む。いくつかの実施形態において、約１〜５×１０15イオン／ｃｍ2 の注入適用量を用いることができる。他の注入種および／または適用量を用いることもできる。さらに、いくつかの実施形態において、シリコン支柱４２０の上側部分をドープするために、拡散プロセスを用いることができる。少なくとも１つの実施形態において、ｐ＋シリコン領域４２６の深さは、約１００〜７００オングストロームであるが、他のｐ＋シリコン領域のサイズを使用することができる。（形成されるダイオードが、上向きｐ−ｎまたはｐ−ｉ−ｎダイオードであれば、シリコン支柱４２０の上側部分は、ｎ形にドープされることに留意するべきである。）これにより、各シリコン支柱４２０は、下向きのｐ−ｉ−ｎダイオード４２８を含む。
図４Ｇを参照すると、ｐ−ｉ−ｎダイオード４２８の完了後、基板４００上にわたって、シリサイド形成金属層４３０が堆積される。例示的なシリサイド形成金属は、スパッタまたは堆積されたチタンまたはコバルトを含む。いくつかの実施形態において、シリサイド形成金属層４３０の厚さは、約１０〜約２００オングストローム、好ましくは、約２０〜約５０オングストローム、より好ましくは、約２０オングストロームである。他のシリサイド形成金属層の材料および／または厚さを使用することができる。以下にさらに記載するように、構造体をアニールすることで、シリサイド形成金属層４３０からの金属およびｐ＋シリコン領域４２６からのシリコンが、各ｐ＋シリコン領域４２６に隣接したシリサイド領域４３２を形成するように反応する。
シリサイド形成金属層４３０の形成後、第１の導体４０８の形成と同様の方法で、ダイオード４２８の上方に第２の導体４３６を形成することができる。いくつかの実施形態において、第２の導体４３６を形成するために使用される導電層４４０を堆積する前に、シリサイド形成金属層４３０上にわたって、１つ以上の障壁層および／または接着層４３８を配置することができる。
導電層４４０を、任意の適切な方法（例えば、化学気相成長、物理気相成長など）によって堆積されたタングステン、別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイドゲルマニド、導電性ゲルマニドなどの任意の適切な導電性材料から形成することができる。他の導電層の材料を使用することもできる。障壁層および／または接着層４３８は、窒化チタン、あるいは窒化タンタル、窒化タングステン、１つ以上の層の組み合わせ、または任意の他の適切な材料などの別の適切な層を含むことができる。堆積された導電層４４０、障壁および／または接着層４３８、および／またはシリサイド形成金属層４３０を、第２の導体４３６を形成するためにパターニングしエッチングすることができる。少なくとも１つの実施形態において、第２の導体４３６は、第１の導体４０８とは異なる方向に延在する実質的に平行で実質的に同一平面上の導体である。
本発明の他の実施形態において、第２の導体４３６に対して開口または空隙を作るように誘電体層の形成、パターニング、およびエッチングを行うダマシンプロセスを用いて、第２の導体４３６を形成することができる。開口または空隙を、接着層４３８および導電層４４０（必要であれば、および／または導電性シード、導電性フィル、および／または障壁層）で充填することができる。次に、接着層４３８および導電層４４０を、平坦な表面を形成するように平坦化することができる。
本発明の少なくとも１つの実施形態において、例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００６年５月１３日に出願された「CONDUCTIVE HARD MASK TO PROTECT PATTERNED FEATURES DURING TRENCH ETCH」という米国特許出願第１１／４４４，９３６号（特許文献１４）に記載されているように、ダイオード４２８上にわたってハードマスクを形成することができる。例えば、真性シリコン層４１８およびｎ＋シリコン層４１６をパターニングおよびエッチングする前に、真性層４１８をドーピングすることによって（例えば、イオン注入または別のドーピング方法を使用して）形成することができる。ｐ＋シリコン層上にわたって、シリサイド形成金属層４３０を形成することができ、その後、障壁層および／または導電層が続く。これらの障壁層および導電層は、ダイオード４２８のパターニングおよびエッチング中のハードマスクとして働き、第２の導体４３６の形成中に起こりうるオーバーエッチングを軽減しうる（特許文献１４に記載）。
第２の導体４３６の形成後、ダイオード４２８の堆積された半導体材料を結晶化するために（および／またはシリサイド領域４３２を形成するために）構造体をアニールすることができる。少なくとも１つの実施形態において、アニールは、約１０秒〜約２分間、約６００〜８００℃、より好ましくは、約６５０〜７５０℃の温度の窒素中で実行されてもよい。他のアニール時間、温度、および／または環境を使用することもできる。シリサイド領域４３２は、ダイオード４２８を形成する下地の堆積された半導体材料に対するアニール中、「結晶化テンプレート」または「シード」として働くことができる（例えば、任意のアモルファス半導体材料を多結晶半導体材料に変化させ、かつ／またはダイオード４２８の結晶特性全体を高める）。これにより、低抵抗率ダイオード材料が得られる。
別の例示的なメモリセル
本発明の他の実施形態において、図５Ａ〜図５Ｃを参照しながら以下に記載するように、第１の導体４０８を、ダマシンプロセスを使用して形成することができる。図５Ａを参照すると、第１の導体４０８に対して開口または空隙を作るように、誘電体層４１０の形成、パターニング、およびエッチングが行われる。次に、開口または空隙には、接着層４０４および導電層４０６（必要であれば、および／または導電性シード、導電性フィル、および／または障壁層）を充填することができる。接着層４０４および導電層４０６を、（図に示されているように）平坦な表面を形成するように平坦化することができる。このような実施形態において、接着層４０４は、各開口または空隙の底部および側壁をライニングする。
平坦化後、第１の導体４０８上にわたって、ＣＮＴシード層４０７を形成することができる。少なくとも１つの実施形態において、各第１の導体４０８上にわたって金属触媒ＣＮＴシード層４０７を形成するために、選択的堆積プロセスを使用することができる。例示的な金属触媒シード層を、ニッケル、コバルト、鉄などを含み、無電解堆積、電気めっきなどによって選択的に堆積することができる。あるいは、窒化チタン、窒化タンタル、または同様のＣＮＴシード層を、第１の導体４０８上にわたって堆積することができ、各第１の導体４０８上にわたってＣＮＴシード層領域４０７を形成するように粗面処理し、パターニングし、エッチングすることができる（ニッケル、コバルト、鉄などの追加の金属触媒層の有無にかかわらず）。また、ニッケル、コバルト、鉄、または同様の金属触媒層を、無電解堆積、電気めっきなどによって、非粗面化または平滑な窒化チタン、窒化タンタルまたは同様の層上にわたって形成することができる。あるいは、Ｓｉ／ＧｅのＣＮＴシード層４０７シード層を、第１の導体４０８上にわたって堆積し、各第１の導体４０８上にわたってＣＮＴシード層領域４０７を形成するようにパターニングしエッチングすることができる。
図５Ｂを参照すると、ＣＮＴシード層領域４０７の形成後、ＣＮＴ材料４０９は、各ＣＮＴシード層領域上にわたって選択的に形成される。各導体４０８上にわたってＣＮＴ材料４０９を形成するために、任意の適切な方法を使用することができる。例えば、ＣＶＤ、プラズマ強化ＣＶＤ、レーザ蒸着、電気アーク放電などを用いることができる。
垂直配向型ＣＮＴにより、横方向の導電がほとんどまたはまったくない垂直方向の電流の流れが可能となる。隣接するメモリセル間の横方向または橋絡伝導経路の形成を低減または防止するために、いくつかの実施形態において、ＣＮＴ材料４０９の個々のチューブを、実質的に垂直方向に配列されるように形成することができる（例えば、これにより、メモリセルの状態が、隣接するメモリセルの状態および／またはプログラミングによって影響を受けたり、「乱され」たりすることが低減および／または防止される）。個々のチューブ分離は、ＣＮＴ材料４０９の全厚さにわたって延在しても、延在しなくてもよいことに留意するべきである。例えば、初期の成長段階中、個々のチューブの一部またはほとんどが、垂直配向型（例えば、非接触型）であることができる。しかし、個々のチューブの垂直方向の長さが伸びるにつれ、チューブの部分が互いに接触した状態になることができ、巻き込まれた状態または絡み合った状態にもなりうる。
各第１の導体４０８上にわたってＣＮＴ材料４０９を形成した後、隣接するＣＮＴ材料領域を互いに分離するために、ＣＮＴ材料４０９の領域の上部および周囲に誘電材料４１１が堆積される。いくつかの実施形態において、ＣＶＤ、ＨＤＰ堆積、アークプラズマ支援堆積、スピンコーティング堆積などを使用して、誘電材料４１１を堆積することができる。次に、誘電材料４１１を平坦化し、ＣＮＴ材料領域の上部から誘電材料を除去するために、ＣＭＰまたは誘電体エッチバックステップが実行される。例えば、およそ２００〜７，０００オングストローム、いくつかの実施形態において、１ミクロン以上の二酸化シリコンを堆積し、化学的機械的研磨またはエッチバックプロセスを用いて平坦化することができる。窒化シリコン、酸窒化シリコン、ｌｏｗ−ｋ誘電体などの他の誘電材料、および／または他の誘電体層の厚さを使用することもできる。例示的なｌｏｗ−ｋ誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。
結果的に図５Ｃに示すメモリセルが得られる図４Ｅ〜図４Ｇを参照しながら前述したように、誘電体層が平坦化され、ＣＮＴ材料領域の上面が露出されると、メモリレベルの形成が進行する。
前述した説明は、本発明の例示的な実施形態のみを開示している。本発明の範囲内にある前に開示した装置および方法の修正例は、当業者であれば容易に思い当たるはずである。例えば、本発明による方法を、垂直方向の柱状ダイオードの代わりに、ステアリング素子として、薄膜トランジスタ（「ＴＦＴ」）と直列に垂直配向型ＣＮＴ膜を選択的に成長させるために使用することができる。ＴＦＴステアリング素子は、平面または垂直方向のいずれかであることができる。
以上のことから、本発明を本発明の例示的な実施形態に関連して開示してきたが、他の実施形態も、添付の特許請求の範囲によって定義されるような本発明の趣旨および範囲内のものであることができることを理解するべきである。

Claims (58)

  1. メモリセルを形成する方法であって、
    基板の上方に第１の導体を形成するステップと、
    前記第１の導体の上方にＣＮＴ材料を選択的に形成するステップであって、
    シリコンゲルマニウムを含むカーボンナノチューブ（「ＣＮＴ」）シード層を前記第１の導体上に形成し、
    堆積された前記ＣＮＴシード層の表面を平坦化し、かつ
    前記ＣＮＴシード層上にＣＮＴ材料を選択的に形成することによって、前記第１の導体の上方にＣＮＴ材料を選択的に形成するステップと、
    前記ＣＮＴ材料の上方にダイオードを形成するステップと、
    前記ダイオードの上方に第２の導体を形成するステップと、
    を含む方法。
  2. 請求項１記載の方法において、
    前記ＣＮＴシード層の厚さが、１オングストローム〜５００オングストロームである方法。
  3. 請求項１記載の方法において、
    前記ＣＮＴシード層の厚さが、１００オングストローム〜４００オングストロームである方法。
  4. 請求項１記載の方法において、
    前記ＣＮＴシード層の厚さが、５０オングストロームである方法。
  5. 請求項１記載の方法において、
    前記ＣＮＴシード層が、４０％〜９５％のシリコンおよび６０％〜５％のゲルマニウムを含む方法。
  6. 請求項１記載の方法において、
    前記ＣＮＴシード層が、６０％〜８０％のシリコンおよび４０％〜２０％のゲルマニウムを含む方法。
  7. 請求項１記載の方法において、
    前記ＣＮＴシード層が、７０％のシリコンおよび３０％のゲルマニウムを含む方法。
  8. 請求項１記載の方法において、
    ＣＮＴシード層をパターニングおよびエッチングするステップをさらに含む方法。
  9. 請求項８記載の方法において、
    前記ＣＮＴシード層をパターニングおよびエッチングするステップが、前記第１の導体をパターニングおよびエッチングすることを含む方法。
  10. 請求項１記載の方法において、
    前記ダイオードを形成するステップが、縦型多結晶ダイオードを形成することを含む方法。
  11. 請求項１０記載の方法において、
    多結晶材料が低抵抗状態にあるように、前記縦型多結晶ダイオードの多結晶材料と接触させたシリサイド、シリサイドゲルマニド、またはゲルマニド領域を形成するステップをさらに含む方法。
  12. 請求項１記載の方法において、
    前記ダイオードが、ｐ−ｎまたはｐ−ｉ−ｎダイオードである方法。
  13. 請求項１記載の方法において、
    前記ＣＮＴ材料のスイッチング特性を調整するために、前記ＣＮＴ材料に欠陥を作成するステップをさらに含む方法。
  14. 請求項１記載の方法において、
    前記ＣＮＴ材料を選択的に形成するステップが、前記ＣＮＴ材料での横方向の導電を低減させるように実質的に垂直方向に配列されたＣＮＴを有するＣＮＴ材料を形成することを含む方法。
  15. 請求項１記載の方法を用いて形成されたメモリセル。
  16. メモリセルを形成する方法であって、
    基板の上方に第１の導体を形成するステップと、
    前記第１の導体の上方に可逆抵抗スイッチング素子を形成するステップであって、
    シリコンゲルマニウムを含むカーボンナノチューブ（「ＣＮＴ」）シード層を前記第１の導体上に形成し、
    堆積された前記ＣＮＴシード層の表面を平坦化し、かつ
    前記ＣＮＴシード層上にＣＮＴ材料を選択的に形成することによって、前記第１の導体の上方にＣＮＴ材料を選択的に形成することで前記第１の導体の上方に可逆抵抗スイッチング素子を形成するステップと、
    前記可逆抵抗スイッチング素子の上方に縦型多結晶ダイオードを形成するステップと、 前記縦型多結晶ダイオードの上方に第２の導体を形成するステップと、
    を含む方法。
  17. 請求項１６記載の方法において、
    前記ＣＮＴシード層の厚さが、１オングストローム〜５００オングストロームである方法。
  18. 請求項１６記載の方法において、
    前記ＣＮＴシード層の厚さが、１００オングストローム〜４００オングストロームである方法。
  19. 請求項１６記載の方法において、
    前記ＣＮＴシード層の厚さが、５０オングストロームである方法。
  20. 請求項１６記載の方法において、
    前記ＣＮＴシード層が、４０％〜９５％のシリコンおよび６０％〜５％のゲルマニウムを含む方法。
  21. 請求項１６記載の方法において、
    前記ＣＮＴシード層が、６０％〜８０％のシリコンおよび４０％〜２０％のゲルマニウムを含む方法。
  22. 請求項１６記載の方法において、
    前記ＣＮＴシード層が、７０％のシリコンおよび３０％のゲルマニウムを含む方法。
  23. 請求項１６記載の方法において、
    前記第１の導体のパターニングおよびエッチング中に、前記ＣＮＴシード層をパターニングおよびエッチングするステップをさらに含む方法。
  24. 請求項１６記載の方法において、
    多結晶材料が低抵抗状態にあるように、前記縦型多結晶ダイオードの多結晶材料と接触させたシリサイド、シリサイドゲルマニド、またはゲルマニド領域を形成するステップをさらに含む方法。
  25. 請求項１６記載の方法を用いて形成されたメモリセル。
  26. メモリセルであって、
    第１の導体と、
    シリコンゲルマニウムを含むパターニングされエッチングされたカーボンナノチューブ（「ＣＮＴ」）シード層と、
    前記ＣＮＴシード層上に選択的に形成されたＣＮＴ材料を含む可逆抵抗スイッチング素子と、
    前記可逆抵抗スイッチング素子の上方に形成されたダイオードと、
    前記ダイオードの上方に形成された第２の導体と、
    を備えるメモリセル。
  27. 請求項２６記載のメモリセルにおいて、
    前記ＣＮＴ材料が、前記ＣＮＴ材料での横方向の導電を低減させるように実質的に垂直方向に配列されたＣＮＴを含むメモリセル。
  28. 請求項２６記載のメモリセルにおいて、
    前記ＣＮＴ材料が、前記ＣＮＴ材料のスイッチング特性を調整する欠陥を含むメモリセル。
  29. 請求項２６記載のメモリセルにおいて、
    前記ダイオードが、縦型多結晶ダイオードを含むメモリセル。
  30. 請求項２６記載のメモリセルにおいて、
    多結晶材料が低抵抗状態にあるように、縦型多結晶ダイオードの多結晶材料と接触させたシリサイド、シリサイドゲルマニド、またはゲルマニド領域をさらに含むメモリセル。
  31. 請求項２６記載のメモリセルにおいて、
    前記ＣＮＴシード層の厚さが、１オングストローム〜５００オングストロームであるメモリセル。
  32. 請求項２６記載のメモリセルにおいて、
    前記ＣＮＴシード層の厚さが、１００オングストローム〜４００オングストロームであるメモリセル。
  33. 請求項２６記載のメモリセルにおいて、
    前記ＣＮＴシード層の厚さが、５０オングストロームであるメモリセル。
  34. 請求項２６記載のメモリセルにおいて、
    前記ＣＮＴシード層が、４０％〜９５％のシリコンおよび６０％〜５％のゲルマニウムを含むメモリセル。
  35. 請求項２６記載のメモリセルにおいて、
    前記ＣＮＴシード層が、６０％〜８０％のシリコンおよび４０％〜２０％のゲルマニウムを含むメモリセル。
  36. 請求項２６記載のメモリセルにおいて、
    前記ＣＮＴシード層が、７０％のシリコンおよび３０％のゲルマニウムを含むメモリセル。
  37. 複数の不揮発性メモリセルであって、
    第１の方向に延在する複数の実質的に平行で実質的に同一平面上の第１の導体と、
    複数のダイオードと、
    複数の可逆抵抗スイッチング素子であって、各可逆抵抗スイッチング素子が、
    複数の第１の導体のうちの１つの導体の上方に形成されたシリコンゲルマニウムを含むパターニングされエッチングされたカーボンナノチューブ（「ＣＮＴ」）シード層と、 前記ＣＮＴシード層上に選択的に形成されたＣＮＴ材料層と、を備える複数の可逆抵抗スイッチング素子と、
    前記第１の方向とは異なる第２の方向に延在する複数の実質的に平行で実質的に同一平面上の第２の導体と、を備え、
    各メモリセルにおいて、前記第１の導体の１つと前記第２の導体の１つとの間に位置する前記可逆抵抗スイッチング素子の１つの上方に前記ダイオードの１つが形成される複数の不揮発性メモリセル。
  38. 請求項３７記載の複数の不揮発性メモリセルにおいて、
    前記ＣＮＴ材料層が、前記ＣＮＴ材料層での横方向の導電を低減させるように実質的に垂直方向に配列されたＣＮＴを含む複数の不揮発性メモリセル。
  39. 請求項３７記載の複数の不揮発性メモリセルにおいて、
    前記ＣＮＴ材料層が、前記不揮発性メモリセルの２つ以上の間に延在し、前記２つ以上の不揮発性メモリセルの前記可逆抵抗スイッチング素子を形成する複数の不揮発性メモリセル。
  40. 請求項３７記載の複数の不揮発性メモリセルにおいて、
    各ダイオードが、縦型多結晶ダイオードである複数の不揮発性メモリセル。
  41. 請求項３７記載の複数の不揮発性メモリセルにおいて、
    多結晶材料が低抵抗状態にあるように、各縦型多結晶ダイオードの多結晶材料と接触させたシリサイド、シリサイドゲルマニド、またはゲルマニドをさらに含む複数の不揮発性メモリセル。
  42. 請求項３７記載の複数の不揮発性メモリセルにおいて、
    前記ＣＮＴシード層の厚さが、１オングストローム〜５００オングストロームである複数の不揮発性メモリセル。
  43. 請求項３７記載の複数の不揮発性メモリセルにおいて、
    前記ＣＮＴシード層の厚さが、１００オングストローム〜４００オングストロームである複数の不揮発性メモリセル。
  44. 請求項３７記載の複数の不揮発性メモリセルにおいて、
    前記ＣＮＴシード層の厚さが、５０オングストロームである複数の不揮発性メモリセル。
  45. 請求項３７記載の複数の不揮発性メモリセルにおいて、
    前記ＣＮＴシード層が、４０％〜９５％のシリコンおよび６０％〜５％のゲルマニウムを含む複数の不揮発性メモリセル。
  46. 請求項３７記載の複数の不揮発性メモリセルにおいて、
    前記ＣＮＴシード層が、６０％〜８０％のシリコンおよび４０％〜２０％のゲルマニウムを含む複数の不揮発性メモリセル。
  47. 請求項３７記載の複数の不揮発性メモリセルにおいて、
    前記ＣＮＴシード層が、７０％のシリコンおよび３０％のゲルマニウムを含む複数の不揮発性メモリセル。
  48. モノリシックな三次元メモリアレイであって、
    基板の上方に形成された第１のメモリレベルと、
    前記第１のメモリレベルの上方にモノリシック的に形成された少なくとも第２のメモリレベルと、を備え、
    前記第１のメモリレベルが複数のメモリセルを備え、
    前記第１のメモリレベルの各メモリセルが、
    第１の導体と、
    前記第１の導体の上方に形成されたシリコンゲルマニウムを含むパターニングされエッチングされたカーボンナノチューブ（「ＣＮＴ」）シード層と、前記ＣＮＴシード層上に選択的に形成されたＣＮＴ材料層とを含む可逆抵抗スイッチング素子と、
    前記可逆抵抗スイッチング素子の上方に形成されたダイオードと、
    前記ダイオードの上方に形成された第２の導体を各々が備える複数のメモリセルと、を備えるモノリシックな三次元メモリアレイ。
  49. 請求項４８記載のモノリシックな三次元メモリアレイにおいて、
    各可逆抵抗スイッチング素子の前記ＣＮＴ材料層が、前記ＣＮＴ材料層での横方向の導電を低減させるように実質的に垂直方向に配列されたＣＮＴを含むモノリシックな三次元メモリアレイ。
  50. 請求項４８記載のモノリシックな三次元メモリアレイにおいて、
    前記ＣＮＴ材料層が、前記メモリセルの２つ以上の間に延在し、前記２つ以上のメモリセルの前記可逆抵抗スイッチング素子を形成するモノリシックな三次元メモリアレイ。
  51. 請求項４８記載のモノリシックな三次元メモリアレイにおいて、
    各ダイオードが、縦型多結晶ダイオードを備えるモノリシックな三次元メモリアレイ。
  52. 請求項５１記載のモノリシックな三次元メモリアレイにおいて、
    各縦型多結晶ダイオードが、縦型ポリシリコンダイオードを備えるモノリシックな三次元メモリアレイ。
  53. 請求項４８記載のモノリシックな三次元メモリアレイにおいて、
    前記ＣＮＴシード層の厚さが、１オングストローム〜５００オングストロームであるモノリシックな三次元メモリアレイ。
  54. 請求項４８記載のモノリシックな三次元メモリアレイにおいて、
    前記ＣＮＴシード層の厚さが、１００オングストローム〜４００オングストロームであるモノリシックな三次元メモリアレイ。
  55. 請求項４８記載のモノリシックな三次元メモリアレイにおいて、
    前記ＣＮＴシード層の厚さが、５０オングストロームであるモノリシックな三次元メモリアレイ。
  56. 請求項４８記載のモノリシックな三次元メモリアレイにおいて、
    前記ＣＮＴシード層が、４０％〜９５％のシリコンおよび６０％〜５％のゲルマニウムを含むモノリシックな三次元メモリアレイ。
  57. 請求項４８記載のモノリシックな三次元メモリアレイにおいて、
    前記ＣＮＴシード層が、６０％〜８０％のシリコンおよび４０％〜２０％のゲルマニウムを含むモノリシックな三次元メモリアレイ。
  58. 請求項４８記載のモノリシックな三次元メモリアレイにおいて、
    前記ＣＮＴシード層が、７０％のシリコンおよび３０％のゲルマニウムを含むモノリシックな三次元メモリアレイ。
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