KR100877153B1 - 전자소자용 ＺｎＯ 반도체막 형성방법 및 상기 반도체막을포함하는 박막 트랜지스터 - Google Patents

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Abstract

본 발명은 전구체들 간의 표면화학반응을 이용하여 반도체막의 결정 크기 및 캐리어 양을 조절할 수 있는 전자소자용 ZnO 반도체막 형성방법 및 상기 반도체막을 포함하는 박막 트랜지스터에 관한 것이다.
본 발명 중 전자소자용 ZnO 반도체막 형성방법은 a) 챔버 내에 기판을 배치하는 단계; b) 상기 챔버 내에 아연 전구체를 주입하여 상기 기판 상에 상기 아연 전구체를 흡착시키는 단계; c) 상기 챔버 내에 질소 또는 비활성 기체를 주입하여 잔여 아연 전구체를 제거하는 단계; d) 상기 기판 상에 형성된 상기 아연 전구체와 반응하도록 상기 챔버 내에 산소 전구체를 주입하여 ZnO 반도체막을 형성하는 단계; e) 상기 챔버 내에 질소 또는 비활성 기체를 주입하여 잔여 산소 전구체를 제거하는 단계; f) 상기 a) 내지 e) 단계를 반복 수행하는 단계; g) 산소 플라즈마 또는 오존을 이용하여 상기 ZnO 반도체막의 표면처리를 반복적으로 수행하는 단계; h) 상기 챔버 내에 질소 또는 비활성 기체를 주입하여 잔여 산소 전구체 및 잔여 아연 전구체를 제거하는 단계 및 i) 상기 a)단계 내지 상기 h) 단계를 반복하여 상기 ZnO 반도체막의 두께를 조절하는 단계를 포함한다.
이에 따라, 투명한 기판을 사용하여 투명 박막 트랜지스터를 형성함으로써, 투명 디스플레이를 구현할 수 있고, 플레서블 기판을 사용하여 플렉서블 디스플레이를 구현할 수 있다. 또한, 반도체막의 결정은 증가시켜 이동도는 향상시키고 캐리어양을 조절하여 누설전류를 감소시킴으로써 특성이 우수한 반도체막을 형성할 수 있다.
산화물 트랜지스터, 플렉시블 트랜지스터, ZnO 반도체막, 원자층 증착법

Description

전자소자용 ＺｎＯ 반도체막 형성방법 및 상기 반도체막을 포함하는 박막 트랜지스터{ZnO Semiconductor Film The Manufacturing Method for Electronic Device and The Thin Film Transistor Including The ZnO Semiconductor Film}
도 1은 본 발명에 따른 반도체막을 포함하는 박막 트랜지스터의 측단면도이다.
도 2는 도 1에 개시된 반도체막의 제조 공정을 순차적으로 나타낸 블록도이다.
도 3a 내지 도 3d는 도 2의 제조 공정으로 제조된 반도체막을 포함하는 박막 트랜지스터의 측단면도이다.
도 4a 내지 도 4d는 본 발명에 따른 반도체막 형성방법을 이용하여 제조된 ZnO박막의 SEM 사진이다.
** 도면의 주요 부분에 대한 부호의 설명 **
10, 30: 기판 11: 절연막
12, 31: 게이트 전극 13, 32: 게이트 절연막
14, 33: 소스 및 드레인 전극 15, 34: ZnO 반도체막
본 발명은 전자소자용 ZnO반도체막 형성방법 및 상기 반도체막을 포함하는 박막 트랜지스터에 관한 것으로, 보다 구체적으로는, 원자층 증착법을 이용하여 산소 전구체와 아연 전구체 간의 표면 화학 반응을 이용하여 ZnO 반도체막을 형성하는 전자소자용 ZnO 반도체막 형성방법 및 상기 반도체막을 포함하는 박막 트랜지스터에 관한 것이다.
본 발명은 정보통신부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-079-01, 과제명: 투명전자 소자를 이용한 스마트 창].
유비쿼터스 시대를 살고 있는 요즘, 사용자들은 언제 어디서나 사용 가능한 전자 소자를 요구하고 있으며, 그러한 전자 소자들 중에서 박막 트랜지스터는 반도체뿐 아니라 디스플레이 장치, RFID(radio frequency identification), 센서 등에 널리 사용되고 있다. 박막 트랜지스터는 비정질 실리콘을 이용하여 제조된 비정질 실리콘 트랜지스터, 폴리 실리콘을 이용한 폴리 실리콘 트랜지스터 등으로 구분할 수 있으며, 근래에는 유기 물질로 이루어진 유기 반도체를 이용한 유기 박막 트랜지스터가 개발되고 있다.
최근에는 밴드갭이 넓은 Ⅱ-Ⅵ족의 투명 반도체를 이용한 박막 트랜지스터의 개발이 관심을 끌고 있다. 현재까지 알려진 투명 박막 트랜지스터 중에서 모빌리 티(mobility) 특성이 가장 우수한 것은 2003년 일본의 호소노(Hosono) 그룹에서 사이언스지(vol. 300, p.1269)에 발표한 ‘InGaO3(ZnO)5를 반도체로 사용한 트랜지스터’이다. 그 외에도 Wager 등이 2003년에‘응용 물리학회지(Appl. Phys. Lett, vol 82, p.733)에 ZnO를 반도체로 사용한 트랜지스터’를 발표하였으며, 일본의 M. Kawasaki 등은 미국 특허 US 6563174 B2 에 ‘ZnO, MgZnO, CadZnO 등의 반도체를 포함하고 무기물 이중 절연막 구조를 갖는 투명 트랜지스터 기술’을 발표하였다.
지금까지 공개된 투명 박막 트랜지스터에 사용되는 투명 반도체는 거의 대부분 PLD(pulsed laser deposition), 스퍼터링(sputtering), 이온빔 스퍼터링(ion- beam sputtering) 등의 방법으로 증착한다. 또한, 투명 반도체는 증착 공정을 통해 증착된 다음 고온에서 열처리하는 공정을 거쳐야 하기 때문에, 대면적화가 어려울 뿐 아니라 박막 트랜지스터의 성능 역시 비정질 실리콘 박막 트랜지스터에 비해 우수하지 않다는 단점을 갖고 있다. 또한, 투명 반도체는 제조 원가가 비싸기 때문에 저가의 박막 트랜지스터를 요구하는 유비쿼터스 환경에 부합하지 않는다는 단점이 있다.
전술한 문제점들을 극복하기 위해, 최근에는 유기 반도체를 이용하여 플라스틱 기판을 기반으로 하는 OTFT(organic thin film transistor)의 제조 연구가 진행중이지만, 상대적으로 기존에 사용중인 박막 트랜지스터에 비해 OTFT의 성능이 떨 어지기 때문에 일반적인 전자 소자에 적용하는 것이 용이하지 않다. 게다가, 유기 반도체가 산소, 물, 열 등의 환경에 약해서 열화를 일으키기 쉽기 때문에 수명의 제한을 받고 있다. 무기 반도체를 이용하여 플라스틱 기판을 기반으로 하는 무기 박막 트랜지스터의 경우에는 저온 공정으로 소자 특성의 열화가 일어날 수 있으므로, 우수한 특성의 박막 트랜지스터를 제조하지 못하고 있다.
전술한 기술적 제한을 극복하기 위하여, 본 출원인은 SID 06 proceeding에서 ‘원자층 증착법을 이용하여 형성한 ZnO 박막을 포함하는 트랜지스터 기술’에 대해 제안하고 있다. 상기 원자층 증착법을 이용한 트랜지스터 기술을 이용하여, 유리 및 플라스틱 등과 같은 투명 기판과 투명 산화물 전극을 포함하는 박막 트랜지스터를 제조하는 경우에는 전체 트랜지스터가 투명하기 때문에, 이를 LCD에 이용하는 경우 픽셀의 개구율을 높이고 휘도를 증가시킬 수 있다. 또한 상기 기술을 이용하여 플라스틱 기판 상에 형성된 반도체막을 포함하는 박막 트랜지스터를 제조하는 경우에는, 그 특성이 OTFT이나 비정질 TFT에 비해 우수하고 외부 환경에도 열화가 잘 일어나지 않기 때문에, 플렉서블 트랜지스터 어레이를 제조할 수 있다. 특히, 상기 기술을 이용하여 제조된 플레서블 트랜지스터 어레이 상에 유기 발광 소자를 형성하는 경우, 투명 디스플레이를 제조할 수 있음은 물론이고 플렉서블 디스플레이의 구현이 가능하다. 그 외에도 상기 기술에 의해 제조된 박막 트랜지스터는 RFID 등의 전자 소자 뿐만 아니라 센서 등에도 응용할 수 있다.
그러나, 원자층 증착법을 이용하여 반도체막을 제조하는 경우에 발생하는 가장 큰 문제는 반도체막의 결정 크기가 작아서 박막 트랜지스터의 이동도를 향상시키는데 한계가 있다. 특히, 반도체막의 결정 크기가 작은 이유는 절연막과 반도체막의 계면에 형성되는 결정의 크기가 아주 작기 때문이기도 하고, 또한, 사용자가 양산성을 고려하여 반도체막의 증착 시간을 줄이기 위해서 반도체막의 두께를 적절하게 증착하지 않기 때문이기도 하다.
따라서, 본 발명은 전술한 모든 문제점들을 해결하기 위해 고안된 발명으로, 반도체막의 두께가 얇아도 상대적으로 훨씬 큰 결정으로 성장시켜 이동도를 향상시킨 전자 소자용 ZnO 반도체막 형성 방법 및 상기 반도체막을 포함하는 박막 트랜지스터를 제공하는 데 있다.
본 발명의 또 다른 목적은 원자층 증착법을 이용하여 결정성의 증가 시 수반되는 캐리어양의 증가로 인한 누설전류의 증가를 억제함으로써 박막 트랜지스터의 전류 점멸비(on/off ratio)를 향상시키는 전자소자용 ZnO 반도체막 형성 방법 및 이를 이용하여 제조된 반도체막을 포함하는 박막 트랜지스터를 제공하는데 있다.
전술한 목적을 달성하기 위한, 본 발명의 일측면에 따르면, 본 전자소자용 ZnO 반도체막 형성방법은 a) 챔버 내에 기판을 배치하는 단계; b) 상기 챔버 내에 아연 전구체를 주입하여 상기 기판 상에 상기 아연 전구체를 흡착시키는 단계; c) 상기 챔버 내에 질소 또는 비활성 기체를 주입하여 잔여 아연 전구체를 제거하는 단계; d) 상기 기판 상에 형성된 상기 아연 전구체와 반응하도록 상기 챔버 내에 산소 전구체를 주입하여 ZnO 반도체막을 형성하는 단계; e) 상기 챔버 내에 질소 또는 비활성 기체를 주입하여 잔여 산소 전구체를 제거하는 단계; f) 상기 a) 내지 e) 단계를 반복 수행하는 단계; g) 산소 플라즈마 또는 오존을 이용하여 상기 ZnO 반도체막의 표면처리를 반복적으로 수행하는 단계; h) 상기 챔버 내에 질소 또는 비활성 기체를 주입하여 잔여 산소 전구체 및 잔여 아연 전구체를 제거하는 단계; 및 i) 상기 a)단계 내지 상기 h) 단계를 반복하여 상기 ZnO 반도체막의 두께를 조절하는 단계를 더 포함한다.
바람직하게, 상기 ZnO 반도체막의 두께는 10 ~ 100 nm 이다. 본 전자소자용 ZnO 반도체막 형성방법에서는 상기 f) 단계를 3 ~ 20회 반복하고, 상기 g) 단계를 1 ~ 10회 반복한다.
상기 챔버내에 주입되는 상기 아연 전구체는 다이에틸 징크 또는 다이메틸 징크이고, 상기 산소 전구체는 물 또는 물 플라즈마이다. 상기 기판은 유리, 금속 포일, 플라스틱 또는 실리콘 중 하나로 형성된다. 상기 a) 내지 h) 단계는 원자층 증착법을 이용한다. 상기 원자층 증착법은 트레블링 웨이브 리액터 원자층 증착법, 리모트 플라즈마 원자층 증착법, 다이렉트 플라즈마 원자층 증착법 중 하나를 이용한다.
본 발명의 다른 일 측면에 따르면, 본 발명은 제1항 내지 제9항 중 어느 한 항의 전자소자용 ZnO 반도체막 형성방법으로 형성된 ZnO 반도체막을 포함하는 박막 트랜지스터에 관한 것으로, 상기 기판 상에 형성되는 게이트 전극; 상기 게이트 전극의 상부 또는 하부에 형성되는 상기 ZnO 반도체막; 상기 ZnO 반도체막과 전기적으로 접촉되는 소스 및 드레인 전극; 및 상기 게이트 전극과 상기 ZnO 반도체막 사이에 형성되는 절연막을 포함한다. 바람직하게, 상기 절연막은 단일층 또는 다중층으로 무기 물질, 유기 물질 또는 유기/무기 물질 중 하나로 이루어진다. 상기 게이트 전극, 상기 소스 및 드레인 전극은 ITO, IZO, ZnO;Al, ZnO;Ga, Ag, Au, Al, Al/Nd, Cr, Al/Cr/Al, Ni 및 Ti 중 적어도 하나를 이용하여 단일층 또는 다중층으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 구체적으로 설명한다.
도 1은 본 발명에 따라 제조된 반도체막을 포함하는 박막 트랜지스터의 측단면도이다. 도 1을 참조하면, 본 박막 트랜지스터(1)는 기판(10), 기판(10) 상에 형성된 절연막(11), 절연막(11) 상에 형성된 게이트 전극(12), 게이트 전극(12) 상에 형성된 게이트 절연막(13), 게이트 절연막(13) 상에 형성된 소스 및 드레인 전극(14), 및 상기 소스 및 드레인 전극(14)과 접촉하며 게이트 절연막(13) 상에 형성된 반도체막(15)을 포함한다.
기판(10)은 유리, 실리콘, 서스 등의 금속 포일, 플라스틱 등을 다양한 재료를 이용하여 형성한다. 특히, 투명성을 갖는 기판을 이용하여 박막 트랜지스터를 제조하는 경우에는 투명 디스플레이를 구현할 수 있고, 휨 특성을 갖는 플렉서블 기판을 이용하여 박막 트랜지스터를 제조하는 경우에는 휨 특성이 우수한 디스플레이를 구현할 수 있다.
절연막(11)은 무기물, 유기물을 모두 이용할 수 있으며, 구체적으로, 단층 및 다층 구조의 무기 절연막, 단층 및 다층 구조의 유기 절연막, 및 유기/무기 하이브리드 절연막 등으로 형성할 수 있다. 예를 들면, 절연막(11)을 구성하는 무기물은 SiNx, AlON, TiO2, AlOx, TaOx, HfOx, SiOn, SiOx 등을 포함한다.
게이트 전극(12)은 ITO, IZO, ZnO:Al, ZnO:Ga 등과 같은 투명 산화물이나 Ag, Au, Al, Al/Nd, Cr, Al/Cr/Al, Ni, Ti 등과 같이 낮은 저항을 갖는 금속을 이용하여 형성한다. 게이트 전극(12)은 투명 산화물이나 금속을 단일 또는 다중으로 적층하여 형성할 수 있으며, 또한, 투명산화물과 금속을 적층하여 형성할 수 있다.
게이트 전극(12) 상에 형성된 게이트 절연막(13)은 절연막(11)과 마찬가지로, 무기물로 이루어진 단층 또는 다층 구조의 무기 절연막, 유기물로 이루어진 단층 또는 다층 구조의 유기 절연막, 및 유기/무기 하이브리드 구조의 절연막 중 하나를 이용한다. 한편, 상기 물질로 게이트 절연막(13)을 형성하는 경우에는 절연막 에칭 공정에 적합하도록 상기 절연막(13)과 에칭 선택비를 갖는 금속을 이용하여 게이트 전극(12)을 형성하는 것이 바람직하다. 게이트 절연막(13)으로 유기/무기 하이브리드 구조를 사용하는 경우에는 산화물/무기 절연막이 반도체막(15)과 계면을 갖도록 적층하는 것이 바람직하다. 이때, 후 공정에서 형성될 반도체막(15) 과 접촉하는 부분은 반도체막(15)과 일함수가 유사한 것을 이용하는 것이 바람직하다. 유기/무기 하이브리드 구조로 절연막 및 게이트 절연막(11, 13)을 형성하는 경우에는 플렉서블 박막 트랜지스터 어레이 형성 시 휨 특성으로 야기되는 스트레스를 해소할 수 있고, 또한 절연막 및 게이트 절연막(11, 13)의 공정 온도를 낮춤으로써 플라스틱 기판 사용을 용이하게 할 수 있다.
게이트 절연막(13) 상에 형성되는 소스 및 드레인 전극(14)은 게이트 전극(12)과 마찬가지로 ITO, IZO, ZnO:Al, ZnO:Ga 등과 같은 투명 산화물과, Ag, Au, Al, Al/Nd, Cr, Al/Cr/Al, Ni, Ti 등의 저항이 낮은 금속을 이용하여 형성한다. 투명 산화물은 원자층 증착법으로 형성된 ZnO 반도체막(15)과 일함수가 유사하다.
소스 및 드레인 전극(14)과 게이트 절연막(13) 상에는 반도체막(15)이 형성된다. 본 반도체막(15)은 원자층 증착법, 구체적으로, 전구체 간의 표면 화학 반응으로 형성되는 것으로, 구체적으로, 산소 전구체와 아연 전구체의 표면 화학 반응에 의해 형성된 ZnO 반도체막이다.
본 발명에서 사용되는 원자층 증착법(ALD: atomic layer deposition)은 일반적으로, 기판의 표면과 화학적인 결합을 이용하여 분자를 표면에 화학흡착 시킨 후 흡착된 전구체를 표면 화학반응을 통하여 다음 전구체와 치환, 연소, 수소화(protonation) 등의 반응을 시켜 흡착과 치환을 번갈아 진행(사이클을 반복)하기 때문에 초미세 층간(layer-by-layer) 증착이 가능하고 산화물을 최대한 얇게 쌓을 수 있는 특징이 있는 증착 방법이다. 반도체막을 형성하기 위해 이용되는 원자층 증착법은, 크게 트레블링 웨이브 리액터형 증착법(Traveling wave reactor type)과 플라즈마 인핸스드 원자층 증착법(Plasma-enhanced atomic layer deposition)으로 나뉘어진다. 이 중 플라즈마 인핸스드 원자층 증착법은 플라즈마 발생장치에 따라 리모트 플라즈마 원자층 증착법(Remote plasma atomic layer deposition-down stream plasma ALD)과, 다이렉트 플라즈마 원자층 증착법(Direct plasma atomic layer deposition)으로 다시 나뉘어진다. 본 발명은 원자층 증착법의 종류에 영향을 받지않으므로, 전술한 모든 원자층 증착법을 이용할 수 있다.
이하에서는, 도 2를 참조하여 원자층 증착법을 이용하여 반도체막을 형성하는 제조 공정을 구체적으로 설명한다.
도 2는 도 1에 개시된 반도체막의 제조 공정을 순차적으로 나타낸 블록도이다. 도 2를 참조하면, ZnO 반도체막(15)을 형성하기 위해서는, 우선, 원자층 증착 장치의 챔버(미도시) 내에 절연막(11), 게이트 전극(12), 게이트 절연막(13), 및 소스 및 드레인 전극(14)이 형성된 기판(10)을 배치한다(S11). 챔버의 온도는 100 ~ 250℃를 유지한다.
챔버 내에 기판(10)이 배치된 다음에는, 챔버 안으로 아연(Zn) 전구체를 주입한다(S12). 아연 전구체를 챔버 안으로 주입할 때에는, 증기 형태의 아연 전구체를 단독으로 주입하거나 질소 또는 아르곤과 같은 운반 기체(carrier gas)와 함께 주입한다. 아연 전구체가 주입되면, 기판(10) 표면에 아연 전구체 반응물이 흡착된다. 본 실시 예에서는 아연 전구체로 다이에칠 징크(zinc) 혹은 다이메칠 징크(zinc)를 사용한다.
다음 단계에서는 가스 밸브를 열고 챔버 내에 질소 또는 불활성 기체를 주입한다(S13). 질소 또는 불활성 기체를 챔버 내에 주입함으로써, 아연 전구체 반응물 중 기판 표면에 흡착되지 않은 분자들은 모두 제거된다. 기판(10) 표면에 흡착되지 않은 아연 전구체 분자들이 모두 제거된 다음에는, 산소 전구체를 챔버 내에 주입한다(S14). 산소 전구체로는 물(H2O), 오존, 산소, 산소 플라즈마, 물 플라즈마 등이 있으나, 본 실시 예에서는 산소 전구체로 물(H2O)을 이용하여 반도체막을 형성함으로써 ZnO 결정의 크기를 키운다. 챔버 내에 물을 주입할 때는 H2O를 기체로 주입한다. 다음 단계에서는 챔버에 질소 또는 불활성 기체를 주입하여, 여분의 H2O 분자들을 포함한 Zn-전구체와 H2O 간의 휘발성 반응 생성물을 제거한다(S15).
(S12 ~ S15) 단계의 공정을 수행한 다음에는 다시, (S12) 단계로 돌아가서 (S15) 단계까지의 ZnO막 형성단계를 반복한다. 이때, (S12)단계에서 (S15) 단계까지의 반복 회수는 3회 내지 20 회 실시하는 것이 바람직하다. 이때, (S12 ~ S15)에 따른 증착 시간은 전구체들의 주입량에 따라 달라질 수 있으며, 전구체들의 주입량은 기판의 크기에 따라 달라질 수 있다. 본 실시 예에서와 같이, 산소 전구체로 물을 이용하여 ZnO 반도체막을 형성하는 경우에는 ZnO 반도체막(15)의 두께를 10 nm 이상 100㎚ 이하로 하는 것이 바람직하다. ZnO 반도체막(15)의 두께가 100㎚를 초과하는 경우에는 공정 시간이 오래 걸릴 뿐만 아니라 반도체막내의 캐리어 양이 증가하기 때문에 박막 트랜지스터 특성이 열화될 수 있다.
(S12 ~ S15)가 소정 회수 반복된 다음에는 산소 플라즈마 또는 오존 처리하 여 ZnO 반도체막(15)의 표면을 처리한다(S16). ZnO 반도체막(15)을 산소 플라즈마 또는 오존 처리하는 공정은 1 ~ 10회 정도 수행하는 것이 바람직하며, 산소 플라즈마 또는 오존을 ZnO 반도체막(15)이 형성된 표면에 노출시킴으로써, 산소결함 또는 다른 탄소원자 오염원 등을 제거한다. 산소결함 또는 다른 탄소원자 오염원 등을 제거함으로써, ZnO 반도체막 내의 캐리어양을 조절하여 박막 트랜지스터에 이용할 수 있는 적절한 특성을 갖는 ZnO 반도체막(15)을 제조할 수 있다. 결함 제거를 위해 산소 플라즈마를 이용하는 경우에는, 챔버 내에서 기판과 전구체가 유입되는 전극사이에서 플라즈마를 즉각적으로 형성하는 다이렉트 플라즈마 방법 또는 챔버 외부에서 플라즈마를 생성시켜서 챔버 내로 유입하는 리모트 플라즈마 방법을 이용한다.
ZnO 반도체막(15)의 결함을 제거하는 공정을 수행한 다음에는 챔버 내에 질소 또는 불활성 기체를 주입하여(S17), 기판 상의 불순물 등을 제거한다.
한편, ZnO 반도체막(16)을 사용자가 원하는 두께로, 적절하게 성장시키기 위해서 전술한 전체 공정 (S12) ~ (S17) 단계를 수차례 반복 수행한다. 이때, ZnO 반도체막(15)을 성장시키는 단계들과 ZnO 반도체막(15)의 결함을 제거하는 단계를 포함하는 전체 공정을 반복함으로써, ZnO 반도체막(15)을 한꺼번에 모두 형성하는 경우에 비해 ZnO 반도체막(15)의 결함을 제거하여 특성 등을 향상시킬 수 있다.
도 3a 내지 도 3d는 도 2의 제조 공정으로 제조된 ZnO 반도체막을 포함하는 박막 트랜지스터의 측단면도이다.
전술한 제조 공정으로 형성된 ZnO 반도체막은 다양한 박막 트랜지스터에 사용가능하다. 일반적으로 박막트랜지스터는 통상 반도체층, 게이트 절연층, 게이트전극, 소스 및 드레인 전극의 제작 순서에 따라, 게이트 전극과 소스 및 드레인 전극이 반도체층을 사이에 두고 형성되어 있는 스태거드형(staggered type)과, 게이트 전극과 소스 및 드레인 전극이 반도체층의 일측에 형성되어 있는 플래너형(coplanar type) 등으로 분류된다. 또한, 박막트랜지스터는 기판 상부에서 소스 및 드레인 전극에 대한 게이트 전극의 위치에 따라 상부 게이트 구조나 하부 게이트 구조로 분류될 수 있다.
도 3a는 반도체막 하부에 게이트 전극, 소스 및 드레인 전극이 형성되어 있는 하부 게이트 구조의 인버티드 플래너타입(inverted planar type)의 박막 트랜지스터로, 기판(30) 상에 형성된 게이트 전극(31), 게이트 절연막(32), 소스 및 드레인 전극(33), ZnO 반도체막(34)을 포함한다. 상기 인버티드 플래너 타입의 박막 트랜지스터를 제조하기 위해서는 기판(30) 상에 금속 박막을 증착한다. 금속 박막이 증착된 다음에는 포토리소그래피와 에칭을 하여 원하는 모양으로 게이트 전극(31)을 패터닝한다. 게이트 전극(31) 상에는 게이트 절연막(32)을 증착한다. 박막 트랜지스터의 게이트 절연막(32)은 원자층 증착법 혹은 PECVD 법을 이용한다. 게이트 절연막(32)에 컨택홀(미도시)을 형성한 다음, 소스 및 드레인 전극용 금속박막을 증착한다. 포토리소그래피와 에칭을 이용하여 상기 금속박막을 패터닝하여 소스 및 드레인 전극(33)을 형성한다. 소스 및 드레인 전극(33)이 형성된 기판 상에는 도 2의 공정을 이용하여 ZnO 반도체막(34)을 150℃ 에서 증착한 후 패터닝 한 다.
도 3b는 반도체막의 상부 영역에 소스 및 드레인 전극, 게이트 절연막, 및 게이트 전극 상부 게이트 구조의 플래너 타입(planar type) 박막 트랜지스터 구조이다. 도 3c는 반도체막의 하부에 소스 및 드레인 전극이 형성되고, 반도체막의 상부에 게이트 전극이 형성된 상부 게이트 구조의 스태거드 타입(staggered type) 박막 트랜지스터 구조이고, 도 3d는 반도체막의 하부에 게이트 전극이 형성되고, 반도체막의 상부에 소스 및 드레인 전극이 형성된 하부 게이트 구조의 인버티드 스태거드 타입(inverted staggered type) 박막 트랜지스터 구조이다. 이상, 도 2를 참조하여 제조된 ZnO 반도체막을 다양한 모든 종류의 박막 트랜지스터에 사용할 수 있다.
도 4a 내지 도 4d는 본 발명에 따른 반도체막 형성방법을 이용하여 제조된 ZnO 반도체막의 SEM 사진이다. 본 발명은 물 전구체과 아연 전구체를 이용하여 ZnO 반도체막의 결정의 크기는 키우고, 산소 플라즈마 또는 오존을 이용하여 ZnO 반도체막의 캐리어 양을 줄이는 것을 특징으로 한다. 도 4a 및 도 4b는 물 전구체를 이용하여 성장된 ZnO 반도체막의 결정 크기를 나타내며, 도 4c 및 도 4는 산소 플라즈마를 이용하여 성장된 ZnO 반도체막의 결정 크기이다. 도 4a 및 도 4c는 100℃의 증착온도에서 물 전구체를 이용하여 ZnO 반도체막을 성장시킨 경우이고, 도 4b 및 도 4d는 150℃의 증착온도에서 물 전구체를 이용하여 ZnO 반도체막을 성장시킨 경우를 나타내는 것으로, 증착온도를 높이면 결정의 크기가 커짐을 알 수 있다.
한편, 물 전구체를 이용하여 ZnO 반도체막을 증착하는 경우(도 4a 및 도 4b)가 산소 플라즈마를 이용하여 ZnO 반도체막을 증착하는 경우(도 4c 및 도 4d)에 비해 결정의 크기가 증가함을 알 수 있다. 단, 일반적으로, 증착 온도를 높이면 결정의 크기는 커지지만 물과 다이에칠징크를 이용하여 150℃ 이상에서 ZnO 반도체 박막을 증착하면 산소 결함으로 인하여 반도체 박막내의 캐리어양이 너무 많이 증가하게 된다. 또한 산소 플라즈마를 이용하여 증착하는 경우에는 캐리어 양은 조절 가능하나 박막 내 결정의 크기는 물을 이용한 경우에 비해 작게 성장함을 발견하였다.
이에 따라, 본 발명에서는 아연 전구체와 물을 이용하여 ZnO 반도체막을 성장시켜 결정의 크기는 키우고, 산소 플라즈마 또는 오존을 이용하여 ZnO 반도체막의 표면을 처리하여 캐리어양을 줄인다. 본 발명에 의해 제조된 ZnO 박막트랜지스터는 이동도 및 전류 점멸비가 기존의 원자층 증착법에 의해 제조된 박막 트랜지스터에 비해 향상된다. 구체적으로, 본 발명의 ZnO 반도체막이 포함된 박막 트랜지스터의 이동도는 10 cm2/V.sec이고, 전류 점멸비는 107 인 반면, 기존 원자층 증착법에 의한 박막 트랜지스터의 이동도는 0.5 ~ 2.0 cm2/V.sec 이다. 또한 본 발명에 의한 ZnO 반도체막으로 스태거드 타입의 박막 트랜지스터를 형성하면, 채널부분의 결정성이 우수하여 이동도를 더 많이 향상시킬 수 있으며, 반도체막의 두께가 얇기 때문에 반도체막 저항에 의한 영향을 최소로 할 수 있다.
본 발명의 기술적 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 상기 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 전술한 바에 따르면, 본 발명은 원자층 증착법에 의한 ZnO 반도체막의 형성은 100 ~ 250℃이하에서 가능하므로, ZnO 반도체막을 포함하는 박막 트랜지스터를 대면적의 유리 기판, 플라스틱 기판에 제조할 수 있으며, 이때 고온 후처리 공정을 사용하지 않으므로 낮은 온도에서 우수한 특성의 반도체 박막을 얻을 수 있다. 이렇게 제조된 ZnO 반도체막은 다양한 구조의 박막 트랜지스터 어레이에 사용할 수 있어, 투명 디스플레이, 플렉서블 디스플레이, RFID, 센서 등의 다양한 소자에 적용할 수 있다.
또한, 본 발명에 따르면 반도체막의 결정을 증가시켜 이동도를 향상시키고, 캐리어양은 조절하여 누설전류를 감소시킬 수 있어, 우수한 특성의 투명 ZnO 반도체막을 형성할 수 있다.

Claims (12)

  1. a) 챔버 내에 기판을 배치하는 단계;
    b) 상기 챔버 내에 아연 전구체를 주입하여 상기 기판 상에 상기 아연 전구체를 흡착시키는 단계;
    c) 상기 챔버 내에 질소 또는 비활성 기체를 주입하여 잔여 아연 전구체를 제거하는 단계;
    d) 상기 기판 상에 형성된 상기 아연 전구체와 반응하도록 상기 챔버 내에 산소 전구체로 물을 주입하여 ZnO 반도체막을 형성하는 단계;
    e) 상기 챔버 내에 질소 또는 비활성 기체를 주입하여 잔여 산소 전구체를 제거하는 단계;
    f) 상기 a) 내지 e) 단계를 반복 수행하는 단계;
    g) 산소 플라즈마 또는 오존을 이용하여 상기 ZnO 반도체막의 캐리어의 수효를 줄이는 표면처리를 반복적으로 수행하는 단계;
    h) 상기 챔버 내에 질소 또는 비활성 기체를 주입하여 잔여 산소 전구체 및 잔여 아연 전구체를 제거하는 단계; 및
    i) 상기 a)단계 내지 상기 h) 단계를 반복하여 상기 ZnO 반도체막의 두께를 조절하는 단계를 더 포함하는 전자소자용 ZnO 반도체막 형성방법.
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