KR101774520B1 - 고성능 금속 산화물 및 금속 산질화물 박막 트랜지스터들을 제조하기 위한 게이트 유전체의 처리 - Google Patents

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Abstract

본 발명의 실시예들은 일반적으로 TFT들을 포함하고 이들의 제조를 위한 방법들을 포함한다. TFT 내의 게이트 유전체 층은 TFT의 임계 전압에 영향을 줄 수 있다. 능동 채널 물질을 증착하기 전에 게이트 유전체 층을 처리함으로써 임계 전압이 개선될 수 있다. 게이트 유전체를 처리하는 하나의 방법은 게이트 유전체 층을 N2O 가스에 노출시키는 것을 수반한다. 게이트 유전체를 처리하는 다른 방법은 게이트 유전체 층을 N2O 플라즈마에 노출시키는 것을 수반한다. 실리콘 산화물은 실리콘 기반 TFT들을 위한 게이트 유전체로서는 실용적이지 않지만, 금속 산화물 TFT들에서 사용될 때 임계 전압을 개선시킬 수도 있다. 게이트 유전체를 처리하고/하거나 실리콘 산화물을 사용함으로써, TFT들의 임계 전압이 개선될 수 있다.

Description

고성능 금속 산화물 및 금속 산질화물 박막 트랜지스터들을 제조하기 위한 게이트 유전체의 처리{TREATMENT OF GATE DIELECTRIC FOR MAKING HIGH PERFORMANCE METAL OXIDE AND METAL OXYNITRIDE THIN FILM TRANSISTORS}
본 발명의 실시예들은 일반적으로 박막 트랜지스터(TFT)들을 제조하는 방법에 관한 것이다.
TFT 어레이들에 대한 현재의 관심이 특히 높은데 이는 이러한 소자들이 컴퓨터 및 텔레비젼 평면 패널들 용도로 자주 이용되는 종류의 액정 능동 매트릭스 디스플레이(LCD)들에서 이용될 수 있기 때문이다. LCD들은 또한 백 라이팅을 위해 발광 다이오드(LED)들을 포함할 수 있다. 또한, 유기 발광 다이오드(OLED)들은 능동 매트릭스 디스플레이들을 위해 이용되어 왔고, 이러한 OLED들은 디스플레이들의 동작(activity)을 다루기 위해 TFT들을 필요로 한다.
비정질 실리콘으로 제조된 TFT들은 평면 패널 디스플레이 산업의 중요 부문들이다. 불운하게도 비정질 실리콘은 낮은 이동도(mobility)와 같은 제한들을 가진다. OLED들을 위해 요구되는 이동도는 비정질 실리콘으로 획득될 수 있는 것보다 적어도 10배 높다. 부가적으로, OLED 디스플레이는 전류 구동 소자이기 때문에 Vth 시프트에 보다 민감하다. 높은 전류 또는 높은 바이어스 전압 하의 비정질 실리콘 TFT들의 Vth 시프트는 다루어져야 할 이슈이다. 한편, 폴리실리콘은 비정질 실리콘보다 높은 이동도를 가진다. 폴리실리콘은 결정질이고, 이는 양호하지 않은 국소 비-균일성을 유발한다. 폴리실리콘 막을 제조하기 위한 복잡한 어닐링 공정의 요구사항에 기인하여, 비정질 실리콘과는 대조적으로 폴리실리콘을 이용하여 대면적 디스플레이들을 제조하는 것이 더 어렵거나 비용이 많이 든다. 비정질 실리콘의 제한들에 기인하여, OLED 진보는 더디다.
최근 몇년 동안, 아연 산화물이 능동 채널 층으로 이용되는 투명 TFT들이 제조되었다. 아연 산화물은 유리 및 플라스틱과 같은 다양한 기판들 상에 비교적 낮은 증착 온도들에서 결정질 물질로서 성장될 수 있는 화합물 반도체이다.
따라서, 높은 이동도를 갖는 비정질 능동 채널들을 갖는 TFT들을 위한 기술이 필요하다.
본 발명은 일반적으로 TFT들을 포함하고 이들의 제조를 위한 방법들을 포함한다. TFT 내의 게이트 유전체 층은 TFT의 임계 전압에 영향을 줄 수 있다. 능동 채널 물질을 증착하기 전에 게이트 유전체 층을 처리함으로써 임계 전압이 개선될 수 있다. 게이트 유전체를 처리하는 하나의 방법은 게이트 유전체 층을 N2O 가스에 노출시키는 것을 수반한다. 게이트 유전체를 처리하는 다른 방법은 게이트 유전체 층을 N2O 플라즈마에 노출시키는 것을 수반한다. 실리콘 산화물은 실리콘 기반 TFT들을 위한 게이트 유전체로서는 실용적이지 않지만, 금속 산화물 TFT들에서 사용될 때 임계 전압을 개선시킬 수 있다. 게이트 유전체를 처리하고/하거나 실리콘 산화물을 사용함으로써, TFT들의 서브 임계 기울기(sub threshold slope) 및 임계 전압이 개선될 수 있다.
일 실시예에서, TFT 제조 방법이 개시된다. 상기 방법은 게이트 전극 및 기판 위에 게이트 유전체 층을 증착하는 단계, 게이트 유전체 층을 N2O 플라즈마 또는 처리를 위한 다른 플라즈마에 노출시키는 단계, 게이트 유전체 층 위에 반도체 층을 증착하는 단계, 반도체 층 위에 도전성 층을 증착하는 단계, 및 소스 및 드레인 전극들 및 능동 채널을 규정하기 위해 도전성 층 및 반도체 층을 에칭하는 단계를 포함한다. 반도체 층은 아연, 갈륨, 인듐, 카드뮴, 주석 및 이들의 조합물들로 이루어진 그룹으로부터 선택된 하나 또는 그 이상의 원소들 및 산소를 포함하거나, 반도체 층은 아연, 인듐, 주석, 갈륨, 카드뮴 및 이들의 조합물들로부터 선택된 하나 또는 그 이상의 원소들 및 질소, 산소를 포함한다. 능동 채널은 반도체 층의 일부이다.
다른 실시예에서, TFF 제조 방법이 개시된다. 상기 방법은 게이트 전극 및 기판 위에 실리콘 질화물 층을 증착하는 단계, 실리콘 질화물 층 위에 실리콘 산화물 층을 증착하는 단계, 실리콘 산화물 층 위에 반도체 층을 증착하는 단계, 반도체 층 위에 도전성 층을 증착하는 단계, 및 소스 및 드레인 전극들 및 능동 채널을 규정하기 위해 도전성 층을 에칭하는 단계를 포함한다. 반도체 층은 아연, 갈륨, 인듐, 카드뮴, 주석 및 이들의 조합물들로 이루어진 그룹으로부터 선택된 하나 또는 그 이상의 원소들 및 산소를 포함하거나, 반도체 층은 아연, 인듐, 주석, 갈륨, 카드뮴 및 이들의 조합물들로부터 선택된 하나 또는 그 이상의 원소들 및 질소, 산소를 포함한다. 능동 채널은 반도체 층의 일부이다.
다른 실시예에서, TFT 제조 방법이 개시된다. 상기 방법은 게이트 전극 및 기판 위에 실리콘 산화물 층을 증착하는 단계, 실리콘 산화물 층 위에 반도체 층을 증착하는 단계, 반도체 층 위에 도전성 층을 증착하는 단계, 및 소스 및 드레인 전극들 및 능동 채널을 규정하기 위해 도전성 층을 에칭하는 단계를 포함한다. 반도체 층은 아연, 갈륨, 인듐, 카드뮴, 주석 및 이들의 조합물들로 이루어진 그룹으로부터 선택된 하나 또는 그 이상의 원소들 및 산소를 포함하거나, 반도체 층은 아연, 인듐, 주석, 갈륨, 카드뮴 및 이들의 조합물들로부터 선택된 하나 또는 그 이상의 원소들 및 질소, 산소를 포함한다. 능동 채널은 반도체 층의 일부이다.
다른 실시예에서, TFT가 개시된다. TFT는 게이트 전극 및 기판 위에 배치된 실리콘 산화물 층, 실리콘 산화물 층 위에 배치된 반도체 층, 및 반도체 층 위에 배치된 소스 전극 및 드레인 전극을 포함한다. 반도체 층은 아연, 갈륨, 인듐, 카드뮴, 주석 및 이들의 조합물들로 이루어진 그룹으로부터 선택된 하나 또는 그 이상의 원소들 및 산소를 포함하거나, 반도체 층은 아연, 인듐, 주석, 갈륨, 카드뮴 및 이들의 조합물들로부터 선택된 하나 또는 그 이상의 원소들 및 질소, 산소를 포함한다. 소스 및 드레인 전극들은 반도체 층의 일부를 노출시키기 위해 서로로부터 이격된다.
본 발명의 상기 열거된 특징들이 상세하게 이해될 수 있도록, 위에서 간단히 요약된 본 발명에 대한 보다 구체적인 설명은 실시예들을 참조하여 이루어질 수 있고, 이들 중 몇몇은 첨부된 도면들에 도시된다. 그러나 본 발명은 다른 동등하게 효과적인 실시예들을 인정할 수 있기 때문에 첨부된 도면들은 단지 본 발명의 전형적인 실시예들을 예시하는 것이고 따라서 본 발명의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
도 1a 내지 도 1f는 다양한 제조 스테이지들에서 본 발명의 일 실시예에 따른 TFT(100)의 개략적인 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 TFT(200)의 개략적 단면도이다.
도 3은 본 발명의 일 실시예에 따라 능동 층 물질의 증착 이전에 게이트 유전체 층을 플라즈마 처리에 노출시키는 효과들을 보여주는 그래프이다.
도 4a는 본 발명의 일 실시예에 따라 게이트 유전체 층의 증착 온도의 효과를 보여주는 그래프이다.
도 4b는 본 발명의 일 실시예에 따라 능동 층 물질을 증착하기 전에 게이트 유전체 층을 NH3로 플라즈마 처리하고 어닐링하는 것의 효과를 보여주는 그래프이다.
도 5는 본 발명의 일 실시예에 따라 능동 층 물질을 증착하기 전에 게이트 유전체 층에 대한 N2O 플라즈마 처리의 효과를 보여주는 그래프이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따라 능동 층 물질을 증착하기 전에 게이트 유전체 층의 N2O 노출 및 N2O 플라즈마 처리의 효과를 보여주는 그래프들이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따라 능동 층 물질을 증착하기 전에 게이트 유전체 층의 N2O 노출의 온도 및 N2O 플라즈마 처리의 온도의 효과를 보여주는 그래프들이다.
이해를 돕기 위해서, 가능한 경우 도면들에 공통되는 동일한 엘리먼트들을 지정하기 위해 동일한 참조번호들이 사용되었다. 일 실시예에서 개시된 엘리먼트들이 특별한 언급 없이 다른 실시예들에 대해서도 유용하게 활용될 수 있음이 예상된다.
본 발명은 일반적으로 TFT들을 포함하고 이들의 제조를 위한 방법들을 포함한다. TFT 내의 게이트 유전체 층은 TFT의 임계 전압에 영향을 줄 수 있다. 능동 채널 물질을 증착하기 전에 게이트 유전체 층을 처리함으로써 임계 전압이 개선될 수 있다. 게이트 유전체를 처리하는 하나의 방법은 200 ℃를 초과하는 온도에서 게이트 유전체 층을 N2O 가스에 노출시키는 것을 수반한다. 게이트 유전체를 처리하는 다른 방법은 게이트 유전체 층을 N2O 플라즈마에 노출시키는 것을 수반한다. 실리콘 산화물은 실리콘 기반 TFT들을 위한 게이트 유전체로서 실용적이지는 않지만, 금속 산화물 TFT들에서 사용될 때 임계 전압을 개선시킬 수도 있다. 게이트 유전체를 처리하고/하거나 실리콘 산화물을 사용함으로써, TFT들의 임계 전압이 개선될 수 있다. 아연 산화물 기반 반도체들은 도핑을 통해 비정질 물질로서 제조될 수 있다. 따라서 이것은 입자 구조에서 기인한 비-균일성 이슈를 피할 것이다. 아연 산화물 기반 반도체와 같은 비정질 반도체들은 바닥 게이트 TFT 구조들을 이용하는 현재 디스플레이 제조 공정에서 구현하기가 더 용이하다.
도 1a 내지 도 1f는 다양한 제조 스테이지들에서 본 발명의 일 실시예에 따른 TFT(100)의 개략적 단면도들이다. TFT는 기판(102)을 포함할 수 있다. 일 실시예에서, 기판(102)은 유리를 포함할 수 있다. 다른 실시예에서, 기판(102)은 폴리머를 포함할 수 있다. 다른 실시예에서, 기판(102)은 플라스틱을 포함할 수 있다. 또 다른 실시예에서, 기판(102)은 금속을 포함할 수 있다.
기판 위에, 게이트 전극(104)이 형성될 수 있다. 게이트 전극(104)은 TFT 내에서 전하 캐리어들의 이동을 제어하는 전기적 도전성 층을 포함할 수 있다. 게이트 전극(104)은 알루미늄, 텅스텐, 크롬, 탄탈, 또는 이들의 조합물들과 같은 금속을 포함할 수 있다. 게이트 전극(104)은 스퍼터링, 리소그래피, 및 에칭을 포함하는 기존 증착 기술들을 이용하여 형성될 수 있다. 게이트 전극(104)은 기판(102) 위에 도전성 층을 블랭킷(blanket) 증착함으로써 형성될 수 있다. 도전성 층은 스퍼터링에 의해 증착될 수 있다. 그 후, 포토레지스트 층이 도전성 층 위에 증착될 수 있다. 포토레지스트 층은 마스크를 형성하도록 패터닝될 수 있다. 게이트 전극(104)은 기판(102) 상에 게이트 전극(104)을 남겨 놓도록 도전성 층의 마스킹되지 않은 부분들을 에칭함으로써 형성될 수 있다.
게이트 전극(104) 위에, 게이트 유전체 층(106)이 증착될 수 있다. 게이트 유전체 층(106)은 TFT의 서브 임계 스윙(sub threshold swing) 또는 기울기 및 임계 전압에 영향을 준다. 실리콘 기반 TFT들(즉, 비정질 실리콘과 같은 실리콘 기반 반도체 층을 갖는 TFT들)에 대해서, 게이트 유전체 층(106)은 실리콘 산화물을 포함할 수 없는데 이는 그것이 TFT로 하여금 매우 양수의(positive) Vth 및 낮은 이동도(mobility)를 갖도록 할 수 있기 때문이다. 그러나 금속 산화물 TFT들에 대해서, 실리콘 산화물은 효과적인 게이트 유전체 층(106)으로 기능할 수 있음이 발견되었다. 실리콘 산화물 내의 산소는 금속 산화물 층 또는 계면을 유효하게 변경시키지 않을 수 있어 TFT는 손상되지 않을 수 있다. 일 실시예에서, 게이트 유전체 층(106)은 실리콘 질화물을 포함할 수 있다. 다른 실시예에서, 게이트 유전체 층(106)은 실리콘 산화물을 포함할 수 있다. 다른 실시예에서, 게이트 유전체 층(106)은 이산화 실리콘을 포함할 수 있다. 다른 실시예에서, 게이트 유전체 층(106)은 실리콘 산질화물을 포함할 수 있다. 다른 실시예에서, 게이트 유전체 층(106)은 Al2O3를 포함할 수 있다. 게이트 유전체 층(106)은 플라즈마 강화 화학 기상 증착(PECVD)을 포함하여 공지된 증착 기술들에 의해 증착될 수 있다. 일 실시예에서, 게이트 유전체 층(106)은 물리 기상 증착(PVD)에 의해 증착될 수 있다.
게이트 유전체 층(106)이 증착된 후, 게이트 유전체 층(106)이 처리될 수 있다. 게이트 유전체 층(106)을 처리하기 위한 다양한 기술들이 이하에서 상세하게 논의될 것이다. 이러한 기술들 중 하나는 게이트 유전체 층(106)의 표면을 패시베이션하기 위해 게이트 유전체 층(106)을 플라즈마(108)에 노출시키는 것을 수반한다. 플라즈마(108)에 노출시키는 것은 게이트 유전체 층(106)의 증착과 인-시튜(in-situ)로 수행된다.
게이트 유전체 층(106)을 처리한 후, 반도체 층(110)이 그 위에 증착될 수 있다. 반도체 층(110)은 최종 TFT 구조 내에 능동 채널을 포함하는 물질일 것이다. 반도체 층(110)은 아연, 갈륨, 카드뮴, 인듐, 주석 및 이들의 조합물들로 이루어진 그룹으로부터 선택된 하나 또는 그 이상의 원소들 및 산소를 포함하거나, 아연, 인듐, 주석, 갈륨, 카드뮴 및 이들의 조합물들로부터 선택된 하나 또는 그 이상의 원소들 및 질소, 산소를 포함할 수 있다. 일 실시예에서, 반도체 층(110)은 채워진 s 오비탈 및 채워진 d 오비탈을 갖는 하나 또는 그 이상의 원소들 및 산소, 질소를 포함할 수 있다. 다른 실시예에서, 반도체 층(110)은 채워진 f 오비탈을 갖는 하나 또는 그 이상의 원소들 및 산소, 질소를 포함할 수 있다. 다른 실시예에서, 반도체 층(110)은 하나 또는 그 이상의 2가(divalent) 원소들 및 산소, 질소를 포함할 수 있다. 다른 실시예에서, 반도체 층(110)은 하나 또는 그 이상의 3가(trivalent) 원소들 및 산소, 질소를 포함할 수 있다. 다른 실시예에서, 반도체 층은 하나 또는 그 이상의 4가(tetravalent) 원소들 및 산소, 질소를 포함할 수 있다.
반도체 층(110)은 도펀트를 또한 포함할 수 있다. 이용될 수 있는 적합한 도펀트들은 Al, Sn, Ga, Ca, Si, Ti, Cu, Ge, In, Ni, Mn, Cr, V, Mg, SixNy, AlxOy, 및 SiC을 포함할 수 있다. 일 실시예에서, 도펀트는 알루미늄을 포함한다. 다른 실시예에서, 도펀트는 주석을 포함한다.
반도체 층(110)의 예들은 다음을 포함한다: ZnOxNy, SnOxNy, InOxNy, CdOxNy, GaOxNy, ZnSnOxNy, ZnInOxNy, ZnCdOxNy, ZnGaOxNy, SnInOxNy, SnCdOxNy, SnGaOxNy, InCdOxNy, InGaOxNy, CdGaOxNy, ZnSnInOxNy, ZnSnCdOxNy, ZnSnGaOxNy, ZnInCdOxNy, ZnInGaOxNy, ZnCdGaOxNy, SnInCdOxNy, SnInGaOxNy, SnCdGaOxNy, InCdGaOxNy, ZnSnInCdOxNy, ZnSnInGaOxNy, ZnInCdGaOxNy, 및 SnInCdGaOxNy. 반도체 층(110)의 예들은 다음의 도핑된 물질들을 포함한다: ZnOxNy:Al, ZnOxNy:Sn, SnOxNy:Al, InOxNy:Al, InOxNy:Sn, CdOxNy:Al, CdOxNy:Sn, GaOxNy:Al, GaOxNy:Sn, ZnSnOxNy:Al, ZnInOxNy:Al, ZnInOxNy:Sn, ZnCdOxNy:Al, ZnCdOxNy:Sn, ZnGaOxNy:Al, ZnGaOxNy:Sn, SnInOxNy:Al, SnCdOxNy:Al, SnGaOxNy:Al, InCdOxNy:Al, InCdOxNy:Sn, InGaOxNy:Al, InGaOxNy:Sn, CdGaOxNy:Al, CdGaOxNy:Sn, ZnSnInOxNy:Al, ZnSnCdOxNy:Al, ZnSnGaOxNy:Al, ZnInCdOxNy:Al, ZnInCdOxNy:Sn, ZnInGaOxNy:Al, ZnInGaOxNy:Sn, ZnCdGaOxNy:Al, ZnCdGaOxNy:Sn, SnInCdOxNy:Al, SnInGaOxNy:Al, SnCdGaOxNy:Al, InCdGaOxNy:Al, InCdGaOxNy:Sn, ZnSnInCdOxNy:Al, ZnSnInGaOxNy:Al, ZnInCdGaOxNy:Al, ZnInCdGaOxNy:Sn, 및 SnInCdGaOxNy:Al.
반도체 층(110)은 스퍼터링에 의해 증착될 수 있다. 일 실시예에서, 스퍼터링 타겟은 아연, 갈륨, 주석, 카드뮴, 인듐, 또는 이들의 조합물들과 같은 금속을 포함한다. 스퍼터링 타겟은 도펀트를 더 포함할 수 있다. 산소 함유 가스 및 질소 함유 가스는 반응성 스퍼터링에 의해 반도체 층(110)을 증착하도록 챔버 내로 유입된다. 일 실시예에서, 질소 함유 가스는 N2를 포함한다. 다른 실시예에서, 질소 함유 가스는 N2O, NH3, 또는 이들의 조합물들을 포함한다. 일 실시예에서, 산소 함유 가스는 O2를 포함한다. 다른 실시예에서, 산소 함유 가스는 N2O를 포함한다. 질소 함유 가스 중 질소 및 산소 함유 가스 중 산소는, 금속, 산소, 질소, 및 선택적으로 기판 상의 도펀트를 포함하는 반도체 물질을 형성하기 위해 스퍼터링 타겟으로부터의 금속과 반응한다. 일 실시예에서, 질소 함유 가스 및 산소 함유 가스는 별개의 가스들이다. 다른 실시예에서, 질소 함유 가스 및 산소 함유 가스는 동일한 가스를 포함한다. B2H6, CO2, CO, CH4 및 이들의 조합물들과 같은 추가적인 첨가물 또한 스퍼터링 동안 챔버에 제공될 수 있다.
반도체 층(110)이 증착된 후, 도전성 층(112)이 증착될 수 있다. 일 실시예에서, 도전성 층(112)은 알루미늄, 텅스텐, 몰리브덴, 크롬, 탄탈, 및 이들의 조합물들과 같은 금속을 포함할 수 있다. 도전성 층(112)은 스퍼터링에 의해 증착될 수 있다.
도전성 층(112)이 증착된 후, 소스 전극(114), 드레인 전극(116), 및 능동 채널(118)이 도전성 층(112)의 일부들을 에칭함으로써 규정될 수 있다. 반도체 층(110)의 부분들 또한 에칭에 의해 제거될 수 있다. 도시되지 않았지만, 에칭 스탑 층이 도전성 층을 증착하기 전에 반도체 층(110) 위에 증착될 수 있다. 에칭 스탑 층은 에칭 동안 과도한 플라즈마 노출로부터 능동 채널(118)을 보호하도록 기능한다.
도 2는 본 발명의 다른 실시예에 따른 TFT(200)의 개략적 단면도이다. TFT(200)는 기판(202) 위에 배치된 게이트 전극(204)을 포함한다. 소스 전극(212), 드레인 전극(214), 능동 채널(216), 및 반도체 층(210) 또한 존재한다. 다중 층 게이트 유전체가 존재한다. 게이트 유전체는 제 1 게이트 유전체 층(206) 및 제 2 게이트 유전체 층(208)을 가질 수 있다. 일 실시예에서, 제 1 게이트 유전체 층(206)은 실리콘 질화물을 포함할 수 있다. 일 실시예에서, 제 2 게이트 유전체 층(208)은 실리콘 산화물을 포함할 수 있다. 위에서 언급된 것처럼, 실리콘 산화물은 실리콘 기반 TFT들에서는 사용가능하지 않지만, 금속 산화물 TFT들에서는 유익할 수 있다.
예시들
표 1은 게이트 유전체 층 상에서 수행되는 처리를 제외하고 실질적으로 동일한 몇몇의 TFT들의 비교를 보여준다. 각각의 예에 대해, 게이트 유전체 층은 실리콘 질화물이다.
예 처리 I on I off Mo ( cm 2 /V-s) S
(V/ dec ) 		Vg (1e-10A 및 10 Vds 에서) Vg (1e-10-A 및 0.1 Vds 에서)
1 없음, 어떠한 대기 노출(atmospheric exposure)도 없음 1.65E-04 4.00E-12 9.78 2 -7 -3
2 SiN 위에 SiO 증착 1.04E-04 3.00E-12 7.65 1.48 0.5 2.5
3 N2O 플라즈마 처리 1.34E-04 3.00E-12 7.84 1.42 -3 -1.5
4 PH3 플라즈마 처리 2.00E-06 2.00E-12 <1 >4 -5 0
5 NH3 플라즈마 처리 1.00E-04 4.00E-12 6.28 2.34 -10 -5
6 H2 플라즈마 처리 3.50E-05 7.00E-12 2.5 2.8 -5 0
7 Ar 플라즈마 처리 4.00E-05 3.00E-12 2.9 2.8 -6 -1
8 없음, 그러나 능동 층 증착 전에 대기 노출 9.00E-05 3.00E-12 6.2 1.84 -5 -2
9 N2 플라즈마 처리 2.00E-05 4.00E-12 2.9 2.8 -5 2
예 1
실리콘 질화물의 게이트 유전체 층으로 제조된 TFT는 처리되지 않은 채 남겨졌다. 게이트 유전체 층의 증착 이후, 게이트 유전체 층을 대기에 노출시키지 않고 반도체 층이 그 위에 증착되었다. TFT의 이동도는 9.78 cm2/V-s이었고, 서브 임계 기울기는 2 V/dec이었다.
예 2
실리콘 질화물의 게이트 유전체 층으로 제조된 TFT는 그 위에 실리콘 산화물 층이 증착되었다. 게이트 유전체 층은 더 이상 처리되지 않았다. 실리콘 산화물 층의 증착 이후, 게이트 유전체 층 또는 실리콘 산화물을 대기에 노출시키지 않고 반도체 층이 그 위에 증착되었다. TFT의 이동도는 7.65 cm2/V-s이었고, 서브 임계 기울기는 1.48 V/dec이었다.
예 3
실리콘 질화물의 게이트 유전체 층으로 제조된 TFT는 N2O 플라즈마에 노출되었다. 게이트 유전체 층을 대기에 노출시키지 않고 반도체 층이 그 위에 증착되었다. TFT의 이동도는 7.84 cm2/V-s이었고, 서브 임계 기울기는 1.42 V/dec이었다.
예 4
실리콘 질화물의 게이트 유전체 층으로 제조된 TFT는 PH3 플라즈마에 노출되었다. 게이트 유전체 층을 대기에 노출시키지 않고 반도체 층이 그 위에 증착되었다. TFT의 이동도는 1 cm2/V-s 미만이었고, 서브 임계 기울기는 4 V/dec보다 컸다.
예 5
실리콘 질화물의 게이트 유전체 층으로 제조된 TFT는 NH3 플라즈마에 노출되었다. 게이트 유전체 층을 대기에 노출시키지 않고 반도체 층이 그 위에 증착되었다. TFT의 이동도는 6.28 cm2/V-s이었고, 서브 임계 기울기는 2.34 V/dec이었다.
예 6
실리콘 질화물의 게이트 유전체 층으로 제조된 TFT는 H2 플라즈마에 노출되었다. 게이트 유전체 층을 대기에 노출시키지 않고 반도체 층이 그 위에 증착되었다. TFT의 이동도는 2.5 cm2/V-s이었고, 서브 임계 기울기는 2.8 V/dec이었다.
예 7
실리콘 질화물의 게이트 유전체 층으로 제조된 TFT는 아르곤 플라즈마에 노출되었다. 게이트 유전체 층을 대기에 노출시키지 않고 반도체 층이 그 위에 증착되었다. TFT의 이동도는 2.9 cm2/V-s이었고, 서브 임계 기울기는 2.8 V/dec이었다.
예 8
실리콘 질화물의 게이트 유전체 층으로 제조된 TFT는 대기에 노출되었다. 그 후 반도체 층이 실리콘 질화물 층 위에 증착되었다. TFT의 이동도는 6.2 cm2/V-s이었고, 서브 임계 기울기는 1.84 V/dec이었다.
예 9
실리콘 질화물의 게이트 유전체 층으로 제조된 TFT는 N2 플라즈마에 노출되었다. 게이트 유전체 층을 대기에 노출시키지 않고 반도체 층이 그 위에 증착되었다. TFT의 이동도는 2.9 cm2/V-s이었고, 서브 임계 기울기는 2.8 V/dec이었다.
상기 예들에 의해 알 수 있는 것처럼, 게이트 유전체 층의 처리는 서브 임계 기울기 및 이동도에 영향을 줄 수 있다. 실리콘 질화물 층 위에 추가적인 실리콘 산화물 층은 양호한 이동도 및 매우 양호한 서브 임계 기울기를 가지는 TFT를 제조하였다. 부가적으로, N2O 플라즈마 처리는 양호한 이동도 및 매우 양호한 서브 임계 기울기를 가지는 TFT를 생성하였다. 실리콘 산화물 TFT 및 N2O 플라즈마에 대한 이동도 모두는 처리되지 않은 채 남아 있던 TFT보다 낮았지만, 서브 임계 기울기는 상당히 더 양호했다. 역으로, 아르곤 플라즈마, H2 플라즈마, NH3 플라즈마, 또는 N2 플라즈마를 이용한 처리는 서브 임계 기울기를 훨씬 더 불량하게 만든다. 따라서, 게이트 유전체 층 상에서 수행되는 처리의 유형은 TFT의 성능에 영향을 미친다. N2O 플라즈마 내의 산소는 실리콘 질화물을 감소시키거나 실리콘-질소 결합들을 끊고 표면을 패시베이션한다고 여겨진다.
도 3은 본 발명의 일 실시예에 따라 능동 층 물질의 증착 전에 게이트 유전체 층을 플라즈마 처리에 노출시키는 효과들을 보여주는 그래프이다. 4개의 개별 결과들(어떠한 처리도 하지 않음, N2O 플라즈마 노출, N2O 플라즈마 노출에 이은 H2 플라즈마 노출, 및 N2O 플라즈마 노출에 이은 NH3 플라즈마 노출)이 도 3에 도시된다. H2 플라즈마 또는 NH3 플라즈마 만으로 게이트 유전체 층을 처리하는 것은 상기 예들에서 도시된 것처럼 양호한 결과들을 제공하지 못하지만, N2O 플라즈마 이후의 H2 플라즈마 또는 NH3 플라즈마에 게이트 유전체 층을 노출시키는 것은 N2O 플라즈마 처리를 단독으로 하는 것에 비교할만한 서브 임계 기울기를 생성할 수 있다.
추가적인 게이트 유전체 처리들도 탐구되었다. 예를 들어, 게이트 유전체 층은 플라즈마 없이 N2O 가스에 노출되고 그 후 N2O 플라즈마에 노출될 수 있다.
도 4a는 본 발명의 일 실시예에 따라 게이트 유전체 층의 증착 온도의 효과를 보여주는 그래프이다. 도 4a에 도시된 것처럼, 200 ℃에서 증착된 실리콘 질화물 게이트 유전체 층은 어닐링되는 400 ℃에서 증착된 실리콘 산화물 게이트 유전체 층 또는 350 ℃에서 증착된 실리콘 질화물 게이트 유전체 층에 비하여 보다 양수인 Vth를 가진다. 그러나 실리콘 산화물 TFT는 더 작은 서브 임계 기울기를 가진다.
도 4b는 본 발명의 일 실시예에 따라 게이트 유전체 층을 NH3에 노출시키는 효과를 보여주는 그래프이다. 도 4b에 도시된 것처럼, 200 ℃에서 증착되고 NH3에 노출된 실리콘 질화물 게이트 유전체 층은 350 ℃에서 증착되고 NH3에 노출된 실리콘 질화물 게이트 유전체 층에 비하여 보다 양수인 Vth 및 보다 낮은 서브 임계 기울기를 가진다.
도 5는 본 발명의 일 실시예에 따라 능동 층 물질을 증착하기 전에 게이트 유전체 층에 대한 N2O 플라즈마 처리의 효과를 보여주는 그래프이다. 표 2는 도 5에 도시된 3개의 TFT들에 대한 이동도 및 서브 임계 기울기 값들을 보여준다.

TFT
설명
Ion
Ioff 		Mo ( cm 2 /V-s)
S 		Vg (1e-1 oA 및 10Vds 에서 )

1		 처리 안함 2.00E-04 4.50E-11 10 1.74 -6

2		 N2O 처리 2.50E-04 5.00E-11 11.3 1.51 -5

3		 처리 안함 2.00E-04 5.00E-11 10 1.74 -5
도 5의 TFT들에 대해, 각각은 200 ℃에서 증착된 실리콘 질화물 게이트 유전체 층을 가진다. TFT 2는 반도체 층을 증착하기 전에 N2O 플라즈마를 이용하여 게이트 유전체 층을 처리함으로써 제조되었다. TFT 2는 반도체 층을 증착하기 전에 N2O 플라즈마로 처리하지 않았던 TFT 1 및 TFT 3에 비하여 보다 높은 이동도 및 보다 낮은 서브 임계 기울기를 가진다. 비-플라즈마 처리된 TFT들 간의 차이는 TFT 3이 4 개월 숙성(aged 4 months)되었다는 점이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따라 능동 층 물질을 증착하기 전에 게이트 유전체 층의 N2O 노출 및 N2O 플라즈마 처리의 효과를 보여주는 그래프들이다. 표 3은 도 6a 및 도 6b에 도시된 4개의 기판들에 대한 서브 임계 기울기 및 포화 이동도를 보여준다.
TFT 설명 I on I off Sat Mo S Vg (1e-10A 및 10Vds 에서)
1 처리 안함, 세정 안함 8.03E-05 4.15E-12 8 1.79 1.14
2 처리 안함, N2O 세정 5.13E-05 8.35E-12 8.14 1.61 7.43
3 N2O 처리, 세정 안함 6.58E-05 3.15E-12 7.05 1.61 3.43
4 N2O 처리 및 세정 1.93E-05 2.00E-12 3.2 1.39 8.71
N2O 처리는 증착된 게이트 유전체 층을 N2O 가스에 노출시키는 것을 포함했다. N2O 세정은 증착된 게이트 유전체 층을 N2O 플라즈마에 노출시키는 것을 포함했다. N2O 세정은 N2O 처리보다 더 강한 효과를 가진다. 그러나 N2O는 Ioff를 낮춘다. N2O 세정 및 N2O는 양자 모두 서브 임계 기울기를 낮추었다. 그러나 N2O 세정 및 N2O 처리 양자 모두가 발생했을 때, 서브 임계 기울기가 훨씬 더 낮아졌다. 포화 이동도 또한 N2O 세정 및 N2O 처리 양자 모두가 발생했을 때 상당히 감소되었다. 표 3에 도시된 것처럼, 10Vds에서의 Vg는 어떠한 처리도 없었던 경우 또는 N2O 처리한 경우에 비하여 N2O 세정을 수행했을 때 훨씬 높았다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따라 능동 층 물질을 증착하기 전에 게이트 유전체 층의 N2O 노출의 온도 및 N2O 플라즈마 처리의 온도의 효과를 보여주는 그래프들이다. 도 7a는 200 ℃에서 수행되었고 N2O 가스 및/또는 N2O 플라즈마 노출에 대한 결과들을 보여준다. 도 7b는 300 ℃에서 수행되었고 N2O 가스 및/또는 N2O 플라즈마 노출에 대한 결과들을 보여준다. 게이트 유전체가 N2O 가스에 노출되었던 상황에서, N2O 플라즈마 처리가 먼저 발생하였다. N2O 가스 노출은 서브 임계 기울기에 대해 거의 효과를 미치지 않았다.
N2O가 플라즈마 처리 및 가스 노출을 위한 노출 가스로서 예시되었지만, 산소 함유 가스 또한 동일하게 효과적일 수 있다. 예를 들어, O2, CO2 및 이들의 조합들이 노출 가스 또는 플라즈마 가스로서 사용될 수 있음이 예상된다. 기판의 온도는 대략 상온 내지 대략 400 ℃의 온도로 유지될 수 있다. 일 실시예에서, 상온은 대략 25 ℃일 수 있다. 처리 단계는 다수의 단계들로 발생할 수 있고 각 단계에 대해 상이한 처리 가스를 이용할 수 있다. 예를 들어, N2O, O2, 또는 CO2와 같은 산소 함유 가스를 이용하는 최초 처리가 제 1 처리 단계에서 사용될 수 있다. 그 후 제 2 처리 단계는 H2, PH3, 및 이들의 조합물들과 같은 상이한 가스를 이용하여 발생할 수 있다. 일 실시예에서, 양자의 단계들은 플라즈마 노출을 포함할 수 있다. 다른 실시예에서, 제 1 단계는 플라즈마 처리를 포함할 수 있고 제 2 단계는 플라즈마 없이 가스 노출을 포함할 수 있다. 다른 실시예에서, 셋 이상의 단계들이 발생할 수 있다.
게이트 유전체 층 위에 실리콘 산화물 층을 이용함으로써 또는 산소 함유 가스를 이용하여 게이트 유전체 층을 처리함으로써, 서브 임계 기울기 및/또는 이동도가 TFT에 대해 개선될 수 있다.
상기 내용은 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 실시예들 및 추가적인 실시예들도 본 발명의 기본적인 범위를 벗어나지 않고 고안될 수 있으며, 본 발명의 범위는 뒤따르는 청구범위에 의해 결정된다.

Claims (15)

  1. 박막 트랜지스터 제조 방법으로서,
    게이트 전극 및 기판 위에 실리콘 질화물을 포함하는 게이트 유전체 층을 증착하는 단계;
    상기 게이트 유전체 층을 산소 함유 플라즈마에 노출시키는 단계;
    암모니아 플라즈마 또는 수소 플라즈마에 상기 게이트 유전체 층을 노출시키는 단계;
    상기 게이트 유전체 층 위에 산질화물 반도체 층을 증착하는 단계 ― 상기 반도체 층은 아연, 갈륨, 인듐, 카드뮴, 주석 및 이들의 조합물들로 이루어진 그룹으로부터 선택되는 하나 또는 그 이상의 원소들 및 산소, 질소를 포함함 ―;
    상기 반도체 층 위에 도전성 층을 증착하는 단계; 및
    소스 및 드레인 전극들 및 능동 채널을 규정하기 위해 상기 도전성 층을 에칭하는 단계
    를 포함하고, 상기 에칭하는 단계는 상기 반도체 층의 일부를 노출시키는,
    박막 트랜지스터 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 게이트 유전체 층을 상기 산소 함유 플라즈마에 노출시키는 단계 이후상기 수소 플라즈마에 상기 게이트 유전체 층을 노출시키는 단계가 발생하는,
    박막 트랜지스터 제조 방법.
  4. 제 1 항에 있어서,
    상기 반도체 층은 스퍼터링에 의해 증착되고, 상기 노출시키는 단계들 중 적어도 하나의 단계는 상기 게이트 유전체 층 증착과 인-시튜(in-situ)로 수행되며, 상기 산소 함유 플라즈마는 N2O를 포함하는,
    박막 트랜지스터 제조 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 박막 트랜지스터로서,
    게이트 전극 및 기판 위에 배치되며, 산소 함유 플라즈마에 게이트 유전체 층을 노출시킨 후 암모니아 플라즈마 또는 수소 플라즈마로 처리된 실리콘 질화물을 포함하는 게이트 유전체 층;
    상기 게이트 유전체 층 위에 배치되는 산질화물 반도체 층 ― 상기 반도체 층은 아연, 갈륨, 인듐, 카드뮴, 주석 및 이들의 조합물들로 이루어진 그룹으로부터 선택되는 하나 또는 그 이상의 원소들 및 산소, 질소를 포함함 ―; 및
    상기 반도체 층 위에 배치되는 소스 전극 및 드레인 전극
    을 포함하고, 상기 소스 전극 및 드레인 전극은 상기 반도체 층의 일부를 노출시키기 위해 서로로부터 이격되는,
    박막 트랜지스터.
  15. 삭제
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