JP7154136B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明の一態様は、半導体装置とその作製方法に関する。本発明の一態様は、トランジスタとその作製方法に関する。本発明の一態様は、表示装置とその作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
トランジスタに適用可能な半導体材料として、酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合をガリウムよりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥという場合がある）を高めた半導体装置が開示されている。
半導体層に用いることのできる金属酸化物は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成するトランジスタの半導体層に用いることができる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられる。また、金属酸化物を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。
特開２０１４－７３９９号公報
本発明の一態様は、電気特性の良好な半導体装置を提供することを課題の一とする。または、生産性の高い半導体装置の作製方法を提供することを課題の一とする。または、歩留りの高い半導体装置の作製方法を提供することを課題の一とする。または、電気特性の安定した半導体装置を提供することを課題の一とする。または、消費電力の低い半導体装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
本発明の一態様は、シリコンと窒素とを含む第１の絶縁層を形成する第１の工程と、第１の絶縁層の表面近傍に、酸素を添加する第２の工程と、第１の絶縁層上に接して、金属酸化物を含む半導体層を形成する第３の工程と、半導体層上に接して、酸素を含む第２の絶縁層を形成する第４の工程と、酸素を含む雰囲気であり、且つ第１の温度でプラズマ処理を行う第５の工程と、酸素を含む雰囲気であり、且つ第２の温度でプラズマ処理を行う第６の工程と、第２の絶縁層上に、シリコンと窒素を含む第３の絶縁層を形成する第７の工程と、を有する半導体装置の作製方法である。また第２の温度は、第１の温度よりも低いことが好ましい。
また上記において、第１の温度は、２５０℃以上４５０℃以下の温度であり、第２の温度は、１５０℃以上３００℃以下の温度であることが好ましい。
また、上記において、第５の工程は、第２の絶縁層の形成後に、大気に曝すことなく行うことが好ましい。
また、上記において、第３の工程と第４の工程の間に、酸素を含む雰囲気であり、且つ第３の温度でプラズマ処理を行う第８の工程を有することが好ましい。このとき、第３の温度は、第２の温度よりも高いことが好ましい。
また、上記において、第２の絶縁層の形成は、第１の温度で行うことが好ましい。
また、本発明の他の一態様は、第１の導電層と、第１の絶縁層と、半導体層と、第２の絶縁層と、第３の絶縁層と、を有する半導体装置である。第１の導電層、第１の絶縁層、半導体層、第２の絶縁層、及び第３の絶縁層は、この順で積層される。第１の絶縁層は、シリコンと窒素とを含む。半導体層は、金属酸化物を含む。第２の絶縁層は、酸素を含む。第３の絶縁層は、シリコンと窒素とを含む。第１の絶縁層は、半導体層と接する面を含む第１の領域と、それ以外の第２の領域と、を有し、第１の領域は、第２の領域よりも酸素濃度が高い。
また、上記において、第２の絶縁層は、第３の絶縁層よりも窒素の濃度が低いことが好ましい。
また、上記において、第２の絶縁層は、第３の絶縁層よりも厚さが薄いことが好ましい。
また、上記において、半導体層は、第１の金属酸化物膜と、第２の金属酸化物膜とが積層される構成とすることが好ましい。このとき、第１の金属酸化物膜は、第１の絶縁層の第１の領域と接する部分を有する。また第２の金属酸化物膜は、第２の絶縁層と接する部分を有する。また第１の金属酸化物膜は、第２の金属酸化物膜よりも結晶性が低いことが好ましい。
また、上記において、第２の導電層と、第３の導電層と、を有することが好ましい。このとき、第２の導電層と第３の導電層とは、それぞれ半導体層に接する部分と、第１の絶縁層及び第２の絶縁層の間に位置する部分と、を有することが好ましい。または、第２の導電層と第３の導電層とは、それぞれ第２の絶縁層上に位置する部分と、第２の絶縁層に設けられた開口を介して半導体層と接する部分と、を有することが好ましい。
また、上記において、第２の導電層及び第３の導電層は、それぞれ第１の導電膜、第２の導電膜、及び第３の導電膜を有することが好ましい。このとき、第１の導電膜は、半導体層と接する部分を有する。第２の導電膜は、第３の導電膜上に設けられる。第３の導電膜は、第２の導電膜の上面及び側面を覆って設けられ、且つ、第１の導電膜と接する部分を有する。また、第１の導電膜と第２の導電膜とは、互いに異なる金属元素を含み、第２の導電膜と第３の導電膜とは、互いに異なる金属元素を含むことが好ましい。
また、上記において、第１の導電膜と第３の導電膜は、互いに同じ金属元素を含むことが好ましい。また第２の導電膜は、第１の導電層及び第３の導電層よりも低抵抗な材料を含むことが好ましい。
また、上記において、第１の導電膜と第３の導電膜は、チタンまたはモリブデンを含むことが好ましい。また第２の導電膜は、銅またはアルミニウムを含むことが好ましい。
本発明の一態様によれば、電気特性の良好な半導体装置を提供できる。または、生産性の高い半導体装置の作製方法を提供できる。または、歩留りの高い半導体装置の作製方法を提供できる。または、電気特性の安定した半導体装置を提供できる。または、消費電力の低い半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置のブロック図及び回路図。 表示装置のブロック図。 電子機器の構成例。 テレビジョン装置の構成例。 実施例１のＴＤＳ分析結果。 実施例１の抵抗測定の結果。 実施例２のトランジスタのＩｄ－Ｖｇ特性。 実施例２のトランジスタのＧＢＴ試験結果。 実施例３のディスプレイモジュールを示すブロック図、および実施例３の画素を示す回路図。 実施例３の画素レイアウトを示す上面図。 実施例３のデータ書込み時間の概算結果。 実施例３のデータ書込み時間の概算結果。 実施例３のディスプレイモジュールを示すブロック図、および実施例３の画素を示す回路図。 実施例３の画素レイアウトを示す上面図。 実施例３のデータ書込み時間の概算結果。 実施例３のデータ書込み時間の概算結果。 実施例３のデータ書込み時間の概算結果。 実施例３のデータ書込み時間の概算結果。 実施例３のデータ書込み時間の概算結果。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、チャネル領域を介して、ソース、ドレイン間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０－９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０－１３Ａであり、Ｖｇｓが－０．５Ｖにおけるドレイン電流が１×１０－１９Ａであり、Ｖｇｓが－０．８Ｖにおけるドレイン電流が１×１０－２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが－０．５Ｖにおいて、または、Ｖｇｓが－０．５Ｖ乃至－０．８Ｖの範囲において、１×１０－１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０－１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０－２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０－２２Ａ以下である、と言う場合がある。
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、トランジスタのしきい値電圧とは、トランジスタにチャネルが形成されたときのゲート電圧（Ｖｇ）を指す。具体的には、トランジスタのしきい値電圧とは、ゲート電圧（Ｖｇ）を横軸に、ドレイン電流（Ｉｄ）の平方根を縦軸にプロットした曲線（Ｖｇ－√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線と、ドレイン電流（Ｉｄ）の平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ）を指す場合がある。あるいは、トランジスタのしきい値電圧とは、チャネル長をＬ、チャネル幅をＷとし、Ｉｄ［Ａ］×Ｌ［μｍ］／Ｗ［μｍ］の値が１×１０－９［Ａ］となるゲート電圧（Ｖｇ）を指す場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」と、「絶縁体」とは、互いに言い換えることが可能な場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」と、「導電体」とは、互いに言い換えることが可能な場合がある。
また、本明細書等において、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍であるとは、Ｉｎ、Ｇａ及びＺｎの原子数の総和に対するＩｎの比を４としたときに、Ｇａの比が１以上３以下であり、Ｚｎの比が２以上４以下であるとする。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍であるとは、Ｉｎ、Ｇａ及びＺｎの原子数の総和に対するＩｎの比を５としたときに、Ｇａの比が０．１より大きく２以下であり、Ｚｎの比が５以上７以下であるとする。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍であるとは、Ｉｎ、Ｇａ及びＺｎの原子数の総和に対するＩｎの比を１としたときに、Ｇａの比が０．１より大きく２以下であり、Ｚｎの比が０．１より大きく２以下であるとする。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。また、「ＯＳ ＦＥＴ」と記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
また、本明細書等において、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、本明細書等において、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
金属酸化物の結晶構造の一例について説明する。なお、以下では、Ｉｎ－Ｇａ－Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法にて成膜された金属酸化物を一例として説明する。上記ターゲットを用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法により形成した金属酸化物をｓＩＧＺＯと呼称し、上記ターゲットを用いて、基板温度を室温（Ｒ．Ｔ．）として、スパッタリング法により形成した金属酸化物をｔＩＧＺＯと呼称する。例えば、ｓＩＧＺＯは、ｎｃ（ｎａｎｏ ｃｒｙｓｔａｌ）及びＣＡＡＣのいずれか一方または双方の結晶構造を有する。また、ｔＩＧＺＯは、ｎｃの結晶構造を有する。なお、ここでいう室温（Ｒ．Ｔ．）とは、基板を意図的に加熱しない場合の温度を含む。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。
本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。
また、本明細書等において、タッチセンサは指やスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出する機能を有するものである。またその位置情報を検知する機能を有していてもよい。したがってタッチセンサは入力装置の一態様である。例えばタッチセンサは１以上のセンサ素子を有する構成とすることができる。
また、本明細書等では、タッチセンサを有する基板を、タッチセンサパネル、または単にタッチセンサなどと呼ぶ場合がある。また、本明細書等では、タッチセンサパネルの基板に、例えばＦＰＣもしくはＴＣＰなどのコネクターが取り付けられたもの、または基板にＣＯＧ方式等によりＩＣが実装されたものを、タッチセンサパネルモジュール、タッチセンサモジュール、センサモジュール、または単にタッチセンサなどと呼ぶ場合がある。
なお、本明細書等において、表示装置の一態様であるタッチパネルは表示面に画像等を表示（出力）する機能と、表示面に指やスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出するタッチセンサとしての機能と、を有する。したがってタッチパネルは入出力装置の一態様である。
タッチパネルは、例えばタッチセンサ付き表示パネル（または表示装置）、タッチセンサ機能つき表示パネル（または表示装置）とも呼ぶことができる。
タッチパネルは、表示パネルとタッチセンサパネルとを有する構成とすることもできる。または、表示パネルの内部または表面にタッチセンサとしての機能を有する構成とすることもできる。
また、本明細書等では、タッチパネルの基板に、例えばＦＰＣもしくはＴＣＰなどのコネクターが取り付けられたもの、または基板にＣＯＧ方式等によりＩＣが実装されたものを、タッチパネルモジュール、表示モジュール、または単にタッチパネルなどと呼ぶ場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置と、その作製方法について説明する。ここでは半導体装置の一態様である、トランジスタについて説明する。
本発明の一態様のトランジスタは、ゲート電極として機能する第１の導電層と、ゲート絶縁層として機能する第１の絶縁層と、半導体層と、それぞれソース電極またはドレイン電極として機能する第２の導電層及び第３の導電層と、を有する。
半導体層には、金属酸化物膜を用いることが好ましい。例えば、インジウム、ガリウム、及び亜鉛のうち、いずれか一以上を含む酸化物を用いることが好ましい。
本発明の一態様のトランジスタは、第１の導電層、第１の絶縁層、半導体層、第２の絶縁層、及び第３の絶縁層の積層構造を有することが好ましい。
ゲート絶縁層として機能する第１の絶縁層と、保護層として機能する第３の絶縁層は、シリコン及び窒素を主成分とする絶縁膜を含むことが好ましい。このような絶縁膜は、水、水素、及び酸素などが拡散しにくい特徴を有する。そのため、半導体層を第１の絶縁層と第３の絶縁層で挟み込む構成とすることで、外部から半導体層へ水や水素が拡散することを防ぐ効果と、半導体層から外部へ酸素が拡散（脱離）することを防ぐ効果を奏する。
特に、第１の絶縁層及び第３の絶縁層として、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜された窒化シリコン膜を用いることができる。このような成膜方法により形成された窒化シリコン膜は極めて緻密であり、またピンホールなどの欠陥が形成されにくいため、水、水素及び酸素の拡散を抑制するバリア膜として好適に用いることができる。また、成膜速度を高めることが可能であり、生産性を向上させることができる。
さらに、第１の絶縁層の半導体層と接する面及びその近傍に、酸素を含む領域が形成されていることが好ましい。例えば、第１の絶縁層の半導体層に接する部分に酸素を含ませる（添加する）処理を行うことで、部分的に酸素を多く含む領域を形成することができる。また、このような処理により、当該領域中の水素濃度が低減するといった副次的な効果を奏する場合がある。
ここで、プラズマＣＶＤ法等で成膜した窒化シリコン膜は水素を多く含む場合が多く、金属酸化物膜と接して設けると、窒化シリコン膜中の水素が金属酸化物膜に拡散し、金属酸化物膜のキャリア濃度が高くなってしまう場合がある。しかしながら本発明の一態様では、窒化シリコン膜中の水素を含む領域と、金属酸化物膜との間に、水素濃度が低減され、且つ酸素を多く含む領域を挟み込んだ構成とすることができる。したがって、第１の絶縁層にプラズマＣＶＤ法で形成した窒化シリコン膜を用いた場合であっても、半導体層への水素の拡散を効果的に抑制することができ、信頼性の高いトランジスタを実現できる。
半導体層の上面に接する第２の絶縁層は、酸素を含むことが好ましい。また、第２の絶縁層は、第３の絶縁層よりも窒素の濃度が低い材料を用いることが好ましい。例えば、シリコンと酸素とを含む絶縁膜、シリコンと酸素と窒素を含む絶縁膜などを用いることが好ましい。または、例えばアルミニウムまたはハフニウムと、酸素と、を含む絶縁膜を用いてもよい。特に、例えば酸化シリコン膜または酸化窒化シリコン膜を用いることがより好ましい。
また、第２の絶縁層を形成した後に、第２の絶縁層に対して、第１の温度で酸素を供給する処理を行うことが好ましい。例えば、酸素を含む雰囲気下でのプラズマ処理（以下、酸素プラズマ処理ともいう）を行うことが好ましい。当該酸素プラズマ処理は、第２の絶縁層の成膜後に、大気に曝すことなく行うことが好ましい。特に、当該酸素プラズマ処理は、第２の絶縁層を構成する絶縁膜の成膜温度と同じ温度で行うことが好ましい。
さらに、第１の温度で酸素プラズマ処理を行った後、第１の温度よりも低い第２の温度で、酸素を含む雰囲気下でのプラズマ処理を行うことが好ましい。
第１の温度での酸素プラズマ処理により、第２の絶縁層を介して半導体層へ酸素を効果的に供給することができる。このとき、比較的高い温度でプラズマ処理を行うため、第２の絶縁層中の一部の酸素が脱離してしまうことがある。そこで、第１の温度よりも低い第２の温度で再度酸素プラズマ処理を行うことで、第２の絶縁層中により多くの酸素を含ませることができる。
なお、酸素プラズマ処理の回数は２回に限られず、３回以上行ってもよい。プラズマ処理の回数が多いほど、酸素を多く含有する第２の絶縁層とすることができる。また、３度以上の酸素プラズマ処理を行う場合には、２回目以降の酸素プラズマ処理の処理温度を、直前の処理温度と同じ温度、またはこれよりも低い温度とすることが好ましい。
さらに、２度の酸素プラズマ処理を行った後に、酸素を透過しにくい第３の絶縁層を形成することで、半導体層及び第２の絶縁層に多くの酸素を閉じ込めることができる。
第３の絶縁層の成膜後に、加熱処理を行うことで、第２の絶縁層中に多く含まれる酸素を半導体層に供給することができる。または、第３の絶縁層を、第２の温度よりも高い温度で成膜することで、第３の絶縁層の成膜中に第２の絶縁層中に多く含まれる酸素を半導体層に供給することができる。また、このとき、第３の絶縁層の成膜工程と、上記加熱処理を兼ねることができるため、工程を簡略化できる。
第１の温度としては、例えば２５０℃以上４５０℃以下、好ましくは２８０℃以上４００℃以下、より好ましくは、３００℃以上３８０℃以下、代表的には３５０℃とすることができる。
第２の温度としては、例えば１５０℃以上３００℃以下、好ましくは１７０℃以上２８０℃以下、より好ましくは、１９０℃以上２５０℃以下、代表的には２２０℃とすることができる。
ここで、第１の温度と第２の温度は、それぞれ基板温度、または基板を保持するステージの温度とする。また、当該温度は実測値であってもよいし、設定値であってもよい。なお、当該温度は基板面内において、１０％以下の変動（ばらつき）を有していてもよいこととする。
以上の工程により、半導体層中の酸素欠損が低減され、信頼性の高いトランジスタを実現できる。
また、半導体層のバックチャネル側に接する第２の絶縁層に、第３の絶縁層よりも窒素の含有量の少ない酸化物膜を用いる構成とすることができる。そのため、半導体層と接する第２の絶縁層中に、準位を形成しうる窒素酸化物（ＮＯｘ、ｘは０よりも大きく２以下、好ましくは１以上２以下。代表的にはＮＯ２またはＮＯ）が形成されにくい構成とすることができる。これにより、電気特性及び信頼性に優れたトランジスタを実現できる。
第２の絶縁層は、ソース電極及びドレイン電極として機能する第２の導電層と第３の導電層の上側または下側に配置することができる。
例えば、第２の絶縁層を第２の導電層及び第３の導電層よりも上側に配置した場合、第２の導電層と第３の導電層は、半導体層の上面及び側面に接して設けることができる。このような構成を有するトランジスタとして、ボトムゲート型チャネルエッチ構造のトランジスタがある。
一方、第２の絶縁層を第２の導電層及び第３の導電層よりも下側に配置することで、第２の絶縁層を、ソース電極及びドレイン電極の加工時に半導体層を保護するためのチャネル保護層として用いることができる。このとき、第２の絶縁層は、半導体層の上面及び端部を覆って設けられていてもよいし、半導体層上に位置する島状のパターンに加工されていてもよい。第２の導電層及び第３の導電層は、第２の絶縁層が設けられていない領域において、半導体層と電気的に接続される。
半導体層は、第１の金属酸化物膜と、第２の金属酸化物膜とが積層された構成を有することが好ましい。このとき、第２の絶縁層側に位置する第２の金属酸化物膜に、第１の金属酸化物膜よりも結晶性の高い材料を用いることが好ましい。これにより、ボトムゲート型チャネルエッチ構造のトランジスタとする場合に、ソース電極及びドレイン電極の加工時に半導体層が薄膜化または消失してしまうことを抑制できる。また、第１の導電層側に位置する第１の金属酸化物膜に、第２の金属酸化物膜よりも結晶性の低い材料を用いることで、トランジスタの電界効果移動度を高めることができる。
ところで、大型の画面を備えるテレビジョン装置などの表示装置は、トランジスタを構成する半導体膜として水素化アモルファスシリコン（ａ－Ｓｉ：Ｈ）が用いられることが多い。水素化アモルファスシリコンを用いたトランジスタは、電気特性の安定化のため、水素を多く含む窒化シリコンから放出される水素により、シリコンの未結合手を終端する処理が行われる。そのため、水素化アモルファスシリコンを用いた表示装置の製造ラインでは、窒化シリコン膜の成膜装置を備える場合が多い。
本発明の一態様の半導体装置は、半導体層を構成する金属酸化物膜を挟む絶縁層として、水素を多く含む窒化シリコン膜を適用しても、金属酸化物膜へ水素が拡散することが抑制されるため、良好な電気特性を得ることができる。そのため、本発明の一態様のトランジスタを用いた表示装置の製造ラインとして、水素化アモルファスシリコンを用いた表示装置の製造ラインの装置の多くを流用することが可能となる。したがって、従来の水素化アモルファスシリコンを用いた製造ラインに対して大きな設備投資を行うことなく、本発明の一態様の金属酸化物膜を用いた表示装置の製造ラインに転換することが可能となる。
以下では、本発明の一態様のより具体的な例について、図面を参照して説明する。以下では、半導体装置の一例として、トランジスタを例に挙げて説明する。
［構成例１］
図１（Ａ）は、トランジスタ１００の上面図である。図１（Ｂ）は、図１（Ａ）中の切断線Ｘ１－Ｘ２における断面概略図である。図１（Ｃ）は、図１（Ａ）中の切断線Ｙ１－Ｙ２における断面概略図である。なお、図１（Ａ）において、煩雑になることを避けるため、トランジスタ１００の一部の構成要素（絶縁層等）を省略して図示している。また、Ｘ１－Ｘ２の方向をチャネル長方向、Ｙ１－Ｙ２の方向をチャネル幅方向と呼ぶことがある。
トランジスタ１００は、基板１０２上の導電層１０４と、基板１０２及び導電層１０４上に絶縁層１０６と、絶縁層１０６上に半導体層１０８と、半導体層１０８の上面に接し、半導体層１０８上で離間する導電層１１２ａ及び導電層１１２ｂと、を有する。また導電層１１２ａ、導電層１１２ｂ及び半導体層１０８を覆って絶縁層１１４、絶縁層１１６が設けられている。
導電層１０４の一部は、ゲート電極として機能する。絶縁層１０６の一部は、ゲート絶縁層として機能する。導電層１１２ａは、ソース電極及びドレイン電極の一方として機能し、導電層１１２ｂは、ソース電極及びドレイン電極の他方として機能する。絶縁層１１４、絶縁層１１６は、それぞれ保護層として機能する。
なお、トランジスタ１００は、いわゆるチャネルエッチ型のトランジスタである。
半導体層１０８は、金属酸化物を含むことが好ましい。特に、半導体層１０８は、Ｉｎと、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種または複数種）と、Ｚｎと、を有すると好ましい。特にＭはＡｌ、Ｇａ、Ｙ、またはＳｎとすることが好ましい。
また、半導体層１０８は、Ｉｎの原子数比がＭの原子数比より多い領域を有すると好ましい。一例としては、半導体層１０８のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍とすると好ましい。
なお、半導体層１０８は、上記の組成に限定されない。例えば、半導体層１０８のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝５：１：６近傍としてもよい。ここで近傍とは、Ｉｎが５の場合、Ｍが０．５以上１．５以下であり、且つＺｎが５以上７以下を含む。
また、半導体層１０８の組成として、半導体層１０８のＩｎ、Ｍ、及びＺｎの原子数の比を概略等しくしてもよい。すなわち、Ｉｎ、Ｍ、及びＺｎの原子数の比が、Ｉｎ：Ｍ：Ｚｎ＝１：１：１近傍の材料を含んでいてもよい。
半導体層１０８が、Ｉｎの原子数比がＭの原子数比より多い領域を有することで、トランジスタ１００の電界効果移動度を高くすることができる。具体的には、トランジスタ１００の電界効果移動度が１０ｃｍ２／Ｖｓを超える、さらに好ましくはトランジスタ１００の電界効果移動度が３０ｃｍ２／Ｖｓを超えることが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを画素に配置することで、画素の開口率（画素面積に対する表示に寄与する領域の面積の比）を高めることができる。また、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドライバに用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。また、上記の電界効果移動度が高いトランジスタを、表示装置が有するソースドライバ（特に、ソースドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。
なお、半導体層１０８が、Ｉｎの原子数比がＭの原子数比より多い領域を有していても、半導体層１０８の結晶性が高い場合、電界効果移動度が低くなる場合がある。
半導体層１０８の結晶性としては、例えば、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、あるいは、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて分析することで解析できる。
絶縁層１０６及び絶縁層１１６には、それぞれ水素や酸素などの不純物が拡散しにくい絶縁膜を用いることができる。例えば、窒化絶縁膜などのバリア性の高い絶縁膜を用いることができる。特に、シリコンと窒素を主成分として含む絶縁膜を用いることが好ましい。絶縁層１０６の領域１０６ａ以外の領域、及び絶縁層１１６は、それぞれ主成分として酸素を含まないことが好ましい。
絶縁層１０６は、その上面近傍に位置する領域１０６ａを有する。図１（Ｂ）、（Ｃ）では、領域１０６ａの輪郭を破線で示している。領域１０６ａは、絶縁層１０６の他の領域よりも酸素濃度の高い領域である。また領域１０６ａは、絶縁層１０６の他の領域よりも水素濃度の低い領域であることが好ましい。半導体層１０８は、領域１０６ａと接して設けられている。
領域１０６ａの存在は、例えば、絶縁層１０６における、半導体層１０８との界面を含む領域の元素分析を行うことにより確認することができる。このとき、絶縁層１０６の半導体層１０８に近い領域に、酸素が多く検出されうる。また、絶縁層１０６と半導体層１０８との界面近傍に酸素濃度の高い領域が観測される場合がある。また、絶縁層１０６の半導体層１０８に近い領域に、他の部分よりも水素濃度が低い領域が観測されうる。元素分析の手法としては、例えばエネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）や、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などがある。また、領域１０６ａの存在は、断面における透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像などにおいて、他の部分とはコントラストの違う領域として観察できる場合がある。
絶縁層１１４には、酸素を含む絶縁膜を用いることができる。絶縁層１１４は、絶縁層１１６よりも窒素の濃度が低い材料を用いることが好ましい。例えば、シリコンと酸素とを含む絶縁膜、シリコンと酸素と窒素を含む絶縁膜などを用いることが好ましい。または、例えばアルミニウムまたはハフニウムと、酸素と、を含む絶縁膜を用いてもよい。例えば、絶縁層１１４としては、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いることができる。特に、酸化シリコン膜または酸化窒化シリコン膜を用いることがより好ましい。
絶縁層１１４として、酸化シリコン膜、酸化窒化シリコン膜等を用いる場合には、プラズマＣＶＤ装置を用いて形成すると好ましい。プラズマＣＶＤ装置は、被形成面の段差被覆性が高く、また緻密で欠陥の少ない絶縁膜を成膜できるため好ましい。
また、酸化アルミニウム膜、酸化ハフニウム等を用いる場合、スパッタリング装置を用いて形成すると好ましい。スパッタリング装置を用いて酸化アルミニウム膜を形成する場合、酸素ガスを含む雰囲気で形成することで、半導体層１０８中に好適に酸素を添加することができる。また、スパッタリング装置を用いて、酸化アルミニウム膜を形成する場合、膜密度を高めることができるため好適である。
また、絶縁層１１４は、絶縁層１１６よりも厚さが薄いことが好ましい。絶縁層１１４を薄く形成することで、後述するプラズマ処理により、絶縁層１１４を介して半導体層１０８に酸素を供給しやすくすることができる。また、絶縁層１１４を薄く形成することで生産性を向上させることができる。一方、絶縁層１１６は成膜速度を高くできるため、厚さを絶縁層１１４よりも厚くすることでトランジスタ１００の機械的強度を高めることができる。
ここで、導電層１１２ａ及び導電層１１２ｂは、それぞれ絶縁層１０６の領域１０６ａに接して設けられている。これにより、導電層１１２ａ及び導電層１１２ｂに水素を拡散しやすい材料を用いた場合であっても、絶縁層１０６中に含まれる水素が導電層１１２ａ及び導電層１１２ｂを介して半導体層１０８に拡散することを防ぐことができる。
図２には、図１（Ｂ）中の破線で囲った領域の拡大図を示している。図２は、半導体層１０８のチャネル形成領域及びその近傍を拡大した図である。
トランジスタ１００は、導電層１０４、絶縁層１０６、半導体層１０８、絶縁層１１４、及び絶縁層１１６が順に積層された積層構造を有している。また絶縁層１０６の半導体層１０８と接する領域に、酸素を含む領域１０６ａを有する。
ここで、半導体層１０８に金属酸化物膜を用いる場合、これと接する層に酸化物を用いることで、これらの界面に欠陥準位が形成されることを抑制することができる。図２に示すように、半導体層１０８が接する絶縁層１１４は酸化物膜を含む。また半導体層１０８が接する領域１０６ａは酸素を多く含む領域であるため、酸化物膜に近い組成となっている。したがって、このような積層構造を有することで、トランジスタ１００の電気特性を良好なものとすることができる。
さらにトランジスタ１００は、領域１０６ａ、半導体層１０８、及び絶縁層１１４の積層構造を、絶縁層１０６と絶縁層１１６とで挟み込む構成を有する。絶縁層１０６及び絶縁層１１６は水、水素、及び酸素等が拡散しにくい層であるため、外部から半導体層１０８へ水や水素が拡散することを防ぎ、且つ、半導体層１０８から外部へ酸素が拡散（脱離）することを防ぐことができる。その結果、トランジスタ１００の電気特性を良好なものとするだけでなく、信頼性を高めることができる。
また、半導体層１０８は、導電層１１２ａ及び導電層１１２ｂと接する部分及びその近傍に位置する一対の領域１０８ｎが形成されていてもよい。領域１０８ｎは、半導体層１０８の一部であり、チャネル形成領域よりも低抵抗な領域である。また領域１０８ｎは、キャリア密度が高い領域、またはｎ型である領域などと言い換えることができる。また半導体層１０８において、一対の領域１０８ｎに挟まれ、且つ、導電層１０４と重なる領域が、チャネル形成領域として機能する。
なお、領域１０８ｎの形状や範囲は、トランジスタの作製条件によって様々に変化しうるため、図２等に示す例に限られない。例えば、領域１０８ｎの形状が導電層１１２ａよりも外側に位置する場合がある。また、領域１０８ｎの境界は曖昧である場合が多いため、図２等では破線で示している。
以上が、構成例１についての説明である。
以下では、上記構成例１と一部の構成が異なるトランジスタの構成例について説明する。なお、以下では、上記構成例１と重複する部分は説明を省略する場合がある。また、以下で示す図面において、上記構成例１と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
［構成例２］
図３（Ａ）は、以下で例示するトランジスタ１００Ａのチャネル長方向の断面図であり、図３（Ｂ）は、チャネル幅方向の断面図である。なお、上面図については図１（Ａ）を援用できる。
トランジスタ１００Ａは、半導体層１０８が積層構造を有する点、及び、導電層１１２ａ及び導電層１１２ｂが積層構造を有する点で、構成例１で例示したトランジスタ１００と主に相違している。
半導体層１０８は、上から半導体層１０８ａと半導体層１０８ｂとが積層された積層構造を有する。半導体層１０８ｂは、絶縁層１０６の領域１０６ａ上に設けられている。また半導体層１０８ａは、半導体層１０８ｂ上に設けられ、導電層１１２ａ及び導電層１１２ｂと接する。
半導体層１０８ａと半導体層１０８ｂとは、それぞれ金属酸化物膜を含むことが好ましい。また、絶縁層１１４側に位置する半導体層１０８ａに、半導体層１０８ｂよりも結晶性の高い金属酸化物膜を用いることが好ましい。
また半導体層１０８ａと半導体層１０８ｂとは、同じ酸化物ターゲットを用い、成膜条件を異ならせることで、大気に触れることなく連続して形成されることが好ましい。
例えば、半導体層１０８ａの成膜時の酸素流量比（成膜ガスの全流量に対する、酸素ガスの流量の割合）を、半導体層１０８ｂの成膜時の酸素流量比よりも大きくする。これにより、半導体層１０８ａの成膜時に、半導体層１０８ｂに酸素を効果的に供給することができる。また、半導体層１０８ｂは半導体層１０８ａよりも結晶性が低く、電気伝導性の高い膜とすることができる。一方、上部に設けられる半導体層１０８ａを半導体層１０８ｂよりも結晶性の高い膜とすることで、半導体層１０８の加工時、導電層１１２ａ及び導電層１１２ｂの加工時、及び絶縁層１１４の成膜時等のダメージを抑制することができる。例えば、半導体層１０８ｂにＣＡＣ－ＯＳ膜を用い、半導体層１０８ａにＣＡＡＣ－ＯＳ膜を用いることができる。
より具体的には、半導体層１０８ｂの成膜時の酸素流量比を、０％以上５０％未満、好ましくは０％以上３０％以下、より好ましくは０％以上２０％以下、代表的には１０％とする。また半導体層１０８ａの成膜時の酸素流量比を、５０％以上１００％以下、好ましくは６０％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下、代表的には１００％とする。また、半導体層１０８ａと半導体層１０８ｂとで、成膜時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、成膜工程にかかる時間を短縮することができるため好ましい。
半導体層１０８をこのような積層構造とすることで、電気特性に優れ、且つ信頼性の高いトランジスタを実現できる。
なお、半導体層１０８ａと半導体層１０８ｂとは、それぞれ異なる組成の膜であってもよい。このとき、半導体層１０８ａ及び半導体層１０８ｂの両方に、Ｉｎ－Ｇａ－Ｚｎ酸化物を用いた場合、半導体層１０８ｂに、半導体層１０８ａよりもＩｎの組成が大きい酸化物ターゲットを用いることが好ましい。
導電層１１２ａ及び導電層１１２ｂは、それぞれ導電層１２１と、導電層１２２と、導電層１２３が順に積層された積層構造を有する。
導電層１２１は、半導体層１０８ａの上面及び側面、並びに半導体層１０８ｂの側面を覆って設けられている。また、導電層１２１は絶縁層１０６の領域１０６ａ上に接して設けられている。導電層１２２は、導電層１２１上に設けられている。導電層１２２は、平面視において、導電層１２１よりも内側に位置する。導電層１２３は、導電層１２２上に設けられている。導電層１２３は、導電層１２２の上面及び側面を覆って設けられている。また導電層１２３の一部は、導電層１２１の上面に接して設けられている。導電層１２１と導電層１２３とは、平面視において端部が一致するように加工されている。
このような構成とすることで、導電層１２２は導電層１２１と導電層１２３によって囲まれた構成とすることができる。言い換えると、導電層１２２の表面が露出しない構成とすることができる。これにより、導電層１２２には、半導体層１０８中に拡散しやすい材料を用いることができる。
導電層１２２には、導電層１２１及び導電層１２３よりも低抵抗な材料を用いることが好ましい。また、導電層１２１及び導電層１２３には、導電層１２２よりも半導体層１０８中に拡散しにくい材料を用いることができる。
導電層１２２は、少なくとも導電層１２１及び導電層１２３と異なる導電性材料を用いることができる。なお、導電層１２１と導電層１２３に、それぞれ異なる導電性材料を用いることもできる。特に導電層１２１と導電層１２３に同じ導電性材料を用いると、装置を共通化でき、さらにこれらの端部における接触抵抗を低減できるため好ましい。
例えば、導電層１２１及び導電層１２３に、チタン膜またはモリブデン膜を用いることが好ましい。また、導電層１２２には、アルミニウム膜または銅膜を用いることが好ましい。このような構成により、導電層１１２ａ及び導電層１１２ｂの配線抵抗を低くしつつ、電気特性の良好なトランジスタを実現できる。
以下では、単層構造を有する半導体層１０８、及び積層構造を有する半導体層１０８が有する半導体層１０８ａ及び半導体層１０８ｂについて説明する。
半導体層１０８、半導体層１０８ａ、及び半導体層１０８ｂは、それぞれ金属酸化物を含むことが好ましい。特に、インジウム、ガリウム、及び亜鉛のうち、いずれか一以上を含む酸化物を有することが好ましい。または、それぞれ、インジウムと、亜鉛と、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種または複数種）と、を有することが好ましい。特にＭはアルミニウム、ガリウム、イットリウム、またはスズとすることが好ましい。
一例としては、半導体層１０８、半導体層１０８ａ、及び半導体層１０８ｂは、Ｉｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍、あるいはＩｎ：Ｍ：Ｚｎ＝５：１：７またはその近傍とすると好ましい。
例えば、半導体層が２層の積層構造を有する場合、下側に位置する半導体層１０８ｂにはＣＡＣ－ＯＳを適用する。これにより、トランジスタのオン電流を高めることができる。また上側に位置する半導体層１０８ａにはＣＡＡＣ－ＯＳを適用する。最も上側に位置する半導体層１０８ａに結晶性の高い膜を適用することでエッチング耐性が向上し、導電層１１２ａ及び導電層１１２ｂの形成の際に、半導体層１０８ａの一部が消失してしまうことを防止することができる。
また、半導体層を３層の積層構造としてもよい。このとき、最も下側に位置する半導体層は、半導体層１０８ａまたは半導体層１０８ｂと同様の構成とすることができる。例えば、最も下側に位置する半導体層に半導体層１０８ａと同様の構成を適用することで、積層構造を有する半導体層１０８の信頼性を向上させることができる。また、最も下側に位置する半導体層に半導体層１０８ｂと同様の構成を適用することで、さらにトランジスタのオン電流を高めることができる。
このように、本発明の一態様では、積層構造を有する半導体層１０８として、下側に位置する半導体層１０８ｂには結晶性の低い金属酸化物を用い、これよりも上部に位置する半導体層１０８ａには結晶性の高い金属酸化物で、半導体層１０８ｂの上部を覆う構成とする。半導体層１０８ｂが結晶性の低い領域を有することで、キャリア密度が高くなる場合がある。このとき、半導体層１０８ｂが主な電流経路となりうる。これにより、オン電流が高く、且つ信頼性が高められたトランジスタを実現できる。
なお、半導体層１０８が単層構造の場合には、半導体層１０８ｂと同様の構成を適用することで、トランジスタのオン電流を高めることができる。また、半導体層１０８に半導体層１０８ａと同様の構成を適用することで、トランジスタの信頼性を向上させることができる。
以上が構成例２についての説明である。
［変形例１］
図４（Ａ）は、以下で例示するトランジスタ１００Ｂの上面図であり、図４（Ｂ）は、トランジスタ１００Ｂのチャネル長方向の断面図であり、図４（Ｃ）は、チャネル幅方向の断面図である。
トランジスタ１００Ｂは、導電層１２０ａ及び導電層１２０ｂを有する点で、上記構成例２で例示したトランジスタ１００Ａと主に相違している。
導電層１２０ａは、絶縁層１１６上に設けられ、半導体層１０８と重なる部分を有する。このとき、導電層１０４は第１のゲート電極として機能し、導電層１２０ａは第２のゲート電極として機能する。絶縁層１０６の一部は第１のゲート絶縁層として機能し、絶縁層１１４及び絶縁層１１６の一部は、第２のゲート絶縁層として機能する。トランジスタ１００Ｂは、一対のゲート電極を有するトランジスタである。
接続部１４２ａにおいて、導電層１２０ｂは、絶縁層１１６及び絶縁層１１４に設けられた開口を介して導電層１１２ｂの導電層１２３と電気的に接続されている。
図４（Ｃ）に示すように、導電層１２０ａと導電層１０４とは接続部１４２ｂにより電気的に接続される構成とすることが好ましい。接続部１４２ｂには、導電層１２１、導電層１２２、導電層１２３が設けられている。接続部１４２ｂにおいて、導電層１２０ａは、絶縁層１１６及び絶縁層１１４に設けられた開口を介して導電層１２３と電気的に接続され、導電層１２１は、絶縁層１０６に設けられた開口を介して導電層１０４と電気的に接続されている。
半導体層１０８は、導電層１０４と、導電層１２０ａとに挟持される。図４（Ａ）、（Ｃ）では、導電層１０４及び導電層１２０ａは、チャネル長方向の長さ及びチャネル幅方向の長さが、半導体層１０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞれ長い例を示している。そのため、半導体層１０８は絶縁層１０６並びに絶縁層１１４及び絶縁層１１６を間に挟んで、導電層１０４と導電層１２０ａとに覆われた構成を有する。言い換えると、トランジスタ１００Ｂのチャネル幅方向において、導電層１０４及び導電層１２０ａは、半導体層１０８を囲む構成を有する。
このような構成とすることで、半導体層１０８を、導電層１０４及び導電層１２０ａの電界によって電気的に囲むことができる。トランジスタ１００Ｂのように、導電層１０４及び導電層１２０ａの電界によって、チャネル領域が形成される半導体層を電気的に囲むトランジスタのデバイス構造を、Ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１００Ｂは、Ｓ－ｃｈａｎｎｅｌ構造を有するため、導電層１０４及び導電層１２０ａによってチャネルを誘起させるための電界を効果的に半導体層１０８に印加することができる。したがって、トランジスタ１００Ｂの駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能なため、トランジスタ１００Ｂを微細化することが可能となる。また、トランジスタ１００Ｂは、導電層１０４及び導電層１２０ａによって半導体層１０８が囲まれた構造を有するため、トランジスタ１００Ｂの機械的強度を高めることができる。
また、上記構成とすることにより、半導体層１０８においてキャリアの流れる領域が、半導体層１０８の導電層１０４側と、半導体層１０８の導電層１２０ａ側の両方に形成されることで、広い範囲となるため、トランジスタ１００Ｂはキャリア移動量が増加する。その結果、導電層１０４と導電層１２０ａのいずれか一方に所定の電位を与えた場合に比べて、トランジスタ１００Ｂのオン電流を大きくできる。
以上が変形例についての説明である。
［構成例３］
以下では、絶縁層１１４を導電層１１２ａ及び導電層１１２ｂの加工時に半導体層１０８を保護するためのチャネル保護層として用いる構成について説明する。
図５（Ａ）は、以下で例示するトランジスタ１００Ｃの上面図であり、図５（Ｂ）は、トランジスタ１００Ｃのチャネル長方向の断面図であり、図５（Ｃ）は、トランジスタ１００Ｃのチャネル幅方向の断面図である。
トランジスタ１００Ｃは、絶縁層１１４及び絶縁層１１６よりも、導電層１１２ａ及び導電層１１２ｂが上側に位置している点で、構成例１で例示したトランジスタ１００と主に相違している。
絶縁層１１４は、半導体層１０８の上面及び側面、ならびに絶縁層１０６を覆って設けられている。また、絶縁層１１６は、絶縁層１１４を覆って設けられている。
導電層１１２ａと導電層１１２ｂとは、それぞれ絶縁層１１６上に設けられ、絶縁層１１６及び絶縁層１１４に設けられた開口を介して、半導体層１０８と接する。
このような構成とすることで、導電層１１２ａと導電層１１２ｂを加工するためのエッチング工程において、半導体層１０８が絶縁層１１４及び絶縁層１１６に覆われた状態で行われるため、半導体層１０８がエッチングのダメージを受けにくい構成とすることができる。またこのような構成とすることで、導電層１１２ａ及び導電層１１２ｂの材料の選択の幅が広がるため好ましい。
なお、ここでは絶縁層１１４及び絶縁層１１６が、半導体層１０８の上面だけでなく側面も覆う構成としたが、これに限られない。例えば、絶縁層１１４及び絶縁層１１６が島状に加工され、半導体層１０８のチャネル形成領域の上に位置する構成としてもよい。
以上が、構成例３についての説明である。
［構成例４］
図６（Ａ）は、以下で例示するトランジスタ１００Ｄのチャネル長方向の断面図であり、図６（Ｂ）は、チャネル幅方向の断面図である。
トランジスタ１００Ｄは、半導体層１０８が積層構造を有する点、導電層１２０ａ及び導電層１２０ｂを有する点で、上記構成例３で例示したトランジスタ１００Ｃと主に相違している。
半導体層１０８は、上側から半導体層１０８ａと半導体層１０８ｂとが積層された積層構造を有する。また、絶縁層１１４は、半導体層１０８ａの上面及び側面と、半導体層１０８ｂの側面をそれぞれ覆って設けられている。
また、絶縁層１１６、導電層１１２ａ及び導電層１１２ｂを覆って、絶縁層１１８が設けられ、絶縁層１１８上に導電層１２０ａ及び導電層１２０ｂが設けられている。絶縁層１１８は、平坦化膜としての機能を有していることが好ましい。絶縁層１１８としては、有機樹脂を好適に用いることができる。
接続部１４２ａにおいて、導電層１２０ｂは、絶縁層１１８に設けられた開口を介して導電層１１２ｂと電気的に接続されている。
また、導電層１２０ａと導電層１０４とは、接続部１４２ｂを介して電気的に接続されている。接続部１４２ｂには、導電層１１２ａ等と同一の導電膜を加工することで形成された導電層を有する。当該導電層は、絶縁層１１６、絶縁層１１４及び絶縁層１０６に設けられた開口を介して、導電層１０４と電気的に接続されている。また、導電層１２０ａと当該導電層とは、絶縁層１１８に設けられた開口を介して電気的に接続されている。
以上が、構成例４についての説明である。
［半導体装置の構成要素について］
以下では、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
〔基板〕
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐熱性の劣る基板や可撓性の基板にも転載できる。
〔導電層〕
導電層１０４、導電層１１２ａ、導電層１１２ｂ、導電層１２０ａ、導電層１２０ｂとしては、クロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルトから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
また、導電層１０４、導電層１１２ａ、導電層１１２ｂ、導電層１２０ａ、導電層１２０ｂには、インジウムと錫とを有する酸化物（Ｉｎ－Ｓｎ酸化物）、インジウムとタングステンとを有する酸化物（Ｉｎ－Ｗ酸化物）、インジウムとタングステンと亜鉛とを有する酸化物（Ｉｎ－Ｗ－Ｚｎ酸化物）、インジウムとチタンとを有する酸化物（Ｉｎ－Ｔｉ酸化物）、インジウムとチタンと錫とを有する酸化物（Ｉｎ－Ｔｉ－Ｓｎ酸化物）、インジウムと亜鉛とを有する酸化物（Ｉｎ－Ｚｎ酸化物）、インジウムと錫とシリコンとを有する酸化物（Ｉｎ－Ｓｎ－Ｓｉ酸化物）、インジウムとガリウムと亜鉛とを有する酸化物（Ｉｎ－Ｇａ－Ｚｎ酸化物）等の酸化物導電体または酸化物半導体を適用することもできる。
ここで、酸化物導電体について説明を行う。本明細書等において、酸化物導電体をＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）と呼称してもよい。酸化物導電体としては、例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。一般に、半導体特性を有する金属酸化物は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する金属酸化物である。したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視光に対して半導体特性を有する金属酸化物と同程度の透光性を有する。
また、導電層１０４、導電層１１２ａ、導電層１１２ｂには、Ｃｕ－Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ－Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
また、導電層１１２ａ、導電層１１２ｂには、上述の金属元素の中でも、特に銅、チタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると好適である。また、導電層１１２ａ、導電層１１２ｂとして、銅膜やアルミニウム膜を用いると、導電層１１２ａ、１１２ｂの抵抗を低くすることができるため好適である。
［絶縁層］
ゲート絶縁層として機能する絶縁層１０６、及び保護層として機能する絶縁層１１６としては、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法等により形成された、窒化酸化シリコン膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜等を一種以上含む絶縁層を用いることができる。なお、絶縁層１０６や絶縁層１１６を、２層以上の積層構造としてもよい。
半導体層１０８上に設けられる絶縁層１１４としては、ＰＥＣＶＤ法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成された、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜等を一種以上含む絶縁層を用いることができる。特に、プラズマＣＶＤ法により形成された酸化シリコン膜または酸化窒化シリコン膜を用いることが好ましい。なお、絶縁層１１４を２層以上の積層構造としてもよい。
絶縁層１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の絶縁膜を好適に用いることができる。
［半導体層］
半導体層１０８としては、先に示す材料を用いることができる。
半導体層１０８がＩｎ－Ｍ－Ｚｎ酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
また、半導体層１０８が、Ｉｎ－Ｍ－Ｚｎ酸化物の場合、スパッタリングターゲットとしては、多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する半導体層１０８を形成しやすくなる。なお、成膜される半導体層１０８の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
また、半導体層１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
また、半導体層１０８は、非単結晶構造であると好ましい。非単結晶構造は、例えば、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最も欠陥準位密度が低い。
［トランジスタの作製方法例］
以下では、本発明の一態様のトランジスタの作製方法例について説明する。ここでは、上記構成例２で例示したトランジスタ１００Ａを例に挙げて説明する。
なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法や、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法がある。
また、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
また、半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
フォトリソグラフィ法としては、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ－ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いるど、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
図７～図１０に示す各図は、トランジスタ１００Ａの作製方法を説明する図である、各図において、左側にチャネル長方向の断面を、右側にチャネル幅方向の断面をそれぞれ示している。
〔導電層１０４の形成〕
基板１０２上に導電膜を形成し、当該導電膜をリソグラフィ工程及びエッチング工程を行い加工して、ゲート電極として機能する導電層１０４を形成する（図７（Ａ））。
〔絶縁層１０６の形成〕
導電層１０４及び基板１０２を覆う絶縁層１０６を形成する。絶縁層１０６は、例えばＰＥＣＶＤ法等を用いて形成することができる。
〔領域１０６ａの形成〕
続いて、絶縁層１０６に対して酸素１３０ａを添加し、表面近傍に、酸素を含む領域１０６ａを形成する。
絶縁層１０６に添加する酸素１３０ａとしては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、絶縁層１０６上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁層１０６に酸素１３０ａを添加してもよい。該膜は、酸素１３０ａを添加した後に除去することが好ましい。
上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、またはタングステンの１以上を有する導電膜あるいは半導体膜を用いることができる。
また、プラズマ処理で酸素１３０ａの添加を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁層１０６への酸素添加量を増加させることができる。また、酸素を含む雰囲気下でプラズマ処理を行うことで、絶縁層１０６の表面に吸着した水や水素などを除去することができる。これにより、後に形成する半導体層１０８中、または半導体層１０８と絶縁層１０６との界面に存在しうる水や水素を低減できる。
絶縁層１０６として、窒化シリコンや窒化酸化シリコンなどを用いた場合には、絶縁層１０６中に水素が含まれる場合がある。このとき、上述のようなプラズマ処理等を行うことで、少なくとも半導体層１０８と接する領域１０６ａにおける水素濃度を低減することができる。
また、酸素１３０ａの添加の前に、絶縁層１０６の表面及び膜中から水や水素を脱離させるための加熱処理を行ってもよい。例えば、窒素雰囲気下で３００℃以上導電層１０４の耐熱温度未満、好ましくは３００℃以上４５０℃以下の温度で加熱処理を行う。
〔半導体層１０８の形成〕
続いて、絶縁層１０６上に金属酸化物膜１２８ｂと、金属酸化物膜１２８ａを積層して形成する（図８（Ａ））。
金属酸化物膜１２８ｂ及び金属酸化物膜１２８ａは、それぞれ金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
また、金属酸化物膜１２８ｂ及び金属酸化物膜１２８ａを成膜する際に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。
酸素流量比を低くし、結晶性が比較的低い金属酸化物膜とすることで、導電性の高い金属酸化物膜を得ることができる。一方、酸素流量比を高くし、結晶性が比較的高い金属酸化物膜とすることで、エッチング耐性が高く、電気的に安定した金属酸化物膜を得ることができる。
より具体的には、金属酸化物膜１２８ｂの成膜時の酸素流量比（成膜ガス全体に占める酸素ガスの割合）を、０％以上５０％未満、好ましくは０％以上３０％以下、より好ましくは０％以上２０％以下、代表的には１０％とする。また金属酸化物膜１２８ａの成膜時の酸素流量比を、５０％以上１００％以下、好ましくは６０％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下、代表的には１００％とする。また、金属酸化物膜１２８ａと金属酸化物膜１２８ｂとで、成膜時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、成膜工程にかかる時間を短縮することができるため好ましい。
また、金属酸化物膜１２８ｂ及び金属酸化物膜１２８ａの成膜条件としては、基板温度を室温以上１８０℃以下、好ましくは基板温度を室温以上１４０℃以下とすればよい。金属酸化物膜の成膜時の基板温度を、例えば、室温以上１４０℃未満とすると、生産性が高くなり好ましい。
なお、金属酸化物膜１２８ａと金属酸化物膜１２８ｂとは、それぞれ異なる組成の膜であってもよい。このとき、金属酸化物膜１２８ａ及び金属酸化物膜１２８ｂの両方に、Ｉｎ－Ｇａ－Ｚｎ酸化物を用いた場合、金属酸化物膜１２８ｂに、金属酸化物膜１２８ａよりもＩｎの組成が高い酸化物ターゲットを用いることが好ましい。
続いて、金属酸化物膜１２８ａ上にレジストマスクを形成し、金属酸化物膜１２８ａ及び金属酸化物膜１２８ｂをエッチングにより加工した後、レジストマスクを除去することで、半導体層１０８ａ及び半導体層１０８ｂを形成する（図８（Ｂ））。
［導電層１１２ａ、導電層１１２ｂの形成］
続いて、後に導電層１２１となる導電膜１２１ａと、後に導電層１２２となる導電膜１２２ａを積層して形成する。
続いて、導電膜１２２ａ上にレジストマスク１３１を形成する（図８（Ｃ））。レジストマスク１３１は、半導体層１０８のチャネルが形成されうる領域上で離間するように設ける。
その後、導電膜１２２ａをエッチングにより加工し、導電層１２２を形成する（図９（Ａ））。このとき、図９（Ａ）に示すように、導電層１２２の端部がレジストマスク１３１の端部よりも内側に位置するように加工することが好ましい。
導電膜１２２ａのエッチングには、等方性のエッチング法を用いることが好ましい。好適には、ウェットエッチング法を用いることができる。これにより、導電層１２２の端部が後退するようにエッチングすることができる。
導電層１２２の形成後、レジストマスク１３１を除去する。
続いて、導電層１２２及び導電膜１２１ａを覆って、導電膜１２３ａを形成する。導電膜１２３ａは、後に導電層１２３となる導電膜である。
続いて、導電膜１２３ａ上に、レジストマスク１３２を形成する（図９（Ｂ））。このとき、レジストマスク１３２は、レジストマスク１３１と同じフォトマスクを用いて形成することができる。これにより、フォトマスクを共通化できるため、製造コストを抑えることができる。
続いて、導電膜１２３ａと導電膜１２１ａをエッチングにより加工し、導電層１２３と導電層１２１を形成する。このとき、導電層１２３と導電層１２１の端部が接し、導電層１２２が露出しないように加工することが好ましい。
導電膜１２３ａと導電膜１２１ａのエッチングには、異方性のエッチング法を用いることが好ましい。好適には、ドライエッチング法を用いることで、導電層１２３と導電層１２１の端部が後退しないように加工することが可能となる。これにより、導電層１２２を囲むように導電層１２１と導電層１２３を形成することができることに加え、トランジスタのチャネル長のばらつきを抑制することができる。
また、導電膜１２３ａと導電膜１２１ａとに同じ導電膜を用いることで、エッチングを容易なものとすることができる。また、導電層１２１と導電層１２３の端部に凹凸が形成されにくくなるため好ましい。
その後、レジストマスク１３２を除去する。以上の工程により、導電層１１２ａと導電層１１２ｂを形成することができる（図９（Ｃ））。
［絶縁層１１４の形成］
続いて、導電層１１２ａ、導電層１１２ｂ、及び半導体層１０８等を覆うように、絶縁層１１４を形成する（図１０（Ａ））。
絶縁層１１４は、例えば酸素を含む雰囲気下で成膜することが好ましい。特に、酸素を含む雰囲気下でプラズマＣＶＤ法により形成することが好ましい。これにより、欠陥の少ない絶縁層１１４とすることができる。
絶縁層１１４としては、例えば酸化シリコン膜または酸化窒化シリコン膜などの酸化物膜を、プラズマ化学気相堆積装置（ＰＥＣＶＤ装置、または単にプラズマＣＶＤ装置という）を用いて形成することが好ましい。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、絶縁層１１４の形成にはＰＥＣＶＤ装置を用い、堆積性気体の流量に対する酸化性気体の流量を２０倍より大きく１００倍未満、または４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、または５０Ｐａ以下とすることで、欠陥量の少ない酸化窒化シリコン膜を形成することができる。
また、絶縁層１１４を、マイクロ波を用いたＰＥＣＶＤ法を用いて形成してもよい。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波は、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被成膜面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁層１１４を形成することができる。
［第１の酸素供給処理］
続いて、絶縁層１１４に酸素１３０ｂを供給する処理（第１の酸素供給処理ともいう）を行う。このとき、酸素供給処理の温度（第１の温度ともいう）としては、例えば２５０℃以上４５０℃以下、好ましくは２８０℃以上４００℃以下、より好ましくは、３００℃以上３８０℃以下、代表的には３５０℃とすることができる。
酸素供給処理としては、酸素を含む雰囲気下におけるプラズマ処理（酸素プラズマ処理ともいう）を用いることが好ましい。酸素がプラズマ化することにより、酸素ラジカル、酸素原子、または酸素イオンを絶縁層１１４に添加することができる。装置に導入するガスにおける酸素流量比は高いほど好ましく、５０％以上１００％以下、好ましくは６０％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは１００％とする。
酸素プラズマ処理を行う際に処理室内に導入するガスとしては、酸素ガスだけでなく、オゾンガス、一酸化二窒素ガス、二酸化窒素ガス等の酸化性気体を用いることができる。
また、処理装置として、ドライエッチング装置、アッシング装置、ＰＥＣＶＤ装置などを用いると、他の処理と装置を共有できるため好ましい。特に、ＰＥＣＶＤ装置を用いると、絶縁層１１４の成膜装置内で処理を行うことができるため好ましい。
第１の酸素供給処理は、絶縁層１１４を成膜する装置内で行うことが好ましい。このとき、絶縁層１１４を成膜後、大気に曝すことなくプラズマ処理を行うことが好ましい。特に、絶縁層１１４を成膜する成膜室を用いて行うことが好ましい。また、第１の酸素供給処理の温度と絶縁層１１４の成膜温度を同じものとすることが好ましい。これにより、処理時間を短縮することができる。
なお、酸素供給処理は上記に限られず、絶縁層１１４に酸素を供給可能な方法を用いることができる。例えばイオン注入法、イオンドーピング法またはプラズマイマージョンイオンインプランテーション法などを用いて酸素を絶縁層１１４に供給してもよい。または、酸素雰囲気下で加熱処理を行うことにより酸素を絶縁層１１４に供給してもよい。
［第２の酸素供給処理］
続いて、絶縁層１１４に酸素１３０ｃを供給する第２の酸素供給処理を行う。このとき、酸素供給処理の温度（第２の温度ともいう）としては、上記第１の酸素供給処理における第１の温度よりも低い温度とする。例えば１５０℃以上３００℃以下、好ましくは１７０℃以上２８０℃以下、より好ましくは、１９０℃以上２５０℃以下、代表的には２２０℃とすることができる。
第２の酸素供給処理の装置、及び温度以外の条件は、第１の酸素供給処理の記載を援用できる。
なお、第２の酸素供給処理は、絶縁層１１４を成膜する成膜室とは異なる処理室で行うことが好ましい。成膜等の処理を行う処理室の温度（例えば基板を保持するステージ温度）を変更した場合に、ステージや成膜室自体の温度が安定するまでには長い時間を要する場合がある。そのため、処理温度が異なる場合には、異なる処理室、または異なる処理装置で行うことで、生産性を向上させることができる。
第１の酸素供給処理を行った後に、これよりも低い温度で第２の酸素供給処理を行うことで、絶縁層１１４を極めて多くの酸素を含む膜とすることができる。これにより、その後の絶縁層１１６の成膜時、またはそれ以降の熱処理において、絶縁層１１４から半導体層１０８に多くの酸素を供給することが可能となる。
なお、ここでは絶縁層１１４に対して、２回の酸素供給処理を行う例を示したが、酸素供給処理の回数は２回に限られず、３回以上行ってもよい。ただし、３回以上の酸素供給処理を行う場合、生産性が悪くなる場合がある。したがって、本実施の形態で示すように、酸素供給処理の回数としては、２回が好適である。一方で、酸素供給処理の回数が多いほど、酸素を多く含有する絶縁層１１４とすることができる。また、絶縁層１１４に対して３度以上の酸素供給処理を行う場合には、２回目以降の酸素供給処理の処理温度を、直前の処理温度と同じ温度、またはこれよりも低い温度とすることが好ましい。
なお、絶縁層１１４の成膜前に、半導体層１０８に対して、第１の酸素供給処理と同様の処理を行ってもよい。これにより、半導体層１０８のチャネル形成領域（すなわち導電層１１２ａ及び導電層１１２ｂに覆われない領域）に、選択的に酸素を供給することができる。このとき、当該酸素供給処理の温度を、上記第２の酸素供給処理の第２の温度よりも高い温度で行うことが好ましい。特に、絶縁層１１４の成膜温度や第１の酸素供給処理の第１の温度と同じ温度とすることが好ましい。
例えば、半導体層１０８への酸素供給処理と、絶縁層１１４の成膜と、第１の酸素供給処理とを、同じ成膜装置の同じ成膜室内で、大気に曝すことなく一貫して行うことが好ましい。このとき、これらの処理温度も同じ温度とすることが好ましい。例えば、絶縁層１１４の成膜装置の成膜室内に基板１０２を導入し、酸素を含む雰囲気下でプラズマ処理を行い、続いて絶縁層１１４を成膜し、さらに続いて第１の酸素供給処理を行うことができる。
［絶縁層１１６の形成］
続いて、絶縁層１１４を覆うように絶縁層１１６を形成する（図１０（Ｂ））。絶縁層１１６は、絶縁層１０６と同様の方法により形成することができる。
例えば、絶縁層１１６の成膜温度を、第２の温度と同様の温度とすることができる。または、絶縁層１１６の成膜温度を、第１の温度と同様の温度とすることができる。成膜温度が低いほど、生産性を向上させることができる。一方、成膜温度が高いほど、膜中の水素などの不純物を低減することができる。
ここで、絶縁層１１６の成膜後に、第２の酸素供給処理の温度（第２の温度）よりも高い温度で加熱処理を行うことが好ましい。これにより、絶縁層１１４中に含まれる酸素を半導体層１０８に供給することができる。またこのとき、絶縁層１１４は酸素が拡散しにくい絶縁層１１６に覆われているため、絶縁層１１６を介して外部に酸素が放出されることなく、多くの酸素を半導体層１０８に供給することができる。
または、絶縁層１１６の成膜温度を、第２の酸素供給処理の温度（第２の温度）よりも高い温度とすることで、上記加熱処理を兼ねることができる。
以上の工程により、トランジスタ１００Ａを作製することができる。
以上がトランジスタの作製方法例についての説明である。
本実施の形態で例示した構成例、作製方法例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、作製方法例、または図面等と適宜組み合わせて実施することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の一例について説明を行う。
［構成例］
図１１（Ａ）は、表示装置の一例を示す上面図である。図１１（Ａ）に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図１１（Ａ）には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６のそれぞれに電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成してもよい、またはソースドライバ回路部７０４のみを第１の基板７０１に形成してもよい。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に形成する構成としてもよい。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装置であるトランジスタを適用することができる。
また、表示装置７００は、様々な素子を有することができる。該素子の一例としては、例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（ＤＭＳ）素子、インターフェロメトリック・モジュレーション（ＩＭＯＤ）素子など）、圧電セラミックディスプレイなどが挙げられる。
また、ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用してもよい。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させてもよい。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
図１１（Ｂ）に示す表示装置７００Ａは、大型の画面を有する電子機器に好適に用いることのできる表示装置である。例えばテレビジョン装置、モニタ装置、デジタルサイネージなどに好適に用いることができる。
表示装置７００Ａは、複数のソースドライバＩＣ７２１と、一対のゲートドライバ回路７２２を有する。
複数のソースドライバＩＣ７２１は、それぞれＦＰＣ７２３に取り付けられている。また、複数のＦＰＣ７２３は、一方の端子が基板７０１に、他方の端子がプリント基板７２４にそれぞれ接続されている。ＦＰＣ７２３を折り曲げることで、プリント基板７２４を画素部７０２の裏側に配置して、電子機器に実装することができる。
一方、ゲートドライバ回路７２２は、基板７０１上に形成されている。これにより、狭額縁の電子機器を実現できる。
このような構成とすることで、大型で且つ高解像度な表示装置を実現できる。例えば画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示装置に適用することができる。また、解像度がフルハイビジョン、４Ｋ２Ｋ、または８Ｋ４Ｋなどといった極めて高解像度の表示装置を実現することができる。
［断面構成例］
以下では、表示素子として液晶素子及びＥＬ素子を用いる構成について、図１２乃至図１４を用いて説明する。なお、図１２及び図１３は、図１１に示す一点鎖線Ｑ－Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図１４は、図１１に示す一点鎖線Ｑ－Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
まず、図１２乃至図１４に示す共通部分について最初に説明し、次に異なる部分について以下説明する。
〔表示装置の共通部分に関する説明〕
図１２乃至図１４に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
トランジスタ７５０及びトランジスタ７５２は、実施の形態１で例示したトランジスタを適用することができる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
容量素子７９０は、トランジスタ７５０が有する第１のゲート電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される下部電極と、トランジスタ７５０が有する第２のゲート電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０が有する第１のゲート絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜、及びトランジスタ７５０上の保護絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
また、図１２乃至図１４において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に平坦化絶縁膜７７０が設けられている。
また、図１２乃至図１４においては、画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２と、を同じ構造のトランジスタを用いる構成について例示したが、これに限定されない。例えば、画素部７０２と、ソースドライバ回路部７０４とは、異なるトランジスタを用いてもよい。具体的には、画素部７０２にトップゲート型のトランジスタを用い、ソースドライバ回路部７０４にボトムゲート型のトランジスタを用いる構成、あるいは画素部７０２にボトムゲート型のトランジスタを用い、ソースドライバ回路部７０４にトップゲート型のトランジスタを用いる構成などが挙げられる。なお、上記のソースドライバ回路部７０４を、ゲートドライバ回路部と読み替えてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていてもよい。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
〔液晶素子を用いる表示装置の構成例〕
図１２に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図１２に示す表示装置７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極またはドレイン電極として機能する導電膜と電気的に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム、亜鉛、錫の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。
導電膜７７２に可視光において反射性のある導電膜を用いる場合、表示装置７００は、反射型の液晶表示装置となる。また、導電膜７７２に可視光において透光性のある導電膜を用いる場合、表示装置７００は、透過型の液晶表示装置となる。反射型の液晶表示装置の場合、視認側に偏光板を設ける。一方、透過型の液晶表示装置の場合、液晶素子を挟む一対の偏光板を設ける。
また、導電膜７７２上の構成を変えることで、液晶素子の駆動方式を変えることができる。この場合の一例を図１３に示す。また、図１３に示す表示装置７００は、液晶素子の駆動方式として横電界方式（例えば、ＦＦＳモード）を用いる構成の一例である。図１３に示す構成の場合、導電膜７７２上に絶縁膜７７３が設けられ、絶縁膜７７３上に導電膜７７４が設けられる。この場合、導電膜７７４は、共通電極（コモン電極ともいう）としての機能を有し、絶縁膜７７３を介して、導電膜７７２と導電膜７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
また、図１２及び図１３において図示しないが、導電膜７７２または導電膜７７４のいずれか一方または双方に、液晶層７７６と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図１２及び図１３において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。また、ブルー相を示す液晶材料は、視野角依存性が小さい。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
〔発光素子を用いる表示装置〕
図１４に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７７２、ＥＬ層７８６、及び導電膜７８８を有する。図１４に示す表示装置７００は、画素毎に設けられる発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。なお、ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム、セレン、亜鉛、硫黄、リン、インジウム、テルル、鉛、ガリウム、ヒ素、アルミニウム等の元素を有する量子ドット材料を用いてもよい。
図１４に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７７２上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７７２の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜７７２側に光を射出するボトムエミッション構造や、導電膜７７２及び導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図１４に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を画素毎に島状に形成する、すなわち塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
〔表示装置に入出力装置を設ける構成例〕
また、図１２乃至図１４に示す表示装置７００に入出力装置を設けてもよい。当該入出力装置としては、例えば、タッチパネル等が挙げられる。
図１３に示す表示装置７００にタッチパネル７９１を設ける構成を図１５に、図１４に示す表示装置７００にタッチパネル７９１を設ける構成を図１６に、それぞれ示す。
図１５は図１３に示す表示装置７００にタッチパネル７９１を設ける構成の断面図であり、図１６は図１４に示す表示装置７００にタッチパネル７９１を設ける構成の断面図である。
まず、図１５及び図１６に示すタッチパネル７９１について、以下説明を行う。
図１５及び図１６に示すタッチパネル７９１は、基板７０５と着色膜７３６との間に設けられる、所謂インセル型のタッチパネルである。タッチパネル７９１は、着色膜７３６を形成する前に、基板７０５側に形成すればよい。
なお、タッチパネル７９１は、絶縁膜７９２と、電極７９３と、電極７９４と、絶縁膜７９５と、電極７９６と、絶縁膜７９７と、を有する。例えば、指やスタイラスなどの被検知体が近づくことで生じうる、電極７９３と電極７９４との間の容量の変化を検知することができる。
また、図１５及び図１６に示すトランジスタ７５０の上方においては、電極７９３と、電極７９４との交差部を明示している。電極７９６は、絶縁膜７９５に設けられた開口部を介して、電極７９４を挟む２つの電極７９３と電気的に接続されている。なお、図１５及び図１６においては、電極７９６が設けられる領域を画素部７０２に設ける構成を例示したが、これに限定されず、例えば、ソースドライバ回路部７０４に形成してもよい。
電極７９３及び電極７９４は、遮光膜７３８と重なる領域に設けられる。また、図１５、図１６に示すように、電極７９３は、液晶素子７７５または発光素子７８２と重ならないように設けられると好ましい。別言すると、電極７９３は、発光素子７８２または液晶素子７７５と重なる領域に開口部を有する。すなわち、電極７９３はメッシュ形状を有する。このような構成とすることで、電極７９３は、発光素子７８２が射出する光、または液晶素子７７５を透過する光を遮らない構成とすることができる。したがって、タッチパネル７９１を配置することによる輝度の低下が極めて少ないため、視認性が高く、且つ消費電力が低減された表示装置を実現できる。なお、電極７９４も同様の構成とすればよい。
また、電極７９３及び電極７９４が発光素子７８２または液晶素子７７５と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。
そのため、可視光の透過率が高い酸化物材料を用いた電極と比較して、電極７９３及び電極７９４の抵抗を低くすることが可能となり、タッチパネルのセンサ感度を向上させることができる。
例えば、電極７９３、７９４、７９６には、導電性のナノワイヤを用いてもよい。当該ナノワイヤは、直径の平均値が１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは５ｎｍ以上２５ｎｍ以下の大きさとすればよい。また、上記ナノワイヤとしては、Ａｇナノワイヤ、Ｃｕナノワイヤ、またはＡｌナノワイヤ等の金属ナノワイヤ、あるいは、カーボンナノチューブなどを用いればよい。例えば、電極７９３、７９４、７９６のいずれか一つあるいは全部にＡｇナノワイヤを用いる場合、可視光における光透過率を８９％以上、シート抵抗値を４０Ω／□以上１００Ω／□以下とすることができる。
また、図１５及び図１６においては、インセル型のタッチパネルの構成について例示したが、これに限定されない。例えば、表示装置７００上に形成する、所謂オンセル型のタッチパネルや、表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルとしてもよい。
このように、本発明の一態様の表示装置は、様々な形態のタッチパネルと組み合わせて用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図１７を用いて説明を行う。
［表示装置の回路構成］
図１７（Ａ）に示す表示装置は、画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことができる。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図１７（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
図１７（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
また、図１７（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としてもよい。
ここで、図１８に、図１７（Ａ）とは異なる構成を示す。図１８では、ソース線方向に配列する複数の画素を挟むように、一対のソース線（例えばソース線ＤＬａ１とソース線ＤＬｂ１）が配置されている。また、隣接する２本のゲート線（例えばゲート線ＧＬ＿１とゲート線ＧＬ＿２）が電気的に接続されている。
また、ゲート線ＧＬ＿１に接続される画素は、片方のソース線（ソース線ＤＬａ１、ソース線ＤＬａ２等）に接続され、ゲート線ＧＬ＿２に接続される画素は、他方のソース線（ソース線ＤＬｂ１、ソース線ＤＬｂ２等）に接続される。
このような構成とすることで、２本のゲート線を同時に選択することができる。これにより、一水平期間の長さを、図１７（Ａ）に示す構成と比較して２倍にすることができる。これにより、表示装置の高解像度化、及び大画面化が容易となる。
また、図１７（Ａ）に示す複数の画素回路５０１は、例えば、図１７（Ｂ）に示す構成とすることができる。
図１７（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを適用することができる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭモード、ＯＣＢモード、ＦＬＣモード、ＡＦＬＣモード、ＭＶＡモード、ＰＶＡモード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図１７（Ｂ）の画素回路５０１を有する表示装置では、例えば、図１７（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図１７（Ａ）に示す複数の画素回路５０１は、例えば、図１７（Ｃ）に示す構成とすることができる。
また、図１７（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる。
トランジスタ５５２のソース電極及びドレイン電極の一方はデータ線ＤＬ＿ｎに電気的に接続され、ゲート電極は走査線ＧＬ＿ｍに電気的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位供給線ＶＬ＿ａに電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いてもよい。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図１７（Ｃ）の画素回路５０１を有する表示装置では、例えば、図１７（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様の電子機器について、図面を参照して説明する。
以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。また、表示部の画面サイズとしては、対角２０インチ以上、または対角３０インチ以上、または対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上とすることもできる。
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
本発明の一態様の電子機器または照明装置は、家屋もしくはビルの内壁もしくは外壁、または、自動車の内装もしくは外装の曲面に沿って組み込むことができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
図１９（Ａ）にテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
表示部７０００に、本発明の一態様の表示装置を適用することができる。
図１９（Ａ）に示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることで操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１９（Ｂ）に、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
表示部７０００に、本発明の一態様の表示装置を適用することができる。
図１９（Ｃ）、（Ｄ）に、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）の一例を示す。
図１９（Ｃ）に示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
また、図１９（Ｄ）は円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
図１９（Ｃ）、（Ｄ）において、表示部７０００に、本発明の一態様の表示装置を適用することができる。
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
また、図１９（Ｃ）、（Ｄ）に示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様の表示装置を適用することのできるテレビジョン装置の例について、図面を参照して説明する。
図２０（Ａ）に、テレビジョン装置６００のブロック図を示す。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
テレビジョン装置６００は、制御部６０１、記憶部６０２、通信制御部６０３、画像処理回路６０４、デコーダ回路６０５、映像信号受信部６０６、タイミングコントローラ６０７、ソースドライバ６０８、ゲートドライバ６０９、表示パネル６２０等を有する。
上記実施の形態で例示した表示装置は、図２０（Ａ）における表示パネル６２０に適用することができる。これにより、大型且つ高解像度であって、視認性に優れたテレビジョン装置６００を実現できる。
制御部６０１は、例えば中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）として機能することができる。例えば制御部６０１は、システムバス６３０を介して記憶部６０２、通信制御部６０３、画像処理回路６０４、デコーダ回路６０５及び映像信号受信部６０６等のコンポーネントを制御する機能を有する。
制御部６０１と各コンポーネントとは、システムバス６３０を介して信号の伝達が行われる。また制御部６０１は、システムバス６３０を介して接続された各コンポーネントから入力される信号を処理する機能、各コンポーネントへ出力する信号を生成する機能等を有し、これによりシステムバス６３０に接続された各コンポーネントを統括的に制御することができる。
記憶部６０２は、制御部６０１及び画像処理回路６０４がアクセス可能なレジスタ、キャッシュメモリ、メインメモリ、二次メモリなどとして機能する。
二次メモリとして用いることのできる記憶装置としては、例えば書き換え可能な不揮発性の記憶素子が適用された記憶装置を用いることができる。例えば、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などを用いることができる。
また、レジスタ、キャッシュメモリ、メインメモリなどの一時メモリとして用いることのできる記憶装置としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）や、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性の記憶素子を用いてもよい。
例えば、メインメモリに設けられるＲＡＭとしては、例えばＤＲＡＭが用いられ、制御部６０１の作業空間として仮想的にメモリ空間が割り当てられ利用される。記憶部６０２に格納されたオペレーティングシステム、アプリケーションプログラム、プログラムモジュール、プログラムデータ等は、実行のためにＲＡＭにロードされる。ＲＡＭにロードされたこれらのデータやプログラム、プログラムモジュールは、制御部６０１に直接アクセスされ、操作される。
一方、ＲＯＭには書き換えを必要としないＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）やファームウェア等を格納することができる。ＲＯＭとしては、マスクＲＯＭや、ＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等を用いることができる。ＥＰＲＯＭとしては、紫外線照射により記憶データの消去を可能とするＵＶ－ＥＰＲＯＭ（Ｕｌｔｒａ－Ｖｉｏｌｅｔ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。
また、記憶部６０２の他に、取り外し可能な記憶装置を接続可能な構成としてもよい。例えばストレージデバイスとして機能するハードディスクドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ：ＨＤＤ）やソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）などの記録メディアドライブ、フラッシュメモリ、ブルーレイディスク、ＤＶＤなどの記録媒体と接続する端子を有することが好ましい。これにより、映像を記録することができる。
通信制御部６０３は、コンピュータネットワークを介して行われる通信を制御する機能を有する。例えば、制御部６０１からの命令に応じてコンピュータネットワークに接続するための制御信号を制御し、当該信号をコンピュータネットワークに発信する。これによって、Ｗｏｒｌｄ Ｗｉｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに接続し、通信を行うことができる。
また、通信制御部６０３は、Ｗｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等の通信規格を用いてコンピュータネットワークまたは他の電子機器と通信する機能を有していてもよい。
通信制御部６０３は、無線により通信する機能を有していてもよい。例えばアンテナと高周波回路（ＲＦ回路）を設け、ＲＦ信号の送受信を行えばよい。高周波回路は、各国法制により定められた周波数帯域の電磁信号と電気信号とを相互に変換し、当該電磁信号を用いて無線で他の通信機器との間で通信を行うための回路である。実用的な周波数帯域として数１０ｋＨｚ～数１０ＧＨｚが一般に用いられている。アンテナと接続される高周波回路には、複数の周波数帯域に対応した高周波回路部を有し、高周波回路部は、増幅器（アンプ）、ミキサ、フィルタ、ＤＳＰ、ＲＦトランシーバ等を有する構成とすることができる。
映像信号受信部６０６は、例えばアンテナ、復調回路、及びＡ－Ｄ変換回路（アナログ－デジタル変換回路）等を有する。復調回路は、アンテナから入力した信号を復調する機能を有する。またＡ－Ｄ変換回路は、復調されたアナログ信号をデジタル信号に変換する機能を有する。映像信号受信部６０６で処理された信号は、デコーダ回路６０５に送られる。
デコーダ回路６０５は、映像信号受信部６０６から入力されるデジタル信号に含まれる映像データを、送信される放送規格の仕様に従ってデコードし、画像処理回路に送信する信号を生成する機能を有する。例えば８Ｋ放送における放送規格としては、Ｈ．２６５ ｜ ＭＰＥＧ－Ｈ Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｖｉｄｅｏ Ｃｏｄｉｎｇ（略称：ＨＥＶＣ）などがある。
映像信号受信部６０６が有するアンテナにより受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。またアンテナにより受信できる放送電波として、アナログ放送、デジタル放送などがあり、また映像及び音声、または音声のみの放送などがある。例えばＵＨＦ帯（約３００ＭＨｚ～３ＧＨｚ）またはＶＨＦ帯（３０ＭＨｚ～３００ＭＨｚ）のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示パネル６２０に表示させることができる。例えば、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
また、映像信号受信部６０６及びデコーダ回路６０５は、コンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、画像処理回路６０４に送信する信号を生成する構成としてもよい。このとき、受信する信号がデジタル信号の場合には、映像信号受信部６０６は復調回路及びＡ－Ｄ変換回路等を有していなくてもよい。
画像処理回路６０４は、デコーダ回路６０５から入力される映像信号に基づいて、タイミングコントローラ６０７に出力する映像信号を生成する機能を有する。
またタイミングコントローラ６０７は、画像処理回路６０４が処理を施した映像信号等に含まれる同期信号を基に、ゲートドライバ６０９及びソースドライバ６０８に出力する信号（クロック信号、スタートパルス信号などの信号）を生成する機能を有する。また、タイミングコントローラ６０７は、上記信号に加え、ソースドライバ６０８に出力するビデオ信号を生成する機能を有する。
表示パネル６２０は、複数の画素６２１を有する。各画素６２１は、ゲートドライバ６０９及びソースドライバ６０８から供給される信号により駆動される。ここでは、画素数が７６８０×４３２０である、８Ｋ４Ｋ規格に応じた解像度を有する表示パネルの例を示している。なお、表示パネル６２０の解像度はこれに限られず、フルハイビジョン（画素数１９２０×１０８０）または４Ｋ２Ｋ（画素数３８４０×２１６０）等の規格に応じた解像度であってもよい。
図２０（Ａ）に示す制御部６０１や画像処理回路６０４としては、例えばプロセッサを有する構成とすることができる。例えば、制御部６０１は、ＣＰＵとして機能するプロセッサを用いることができる。また、画像処理回路６０４として、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の他のプロセッサを用いることができる。また制御部６０１や画像処理回路６０４に、上記プロセッサをＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＦＰＡＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｎａｌｏｇ Ａｒｒａｙ）といったＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）によって実現した構成としてもよい。
プロセッサは、種々のプログラムからの命令を解釈し実行することで、各種のデータ処理やプログラム制御を行う。プロセッサにより実行しうるプログラムは、プロセッサが有するメモリ領域に格納されていてもよいし、別途設けられる記憶装置に格納されていてもよい。
また、制御部６０１、記憶部６０２、通信制御部６０３、画像処理回路６０４、デコーダ回路６０５、及び映像信号受信部６０６、及びタイミングコントローラ６０７のそれぞれが有する機能のうち、２つ以上の機能を１つのＩＣチップに集約させ、システムＬＳＩを構成してもよい。例えば、プロセッサ、デコーダ回路、チューナ回路、Ａ－Ｄ変換回路、ＤＲＡＭ、及びＳＲＡＭ等を有するシステムＬＳＩとしてもよい。
なお、制御部６０１や、他のコンポーネントが有するＩＣ等に、チャネル形成領域に酸化物半導体を用い、極めて低いオフ電流が実現されたトランジスタを利用することもできる。当該トランジスタは、オフ電流が極めて低いため、当該トランジスタを記憶素子として機能する容量素子に流入した電荷（データ）を保持するためのスイッチとして用いることで、データの保持期間を長期にわたり確保することができる。この特性を制御部６０１等のレジスタやキャッシュメモリに用いることで、必要なときだけ制御部６０１を動作させ、他の場合には直前の処理の情報を当該記憶素子に待避させることにより、ノーマリーオフコンピューティングが可能となる。これにより、テレビジョン装置６００の低消費電力化を図ることができる。
なお、図２０（Ａ）で例示するテレビジョン装置６００の構成は一例であり、全ての構成要素を含む必要はない。テレビジョン装置６００は、図２０（Ａ）に示す構成要素のうち必要な構成要素を有していればよい。また、テレビジョン装置６００は、図２０（Ａ）に示す構成要素以外の構成要素を有していてもよい。
例えば、テレビジョン装置６００は、図２０（Ａ）に示す構成のほか、外部インターフェース、音声出力部、タッチパネルユニット、センサユニット、カメラユニットなどを有していてもよい。例えば外部インターフェースとしては、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）端子、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）接続用端子、電源受給用端子、音声出力用端子、音声入力用端子、映像出力用端子、映像入力用端子などの外部接続端子、赤外線、可視光、紫外線などを用いた光通信用の送受信機、筐体に設けられた物理ボタンなどがある。また、例えば音声入出力部としては、サウンドコントローラ、マイクロフォン、スピーカなどがある。
以下では、画像処理回路６０４についてより詳細な説明を行う。
画像処理回路６０４は、デコーダ回路６０５から入力される映像信号に基づいて、画像処理を実行する機能を有することが好ましい。
画像処理としては、例えばノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などが挙げられる。色調補正処理や輝度補正処理としては、例えばガンマ補正などがある。
また、画像処理回路６０４は、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などの処理を実行する機能を有していることが好ましい。
例えば、ノイズ除去処理としては、文字などの輪郭の周辺に生じるモスキートノイズ、高速の動画で生じるブロックノイズ、ちらつきを生じるランダムノイズ、解像度のアップコンバートにより生じるドットノイズなどのさまざまなノイズを除去する。
階調変換処理は、画像の階調を表示パネル６２０の出力特性に対応した階調へ変換する処理である。例えば階調数を大きくする場合、小さい階調数で入力された画像に対して、各画素に対応する階調値を補間して割り当てることで、ヒストグラムを平滑化する処理を行うことができる。また、ダイナミックレンジを広げる、ハイダミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
また、画素間補間処理は、解像度をアップコンバートした際に、本来存在しないデータを補間する。例えば、目的の画素の周囲の画素を参照し、それらの中間色を表示するようにデータを補間する。
また、色調補正処理は、画像の色調を補正する処理である。また輝度補正処理は、画像の明るさ（輝度コントラスト）を補正する処理である。例えば、テレビジョン装置６００が設けられる空間の照明の種類や輝度、または色純度などを検知し、それに応じて表示パネル６２０に表示する画像の輝度や色調が最適となるように補正する。または、表示する画像と、あらかじめ保存してある画像リスト内の様々な場面の画像と、を照合し、最も近い場面の画像に適した輝度や色調に表示する画像を補正する機能を有していてもよい。
フレーム間補間処理は、表示する映像のフレーム周波数を増大させる場合に、本来存在しないフレーム（補間フレーム）の画像を生成する処理である。例えば、ある２枚の画像の差分から２枚の画像の間に挿入する補間フレームの画像を生成する。または２枚の画像の間に複数枚の補間フレームの画像を生成することもできる。例えばデコーダ回路６０５から入力される映像信号のフレーム周波数が６０Ｈｚであったとき、複数枚の補間フレームを生成することで、タイミングコントローラ６０７に出力する映像信号のフレーム周波数を、２倍の１２０Ｈｚ、または４倍の２４０Ｈｚ、または８倍の４８０Ｈｚなどに増大させることができる。
また、画像処理回路６０４は、ニューラルネットワークを利用して、画像処理を実行する機能を有していることが好ましい。図２０（Ａ）では、画像処理回路６０４がニューラルネットワーク６１０を有している例を示している。
例えば、ニューラルネットワーク６１０により、例えば映像に含まれる画像データから特徴抽出を行うことができる。また画像処理回路６０４は、抽出された特徴に応じて最適な補正方法を選択することや、または補正に用いるパラメータを選択することができる。
または、ニューラルネットワーク６１０自体に画像処理を行う機能を持たせてもよい。すなわち、画像処理を施す前の画像データをニューラルネットワーク６１０に入力することで、画像処理が施された画像データを出力させる構成としてもよい。
また、ニューラルネットワーク６１０に用いる重み係数のデータは、データテーブルとして記憶部６０２に格納される。当該重み係数を含むデータテーブルは、例えば通信制御部６０３により、コンピュータネットワークを介して最新のものに更新することができる。または、画像処理回路６０４が学習機能を有し、重み係数を含むデータテーブルを更新可能な構成としてもよい。
図２０（Ｂ）に、画像処理回路６０４が有するニューラルネットワーク６１０の概略図を示す。
なお、本明細書等においてニューラルネットワークとは、生物の神経回路網を模し、学習によってニューロン同士の結合強度を決定し、問題解決能力を持たせるモデル全般を指す。ニューラルネットワークは入力層、中間層（隠れ層ともいう）、出力層を有する。ニューラルネットワークのうち、２層以上の中間層を有するものをディープニューラルネットワーク（ＤＮＮ）と呼称し、ディープニューラルネットワークによる学習を「ディープラーニング」と呼称する。
また、本明細書等において、ニューラルネットワークについて述べる際に、既にある情報からニューロンとニューロンの結合強度（重み係数とも言う）を決定することを「学習」と呼ぶ場合がある。また、本明細書等において、学習によって得られた結合強度を用いてニューラルネットワークを構成し、そこから新たな結論を導くことを「推論」と呼ぶ場合がある。
ニューラルネットワーク６１０は、入力層６１１、１つ以上の中間層６１２、及び出力層６１３を有する。入力層６１１には入力データが入力される。出力層６１３からは出力データが出力される。
入力層６１１、中間層６１２、及び出力層６１３には、それぞれニューロン６１５を有する。ここでニューロン６１５は、積和演算を実現しうる回路素子（積和演算素子）を指す。図２０（Ｂ）では、２つの層が有する２つのニューロン６１５間におけるデータの入出力方向を矢印で示している。
それぞれの層における演算処理は、前層が有するニューロン６１５の出力と重み係数との積和演算により実行される。例えば、入力層６１１の第ｉ番目のニューロンの出力をｘｉとし、出力ｘｉと次の中間層６１２の第ｊニューロンとの結合強度（重み係数）をｗｊｉとすると、当該中間層の第ｊニューロンの出力はｙｊ＝ｆ（Σｗｊｉ・ｘｉ）である。なお、ｉ、ｊは１以上の整数とする。ここで、ｆ（ｘ）は活性化関数でシグモイド関数、閾値関数などを用いることができる。以下同様に、各層のニューロン６１５の出力は、前段層のニューロン６１５の出力と重み係数の積和演算結果に活性化関数を演算した値となる。また、層と層との結合は、全てのニューロン同士が結合する全結合としてもよいし、一部のニューロン同士が結合する部分結合としてもよい。
図２０（Ｂ）では、３つの中間層６１２を有する例を示している。なお、中間層６１２の数はこれに限られず、１つ以上の中間層を有していればよい。また、１つの中間層６１２が有するニューロンの数も、仕様に応じて適宜変更すればよい。例えば１つの中間層６１２が有するニューロン６１５の数は、入力層６１１または出力層６１３が有するニューロン６１５の数よりも多くてもよいし、少なくてもよい。
ニューロン６１５同士の結合強度の指標となる重み係数は、学習によって決定される。学習は、テレビジョン装置６００が有するプロセッサにより実行してもよいが、専用サーバーやクラウドなどの演算処理能力の優れた計算機で実行することが好ましい。学習により決定された重み係数は、テーブルとして上記記憶部６０２に格納され、画像処理回路６０４により読み出されることにより使用される。また、当該テーブルは、必要に応じてコンピュータネットワークを介して更新することができる。
以上がニューラルネットワークについての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、金属酸化物膜と酸化物絶縁膜の積層構造に対して、異なる条件でプラズマ処理を行い、酸化物絶縁膜からの酸素の放出量と、金属酸化物膜の抵抗を評価した。
［試料の作製］
はじめに、本実施例で作製した試料について説明する。本実施例では、プラズマ処理の条件が異なる２種類の試料（試料Ａ１と試料Ａ２）を作製した。
まず、ガラス基板上に、金属酸化物膜として、酸素を含む雰囲気下で２層のＩＧＺＯ膜を成膜した。金属酸化物膜の成膜は、Ｉｎ－Ｇａ－Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いたスパッタリング法により、基板温度１３０℃、圧力０．６Ｐａ、電源電力２．５ｋＷの条件で行った。また、ここでは、酸素流量比を１０％とした条件で厚さ約１０ｎｍのＩＧＺＯ膜を成膜した後、酸素流量比を１００％とした条件で厚さ約２５ｎｍのＩＧＺＯ膜を成膜した。
続いて、窒素ガス雰囲気下、３５０℃で１時間の加熱処理を行った後、窒素ガスと酸素ガスの混合ガス雰囲気下で、３５０℃で１時間の加熱処理を行った。
続いて、酸化物絶縁膜として、厚さ約５０ｎｍの酸化窒化シリコン膜を、プラズマＣＶＤ法により成膜した。酸化窒化シリコン膜の成膜時の基板温度は、３５０℃とした。
続いて、酸素ガスを含む雰囲気でプラズマ処理（酸素プラズマ処理ともいう）を行った。試料Ａ１に行うプラズマ処理の条件は、温度３５０℃、圧力４０Ｐａ、電源電力３０００Ｗ、酸素流量比１００％、処理時間６００秒とした。試料Ａ２に行うプラズマ処理の条件は、温度２２０℃、圧力４０Ｐａ、電源電力３０００Ｗ、酸素流量比１００％、処理時間６００秒とした。試料Ａ１は、酸化窒化シリコン膜の成膜後、真空中で連続してプラズマ処理を行った。
［分析］
続いて、作製した各試料に対してＴＤＳ（昇温脱離ガス分光法）分析を行った。図２１に、各試料における酸素放出量を示す。
酸素プラズマ処理の温度が３５０℃である試料Ａ１に比べて、当該温度が２２０℃である試料Ａ２では、酸化窒化シリコン膜からの酸素放出量が多く確認され、酸化窒化シリコン膜に供給される酸素の量が多いことがわかった。酸素プラズマ処理の温度が低いと、酸素プラズマ処理中に酸化窒化シリコン膜から酸素が放出されにくく、酸化窒化シリコン膜に酸素（過剰酸素）がとどまりやすいと考えられる。
また、作製した各試料における、金属酸化物膜の抵抗を測定した。測定に用いた試料は、基板を１ｃｍ角に切出した後、角部に位置する絶縁膜を除去して金属酸化物膜を露出させ、そこにチタン膜を成膜して電極としたものを用いた。図２２に各試料における金属酸化物膜の抵抗を示す。図２２では、比較試料として、酸素プラズマ処理を行っていない試料における金属酸化物膜の抵抗を示す。
酸素プラズマ処理の温度が３５０℃である試料Ａ１では、金属酸化物膜が高抵抗化（ｉ型化）されていた。一方、酸素プラズマ処理の温度が２２０℃である試料Ａ２では、酸化窒化シリコン膜中の酸素は増えているにもかかわらず、試料Ａ１に比べて、金属酸化物膜は高抵抗化されていなかった。これにより、試料Ａ２に比べて、試料Ａ１では、酸素プラズマ処理によって金属酸化物膜に供給される酸素の量が多いことがわかった。
本実施例の結果から、酸化物絶縁膜に酸素を供給するためには、酸素プラズマ処理の温度は、３５０℃よりも２２０℃が好適であるとわかった。また、金属酸化物膜に酸素を供給するためには、酸素プラズマ処理の温度は、２２０℃よりも３５０℃が好適であるとわかった。したがって、２種類の温度条件のプラズマ処理を併用することで、酸化物絶縁膜と金属酸化物膜の双方に酸素を供給できることが示唆された。
本実施例では、本発明の一態様のトランジスタを作製し、当該トランジスタの電気特性を評価した。
［試料の作製］
作製した試料について説明する。まず、ガラス基板上に厚さ約１００ｎｍのタングステン膜をスパッタリング法により成膜し、これを加工してゲート電極を得た。続いて、ゲート絶縁層として厚さ約４００ｎｍの窒化シリコン膜をプラズマＣＶＤ法により形成した。ゲート絶縁層の成膜時の基板温度は、３５０℃とした。ゲート絶縁層の成膜後、真空中で連続して、酸素ガスを含む雰囲気でプラズマ処理を行った。プラズマ処理の条件は、温度３５０℃、圧力４０Ｐａ、電源電力３０００Ｗ、酸素流量比１００％、処理時間３００秒とした。続いて、３５０℃、５分の条件で加熱処理を行った。
続いて、ゲート絶縁層上に、酸素を含む雰囲気下で２層の金属酸化物膜を成膜し、当該積層された金属酸化物膜を加工して半導体層を得た。金属酸化物膜の成膜は、Ｉｎ－Ｇａ－Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いたスパッタリング法により、基板温度１３０℃、圧力０．６Ｐａ、電源電力２．５ｋＷの条件で行った。また、ここでは、酸素流量比を１０％とした条件で厚さ約１０ｎｍの金属酸化物膜を成膜した後、酸素流量比を１００％とした条件で厚さ約２５ｎｍの金属酸化物膜を成膜した。
続いて、窒素雰囲気下、３５０℃で１時間の加熱処理を行った後、窒素と酸素との混合ガス雰囲気下で、３５０℃で１時間の加熱処理を行った。
続いて、タングステン膜とアルミニウム膜とチタン膜を順にスパッタリング法により成膜し、これを加工してソース電極及びドレイン電極を得た。ここでは、厚さ約５０ｎｍのタングステン膜と、厚さ約４００ｎｍのアルミニウム膜と、厚さ約１００ｎｍのチタン膜を順に形成した。
続いて、露出した半導体層の表面（バックチャネル側）を、リン酸を用いて洗浄した。
続いて、酸素ガスを含む雰囲気でプラズマ処理を行った。プラズマ処理の条件は、温度３５０℃、圧力４０Ｐａ、電源電力３０００Ｗ、酸素流量比１００％、処理時間３００秒とした。
続いて、ゲート絶縁層、半導体層、ソース電極、及びドレイン電極上に、第１の保護絶縁層として厚さ約５０ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した。第１の保護絶縁層の成膜時の基板温度は、３５０℃とした。続いて、酸素ガスを含む雰囲気でプラズマ処理を２回行った。１回目のプラズマ処理は、酸化窒化シリコン膜の成膜後、真空中で連続して行い、その条件は、温度３５０℃、圧力４０Ｐａ、電源電力３０００Ｗ、酸素流量比１００％、処理時間６００秒とした。２回目のプラズマ処理の条件は、温度２２０℃、圧力４０Ｐａ、電源電力３０００Ｗ、酸素流量比１００％、処理時間６００秒とした。続いて、第１の保護絶縁層上に、第２の保護絶縁層として厚さ約１００ｎｍの窒化シリコン膜をプラズマＣＶＤ法により形成した。第２の保護絶縁層の成膜時の基板温度は、３５０℃とした。
その後、第２の保護絶縁層上に、厚さ約１．５μｍのアクリル樹脂膜を成膜し、これを加工して平坦化膜を得た。アクリル樹脂膜は、アクリル系の感光性樹脂を用い、窒素雰囲気下、２５０℃で１時間の焼成を行うことにより形成した。続いて、平坦化膜上に、厚さ約１００ｎｍの酸化物導電膜を成膜し、これを加工して導電層を得た。酸化物導電膜は、シリコンを含むインジウムスズ酸化物ターゲットを用いたスパッタリング法により形成した。そして、窒素雰囲気下、２５０℃で１時間の加熱処理を行った。
［トランジスタの電気特性］
次に、上記作製した試料について、トランジスタのＩｄ－Ｖｇ特性を測定した。なお、トランジスタのＩｄ－Ｖｇ特性の測定条件としては、ゲート電圧（Ｖｇ）を、－１５Ｖから＋２０Ｖまで０．２５Ｖのステップで印加した。また、ソース電圧（Ｖｓ）を０Ｖとし、ドレイン電圧（Ｖｄ）を、０．１Ｖ及び２０Ｖとした。また、測定数は、各試料それぞれ１０とした。
図２３（Ａ）、（Ｂ）に、各試料におけるトランジスタの電気特性を示す。図２３（Ａ）は、チャネル長Ｌが３μｍ、チャネル幅Ｗが５０μｍであるトランジスタの結果を示しており、図２３（Ｂ）は、チャネル長Ｌが６μｍ、チャネル幅Ｗが５０μｍであるトランジスタの結果を示している。
図２３（Ａ）、（Ｂ）に示すように、いずれの条件も良好な電気特性を示すことが確認された。
また、上記作製条件と同様の条件で作製した異なる試料について、ゲートバイアスストレス試験（ＧＢＴ試験）を行った。ここでは、ＧＢＴ試験として、トランジスタが形成されている基板を６０℃に保持し、トランジスタのソースとドレインに０Ｖ、ゲートには３０Ｖまたは－３０Ｖの電圧を印加し、この状態を一時間保持した。ここで、試験環境を暗状態とし、ゲートに正の電圧を印加する試験をプラスＧＢＴまたはＰＢＴＳ、負の電圧を印加する試験をマイナスＧＢＴまたはＮＢＴＳと表記する。また、試料に光を照射した状態におけるプラスＧＢＴをＰＢＩＴＳ、マイナスＧＢＴをＮＢＩＴＳと表記する。光の照射は、約１００００ｌｘの白色ＬＥＤ光を用いた。
図２４には、チャネル長が３μｍ、チャネル幅が５０μｍであるトランジスタについてのＧＢＴ試験結果を示している。縦軸にしきい値電圧（Ｖｔｈ）の変動量を示している。本実施例の試料では、いずれの試験においても、トランジスタのしきい値電圧の変動が極めて小さいことが確認できた。
本実施例の結果から、３５０℃の酸素プラズマ処理により、金属酸化物膜に酸素を供給し、かつ、２２０℃の酸素プラズマ処理により、酸化物絶縁膜に酸素を供給することで、電気特性が良好なトランジスタを作製することができた。このように、２種類の温度条件のプラズマ処理を併用することで、電気特性が良好なトランジスタを作製することができた。
本実施例では、対角６５インチの画素領域（Ｐｉｘｅｌ Ａｒｅａ）を有する８Ｋ４Ｋ液晶ディスプレイモジュールのデータ書き込み時間に関し、概算を行った結果について説明する。
なお、８Ｋ４Ｋディスプレイの解像度は水平解像度が７６８０、垂直解像度が４３２０と、極めて高解像度である。また、８Ｋ４Ｋディスプレイに関する国際規格として、ＩＴＵ－Ｒ ＢＴ．２０２０がある。この規格において、駆動方法はプログレッシブ方式であり、フレーム周波数は最大１２０Ｈｚとされている。
本実施例では、ゲート線１本ずつに選択信号を供給し、列方向の画素が１つずつ選択される構成に加えて、２本のゲート線に同時に選択信号を供給し、列方向に隣接する２つの画素が同時に選択される構成を検討した。同時に選択される２つの画素は、それぞれ異なるソース線と接続される。すなわち列ごとに２本のソース線が配列される。本実施例では、これらの構成における画素レイアウトを用いて、データ書き込み時間の概算を行った。
また、本実施例では、トランジスタの半導体層に、アモルファスシリコンを用いる場合と、金属酸化物を用いる場合について検討した。
アモルファスシリコンを半導体層に用いる場合については、微結晶シリコンを用いて作製したトランジスタの実測値から、設計パラメータである電界効果移動度を変化させた疑似パラメータを用いて、データ書き込み時間を見積もった。
金属酸化物を用いた半導体層については、以下の２種類の構成を検討した。金属酸化物としては、Ｉｎ－Ｇａ－Ｚｎ酸化物を用いた。１種類目は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１である金属酸化物を単層で半導体層に用いる場合である。２種類目は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３である金属酸化物の積層構造を半導体層に用いる場合である。具体的には、第１の金属酸化物層に、ＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用い、第２の金属酸化物層に、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いる場合を想定した。
本実施例で用いた各層のパラメータを表１に示す。これらは金属酸化物を半導体層に用いたトランジスタを想定したパラメータであるが、本実施例では、アモルファスシリコンを半導体層に用いる場合にも同様のパラメータを用いた。
Figure 0007154136000001
＜画素が１つずつ選択される場合＞
図２５（Ａ）は、本実施例で用いたディスプレイモジュールの構成を示すブロック図である。当該構成では、ゲート線１本ずつに選択信号が供給され、画素が１つずつ選択される。ゲートドライバおよびソースドライバは共に外付けである。ゲート線には、２つのゲートドライバＩＣ（Ｇａｔｅ Ｄｒｉｖｅｒ ＩＣ（Ｅｘｔｅｒｎａｌ））から同じ信号が供給される。ソース線には、１つのソースドライバＩＣ（Ｓｏｕｒｃｅ Ｄｒｉｖｅｒ ＩＣ（Ｅｘｔｅｒｎａｌ））から信号が供給される。画素領域は分割されていない。画素領域のサイズは対角６５インチであり、有効画素数は７６８０×ＲＧＢ（Ｈ）×４３２０（Ｖ）である。
図２５（Ｂ）に、画素ＰＩＸ（ｉ，ｊ）の回路図を示す。画素ＰＩＸ（ｉ，ｊ）は、トランジスタＭ１、容量素子Ｃ１、および液晶素子ＬＣを有する。トランジスタＭ１のゲートは、ゲート線ＧＤＬ（ｉ）と接続されている。トランジスタＭ１のソースおよびドレインのうち一方は、ソース線ＳＤＬ（ｊ）と接続され、他方は、容量素子Ｃ１の一方の電極、および液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ１の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。
図２６（Ａ）、（Ｂ）に、画素が１つずつ選択される場合のディスプレイモジュールの画素レイアウトを示す。図２６（Ａ）は、ゲート線ＧＤＬ（ｉ）から画素電極（Ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ）までの積層構造を、画素電極側から見た上面図である。図２６（Ｂ）は、図２６（Ａ）から画素電極を除いた上面図である。
画素サイズは６２．５μｍ×１８７．５μｍである。トランジスタＭ１は、ボトムゲートトップコンタクト構造のチャネルエッチ型のトランジスタである。トランジスタＭ１のチャネル長Ｌは４μｍ、チャネル幅Ｗは８μｍ、ソースまたはドレインとゲートとが重なる領域（以下、オーバーラップ領域Ｌｏｖ）は２μｍである。ゲート線ＧＤＬ（ｉ）の幅は１０μｍ、配線ＣＳＣＯＭの幅は３．５μｍである。ソース線ＳＤＬ（ｊ）の幅は、１０μｍであるが、他の配線（ゲート線ＧＤＬ（ｉ）や配線ＣＳＣＯＭ）とのクロス部では、４μｍである。開口率は、４５．６％である。
まず、図２７を用いて、金属酸化物を半導体層に用いる場合のデータ書き込み時間の概算について説明する。
図２６（Ａ）の画素レイアウトから寄生抵抗と寄生容量を抽出し、トランジスタの電界効果移動度のパラメータのみを変化させることで、画素のゲート線の充電時間とソース線および画素の充電時間を概算した。本実施例において、データ書き込み時間とは、ゲート線の充電時間、並びに、ソース線および画素の充電時間の合計に相当する。また、本実施例において、ゲート線の充電時間は、ゲート線の電位が入力電圧の最大値の７５％に達するまでの時間であり、ソース線および画素の充電時間は、ソース線の電位が入力電圧の最大値の９９％に達するまでの時間である。
また、ここでは、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３である金属酸化物の積層構造を半導体層に用いた場合の電界効果移動度を１として規格化した値（規格化移動度）を用いた。トランジスタのサイズは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．６０ｋΩ、ゲート線の寄生容量Ｃｇｌは２５５ｐＦ、ソース線の寄生抵抗Ｒｓｌは５．８０ｋΩ、ソース線の寄生容量Ｃｓｌは１４７ｐＦ、画素の寄生容量Ｃｐｉｘは２１６．６ｆＦである。なお、本実施例において、画素の寄生容量Ｃｐｉｘは、容量素子の保持容量、液晶素子の容量、およびノードＡの寄生容量を含む。なお、本実施例において、ノードＡとは、各画素における、トランジスタのソースまたはドレイン、容量素子の一方の電極、および液晶素子の一方の電極が接続されるノードである。
図２７において、規格化移動度が１の結果は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３である金属酸化物の積層構造を半導体層に用いた場合に相当する（図２７では「ＣＡＣ＼ＣＡＡＣ」と記す）。このとき、データ書き込み時間は３．５５μｓであり、６０Ｈｚ駆動時の１水平期間３．８５μｓよりも短く、６０Ｈｚ駆動で動作可能であることが見積もられた。また、当該データ書き込み時間は、１２０Ｈｚ駆動時の１水平期間１．９３μｓより長く、１２０Ｈｚ駆動での動作が難しいことが見積もられた。
図２７において、規格化移動度が０．５の結果は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１である金属酸化物を単層で半導体層に用いた場合に相当する（図２７では「ＩＧＺＯ（１１１）」と記す）。このとき、データ書き込み時間は４．１７μｓであり、６０Ｈｚ駆動時の１水平期間３．８５μｓよりも長く、１２０Ｈｚ駆動だけでなく６０Ｈｚ駆動での動作も難しいことが見積もられた。
次に、図２８を用いて、アモルファスシリコンを半導体層に用いる場合のデータ書き込み時間の概算について説明する。
図２６（Ａ）の画素レイアウトから寄生抵抗と寄生容量を抽出し、微結晶シリコンを用いて作製したトランジスタの実測値から、設計パラメータである電界効果移動度を変化させることで、画素のゲート線の充電時間とソース線および画素の充電時間を概算した。トランジスタのサイズおよび保持容量の大きさは変えていない。実際にアモルファスシリコンを半導体層に用いる場合には、より大きなトランジスタサイズおよび保持容量が必要となるため、データ書き込み時間は本実施例の結果よりも長くする必要がある。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．６０ｋΩ、ゲート線の寄生容量Ｃｇｌは２５５ｐＦ、ソース線の寄生抵抗Ｒｓｌは５．８０ｋΩ、ソース線の寄生容量Ｃｓｌは１４７ｐＦ、画素の寄生容量Ｃｐｉｘは２１６．６ｆＦである。
図２８において、電界効果移動度が０．６、０．７、０．８［ｃｍ２／Ｖｓ］の結果は、アモルファスシリコンを半導体層に用いた場合に相当する。このとき、データ書き込み時間はそれぞれ、１９．６６μｓ、１６．１９μｓ、１３．８１μｓであり、１２０Ｈｚ駆動時の１水平期間１．９３μｓおよび６０Ｈｚ駆動時の１水平期間３．８５μｓより長く、１２０Ｈｚ駆動だけでなく、６０Ｈｚ駆動での動作も難しいことが見積もられた。
＜画素が２つ同時に選択される場合＞
図２９（Ａ）は、本実施例で用いたディスプレイモジュールの構成を示すブロック図である。当該構成では、２本のゲート線に同時に選択信号が供給され、列方向に隣接する画素が２つ同時に選択される。ゲートドライバおよびソースドライバはともに外付けである。ゲート線には、２つのゲートドライバＩＣから同じ信号が供給される。ゲート線ＧＤＬ０（ｉ）は、ゲート線ＧＤＬ（ｉ）およびゲート線ＧＤＬ（ｉ＋１）と電気的に接続されており、ｉ行目と（ｉ＋１）行目の２行の画素は同時に駆動する。ソース線には、１つのソースドライバＩＣから信号が供給される。画素領域は分割されていない。画素領域のサイズは対角６５インチであり、有効画素数は７６８０×ＲＧＢ（Ｈ）×４３２０（Ｖ）である。
図２９（Ｂ）に、画素ＰＩＸ（ｉ，ｊ）および画素ＰＩＸ（ｉ＋１，ｊ）の回路図を示す。
まず、画素ＰＩＸ（ｉ，ｊ）の構成について説明する。画素ＰＩＸ（ｉ，ｊ）は、トランジスタＭ１、容量素子Ｃ１、および液晶素子ＬＣを有する。トランジスタＭ１のゲートは、ゲート線ＧＤＬ（ｉ）と接続されている。トランジスタＭ１のソースおよびドレインのうち一方は、ソース線ＳＤＬ１（ｊ）と接続され、他方は、容量素子Ｃ１の一方の電極、および液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ１の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。
次に、画素ＰＩＸ（ｉ＋１，ｊ）の構成について説明する。画素ＰＩＸ（ｉ＋１，ｊ）は、トランジスタＭ２、容量素子Ｃ２、および液晶素子ＬＣを有する。トランジスタＭ２のゲートは、ゲート線ＧＤＬ（ｉ＋１）と接続されている。トランジスタＭ２のソースおよびドレインのうち一方は、ソース線ＳＤＬ２（ｊ）と接続され、他方は、容量素子Ｃ２の一方の電極、および液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ２の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。
図３０（Ａ）、（Ｂ）に、画素が２つ同時に選択される場合のディスプレイモジュールの画素レイアウトを示す。図３０（Ａ）は、ゲート線ＧＤＬ（ｉ）から画素電極までの積層構造を、画素電極側から見た上面図である。図３０（Ｂ）は、図３０（Ａ）から画素電極を除いた上面図である。
画素サイズは６２．５μｍ×１８７．５μｍである。トランジスタＭ１は、ボトムゲートトップコンタクト構造のチャネルエッチ型のトランジスタである。トランジスタＭ１のチャネル長Ｌは４μｍ、チャネル幅Ｗは８μｍ、オーバーラップ領域Ｌｏｖは２μｍである。ゲート線ＧＤＬ（ｉ）の幅は１０μｍ、配線ＣＳＣＯＭの幅は３．５μｍである。ソース線ＳＤＬ１（ｊ）およびソース線ＳＤＬ２（ｊ）の幅は、どちらも１０μｍであるが、ゲート線とのクロス部では、どちらも４μｍである。開口率は、３７．３％である。
まず、図３１を用いて、金属酸化物を半導体層に用いる場合のデータ書き込み時間の概算について説明する。
図３０（Ａ）の画素レイアウトから寄生抵抗と寄生容量を抽出し、トランジスタの電界効果移動度のパラメータのみを変化させることで、画素のゲート線の充電時間とソース線および画素の充電時間を概算した。ここでは、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３である金属酸化物の積層構造を半導体層に用いた場合の電界効果移動度を１として規格化した値（規格化移動度）を用いた。トランジスタのサイズは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．６０ｋΩ、ゲート線の寄生容量Ｃｇｌは３６４ｐＦ、ソース線の寄生抵抗Ｒｓｌは４．８３ｋΩ、ソース線の寄生容量Ｃｓｌは１８２ｐＦ、画素の寄生容量Ｃｐｉｘは１９１ｆＦである。
図３１において、規格化移動度が１の結果は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３である金属酸化物の積層構造を半導体層に用いた場合に相当する（図３１では「ＣＡＣ＼ＣＡＡＣ」と記す）。このとき、データ書き込み時間は３．４９μｓであり、１２０Ｈｚ駆動時の１水平期間３．８３μｓよりも短く、１２０Ｈｚ駆動で動作可能であることが見積もられた。
図３１において、規格化移動度が０．５の結果は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１である金属酸化物を単層で半導体層に用いた場合に相当する（図３１では「ＩＧＺＯ（１１１）」と記す）。このとき、データ書き込み時間は４．０２μｓであり、６０Ｈｚ駆動時の１水平期間７．６６μｓよりも短く、６０Ｈｚ駆動で動作可能であることが見積もられた。また、当該データ書き込み時間は、１２０Ｈｚ駆動時の１水平期間３．８３μｓより長く、１２０Ｈｚ駆動での動作が難しいことが見積もられた。
図３１では、２本のゲート線に同じ選択信号が供給されるため、１水平期間の長さを、図２７に比べて２倍にすることができる。そのため、電界効果移動度の低いトランジスタを用いて、高解像度の表示装置を動作させることが容易となる。
図２７および図３１の結果から、ＣＡＣ＼ＣＡＡＣを半導体層に用いる場合、画素１つずつに書き込みを行う構成では難しかった１２０Ｈｚ駆動での動作が、２つの画素に同時に書き込む構成にすることで実現できると示された。
また、図２７および図３１の結果から、ＩＧＺＯ（１１１）を半導体層に用いる場合、画素１つずつに書き込みを行う構成では難しかった６０Ｈｚ駆動での動作が、２つの画素に同時に書き込む構成にすることで実現できると示された。
次に、図３２を用いて、アモルファスシリコンを半導体層に用いる場合のデータ書き込み時間の概算について説明する。
図３０（Ａ）の画素レイアウトから寄生抵抗と寄生容量を抽出し、微結晶シリコンを用いて作製したトランジスタの実測値から、設計パラメータである電界効果移動度を変化させることで、画素のゲート線の充電時間とソース線および画素の充電時間を概算した。トランジスタのサイズおよび保持容量の大きさは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．６０ｋΩ、ゲート線の寄生容量Ｃｇｌは３６４ｐＦ、ソース線の寄生抵抗Ｒｓｌは４．８３ｋΩ、ソース線の寄生容量Ｃｓｌは１８２ｐＦ、画素の寄生容量Ｃｐｉｘは１９１ｆＦである。
図３２において、電界効果移動度が０．６、０．７、０．８［ｃｍ２／Ｖｓ］の結果は、アモルファスシリコンを半導体層に用いた場合に相当する。このとき、データ書き込み時間はそれぞれ、１７．９８μｓ、１４．８９μｓ、１２．７８μｓであり、１２０Ｈｚ駆動時の１水平期間３．８３μｓおよび６０Ｈｚ駆動時の１水平期間７．６６μｓより長く、１２０Ｈｚ駆動だけでなく、６０Ｈｚ駆動での動作も難しいことが見積もられた。
図３２の結果から、アモルファスシリコンを半導体層に用いる場合は、金属酸化物を半導体層に用いる場合（図３１の結果参照）とは異なり、２つの画素に同時に書き込む構成にしても、６０Ｈｚ駆動での動作が難しいことが見積もられた。
以上の概算結果を表２にまとめて示す。表２では、動作可能である条件を丸印、動作が難しい条件をバツ印で示す。また、絶縁層の膜厚をより厚くすると動作可能となる条件を三角印で示す。
Figure 0007154136000002
また、画素領域のサイズ（画面サイズ）を変えた場合の、データ書き込み時間に関し、概算を行った。上記の概算で用いた画素レイアウトをベースに、画素領域のサイズに比例して寄生抵抗と寄生容量が変化すると仮定して概算を行った。
画素が１つずつ選択される場合のデータ書き込み時間の概算について、図３３に示す。画素が２つ同時に選択される場合のデータ書き込み時間の概算について、図３４に示す。
また、画素領域のサイズとフレーム周波数の関係について、図３５に示す。
図３５は、画素が２つ同時に選択される場合の画素領域のサイズとフレーム周波数の関係を示す図である。
ＣＡＣ＼ＣＡＡＣでは、６０Ｈｚで１００ｉｎｃｈまで、１２０Ｈｚで６５ｉｎｃｈまで動作する可能性がある。ＩＧＺＯ（１１１）では、６０Ｈｚで９０ｉｎｃｈまで、１２０ｈｚで６０ｉｎｃｈまで動作する可能性がある。ａ－Ｓｉ：Ｈでは、３０Ｈｚで４０ｉｎｃｈから６０ｉｎｃｈまで動作する可能性がある。
また、表３に示す構成のディスプレイモジュールのデータ書き込み時間に関し、概算を行った結果について説明する。具体的には、半導体層にＣＡＣ＼ＣＡＡＣを用い、対角５５インチの画素領域を有する８Ｋ４Ｋ液晶ディスプレイモジュールについて検討した。ソースドライバは外付けで、ゲートドライバは内蔵である。図２９（Ａ）に示す画素領域と同様に、２本のゲート線に同時に選択信号が供給され、列方向に隣接する画素が２つ同時に選択される構成を検討した。
Figure 0007154136000003
概算の結果、ゲート立下り時間が１．７７μｓ、ソース線および画素の充電時間（ソース線の電位が入力電圧の最大値の９５％に達するまでの時間）が１．８２μｓであった。合計時間は、３．５９μｓであり、１２０Ｈｚ駆動時の１水平期間３．８３μｓよりも短く、１２０Ｈｚ駆動で動作可能であることが見積もられた。
以上のように、ＣＡＣ＼ＣＡＡＣをトランジスタの半導体層に用いた、対角５５インチの画素領域を有する８Ｋ４Ｋ液晶ディスプレイモジュールは、ゲートドライバを内蔵した構成であっても、１２０Ｈｚ駆動での動作が、２つの画素に同時に書き込む構成にすることで実現できると示された。
１００ トランジスタ
１００Ａ トランジスタ
１００Ｂ トランジスタ
１００Ｃ トランジスタ
１００Ｄ トランジスタ
１０２ 基板
１０４ 導電層
１０６ 絶縁層
１０６ａ 領域
１０８ 半導体層
１０８ａ 半導体層
１０８ｂ 半導体層
１０８ｎ 領域
１１２ａ 導電層
１１２ｂ 導電層
１１４ 絶縁層
１１６ 絶縁層
１１８ 絶縁層
１２０ａ 導電層
１２０ｂ 導電層
１２１ 導電層
１２１ａ 導電膜
１２２ 導電層
１２２ａ 導電膜
１２３ 導電層
１２３ａ 導電膜
１２８ａ 金属酸化物膜
１２８ｂ 金属酸化物膜
１３０ａ 酸素
１３０ｂ 酸素
１３０ｃ 酸素
１３１ レジストマスク
１３２ レジストマスク
１４２ａ 接続部
１４２ｂ 接続部
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路
５０７ 端子部
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
６００ テレビジョン装置
６０１ 制御部
６０２ 記憶部
６０３ 通信制御部
６０４ 画像処理回路
６０５ デコーダ回路
６０６ 映像信号受信部
６０７ タイミングコントローラ
６０８ ソースドライバ
６０９ ゲートドライバ
６１０ ニューラルネットワーク
６１１ 入力層
６１２ 中間層
６１３ 出力層
６１５ ニューロン
６２０ 表示パネル
６２１ 画素
６３０ システムバス
７００ 表示装置
７００Ａ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７２１ ソースドライバＩＣ
７２２ ゲートドライバ回路
７２３ ＦＰＣ
７２４ プリント基板
７３０ 絶縁膜
７３２ 封止膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７７０ 平坦化絶縁膜
７７２ 導電膜
７７３ 絶縁膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７８ 構造体
７８０ 異方性導電膜
７８２ 発光素子
７８６ ＥＬ層
７８８ 導電膜
７９０ 容量素子
７９１ タッチパネル
７９２ 絶縁膜
７９３ 電極
７９４ 電極
７９５ 絶縁膜
７９６ 電極
７９７ 絶縁膜
７０００ 表示部
７１００ テレビジョン装置
７１０１ 筐体
７１０３ スタンド
７１１１ リモコン操作機
７２００ ノート型パーソナルコンピュータ
７２１１ 筐体
７２１２ キーボード
７２１３ ポインティングデバイス
７２１４ 外部接続ポート
７３００ デジタルサイネージ
７３０１ 筐体
７３０３ スピーカ
７３１１ 情報端末機
７４００ デジタルサイネージ
７４０１ 柱
７４１１ 情報端末機

Claims (5)

  1. シリコンと窒素とを含む第１の絶縁層を形成する第１の工程と、
    前記第１の絶縁層の表面近傍に、酸素を添加する第２の工程と、
    前記第１の絶縁層上に接して、金属酸化物を含む半導体層を形成する第３の工程と、
    前記半導体層上に接して、酸素を含む第２の絶縁層を形成する第４の工程と、
    酸素を含む雰囲気であり、且つ第１の温度でプラズマ処理を行う第５の工程と、
    酸素を含む雰囲気であり、且つ第２の温度でプラズマ処理を行う第６の工程と、
    前記第２の絶縁層上に、シリコンと窒素を含む第３の絶縁層を形成する第７の工程と、を有し、
    前記第２の温度は、前記第１の温度よりも低い、半導体装置の作製方法。
  2. 請求項１において、
    前記第１の温度は、２５０℃以上４５０℃以下の温度であり、
    前記第２の温度は、１５０℃以上３００℃以下の温度である、半導体装置の作製方法。
  3. 請求項１または請求項２において、
    前記第５の工程は、前記第２の絶縁層の形成後に、大気に曝すことなく行う、半導体装置の作製方法。
  4. 請求項１または請求項２において、
    前記第３の工程と前記第４の工程の間に、
    酸素を含む雰囲気であり、且つ第３の温度でプラズマ処理を行う第８の工程を有し、
    前記第３の温度は、前記第２の温度よりも高い、半導体装置の作製方法。
  5. 請求項１または請求項２において、
    前記第２の絶縁層の形成は、前記第１の温度で行う、半導体装置の作製方法。
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