KR102639848B1 - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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KR102639848B1
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준이치 고에즈카
겐이치 오카자키
유키노리 시마
야스타카 나카자와
야스하루 호사카
슌페이 야마자키
šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 전기 특성이 양호한 반도체 장치를 제공한다. 신뢰성이 높은 반도체 장치를 제공한다.
게이트 전극과, 게이트 전극 위의 제 1 절연층과, 제 1 절연층 위의 금속 산화물층과, 금속 산화물층 위의 한 쌍의 전극과, 한 쌍의 전극 위의 제 2 절연층을 갖고, 제 1 절연층은 제 1 영역과 제 2 영역을 갖고, 제 1 영역은 금속 산화물층에 접촉되며 제 2 영역보다 산소의 함유량이 많은 영역을 갖고, 제 2 영역은 제 1 영역보다 질소의 함유량이 많은 영역을 갖고, 금속 산화물층은 막 두께 방향에 있어서 적어도 산소의 농도 구배를 갖고, 제 1 영역 측과 제 2 절연층 측에서 산소 농도가 높은 반도체 장치.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 일 형태는 반도체 장치 및 그 제작 방법에 관한 것이다. 본 발명의 일 형태는 트랜지스터 및 그 제작 방법에 관한 것이다. 본 발명의 일 형태는 표시 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란 반도체 특성을 사용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
또한, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 본 발명의 일 형태의 기술분야로서는, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 그들의 구동 방법, 또는 그들의 제작 방법을 일례로서 들 수 있다.
트랜지스터에 적용 가능한 반도체 재료로서 산화물 반도체가 주목을 받고 있다. 예를 들어 특허문헌 1에는, 복수의 산화물 반도체층을 적층하고, 상기 복수의 산화물 반도체층 중 채널이 되는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 또한 인듐의 비율을 갈륨의 비율보다 크게 함으로써 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높인 반도체 장치가 개시되어 있다.
반도체층에 사용할 수 있는 산화물 반도체는 스퍼터링법 등을 사용하여 형성할 수 있으므로, 대형 표시 장치를 구성하는 트랜지스터의 반도체층에 사용할 수 있다. 또한, 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 사용할 수 있기 때문에, 설비 투자를 억제할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는 전계 효과 이동도가 높기 때문에, 구동 회로를 일체 형성한 고기능 표시 장치를 실현할 수 있다.
일본 공개특허공보 특개2014-7399호
표시 장치의 고정세(高精細)화 또는 반도체 장치의 고집적화에 따라, 트랜지스터의 미세화가 요구되고 있다. 트랜지스터의 미세화로서, 구체적으로는 채널 길이를 짧게 하는 것을 들 수 있다. 그러나, 채널 길이가 짧은 트랜지스터에 있어서는 채널 영역의 캐리어 밀도 및 결함 준위가 전기 특성 및 신뢰성에 현저하게 영향된다.
상기에 감안하며, 본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는 소비전력이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 생산성이 높은 반도체 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다. 또는, 수율이 높은 반도체 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다. 또는, 신규 반도체 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한, 이들 외의 과제는 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태는 게이트 전극과, 게이트 전극 위의 제 1 절연층과, 제 1 절연층 위의 금속 산화물층과, 금속 산화물층 위의 한 쌍의 전극과, 한 쌍의 전극 위의 제 2 절연층을 갖고, 금속 산화물층은 인듐과, 원소 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 또는 마그네슘 중 하나 이상)과, 아연을 갖고, 제 1 절연층은 제 1 영역과 제 2 영역을 갖고, 제 1 영역은 금속 산화물층에 접촉되며 제 2 영역보다 산소의 함유량이 많은 영역을 갖고, 제 2 영역은 제 1 영역보다 질소의 함유량이 많은 영역을 갖고, 금속 산화물층은 막 두께 방향에 있어서 적어도 산소의 농도 구배를 갖고, 농도 구배는 제 1 영역 측과 제 2 절연층 측에서 높게 되는 반도체 장치이다.
상술한 반도체 장치에 있어서, 제 1 영역은 막 두께 방향에 있어서 1nm 이상 10nm 이하의 영역을 가지면 바람직하다.
상술한 반도체 장치에 있어서, 금속 산화물층은 In의 원자수비가 1인 경우에 M의 원자수비가 0.5 이상 1.5 이하이며 Zn의 원자수비가 0.1 이상 2 이하이면 바람직하다.
상술한 반도체 장치에 있어서, 금속 산화물층은 In의 원자수비가 4인 경우에 M의 원자수비가 1.5 이상 2.5 이하이며 Zn의 원자수비가 2 이상 4 이하이면 바람직하다.
상술한 반도체 장치에 있어서, 금속 산화물층은 In의 원자수비가 5인 경우에 M의 원자수비가 0.5 이상 1.5 이하이며 Zn의 원자수비가 5 이상 7 이하이면 바람직하다.
상술한 반도체 장치에 있어서, 금속 산화물층은 제 1 금속 산화물층과, 제 1 금속 산화물층 위의 제 2 금속 산화물층을 갖고, 제 1 금속 산화물층은 제 2 금속 산화물층보다 결정성이 낮은 영역을 가지면 바람직하다.
상술한 반도체 장치에 있어서, 금속 산화물층은 제 1 금속 산화물층과, 제 1 금속 산화물층 위의 제 2 금속 산화물층과, 제 1 금속 산화물층 하측에 접촉되는 제 3 금속 산화물층을 갖고, 제 1 금속 산화물층은 제 2 금속 산화물층 및 제 3 금속 산화물층 중 어느 한쪽 또는 양쪽보다 결정성이 낮은 영역을 가지면 바람직하다.
상술한 반도체 장치에 있어서, 제 2 절연층 위에 제 3 절연층을 더 갖고, 제 3 절연층은 실리콘과 질소를 포함하면 바람직하다.
상술한 반도체 장치에 있어서, 제 2 절연층 위에 제 3 절연층을 더 갖고, 제 3 절연층은 원소 X(X는 알루미늄, 인듐, 갈륨, 및 아연 중 하나 이상)와, 산소를 포함하면 바람직하다.
본 발명의 일 형태는 게이트 전극을 형성하는 공정과, 게이트 전극 위에 제 1 절연층을 형성하는 공정과, 제 1 절연층의 표면 근방에 산소를 첨가하는 공정과, 제 1 절연층 위에 금속 산화물층을 형성하는 공정과, 금속 산화물층 위에 한 쌍의 전극을 형성하는 공정과, 한 쌍의 전극 위에 제 2 절연층을 형성하는 공정을 갖고, 금속 산화물층을 형성하는 공정에 있어서 제 1 공정 및 제 2 공정으로 나누어 금속 산화물층은 진공 중에서 연속하여 성막되고, 제 1 공정은 제 2 공정 전에 수행되고, 제 2 공정은 제 1 공정보다 성막 가스 전체에 차지하는 산소 유량비가 높은 반도체 장치의 제작 방법이다.
본 발명의 일 형태는 게이트 전극을 형성하는 공정과, 게이트 전극 위에 제 1 절연층을 형성하는 공정과, 제 1 절연층의 표면 근방에 산소를 첨가하는 공정과, 제 1 절연층 위에 금속 산화물층을 형성하는 공정과, 금속 산화물층 위에 한 쌍의 전극을 형성하는 공정과, 한 쌍의 전극 위에 제 2 절연층을 형성하는 공정을 갖고, 금속 산화물층을 형성하는 공정에 있어서, 제 1 공정 내지 제 3 공정으로 나누어 금속 산화물층은 진공 중에서 연속하여 성막되고 제 1 공정은 제 2 공정 전에 수행되고, 제 2 공정은 제 1 공정보다 성막 가스 전체에 차지하는 산소 유량비가 높고, 제 3 공정은 제 1 공정 전에 수행되고, 또한 제 1 공정보다 성막 가스 전체에 차지하는 산소 유량비가 높은 반도체 장치의 제작 방법이다.
본 발명의 일 형태에 따르면, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는 소비전력이 낮은 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다. 또는, 생산성이 높은 반도체 장치의 제작 방법을 제공할 수 있다. 또는, 수율이 높은 반도체 장치의 제작 방법을 제공할 수 있다. 또는, 신규 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
도 1은 반도체 장치의 구성예.
도 2는 반도체층 중으로 확산되는 산소의 경로를 도시한 개념도.
도 3은 공극부의 일례를 도시한 단면도.
도 4는 반도체 장치의 구성예.
도 5는 반도체 장치의 구성예.
도 6은 반도체 장치의 구성예.
도 7은 반도체 장치의 구성예.
도 8은 반도체 장치의 구성예.
도 9는 반도체 장치의 구성예.
도 10은 반도체 장치의 제작 방법을 설명하기 위한 도면.
도 11은 반도체 장치의 제작 방법을 설명하기 위한 도면.
도 12는 반도체 장치의 제작 방법을 설명하기 위한 도면.
도 13은 반도체 장치의 제작 방법을 설명하기 위한 도면.
도 14는 반도체 장치의 제작 방법을 설명하기 위한 도면.
도 15는 표시 장치의 구성예.
도 16은 표시 장치의 구성예.
도 17은 표시 장치의 구성예.
도 18은 표시 장치의 구성예.
도 19는 표시 장치의 구성예.
도 20은 표시 장치의 구성예.
도 21은 표시 장치의 블록도 및 회로도.
도 22는 표시 장치의 블록도.
도 23은 전자 기기의 구성예.
도 24는 텔레비전 장치의 구성예.
도 25는 실시예 1에 따른 XPS 스펙트럼.
도 26은 실시예 1에 따른 단면 TEM 이미지.
도 27은 실시예 1에 따른 단면 TEM 이미지.
도 28은 실시예 2에 따른 시료의 측정 좌표를 설명하기 위한 도면.
도 29는 실시예 2에 따른 XRD 스펙트럼.
도 30은 실시예 2에 따른 XRD 스펙트럼.
도 31은 실시예 2에 따른 XRD 스펙트럼.
도 32는 실시예 2에 따른 XRD 스펙트럼.
도 33은 실시예 3에 따른 트랜지스터의 Id-Vg 특성.
도 34는 실시예 3에 따른 트랜지스터의 Id-Vg 특성.
도 35는 실시예 3에 따른 트랜지스터의 Id-Vg 특성.
도 36은 실시예 3에 따른 트랜지스터의 Id-Vg 특성.
도 37은 실시예 3에 따른 트랜지스터의 GBT 시험 결과.
실시형태에 대하여 도면을 참조하면서 아래에서 설명한다. 다만, 실시형태는 많은 상이한 형태에서 실시할 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래에 기재된 실시형태의 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시된 형상 또는 값 등에 한정되지 않는다.
또한, 본 명세서에서 사용하는 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니라는 것을 부기한다.
또한, 본 명세서에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용되는 것이다. 또한, 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 달라진다. 따라서, 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 가지고 있어, 채널 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있다. 또한, 본 명세서 등에서 채널 영역이란 주로 전류가 흐르는 영역을 뜻한다.
또한, 소스나 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 또한, 소스나 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다.
또한, 본 명세서 등에서, "전기적으로 접속"에는, "어떠한 전기적 작용을 갖는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 갖는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 이 외 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서 등에서 "평행"이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 뜻한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "수직"이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 뜻한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는 서로 바뀔 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에서 오프 전류란, 특별한 설명이 없는 한, 트랜지스터가 오프 상태(비도통 상태나 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별한 설명이 없는 한, n채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태, p채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 예를 들어, n채널형 트랜지스터의 오프 전류란, 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮을 때의 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, "트랜지스터의 오프 전류가 I 이하이다"라는 것은 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다. "트랜지스터의 오프 전류"란, Vgs가 소정의 값을 가질 때의 오프 상태, Vgs가 소정의 범위 내의 값을 가질 때의 오프 상태, 또는 Vgs가 충분히 저감된 오프 전류가 얻어지는 값을 가질 때의 오프 상태, 등에서의 오프 전류를 가리키는 경우가 있다.
일례로서, 문턱 전압 Vth가 0.5V이고, Vgs가 0.5V일 때의 드레인 전류가 1×10-9A이고, Vgs가 0.1V일 때의 드레인 전류가 1×10-13A이고, Vgs가 -0.5V일 때의 드레인 전류가 1×10-19A이고, Vgs가 -0.8V일 때의 드레인 전류가 1×10-22A인 n채널형 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 Vgs가 -0.5V일 때, 또는 Vgs가 -0.5V 내지 -0.8V의 범위일 때 1×10-19A 이하이기 때문에, "상기 트랜지스터의 오프 전류는 1×10-19A 이하이다"라고 하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 Vgs가 존재하기 때문에, "상기 트랜지스터의 오프 전류는 1×10-22A 이하이다"라고 하는 경우가 있다.
또한, 본 명세서 등에서는, 채널 폭(W)을 갖는 트랜지스터의 오프 전류를, 채널 폭(W)당 전류값으로 나타내는 경우가 있다. 또한, 소정의 채널 폭(예를 들어 1μm)당 전류값으로 나타내는 경우가 있다. 후자의 경우, 오프 전류의 단위는 전류/길이의 차원을 갖는 단위(예를 들어 A/μm)로 나타내어지는 경우가 있다.
트랜지스터의 오프 전류는 온도에 의존하는 경우가 있다. 본 명세서에서 오프 전류란, 특별한 설명이 없는 한, 실온, 60℃, 85℃, 95℃, 또는 125℃일 때의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도일 때, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어 5℃ 내지 35℃ 중 어느 하나의 온도)일 때의 오프 전류를 나타내는 경우가 있다. "트랜지스터의 오프 전류가 I 이하이다"에는, 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 온도, 또는, 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃ 중 어느 하나의 온도)에 있어서의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 가리키는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 본 명세서에 있어서, 오프 전류는 특별한 설명이 없는 한, Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 나타내는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds일 때, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds일 때의 오프 전류를 나타내는 경우가 있다. "트랜지스터의 오프 전류가 I 이하이다"라는 것은 Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds일 때의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 가리키는 경우가 있다.
상술한 오프 전류에 대한 설명에서 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류란, 트랜지스터가 오프 상태일 때 소스를 흐르는 전류를 말하는 경우도 있다.
또한, 본 명세서 등에서는 오프 전류와 같은 의미로 누설 전류라고 기재하는 경우가 있다. 또한, 본 명세서 등에서, 오프 전류란, 예를 들어 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 가리키는 경우가 있다.
또한, 본 명세서 등에서 트랜지스터의 문턱 전압이란, 트랜지스터에 채널이 형성되었을 때의 게이트 전압(Vg)을 가리킨다. 구체적으로 트랜지스터의 문턱 전압이란, 게이트 전압(Vg)을 가로축, 드레인 전류(Id)의 평방근을 세로축으로 플롯한 곡선(Vg-√Id 특성)에 있어서, 최대 기울기인 접선을 외삽한 경우의 직선과, 드레인 전류(Id)의 평방근이 0(Id가 0A)인 경우의 교점에서의 게이트 전압(Vg)을 가리키는 경우가 있다. 또는, 트랜지스터의 문턱 전압이란, 채널 길이를 L, 채널 폭을 W로 하고, Id[A]×L[μm]/W[μm]의 값이 1×10-9[A]가 되는 게이트 전압(Vg)을 가리키는 경우가 있다.
또한, 본 명세서 등에서, '반도체'라고 표기한 경우라도, 예를 들어, 도전성이 충분히 낮은 경우에는, '절연체'로서의 특성을 갖는 경우가 있다. 또한, '반도체'와 '절연체'는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 '반도체'는, '절연체'로 바꿔 말하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에서, '반도체'라고 표기한 경우라도, 예를 들어, 도전성이 충분히 높은 경우에는, '도전체'로서의 특성을 갖는 경우가 있다. 또한, '반도체'와 '도전체'는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 '반도체'는, '도전체'로 바꿔 말할 수 있는 경우가 있다.
본 명세서 등에서, 금속 산화물(metal oxide)이란, 넓은 표현으로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 갖는 경우, 이 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor, 줄여서 OS)라고 부를 수 있다. 또한, OS FET라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 갖는 트랜지스터라고 바꿔 말할 수 있다.
또한 본 명세서 등에서, 질소를 갖는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 갖는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
또한 본 명세서 등에서, CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)로 기재하는 경우가 있다. 또한, CAAC는 결정 구조의 일례를 나타내고, CAC는 기능, 또는 재료의 구성의 일례를 나타낸다.
또한 본 명세서 등에서, CAC-OS 또는 CAC-metal oxide는, 재료의 일부에서는 도전성의 기능을 갖고, 재료의 일부에서는 절연성의 기능을 갖고, 재료 전체에서는 반도체로서의 기능을 갖는다. 또한, CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성 기능과 절연성 기능의 상보적인 작용에 의하여, 스위칭 기능(온/오프 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각 기능을 분리시킴으로써 양쪽 모두의 기능을 최대화할 수 있다.
또한, 본 명세서 등에서, CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 갖는다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 재료는 상술한 절연성의 기능을 가진다. 또한, 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한, 도전성 영역과 절연성 영역은 각각 재료 중에 편재하는 경우가 있다. 또한, 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 사이즈로 재료 중에 분산되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분에 의하여 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 넓은 갭(wide gap)을 가지는 성분과 도전성 영역에 기인하는 좁(narrow gap)은 갭을 가지는 성분으로 구성된다. 이 구성인 경우, 캐리어를 흘릴 때에 좁은 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 좁은 갭을 가지는 성분이 넓은 갭을 가지는 성분에 상보적으로 작용함으로써 좁은 갭을 가지는 성분에 연동되어 넓은 갭을 가지는 성분에도 캐리어가 흐른다. 따라서, 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
금속 산화물의 결정 구조의 일례에 대하여 설명한다. 또한 이하에서는, In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 스퍼터링법으로 성막된 산화물 반도체를 일례로서 설명한다. 기판 온도를 100℃ 이상 130℃ 이하로 하고 상기 타깃을 사용하여 스퍼터링법으로 형성한 산화물 반도체를 sIGZO라고 부르고, 기판 온도를 실온(R.T.)으로 하고 상기 타깃을 사용하여 스퍼터링법으로 형성한 산화물 반도체를 tIGZO라고 부른다. 예를 들어, sIGZO는 nc(nano crystal) 및 CAAC 중 어느 한쪽 또는 양쪽의 결정 구조를 갖는다. 또한, tIGZO는 nc의 결정 구조를 갖는다. 또한, 여기서 말하는 실온(R.T.)은, 기판을 의도적으로 가열하지 않은 경우의 온도를 포함한다. 또한, CAAC 구조란, 복수의 IGZO의 나노 결정이 c축 배향을 갖고, 또한 a-b면에서는 배향하지 않고 연결된 결정 구조를 말한다.
본 명세서 등에서, 표시 장치의 일 형태인 표시면에 화상 등을 표시(출력)하는 기능을 갖는 것이다. 따라서, 표시 패널은 출력 장치의 일 형태이다.
또한, 본 명세서 등에서는, 표시 패널의 기판에 예를 들어, FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 것, 또는 기판에 COG(Chip On Glass) 방식 등에 의하여 IC(집적 회로)가 실장된 것을 표시 패널 모듈, 표시 모듈, 또는 단순히 표시 패널 등이라고 부르는 경우가 있다.
또한, 본 명세서 등에서, 터치 센서는 손가락이나 스타일러스 등의 피검지체가 터치되거나 또는 근접되는 것을 검지하는 기능을 갖는 것이다. 또한, 피검지체의 위치 정보를 출력하는 기능을 가져도 좋다. 따라서, 터치 센서는 출력 장치의 일 형태이다. 예를 들어 터치 센서는 1 이상의 센서 소자를 갖는 구성으로 할 수 있다.
또한, 본 명세서 등에서는 터치 센서를 갖는 기판을 터치 센서 패널, 또는 단순히 터치 센서 등이라고 부르는 경우가 있다. 또한, 본 명세서 등에서는 터치 센서 패널의 기판에 예를 들어, FPC 또는 TCP 등의 커넥터가 장착된 것, 또는 기판에 COG 방식 등에 의하여 IC(집적 회로)가 실장된 것을 터치 센서 패널 모듈, 터치 센서 모듈, 센서 모듈, 또는 단순히 터치 센서 등이라고 부르는 경우가 있다.
또한, 본 명세서 등에서 터치 패널은 표시면에 화상 등을 표시(출력)하는 기능과, 표시면에 손가락이나 스타일러스 등의 피검지체가 접촉되거나 또는 근접되는 것을 검출하는 터치 센서로서의 기능을 갖는다. 따라서, 터치 패널은 입출력 장치의 일 형태이다.
터치 패널은, 예를 들어, 터치 센서를 구비한 표시 패널(또는 표시 장치), 또는 터치 센서 기능을 구비한 표시 패널(또는 표시 장치)이라고 부를 수도 있다.
터치 패널은 표시 패널과 터치 센서 패널을 갖는 구성으로 할 수도 있다. 또는, 표시 패널 내부에 터치 센서로서의 기능을 갖는 구성으로 할 수도 있다.
또한, 본 명세서 등에서는 터치 패널의 기판에, 예를 들어, FPC 또는 TCP 등의 커넥터가 장착된 것, 또는 기판에 COG 방식 등에 의하여 IC(집적 회로)가 실장된 것을 터치 패널 모듈, 표시 모듈, 또는 단순히 터치 패널 등이라고 부르는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치 및 그 제작 방법에 대하여 설명한다. 여기서는 반도체 장치의 일 형태인 트랜지스터에 대하여 설명한다.
본 발명의 일 형태의 트랜지스터는 게이트 전극으로서의 기능을 갖는 제 1 도전층과, 게이트 절연층으로서의 기능을 갖는 제 1 절연층과, 반도체층과, 각각 소스 전극 또는 드레인 전극으로서의 기능을 갖는 제 2 도전층 및 제 3 도전층과, 보호층으로서의 기능을 갖는 제 2 절연층 및 제 3 절연층을 갖는다.
반도체층은 금속 산화물막을 사용하는 것이 바람직하다. 특히, 인듐과, 원소 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘)과, 아연을 가지면 바람직하다. 특히 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석으로 하는 것이 바람직하다.
반도체층으로서, 불순물 농도가 낮으며 결함 준위 밀도가 낮은 금속 산화물막을 사용함으로써, 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기서는, 불순물 농도가 낮으며 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 반도체층은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 반도체층에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 음이 되는 전기 특성(노멀리 온이라고도 함)이 되는 것이 억제된다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 반도체층은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 반도체층은 오프 전류가 현저히 낮다.
트랜지스터의 채널 영역의 캐리어 밀도 및 결함 준위는 트랜지스터의 전기 특성 및 신뢰성에 영향을 미친다. 특히, 채널 길이가 짧은 트랜지스터에 있어서는, 채널 영역의 캐리어 밀도 및 결함 준위가 전기 특성 및 신뢰성에 현저하게 영향을 미친다. 따라서, 채널 영역의 캐리어 밀도 및 결함 준위를 저감시킴으로써, 채널 길이가 짧은 트랜지스터에 있어서도 양호한 전기 특성 및 신뢰성이 얻어진다.
반도체층이 갖는 금속 산화물막에서 산소가 이탈되어, 산소 결손(이하, Vo라고 기재하는 경우가 있음)이 형성되는 경우가 있다. 반도체층 중에 산소 결손이 많이 존재하면, 반도체층 중의 결함 준위 밀도가 높게 되거나 하여, 트랜지스터의 전기 특성 및 신뢰성에 나쁜 영향을 미치는 경우가 있다. 따라서, 트랜지스터 제작 공정에 있어서, 충분한 양의 산소를 반도체층 중에 도입하고, 산소 결손을 저감시킴으로써, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제작할 수 있다. 또한, 산소 결손의 저감과 함께, 트랜지스터의 제작 공정에 있어서 산소 결손의 발생을 억제하는 것도 중요하다.
반도체층 중에 산소 결손 및 수소가 존재하면, 산소 결손에 수소가 들어간 상태(이하, VoH라고 기재하는 경우가 있음)가 형성되는 경우가 있다. VoH는 캐리어 발생원이 되고, 트랜지스터의 전기 특성 및 신뢰성에 나쁜 영향을 미치는 경우가 있다. 따라서, 반도체층 중의 수소 및 VoH를 저감시킴으로써, 캐리어 밀도를 저감할 수 있고, 전기 특성이 양호하며, 신뢰성이 높은 트랜지스터를 제작할 수 있다. 또한, 수소 및 VoH의 저감과 함께, 외부로부터 반도체층 중으로 수소를 갖는 불순물이 확산되는 것을 억제하는 것이 중요하다. 수소를 갖는 불순물로서는, 예를 들어 수소, 물 등이 있다.
반도체층 중의 산소 결손을 저감시키는 방법 중 하나로서, 가열에 의하여 산소를 방출할 수 있는 층을 반도체층 근방에 배치하고 가열 처리를 실시함으로써, 상기 층에서 반도체층으로 산소를 공급하는 방법을 사용할 수 있다.
보호층으로서의 기능을 갖는 제 2 절연층은 반도체층 상면에 접촉된다. 제 2 절연층은 산소를 갖는 것이 바람직하다. 제 2 절연층은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 절연막인 것이 더 바람직하다. 예를 들어, 실리콘과 산소를 포함하는 절연막, 또는 실리콘과 산소와 질소를 포함하는 절연막 등을 사용하는 것이 바람직하다.
본 명세서 등에 있어서, 화학량론적 조성을 초과하여 포함되는 산소를 과잉 산소(exO)라고 기재하는 경우가 있다. 또는, 과잉 산소란, 예를 들어, 가열함으로써 산소가 포함되는 막 또는 층에서 방출되는 산소를 말한다. 과잉 산소는 예를 들어, 막이나 층의 내부를 이동할 수 있다. 과잉 산소의 이동은 막이나 층의 원자간을 이동하는 경우나, 막이나 층을 구성하는 산소와 치환되면서 당구공처럼 이동하는 경우 등이 있다. 또한, 본 명세서 등에 있어서, 과잉 산소(exO)를 단순히 산소라고 기재하는 경우가 있다.
반도체층 위에 제 2 절연막을 제공한 후에 가열 처리를 실시함으로써, 제 2 절연층에서 반도체층으로 산소가 확산되어, 반도체층 중에 산소가 공급된다. 반도체층 중에 공급된 산소가, 반도체층이 갖는 산소 결손에 가까워지면, 산소는 산소 결손에 포획되어 산소 결손이 보전된다. 또한, 반도체층이 갖는 수소에 산소가 가까워지면, 산소와 수소가 작용하여 물(H2O)이 되어, 반도체층으로부터 물 분자로서 이탈된다. 또한, 반도체층이 갖는 VoH에 산소가 가까워지면, 산소는 VoH의 산소 결손을 보전한다. 또한, 상기 VoH가 가진 수소는 다른 산소와 작용하여 물이 되고, 반도체층으로부터 물로서 이탈된다. 이와 같이 하여, 제 2 절연층이 갖는 산소에 의하여, 반도체층 중의 산소 결손, 수소 및 VoH를 저감시킬 수 있다.
보호층으로서의 기능을 갖는 제 3 절연층은 제 2 절연층 상면에 접촉된다. 제 3 절연층은 제 2 절연층보다 질소 농도가 높은 재료를 사용하는 것이 바람직하다. 예를 들어, 실리콘 및 질소를 주성분으로 하는 절연막을 갖는 것이 바람직하다. 실리콘 및 질소를 주성분으로 하는 절연막은 물, 수소, 및 산소 등이 확산되기 어려운 특징을 갖는다. 그러므로, 제 2 절연층 위에 제 3 절연층을 제공함으로써, 반도체층 및 제 2 절연층에서 외부로 산소가 확산(이탈)되는 것을 억제할 수 있다. 따라서, 반도체층 중의 산소 결손이 증가되는 것을 억제할 수 있다.
제 3 절연층으로서, 예를 들어, 원소 X(X는 알루미늄, 인듐, 갈륨, 및 아연 중 하나 이상)를 갖는 산화물을 사용할 수 있다. 특히, 금속과 산소를 주성분으로서 포함하는 절연막을 사용하는 것이 바람직하다. 예를 들어, 제 3 절연층으로서 산화 알루미늄 또는 In-Ga-Zn 산화물을 사용할 수 있다.
또한, 상술한 제 2 절연층에 공극부가 생기는 경우가 있다. 공극부가 존재하면 공극부를 통하여 외부로부터 반도체층으로 물, 수소 등의 불순물이 확산되어, 반도체층 중의 수소가 증가되는 경우가 있다. 제 2 절연층 위에 제 3 절연층을 제공하여 공극부를 덮음으로써, 공극부를 통하여 외부로부터 반도체층으로 불순물이 확산되는 것을 억제할 수 있어, 반도체층 중의 수소가 증가되는 것을 억제할 수 있다.
제 2 절연층 위에 제 3 절연층을 제공함으로써, 반도체층 중의 산소 결손, 수소, 및 VoH를 저감시킬 수 있다. 따라서, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제작할 수 있다.
이하에서는, 본 발명의 일 형태의 더 구체적인 예에 대하여 도면을 참조하여 설명한다. 이하에서는, 반도체 장치의 일례로서 트랜지스터를 예로 들어 설명한다.
<구성예 1>
본 발명의 일 형태의 반도체 장치인 트랜지스터(100A)의 상면도를 도 1의 (A), 단면도를 도 1의 (B) 및 도 1의 (C)에 도시하였다. 도 1의 (B)는 도 1의 (A)에 도시된 일점쇄선 X1-X2에 따라 절단된 단면도에 상당하고, 도 1의 (C)는 도 1의 (A)에 도시된 일점쇄선 Y1-Y2에 따라 절단된 단면도에 상당한다. 또한, 도 1의 (A)에 있어서, 복잡화를 피하기 위하여, 트랜지스터(100A)의 구성 요소의 일부(게이트 절연층 등)를 생략하였다. 또한, 일점쇄선 X1-X2 방향을 채널 길이 방향, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 부르는 경우가 있다. 또한, 트랜지스터의 상면도에서는 이후 도면에 있어서도, 도 1의 (A)와 마찬가지로, 구성 요소의 일부를 생략하는 경우가 있다.
트랜지스터(100A)는 기판(102) 위의 도전층(104)과, 기판(102) 및 도전층(104) 위의 절연층(106)과, 절연층(106) 위의 금속 산화물층(108)과, 금속 산화물층(108) 상면에 접촉되고 금속 산화물층(108) 위에서 간격을 두고 제공되는 도전층(112a) 및 도전층(112b)을 갖는다. 또한, 도전층(112a), 도전층(112b), 및 금속 산화물층(108) 위의 절연층(114)과, 절연층(114) 위의 절연층(116)을 갖는다.
도전층(104)의 일부는 게이트 전극으로서 기능한다. 절연층(106)의 일부는 게이트 절연층으로서 기능한다. 도전층(112a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112b)은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다. 절연층(114) 및 절연층(116)은 각각 보호층으로서 기능한다.
트랜지스터(100A)는 소위 채널 에치형, 싱글 게이트 구조의 트랜지스터이다.
도 1의 (A), 도 1의 (B), 및 도 1의 (C)에 도시된 바와 같이, 금속 산화물층(108)은 제 1 금속 산화물층(108a)과, 제 1 금속 산화물층(108a) 위의 제 2 금속 산화물층(108b)의 적층 구조로 하는 것이 바람직하다.
제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)은 각각 금속 산화물을 포함하는 것이 바람직하다. 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)에는, 각각 상술한 재료를 사용할 수 있다.
제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)은 각각 In의 원자수비가 M의 원자수비보다 많은 영역을 가지면, 트랜지스터의 전계 효과 이동도를 높일 수 있어 바람직하다. 일례로서는, 제 1 금속 산화물층(108a)과 제 2 금속 산화물층(108b)의 In, M, 및 Zn의 원자수비를 각각 In:M:Zn=4:2:3 또는 그 근방, 또는 In:M:Zn=5:1:7 또는 그 근방으로 하면 바람직하다. 여기서 근방이란, In이 4인 경우, M이 1.5 이상 2.5 이하이며 Zn이 2 이상 4 이하인 것을 포함하고, In이 5인 경우, M이 0.5 이상 1.5 이하이며 Zn이 5 이상 7 이하인 것을 포함한다. 제 1 금속 산화물층(108a)과 제 2 금속 산화물층(108b)을 실질적으로 같은 조성으로 함으로써, 같은 스퍼터링 타깃을 사용하여 형성할 수 있으므로 제조 비용을 억제할 수 있다.
또한, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)은 In, M, 및 Zn의 원자수비를 각각 In:M:Zn=1:1:1 또는 그 근방을 사용할 수 있다. 여기서, 근방이란, In이 1인 경우, M이 0.5 이상 1.5 이하이며 Zn이 0.1 이상 2 이하를 포함한다. In과 M의 원자수비를 실질적으로 같게 함으로써, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)에 산소 결손이 발생하는 것을 억제할 수 있어 바람직하다. 산소 결손의 발생을 억제할 수 있으므로, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제작할 수 있다.
제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)은 각각 조성이 다른 타깃을 사용하여 형성된 막을 사용하여도 좋지만, 특히 같은 조성의 타깃을 사용하고, 대기에 노출시키지 않고 연속하여 형성된 적층막을 사용하는 것이 바람직하다. 연속하여 성막함으로써, 하나의 성막 장치로 처리를 수행할 수 있거나, 제 1 금속 산화물층(108a)과 제 2 금속 산화물층(108b) 사이에 불순물이 잔류하는 것을 억제할 수 있다. 금속 산화물층의 불순물은 캐리어원이 될 수 있으므로, 불순물의 증가를 억제함으로써, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제작할 수 있다.
제 2 금속 산화물층(108b)은 제 1 금속 산화물층(108a)보다 결정성이 높은 영역을 갖는 것이 바람직하다. 제 2 금속 산화물층(108b)은 결정성이 높은 영역을 가짐으로써, 제 1 금속 산화물층(108a)보다 에칭 내성이 우수한 막으로 할 수 있다. 그러므로, 도전층(112a) 및 도전층(112b)을 형성할 때, 제 2 금속 산화물층(108b)이 에칭에 의하여 소실되는 것을 방지할 수 있다. 따라서, 도 1의 (A), 도 1의 (B), 및 도 1의 (C)에 도시된 바와 같은 채널 에치 구조의 트랜지스터를 실현할 수 있다. 또한 트랜지스터의 백 채널 측에 위치하는 제 2 금속 산화물층(108b)에 결정성이 높은 막을 사용함으로써, 도전층(104) 측의 제 1 금속 산화물층(108a)으로 확산될 수 있는 불순물을 저감시킬 수 있으므로, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제작할 수 있다.
또한, 제 1 금속 산화물층(108a)에 제 2 금속 산화물층(108b)보다 결정성이 낮은 영역을 포함하는 막을 사용함으로써, 제 1 금속 산화물층(108a) 중으로 산소가 확산되기 쉬워져, 제 1 금속 산화물층(108a)에서의 산소 결손의 비율을 저감시킬 수 있다. 특히, 제 1 금속 산화물층(108a)은 도전층(104)에 가까운 측에 위치하고, 채널이 주로 형성되기 쉬운 층이다. 따라서, 제 1 금속 산화물층(108a)에 산소 결손이 적은 막을 사용함으로써, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제작할 수 있다.
제 1 금속 산화물층(108a)과 제 2 금속 산화물층(108b)은 예를 들어 성막 조건을 다르게 함으로써 나누어 형성할 수 있다. 예를 들어, 제 1 금속 산화물층(108a)과 제 2 금속 산화물층(108b)에서는, 성막 가스 중의 산소 가스 유량을 다르게 할 수 있다.
이때 제 1 금속 산화물층(108a)의 성막 조건으로서, 가스 유량 전체에 차지하는 산소 가스 유량의 비율(산소 유량비 또는 산소 분압이라고도 함)을 0% 이상 30% 이하, 바람직하게는 5% 이상 15% 이하로 한다. 상술한 산소 유량비로 함으로써, 제 1 금속 산화물층(108a)의 결정성을 낮게 할 수 있다.
한편, 제 2 금속 산화물층(108b)의 성막 조건으로서 산소 유량비를 30%보다 크고 100% 이하, 바람직하게는 50% 이상 100% 이하, 더 바람직하게는 70% 이상 100% 이하로 한다. 상술한 산소 유량비로 함으로써, 제 2 금속 산화물층(108b)의 결정성을 높게 할 수 있다.
또한, 산소 유량비가 높으면, 금속 산화물층 중에 스피넬형 결정 구조를 갖는 영역이 생기는 경우가 있다. 스피넬형 결정 구조를 갖는 영역을 갖는 경우, 상기 영역 또는/및 상기 영역과 그 외의 영역과의 계면에서는 산소 결손 밀도가 높게 되는 경우가 있다. 따라서, 스피넬형 결정 구조를 갖는 영역이 생기지 않는 산소 유량비를 예를 들어 30%보다 크고 50% 이하로 하여도 좋다.
제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)의 형성 시의 기판 온도로서는, 실온(25℃) 이상 200℃ 이하가 바람직하고, 실온 이상 130℃ 이하가 더 바람직하다. 기판 온도를 상술한 범위로 함으로써, 대면적의 유리 기판을 사용하는 경우에, 기판의 휨 또는 일그러짐을 억제할 수 있다. 여기서, 제 1 금속 산화물층(108a)과 제 2 금속 산화물층(108b)에서 기판 온도를 같은 온도로 하면, 생산성을 높일 수 있다. 또한, 예를 들어 제 1 금속 산화물층(108a)과 제 2 금속 산화물층(108b)에서 기판 온도를 다르게 하는 경우에는, 제 2 금속 산화물층(108b) 형성 시의 기판 온도를 높게 하면, 제 2 금속 산화물층(108b)의 결정성을 더 높게 할 수 있다.
예를 들어, 제 1 금속 산화물층(108a)에 CAC-OS(Cloud-Aligned Composite oxide semiconductor)막을 사용하고, 제 2 금속 산화물층(108b)에 CAAC-OS(c-axis-aligned crystalline oxide semiconductor)막을 사용하는 것이 바람직하다.
제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)의 결정성으로서는, 예를 들어, X선 회절(XRD: X-Ray Diffraction), 투과형 전자 현미경(TEM:Transmission Electron Microscope), 전자선 회절(Electron Diffraction) 등에 의하여 해석할 수 있다.
제 1 금속 산화물층(108a)의 두께로서는, 1nm 이상 50nm 이하, 바람직하게는 5nm 이상 30nm 이하로 하면 좋다. 또한, 제 2 금속 산화물층(108b)의 두께로서는, 10nm보다 크고 100nm 이하, 바람직하게는 20nm 이상 50nm 이하로 하면 좋다.
또한, 제 1 금속 산화물층(108a)과 제 2 금속 산화물층(108b)의 경계(계면)를 명확하게 확인할 수 없는 경우가 있다. 그래서, 본 발명의 일 형태를 설명하는 도면에서는, 이들의 경계를 파선으로 나타낸다.
금속 산화물층(108)에 있어서, 금속 산화물층(108)이 갖는 산소 결손과 수소가 작용하여 VoH가 형성되면, 캐리어 밀도가 증가되는 경우가 있다. 따라서, 금속 산화물층(108)은 산소 결손이 적은 것이 바람직하다. 또한, 금속 산화물층(108)은 불순물이 적은 것이 바람직하다. 특히, 금속 산화물층(108)은 수소를 갖는 불순물이 적은 것이 바람직하다. 산소 결손 및 불순물이 적기 때문에 금속 산화물층(108)에 VoH가 형성되는 것이 억제된다. 따라서, 캐리어 밀도가 저감되고 전기 특성이 양호하며 신뢰성이 높은 트랜지스터가 얻어진다.
또한, 금속 산화물층(108)을 단층 구조로 하여도 좋다. 금속 산화물층(108)에 금속 산화물층(108a)과 같은 구성을 적용함으로써, 트랜지스터의 온 전류를 높일 수 있다. 또한, 금속 산화물층(108)에 금속 산화물층(108b)과 같은 구성을 적용함으로써, 트랜지스터의 신뢰성을 향상시킬 수 있다.
절연층(114)에는 산소를 포함하는 분위기하에서 성막한 산소를 포함하는 절연막을 사용할 수 있다. 산소를 포함하는 분위기하에서 형성한 절연막은 가열에 의하여 많은 산소를 방출하기 쉬운 막으로 할 수 있다. 또한, 절연층(114)은 절연층(116)보다 질소의 농도가 낮은 재료를 사용하는 것이 바람직하다. 예를 들어, 실리콘과 산소를 포함하는 절연막, 실리콘과 산소와 질소를 포함하는 절연막 등을 사용하는 것이 바람직하다. 특히, 산화 실리콘막 또는 산화 질화 실리콘막을 사용하는 것이 더 바람직하다.
본 명세서 등에 있어서, 산화 질화 실리콘이란, 실리콘, 산소, 및 질소를 갖고, 또한 그 조성으로서 질소보다 산소의 함유량이 많은 막을 가리킨다. 질화 산화 실리콘이란, 실리콘, 산소, 및 질소를 가지고, 또한 그 조성으로서 산소보다 질소의 함유량이 많은 막을 가리킨다. 조성은 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 등을 사용하여 측정할 수 있다.
절연층(114)으로서, 산화 실리콘막, 산화 질화 실리콘막 등을 사용하는 경우에는 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced Chemical Vapor Deposition) 장치를 사용하여 형성하면 바람직하다. PECVD 장치는 피형성면의 단차 피복성이 높고, 또한 치밀하며 결함이 적은 절연막을 형성할 수 있으므로 바람직하다.
절연층(114)은 절연층(114a)과, 절연층(114a) 위의 절연층(114b)의 적층 구조로 하여도 좋다. 절연층(114a) 및 절연층(114b)은 각각 과잉 산소 영역을 갖는 것이 바람직하다. 절연층(114a) 및 절연층(114b)이 과잉 산소 영역을 가짐으로써, 금속 산화물층(108) 중에 산소를 공급할 수 있다. 금속 산화물층(108)에 형성될 수 있는 산소 결손을 산소에 의하여 보전할 수 있기 때문에, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제공할 수 있다.
금속 산화물층(108)의 백 채널 측에 접촉되는 절연층(114a)은 절연층(114b)보다 질소의 함유량이 적은 산화물막을 사용하는 구성으로 할 수 있다. 절연층(114a)으로서 질소의 함유량이 적은 산화물막을 사용함으로써, 금속 산화물층(108)에 접촉되는 절연층(114a) 중에, 준위를 형성할 수 있는 질소 산화물(NOX, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하. 대표적으로는 NO2 또는 NO)이 형성되기 어려운 구성으로 할 수 있다. 절연층(114a)의 형성에는, PECVD 장치를 사용할 수 있다. 절연층(114a)의 형성은 절연층(114b)의 형성보다 파워가 낮고, 체임버 압력이 낮은 성막 조건을 사용할 수 있다.
또한, 절연층(114a)은 산소를 투과시킬 수 있는 절연막이다. 또한, 절연층(114a)은 나중에 형성하는 절연층(114b)을 형성할 때의 금속 산화물층(108)에 대한 대미지 완화막으로서도 기능한다.
절연층(114a) 위에 제공되는 절연층(114b)은 절연층(114a)보다 많은 과잉 산소(exO)를 갖는 산화물막이 사용되는 구성으로 할 수 있다. 절연층(114b)의 형성에는, PECVD 장치를 사용할 수 있다. 절연층(114b)의 형성은 절연층(114a)의 형성보다 파워가 높고, 체임버 압력이 높은 성막 조건을 사용할 수 있다. 또한, 절연층(114b)을 형성할 때의 기판 온도는 180℃ 이상 280℃ 이하로 하는 것이 바람직하다. 상술한 기판 온도로 형성된 막에서는, 실리콘과 산소의 결합력이 약하므로, 나중의 공정의 가열 처리에 의하여 막 중의 산소의 일부가 이탈된다. 이 결과, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의하여 산소의 일부가 이탈되는 절연막을 형성할 수 있어 바람직하다.
절연층(114a) 및 절연층(114b)에 동종의 재료를 사용하는 경우, 절연층(114a) 및 절연층(114b)의 계면을 명확하게 확인할 수 없는 경우가 있다. 따라서, 본 실시형태에서는, 절연층(114a)과 절연층(114b)의 계면을 파선으로 나타낸다. 또한, 본 실시형태에서는 절연층(114a) 및 절연층(114b)의 2층 구조에 대하여 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않고, 예를 들어 절연층(114a) 및 절연층(114b) 중 어느 한쪽의 단층 구조, 또는 3층 이상의 적층 구조로 하여도 좋다.
절연층(114)으로부터 금속 산화물층(108) 중으로 확산되는 산소의 경로에 대하여, 도 2의 (A) 및 도 2의 (B)를 사용하여 설명한다. 도 2의 (A) 및 도 2의 (B)는 금속 산화물층(108) 중으로 확산되는 산소의 경로를 나타내는 개념도이고, 도 2의 (A)는 채널 길이 방향의 개념도이고, 도 2의 (B)는 채널 폭 방향의 개념도이다.
절연층(114a) 및 절연층(114b)이 갖는 산소는 위쪽으로부터, 즉 제 2 금속 산화물층(108b)을 통과하여 제 1 금속 산화물층(108a)으로 확산된다(도 2의 (A) 및 도 2의 (B)에 도시된 Route 1).
또는, 절연층(114a) 및 절연층(114b)이 갖는 산소는 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b) 각각의 측면으로부터 금속 산화물층(108) 중으로 확산된다(도 2의 (B)에 도시된 Route 2).
예를 들어, 도 2의 (A) 및 도 2의 (B)에 도시된 Route 1의 경우, 제 2 금속 산화물층(108b)의 결정성이 높은 경우, 산소의 확산을 저해하는 경우가 있다. 한편, 도 2의 (B)에 도시된 Route 2의 경우, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b) 각각의 측면으로부터, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)으로 산소를 확산시킬 수 있다.
도 2의 (B)에 도시된 Route 2의 경우에, 제 1 금속 산화물층(108a)이 제 2 금속 산화물층(108b)보다 결정성이 낮은 영역을 갖는 경우 이 영역이 산소의 확산 경로가 되고, 제 1 금속 산화물층(108a)보다 결정성이 높은 제 2 금속 산화물층(108b)에도 산소를 확산시킬 수 있다. 또한, 도 2의 (A) 및 도 2의 (B)에는 도시하지 않았지만 절연층(106) 및 영역(106a)이 산소를 갖는 경우, 절연층(106) 및 영역(106a)으로부터 금속 산화물층(108) 중으로 산소가 확산될 수도 있다.
상술한 바와 같이, 금속 산화물층(108)을 결정 구조가 다른 막의 적층 구조로 하고, 결정성이 낮은 영역을 산소의 확산 경로로 함으로써, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제공할 수 있다.
금속 산화물층(108) 위에 절연층(114)을 제공하는 구성으로 함으로써, 금속 산화물층(108)은 막 두께 방향으로 산소의 농도 구배를 갖고, 절연층(114) 측에서 산소 농도가 높게 되는 경우가 있다. 원소 분석의 방법으로서는, 예를 들어 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)나, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry), X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy), 오제 전자 분광법(AES: Auger Electron Spectroscopy) 등이 있다.
절연층(114a) 및 절연층(114b)으로부터 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)으로 확산되는 산소에 대하여, 도 2의 (C)를 사용하여 설명한다. 도 2의 (C)에 도시된 바와 같이, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)에는, 산소 결손(Vo), 수소(H), 및 산소 결손과 수소가 결합한 상태(VoH)가 존재할 수 있다. 절연층(114a) 및 절연층(114b)이 갖는 산소가, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)이 갖는 산소 결손에 가까워지면, 산소는 산소 결손에 포획되어, 산소 결손이 보전된다. 또한, 산소가 수소에 가까워지면, 산소와 수소가 작용하여 물(H2O)이 되고, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)으로부터 물 분자로서 이탈된다. 또한, 산소가 VoH에 가까워지면, 산소는 산소 결손을 보전한다. 또한, 상기 VoH가 가진 수소는 다른 산소와 작용하여 물이 되고, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)으로부터 물로서 이탈된다. 이와 같이 하여, 절연층(114a) 및 절연층(114b)이 갖는 산소에 의하여, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b) 중의 산소 결손, 수소, 및 VoH를 저감시킬 수 있다. 따라서, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제작할 수 있다.
여기서, 과잉 산소를 갖는 절연층(114)을 제공하지 않는 상태에서, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)으로부터 수소가 이탈되는 경우에 대하여 생각한다. 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)이 갖는 수소는 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)이 갖는 산소와 결합하여, 물 분자로서 이탈되는 경우가 있다. 이 경우, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)이 갖는 산소가 이탈되기 때문에, 산소 결손이 발생하여 바람직하지 않다.
한편, 본 실시형태에 제시된 바와 같이 과잉 산소를 갖는 절연층(114)을 제공한 상태에서, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)으로부터 수소가 이탈되는 경우에 대하여 생각한다. 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)이 갖는 수소는 절연층(114)으로부터 공급된 산소와 작용하여 물 분자로서 이탈된다. 수소가, 절연층(114)으로부터 공급된 산소와 작용함으로써, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)에 산소 결손이 새로 생성되는 것을 억제할 수 있어 바람직하다.
절연층(114a) 및 절연층(114b)으로부터 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)에 산소를 공급함으로써, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)이 갖는 산소 결손, 수소, 및 VoH를 저감시킬 수 있다. 또한, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)에 산소 결손 및 VoH가 생성되는 것을 억제할 수 있다. 산소 결손 및 VoH의 생성을 억제함으로써, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제작할 수 있다.
절연층(114a)을 형성한 후, 절연층(114a)의 표면을 대기에 노출시키지 않고 진공 중에서 연속적으로 절연층(114b)을 형성하는 것이 바람직하다. 연속하여 형성함으로써, 절연층(114a)의 표면에 대기 성분 유래의 불순물이 부착되는 것을 억제할 수 있다.
절연층(114b) 위에 형성되는 절연층(116)에는 산소를 확산, 투과시키기 어려운 절연막을 사용하는 것이 바람직하다. 또한, 절연층(116)은 불순물의 방출이 적고, 불순물을 확산, 투과시키기 어려운 절연막을 사용하는 것이 바람직하다. 특히, 절연층(116)은 수소를 갖는 불순물의 방출이 적고, 불순물을 확산, 투과시키기 어려운 것이 바람직하다. 절연층(116)을 제공함으로써, 금속 산화물층(108)의 캐리어 밀도가 저감되고 전기 특성이 양호하며 신뢰성이 높은 트랜지스터가 얻어진다.
절연층(116)으로서 실리콘 및 질소를 갖는 절연막을 사용할 수 있다. 특히, 실리콘과 질소를 주성분으로서 포함하는 절연막을 사용하는 것이 바람직하다. 예를 들어, 질화 실리콘, 질화 산화 실리콘 등을 단층으로 또는 적층하여 사용할 수 있다.
또는, 절연층(116)으로서, 원소 X(X는 알루미늄, 인듐, 갈륨, 및 아연 중 하나 이상)를 갖는 산화물을 사용할 수 있다. 특히, 금속과 산소를 주성분으로서 포함하는 절연막을 사용하는 것이 바람직하다. 예를 들어, 절연층(116)으로서 산화 알루미늄 또는 In-Ga-Zn 산화물을 사용할 수 있다. 산소를 포함하는 가스를 사용하여 절연층(116)을 형성하면 더 바람직하다. 산소를 포함하는 가스를 사용함으로써, 절연층(116)의 피형성층인 절연층(114b)에 산소를 공급할 수 있어 바람직하다. 절연층(114b)에 공급된 산소는 상술한 바와 같이 금속 산화물층(108) 중의 산소 결손, 수소, 및 VoH를 저감시킬 수 있다. 따라서, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제공할 수 있다.
절연층(114a) 및 절연층(114b)으로서 산소를 방출하는 절연막과, 절연층(116)으로서 산소를 확산, 투과시키기 어려운 절연막을 적층한 상태에서 가열 처리를 수행함으로써, 금속 산화물층(108)에 효율적으로 산소를 공급할 수 있다. 그 결과, 금속 산화물층(108) 중의 산소 결손, 및 금속 산화물층(108)과 절연층(114)의 계면의 결함을 수복(修復)하여, 결함 준위를 저감할 수 있다. 이에 의하여 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제작할 수 있다.
상술한 절연층(114a) 및 절연층(114b)에는 공극부(180)가 생기는 경우가 있다. 도 3의 (A)에 도시된 바와 같이, 특히 도전층(112a) 및 도전층(112b)에 의하여 형성되는 절연층(114a) 및 절연층(114b)의 단차 부분에 공극부(180)가 생기기 쉽다. 절연층(114a) 및 절연층(114b)에 공극부(180)가 존재하면, 외부나 나중에 형성되는 층으로부터 금속 산화물층(108)으로 불순물이 확산되는 경우가 있다. 도 3의 (B)에 도시된 바와 같이, 절연층(114a) 및 절연층(114b) 위에 절연층(116)을 제공함으로써, 금속 산화물층(108)으로 불순물이 확산되는 것을 억제할 수 있다. 또한, 금속 산화물층(108)으로부터 산소가 이탈되고, 외부로 확산되는 것을 억제할 수 있다. 산소가 외부로 확산되는 것을 억제함으로써, 금속 산화물층(108) 중의 산소 결손, 수소, 및 VoH가 증가되는 것을 억제할 수 있어, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제작할 수 있다.
절연층(114b)을 형성한 후, 절연층(114b)의 표면을 대기에 노출시키지 않고 진공 중에서 연속적으로 절연층(116)을 형성하는 것이 바람직하다. 연속하여 형성함으로써, 절연층(114b)의 표면에 대기 성분 유래의 불순물이 부착되는 것을 억제할 수 있다. 또한, 절연층(114a), 절연층(114b), 및 절연층(116)을 진공 중에서 연속 형성하면, 절연층(114a) 및 절연층(114b)의 표면에 대기 성분 유래의 불순물이 부착되는 것을 억제할 수 있어 더 바람직하다.
절연층(106)에는 수소나 산소 등의 불순물이 확산되기 어려운 절연막을 사용할 수 있다. 예를 들어, 질화 절연막 등의 배리어성이 높은 절연막을 사용할 수 있다. 특히, 실리콘과 질소를 주성분으로서 포함하는 절연막을 사용하는 것이 바람직하다.
절연층(106)은 그 상면 근방에 위치하는 영역(106a)을 갖는다. 도 1의 (B) 및 도 1의 (C)에서는, 영역(106a)의 계면을 파선으로 나타낸다. 영역(106a)은 절연층(106)의 다른 영역보다 산소 농도가 높은 영역이다. 또한, 영역(106a) 이외의 절연층(106)의 영역은 주성분으로서 산소를 포함하지 않는 것이 바람직하다. 또한, 영역(106a)은 절연층(106)의 다른 영역보다 수소 농도가 낮은 영역인 것이 바람직하다. 금속 산화물층(108)은 영역(106a)에 접촉하여 제공된다.
영역(106a)의 두께는 1nm 이상 10nm 이하로 할 수 있다.
금속 산화물층(108)과 산소를 많이 포함하는 영역(106a)이 접촉되는 구성으로 함으로써, 이들의 계면에 결함 준위가 형성되는 것을 억제할 수 있다. 따라서, 영역(106a)과 금속 산화물층(108)의 적층 구조를 가짐으로써, 트랜지스터(100A)의 전기 특성을 양호한 것으로 할 수 있다.
영역(106a) 위에 금속 산화물층(108)을 제공하는 구성으로 함으로써, 금속 산화물층(108)은 막 두께 방향으로 산소의 농도 구배를 갖고, 영역(106a) 측에서 산소 농도가 높게 되는 경우가 있다. 또한, 상술한 바와 같이, 금속 산화물층(108)은 절연층(114) 측에서 산소 농도가 높게 되는 경우가 있다. 즉, 금속 산화물층(108)은 막 두께 방향으로 산소의 농도 구배를 갖고, 영역(106a) 측과 절연층(114) 측에서 산소 농도가 높게 되는 경우가 있다. 원소 분석의 방법으로서는, 예를 들어 에너지 분산형 X선 분광법(EDX)이나 이차 이온 질량 분석법(SIMS), X선 광전자 분광법(XPS), 오제 전자 분광법(AES) 등이 있다.
또한 트랜지스터(100A)는 영역(106a), 금속 산화물층(108), 및 절연층(114)의 적층 구조를 절연층(106)과 절연층(116)으로 끼우는 구성을 갖는다. 절연층(106) 및 절연층(116)은 물, 수소, 및 산소 등이 확산되기 어려운 층이므로, 외부로부터 금속 산화물층(108)으로 물이나 수소가 확산되는 것을 방지하며 금속 산화물층(108)으로부터 외부로 산소가 확산(이탈)되는 것을 방지할 수 있다. 그 결과, 트랜지스터(100A)의 전기 특성을 양호하게 할 뿐만 아니라 신뢰성을 높일 수 있다.
영역(106a)의 존재는 예를 들어, 절연층(106) 중 금속 산화물층(108)과의 계면을 포함하는 영역의 원소 분석을 수행함으로써 확인할 수 있다. 이때, 절연층(106) 중 금속 산화물층(108)에 가까운 영역에서 산소가 많이 검출될 수 있다. 또한, 절연층(106)과 금속 산화물층(108)의 계면 근방에 산소 농도가 높은 영역이 관측되는 경우가 있다. 또한, 절연층(106) 중 금속 산화물층(108)에 가까운 영역에, 다른 부분보다 수소 농도가 낮은 영역이 관측될 수 있다. 원소 분석의 방법으로서는, 예를 들어 에너지 분산형 X선 분광법(EDX)이나, 이차 이온 질량 분석법(SIMS), X선 광전자 분광법(XPS), 오제 전자 분광법(AES) 등이 있다. 또한, 영역(106a)의 존재는 단면에서의 투과형 전자 현미경(TEM:Transmission Electron Microscopy) 이미지 등에 있어서, 다른 부분과 콘트라스트가 다른 영역으로서 관찰될 수 있는 경우가 있다.
이상이 구성예 1에 대한 설명이다.
이하에서는, 상술한 구성예 1과 일부의 구성이 다른 트랜지스터의 구성예에 대하여 설명한다. 또한, 이하에서는, 상술한 구성예 1과 중복되는 부분은 설명을 생략하는 경우가 있다. 또한, 이하에서 제시하는 도면에 있어서, 상술한 구성예 1과 같은 기능을 갖는 부분에 대해서는 해칭 패턴을 같게 하고, 부호를 붙이지 않는 경우도 있다.
<구성예 2>
본 발명의 일 형태의 반도체 장치인 트랜지스터(100B)의 상면도를 도 4의 (A), 단면도를 도 4의 (B) 및 도 4의 (C)에 도시하였다. 도 4의 (B)는 도 4의 (A)에 도시된 일점쇄선 X1-X2를 따라 자른 단면도에 상당하고, 도 4의 (C)는 도 4의 (A)에 도시된 일점쇄선 Y1-Y2를 따라 자른 단면도에 상당한다.
트랜지스터(100B)는 금속 산화물층(108)이 제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)을 갖는 점에서 구성예 1에서 예시한 트랜지스터(100A)와 다르다.
도 4의 (A), 도 4의 (B), 및 도 4의 (C)에 도시된 바와 같이 금속 산화물층(108)은 제 3 금속 산화물층(108c)과, 제 3 금속 산화물층(108c) 위의 제 1 금속 산화물층(108a)과, 제 1 금속 산화물층(108a) 위의 제 2 금속 산화물층(108b)의 적층 구조로 하는 것이 바람직하다.
제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)은 각각 금속 산화물을 포함하는 것이 바람직하다. 제 3 금속 산화물층(108c)으로서, 제 1 금속 산화물층(108a) 및 제 2 금속 산화물층(108b)에 사용할 수 있는 재료를 적용할 수 있다.
제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)은 각각 조성이 다른 타깃을 사용하여 형성된 막을 사용하여도 좋지만, 특히 같은 조성의 타깃을 사용하고, 대기에 노출시키지 않고 연속하여 형성된 적층막을 사용하는 것이 바람직하다. 연속하여 성막함으로써, 하나의 성막 장치로 처리를 수행할 뿐만 아니라, 제 3 금속 산화물층(108c)과 제 1 금속 산화물층(108a) 사이, 및 제 1 금속 산화물층(108a)과 제 2 금속 산화물층(108b) 사이에 불순물이 잔류하는 것을 억제할 수 있다. 금속 산화물층의 불순물은 캐리어원이 될 수 있으므로, 불순물의 증가를 억제함으로써, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터를 제작할 수 있다.
제 3 금속 산화물층(108c) 및 제 2 금속 산화물층(108b)은 제 1 금속 산화물층(108a)보다 결정성이 높은 영역을 갖는 것이 바람직하다. 제 3 금속 산화물층(108c)은 결정성이 높은 영역을 가짐으로써, 제 3 금속 산화물층(108c)보다 아래층(예를 들어 절연층(106), 도전층(104), 기판(102))으로부터 제 1 금속 산화물층(108a)에 불순물이 확산되는 것을 억제할 수 있다.
제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)은 예를 들어 성막 조건을 다르게 함으로써 나누어 형성할 수 있다. 예를 들어, 제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)에서 성막 가스 중의 산소 가스의 유량을 다르게 할 수 있다.
이때, 제 1 금속 산화물층(108a)의 성막 조건으로서, 가스 유량 전체에 차지하는 산소 가스 유량의 비율(산소 유량비 또는 산소 분압이라고도 함)을 0% 이상 30% 이하, 바람직하게는 5% 이상 15% 이하로 한다. 상술한 산소 유량비로 함으로써, 제 1 금속 산화물층(108a)의 결정성을 낮게 할 수 있다.
한편, 제 2 금속 산화물층(108b) 및 제 3 금속 산화물층(108c)의 성막 조건으로서, 산소 유량비를 30%보다 크고 100% 이하, 바람직하게는 50% 이상 100% 이하, 더 바람직하게는 70% 이상 100% 이하로 한다. 상술한 산소 유량비로 함으로써, 제 2 금속 산화물층(108b) 및 제 3 금속 산화물층(108c)의 결정성을 높게 할 수 있다. 또한, 제 2 금속 산화물층(108b)과 제 3 금속 산화물층(108c)에서 같은 산소 유량비로 하여도 좋고, 다른 산소 유량비로 하여도 좋다.
또한, 상술한 산소 유량비로 함으로써, 제 3 금속 산화물층(108c)의 형성 시에 제 3 금속 산화물층(108c)의 피형성면이 되는 절연층(106) 중에 산소가 첨가된다. 절연층(106) 중에 첨가된 산소는 과잉 산소로서 금속 산화물층(108) 중으로 확산될 수 있다. 따라서, 금속 산화물층 중의 산소 결손, 수소, 및 VoH를 저감시킬 수 있다.
제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)의 형성 시의 기판 온도로서는, 실온(25℃) 이상 200℃ 이하가 바람직하고, 실온 이상 130℃ 이하가 더 바람직하다. 기판 온도를 상술한 범위로 함으로써, 대면적의 유리 기판을 사용하는 경우에, 기판의 휨 또는 일그러짐을 억제할 수 있다. 여기서, 제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)에서, 기판 온도를 같은 온도로 함으로써 생산성을 높일 수 있다. 또한, 예를 들어 제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)에서 기판 온도를 다르게 하는 경우에는, 제 2 금속 산화물층(108b) 및 제 3 금속 산화물층(108c) 형성 시의 기판 온도를 높게 하면, 제 2 금속 산화물층(108b) 및 제 3 금속 산화물층(108c)의 결정성을 더 높일 수 있다.
예를 들어, 제 1 금속 산화물층(108a)에 CAC-OS막을 사용하고, 제 2 금속 산화물층(108b) 및 제 3 금속 산화물층(108c)에 CAAC-OS막을 사용하는 것이 바람직하다.
제 3 금속 산화물층(108c)의 두께로서는, 1nm 이상 50nm 이하, 바람직하게는 1nm 이상 10nm 이하로 하면 좋다. 또한, 제 1 금속 산화물층(108a)의 두께로서는, 1nm 이상 50nm 이하, 바람직하게는 5nm 이상 20nm 이하로 하면 좋다. 또한, 제 2 금속 산화물층(108b)의 두께로서는 5nm보다 크고 100nm 이하, 바람직하게는 5nm 이상 30nm 이하로 하면 좋다.
또한, 제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)의 경계(계면)을 명확하게 확인할 수 없는 경우가 있다. 그래서, 본 발명의 일 형태를 설명한 도면에서는 이들의 경계를 파선으로 나타낸다.
<구성예 3>
본 발명의 일 형태의 반도체 장치인 트랜지스터(100C)의 상면도를 도 5의 (A), 단면도를 도 5의 (B), 및 도 5의 (C)에 도시하였다. 도 5의 (B)는 도 5의 (A)에 도시된 일점쇄선 X1-X2를 따라 자른 단면도에 상당하고, 도 5의 (C)는 도 5의 (A)에 도시된 일점쇄선 Y1-Y2를 따라 자른 단면도에 상당한다.
트랜지스터(100C)는 도전층(112a) 및 도전층(112b)이 적층 구조를 갖는 점에서 구성예 1에서 예시한 트랜지스터(100A)와 다르다.
도전층(112a)은 도전층(121a), 도전층(122a), 및 도전층(123a)이 순차적으로 적층된 적층 구조를 갖는다. 도전층(112b)은 도전층(121b), 도전층(122b), 및 도전층(123b)이 순차적으로 적층된 적층 구조를 갖는다.
도전층(121a) 및 도전층(121b)은 제 1 금속 산화물층(108a)의 측면, 및 금속 산화물층(108b)의 상면 및 측면을 덮어 제공된다. 또한, 도전층(121a) 및 도전층(121b)은 절연층(106)의 영역(106a) 위에 접촉하여 제공된다. 도전층(122a) 및 도전층(122b)은 각각 도전층(121a) 및 도전층(121b) 위에 제공된다. 도전층(122a) 및 도전층(122b)은 평면에서 볼 때, 도전층(121a) 및 도전층(121b)보다 내측에 위치한다. 도전층(123a) 및 도전층(123b)은 각각 도전층(122a) 및 도전층(122b) 위에 제공된다. 도전층(123a) 및 도전층(123b)은 각각 도전층(122a) 및 도전층(122b)의 상면 및 측면을 덮어 제공된다. 또한, 도전층(123a) 및 도전층(123b)의 일부는 각각 도전층(121a) 및 도전층(121b)의 상면에 접촉하여 제공된다. 도전층(121a)과 도전층(123a)은 평면에서 볼 때 단부가 일치하도록 가공된다. 도전층(121b)과 도전층(123b)은 평면에서 볼 때 단부가 일치하도록 가공된다.
이와 같은 구성으로 함으로써, 도전층(122a)은 도전층(121a)과 도전층(123a)에 의하여 둘러싸인 구성으로 할 수 있다. 도전층(122b)은 도전층(121b)과 도전층(123b)에 의하여 둘러싸인 구성으로 할 수 있다. 바꿔 말하면, 도전층(122a) 및 도전층(122b)의 표면이 노출되지 않는 구성으로 할 수 있다. 이에 의하여, 도전층(122a) 및 도전층(122b)에는, 금속 산화물층(108) 중으로 확산되기 쉬운 재료를 사용할 수 있다.
도전층(122a) 및 도전층(122b)에는 도전층(121a), 도전층(121b), 도전층(123a), 및 도전층(123b)보다 저저항의 재료를 사용하는 것이 바람직하다. 또한, 도전층(121a), 도전층(121b), 도전층(123a), 및 도전층(123b)에는 도전층(122a) 및 도전층(122b)보다, 금속 산화물층(108)으로 확산되기 어려운 재료를 사용할 수 있다.
도전층(122a) 및 도전층(122b)에는 적어도 도전층(121a), 도전층(121b), 도전층(123a), 및 도전층(123b)과 다른 도전성 재료를 사용할 수 있다. 또한, 도전층(121a), 도전층(121b), 도전층(123a), 및 도전층(123b)에 각각 다른 도전성 재료를 사용할 수도 있다. 특히, 도전층(121a), 도전층(121b), 도전층(123a), 및 도전층(123b)에 같은 도전성 재료를 사용하면, 제조 장치를 공통화할 수 있고, 또한 이들의 단부에서의 접촉 저항을 저감시킬 수 있어 바람직하다.
예를 들어, 도전층(121a), 도전층(121b), 도전층(123a), 및 도전층(123b)에 타이타늄막 또는 몰리브데넘막을 사용하는 것이 바람직하다. 또한, 도전층(122a) 및 도전층(122b)에는, 알루미늄막 또는 구리막을 사용하는 것이 바람직하다. 이와 같은 구성에 의하여, 도전층(112a) 및 도전층(112b)의 배선 저항을 낮게 하면서, 전기 특성이 양호한 트랜지스터를 실현할 수 있다.
이상이 구성예 3에 대한 설명이다.
<구성예 4>
본 발명의 일 형태의 반도체 장치인 트랜지스터(100D)의 상면도를 도 6의 (A), 단면도를 도 6의 (B) 및 도 6의 (C)에 도시하였다. 도 6의 (B)는 도 6의 (A)에 도시된 일점쇄선 X1-X2를 따라 자른 단면도에 상당하고, 도 6의 (C)는 도 6의 (A)에 도시된 일점쇄선 Y1-Y2를 따라 자른 단면도에 상당한다.
트랜지스터(100D)는 도전층(120a), 도전층(120b), 및 도전층(112c)을 갖는 점에서 상술한 구성예 3에서 예시한 트랜지스터(100C)와 다르다.
도전층(120a)은 절연층(116) 위에 제공되고, 금속 산화물층(108)과 중첩되는 부분을 갖는다. 이때, 도전층(104)은 제 1 게이트로서 기능하고, 도전층(120a)은 제 2 게이트로서 기능한다. 절연층(106)의 일부는 제 1 게이트 절연층으로서 기능하고, 절연층(114) 및 절연층(116)의 일부는 제 2 게이트 절연층으로서 기능한다. 트랜지스터(100D)는 한 쌍의 게이트 전극을 갖는 트랜지스터이다.
트랜지스터(100D)는 소위 채널 에치형, 듀얼 게이트 구조의 트랜지스터이다.
도전층(120b)은 접속부(142b)에 의하여 도전층(112b)의 도전층(123b)과 전기적으로 접속된다. 접속부(142b)에 있어서, 도전층(120b)은 절연층(116) 및 절연층(114)에 제공된 개구부를 통하여 도전층(112b)의 도전층(123b)과 전기적으로 접속된다.
도 6의 (C)에 도시된 바와 같이, 도전층(120a)과 도전층(104)은 접속부(142a)에 의하여 전기적으로 접속되는 구성으로 하는 것이 바람직하다. 접속부(142a)에는 도전층(121c), 도전층(122c), 및 도전층(123c)이 제공된다. 접속부(142a)에 있어서, 도전층(120a)은 절연층(114) 및 절연층(116)에 제공된 개구를 통하여 도전층(123c)과 전기적으로 접속되고, 도전층(121c)은 절연층(106)에 제공된 개구를 통하여 도전층(104)과 전기적으로 접속된다.
트랜지스터(100D)에서의 금속 산화물층(108)은 도전층(104)과 도전층(120a)에 협지된다. 도전층(104) 및 도전층(120a)은 채널 길이 방향의 길이 및 채널 폭 방향의 길이가 각각, 금속 산화물층(108)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이보다 길다. 그러므로, 금속 산화물층(108)은 절연층(106)과 절연층(114) 및 절연층(116) 사이에 있고, 도전층(104)과 도전층(120a)으로 덮인 구성을 갖는다. 바꿔 말하면, 트랜지스터(100D)의 채널 폭 방향에 있어서, 도전층(104) 및 도전층(120a)은 금속 산화물층(108)을 둘러싸는 구성을 갖는다.
이와 같은 구성으로 함으로써, 트랜지스터(100D)가 갖는 금속 산화물층(108)을 도전층(104) 및 도전층(120a)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(100D)와 같이, 도전층(104) 및 도전층(120a)의 전계에 의하여, 채널 영역이 형성되는 금속 산화물층을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 Surrounded channel(S-channel) 구조라고 부를 수 있다.
트랜지스터(100D)는 S-channel 구조를 갖기 때문에, 도전층(104) 및 도전층(120a)에 의하여 채널을 유발시키기 위한 전계를 효과적으로 금속 산화물층(108)에 인가할 수 있다. 따라서, 트랜지스터(100D)의 구동 능력이 향상되어, 높은 온 전류 특성을 얻을 수 있다. 또한, 온 전류를 높게 하는 것이 가능하므로, 트랜지스터(100D)를 미세화할 수 있다. 또한, 트랜지스터(100D)는 도전층(104) 및 도전층(120a)에 의하여 금속 산화물층(108)이 둘러싸인 구조를 갖기 때문에, 트랜지스터(100D)의 기계적 강도를 높일 수 있다.
또한, 상술한 구성으로 함으로써, 금속 산화물층(108)에 있어서 캐리어가 흐르는 영역이, 금속 산화물층(108) 중 도전층(104) 측 및 금속 산화물층(108) 중 도전층(120a) 측의 양쪽에 형성되고 넓은 범위가 되므로, 트랜지스터(100D)는 캐리어 이동량이 증가된다. 그 결과, 도전층(104) 및 도전층(120a) 중 어느 한쪽에 소정의 전위를 인가한 경우에 비하여, 트랜지스터(100D)의 온 전류를 크게 할 수 있다.
또한, 도 7의 (A), 도 7의 (B), 및 도 7의 (C)에 도시된 트랜지스터(100E)와 같이 금속 산화물층(108)을 제 3 금속 산화물층(108c)과, 제 3 금속 산화물층(108c) 위의 제 1 금속 산화물층(108a)과, 제 1 금속 산화물층(108a) 위의 제 2 금속 산화물층(108b)의 적층 구조로 하여도 좋다.
또한, 도 8의 (A), 도 8의 (B), 및 도 8의 (C)에 도시된 트랜지스터(100F)와 같이, 도전층(112c)을 제공하지 않는 구성으로 하여도 좋다. 접속부(142a)에 있어서, 도전층(120a)은 절연층(106), 절연층(114), 및 절연층(116)에 제공된 개구부를 통하여 도전층(104)과 전기적으로 접속된다.
이상이 구성예 4에 대한 설명이다.
<구성예 5>
본 발명의 일 형태의 반도체 장치인 트랜지스터(100G)의 상면도를 도 9의 (A), 단면도를 도 9의 (B) 및 도 9의 (C)에 도시하였다. 도 9의 (B)는 도 9의 (A)에 도시된 일점쇄선 X1-X2를 따라 자른 단면도에 상당하고, 도 9의 (C)는 도 9의 (A)에 도시된 일점쇄선 Y1-Y2를 따라 자른 단면도에 상당한다.
트랜지스터(100G)는 금속 산화물층(108)과, 도전층(120a)과 도전층(120b) 사이에 절연층(150)을 갖는 점에서 상술한 구성예 4에서 예시한 트랜지스터(100F)와 다르다.
절연층(150)은 금속 산화물층(108)의 상면 및 측면 및 절연층(106)을 덮어 제공된다. 절연층(150)은 도전층(112a) 및 도전층(112b)의 가공 시에 금속 산화물층(108)을 보호하기 위한 채널 보호층으로서 기능한다.
트랜지스터(100G)는 소위 채널 보호형, 듀얼 게이트 구조의 트랜지스터이다.
절연층(150)으로서 상술한 절연층(114a)과 같은 재료를 사용할 수 있다.
도전층(112a)과 도전층(112b)은 각각 절연층(150) 위에 제공된다. 도전층(112a)은 접속부(152a)에 의하여 금속 산화물층(108)과 전기적으로 접속된다. 접속부(152a)에 있어서, 도전층(112a)은 절연층(150)에 제공된 개구부를 통하여 금속 산화물층(108)과 전기적으로 접속된다. 도전층(112b)은 접속부(152b)에 의하여 금속 산화물층(108)과 전기적으로 접속된다. 접속부(152b)에 있어서, 도전층(112b)은 절연층(150)에 제공된 개구부를 통하여 금속 산화물층(108)과 전기적으로 접속된다.
이와 같은 구성으로 함으로써, 도전층(112a)과 도전층(112b)을 가공하기 위한 에칭 공정은 금속 산화물층(108)이 절연층(150)에 의하여 덮인 상태에서 수행되므로, 금속 산화물층(108)이 에칭의 대미지를 받기 어려운 구성으로 할 수 있다. 또한, 이와 같은 구성으로 함으로써, 도전층(112a) 및 도전층(112b)의 재료의 선택폭이 넓어 바람직하다.
또한, 여기서는 절연층(150)이 금속 산화물층(108) 상면뿐만 아니라 측면도 덮는 구성으로 하였지만, 이에 한정되지 않는다. 예를 들어, 절연층(150)이 섬 형상으로 가공되고, 금속 산화물층(108)의 채널 형성 영역 위에 위치하는 구성으로 하여도 좋다.
이상이 구성예 5에 대한 설명이다.
<반도체 장치의 구성 요소>
이하에, 본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 자세하게 설명한다.
[기판]
기판(102)의 재질 등에 큰 제한이 없지만, 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 적어도 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판 및 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다. 또한, 기판(102)으로서 유리 기판을 사용하는 경우, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm) 등의 대면적 기판을 사용함으로써 대형 표시 장치를 제작할 수 있다.
또한, 기판(102)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터를 형성하여도 좋다. 또는, 기판(102)과 트랜지스터 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(102)으로부터 분리하여 다른 기판에 전재(轉載)하는데 사용될 수 있다. 이때, 트랜지스터는 내열성이 낮은 기판이나 가요성 기판에도 전재될 수 있다.
[도전층]
도전층(104), 도전층(112a), 도전층(112b), 도전층(120a), 도전층(120b)으로서는, 크로뮴, 구리, 알루미늄, 금, 은, 아연, 몰리브데넘, 탄탈럼, 타이타늄, 텅스텐, 망가니즈, 니켈, 철, 코발트 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
또한, 도전층(104), 도전층(112a), 도전층(112b), 도전층(120a), 및 도전층(120b)에는 인듐과 주석을 갖는 산화물(In-Sn 산화물), 인듐과 텅스텐을 갖는 산화물(In-W 산화물), 인듐과 텅스텐과 아연을 갖는 산화물(In-W-Zn 산화물), 인듐과 타이타늄을 갖는 산화물(In-Ti 산화물), 인듐과 타이타늄과 주석을 갖는 산화물(In-Ti-Sn 산화물), 인듐과 아연을 갖는 산화물(In-Zn 산화물), 인듐과 주석과 실리콘을 갖는 산화물(In-Sn-Si 산화물), 인듐과 갈륨과 아연을 갖는 산화물(In-Ga-Zn 산화물) 등의 산화물 도전체 또는 산화물 반도체를 적용할 수도 있다.
여기서 산화물 도전체에 대하여 설명한다. 본 명세서 등에서 산화물 도전체를 OC(Oxide Conductor)라고 불러도 좋다. 산화물 도전체로서는, 예를 들어, 반도체 특성을 갖는 금속 산화물에 산소 결손을 형성하고, 상기 산소 결손에 수소를 첨가하면 전도대 근방에 도너 준위가 형성된다. 그 결과, 금속 산화물은 도전성이 높아져 도전체화된다. 도전체화된 금속 산화물을 산화물 도전체라고 할 수 있다. 일반적으로, 반도체 특성을 갖는 금속 산화물은 에너지 갭이 크기 때문에 가시광에 대한 투광성을 갖는다. 한편, 산화물 도전체는 전도대 근방에 도너 준위를 갖는 금속 산화물이다. 따라서, 산화물 도전체는 도너 준위에 의한 흡수의 영향이 작고, 가시광에 대하여 반도체 특성을 갖는 금속 산화물과 동일한 정도의 투광성을 갖는다.
또한, 도전층(104), 도전층(112a), 및 도전층(112b)에는 Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X 합금막을 사용함으로써, 웨트 에칭 프로세스로 가공할 수 있기 때문에, 제조 비용을 억제하는 것이 가능하다.
또한, 도전층(112a) 및 도전층(112b)에는 상술한 금속 원소 중에서도 특히, 구리, 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수를 가지면 바람직하다. 또한, 도전층(112a) 및 도전층(112b)으로서 구리막이나 알루미늄막을 사용하면, 도전층(112a) 및 도전층(112b)의 저항을 낮게 할 수 있기 때문에 바람직하다.
[절연층]
게이트 절연층으로서 기능하는 절연층(106)에는, 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced Chemical Vapor Deposition)법, 스퍼터링법 등에 의하여 형성된, 질화 산화 실리콘막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등을 일종 이상 포함하는 절연층을 사용할 수 있다. 또한, 절연층(106)을 2층 이상의 적층 구조로 하여도 좋다.
금속 산화물층(108) 위에 제공되는 절연층(114a) 및 절연층(114b)으로서는, PECVD법, 스퍼터링법, ALD(Atomic Layer Deposition)법 등에 의하여 형성된, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 등을 일종 이상 포함하는 절연층을 사용할 수 있다. 특히, PECVD법에 의하여 형성된 산화 실리콘막 또는 산화 질화 실리콘막을 사용하는 것이 바람직하다.
절연층(114a)으로서는, 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하인 절연막을 바람직하게 사용할 수 있다.
절연층(114a)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드(dangling bond)에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 절연층(114a)에 포함되는 결함 밀도가 높으면, 상기 결함에 산소가 결합되어, 절연층(114a)에서의 산소의 투과성이 감소된다.
또한, 절연층(114a)에서는, 외부로부터 절연층(114a)에 들어온 산소가 모두 절연층(114a)의 외부로 이동하지 않고 절연층(114a)에 머무르는 산소도 있다. 또한, 절연층(114a)에 산소가 들어감과 함께, 절연층(114a)에 포함되는 산소가 절연층(114a)의 외부로 이동함으로써, 절연층(114a)에 있어서 산소의 이동이 발생하는 경우도 있다. 절연층(114a)으로서 산소를 투과시킬 수 있는 절연막을 형성하면, 절연층(114a) 위에 제공되는 절연층(114b)으로부터 이탈되는 산소를 절연층(114a)을 통하여 금속 산화물층(108a) 및 금속 산화물층(108b)으로 이동할 수 있다.
또한, 절연층(114a)은 질소 산화물에 기인하는 준위 밀도가 낮은 절연막을 사용하여 형성할 수 있다. 또한, 상기 질소 산화물에 기인하는 준위 밀도는, 금속 산화물의 가전자대 상단의 에너지(Ev_os)와 금속 산화물막의 전도대 하단의 에너지(Ec_os) 사이에서 형성될 수 있는 경우가 있다. 상기 절연막으로서, 질소 산화물의 방출량이 적은 산화질화 실리콘막 또는 질소 산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화질화 실리콘막은 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고 대표적으로는 암모니아의 방출량이 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량이다.
질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연층(114a) 등에 준위를 형성한다. 상기 준위는 금속 산화물층(108a) 및 금속 산화물층(108b)의 에너지 갭 내에 위치한다. 그러므로, 질소 산화물이 절연층(114a)과 금속 산화물층(108b)의 계면으로 확산되면, 상기 준위가 절연층(114a) 측에 있어서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연층(114a)과 금속 산화물층(108b)의 계면 근방에 머무르기 때문에 트랜지스터의 문턱 전압을 양의 방향으로 시프트시킨다.
또한, 질소 산화물은 가열 처리에 의하여 암모니아 및 산소와 반응한다. 절연층(114a)에 포함되는 질소 산화물은 가열 처리에서, 절연층(114b)에 포함되는 암모니아와 반응하기 때문에, 절연층(114a)에 포함되는 질소 산화물이 저감된다. 따라서, 절연층(114a)과 금속 산화물층(108b)의 계면에서 전자가 트랩되기 어렵다.
절연층(114a)으로서 상술한 절연막을 사용함으로써 트랜지스터의 문턱 전압의 시프트를 저감시킬 수 있어 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
또한, 상술한 절연막은 SIMS로 측정되는 질소 농도가 6×1020atoms/cm3 이하이다.
기판 온도가 220℃ 이상 350℃ 이하이고, 실레인 및 일산화이질소를 사용한 PECVD법을 사용하여 상술한 절연막을 형성함으로써 치밀하고, 또한 경도가 높은 막을 형성할 수 있다.
절연층(114b)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 절연막이다. 상술한 절연막은 가열에 의하여 산소의 일부가 이탈된다. 또한 TDS에서 상술한 절연막은 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 영역을 갖는다. 또한, 상술한 산소의 방출량은 TDS에서의 가열 처리 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하인 범위에서의 총량이다. 또한, 상기 산소의 방출량은 TDS에서의 산소 원자로 환산한 총량이다.
절연층(114b)으로서 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하인 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다.
또한, 절연층(114b)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 또한 1×1018spins/cm3 이하인 것이 바람직하다. 또한, 절연층(114a)과 비교하여, 절연층(114b)은 금속 산화물층(108a) 및 금속 산화물층(108b)에서 떨어져 있기 때문에 절연층(114a)보다 결함 밀도가 많아도 좋다.
보호층으로서 기능하는 절연층(116)에는, 상술한 재료를 사용할 수 있다. 절연층(116)을 2층 이상 적층한 구조로 하여도 좋다. 절연층(116)은 산소를 확산, 투과시키기 어려운 절연막을 사용하는 것이 바람직하다. 또한, 절연층(116)은 불순물의 방출이 적고, 불순물을 확산, 투과시키기 어려운 절연막을 사용하는 것이 바람직하다. 특히, 절연층(116)은 수소를 갖는 불순물의 방출이 적고, 불순물을 확산, 투과시키기 어려운 것이 바람직하다.
절연층(116)으로서는, 두께가 5nm 이상 200nm 이하, 바람직하게는 10nm 이상 150nm 이하인 절연막을 바람직하게 사용할 수 있다.
[반도체층]
제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)으로서는 앞에서 기재한 재료를 사용할 수 있다.
제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In>M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5 등을 들 수 있다.
또한, 제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)이 In-M-Zn 산화물인 경우, 스퍼터링 타깃으로서는, 다결정의 In-M-Zn 산화물을 포함하는 타깃을 사용하면 바람직하다. 다결정의 In-M-Zn 산화물을 포함하는 타깃을 사용함으로써, 결정성을 갖는 금속 산화물층(108)을 형성하기 쉬워진다. 또한, 성막되는 금속 산화물층(108)의 원자수비는 상술한 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어, 금속 산화물층(108)에 사용하는 스퍼터링 타깃의 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 경우, 성막되는 금속 산화물층(108)의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이 되는 경우가 있다.
또한, 제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이, 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감시킬 수 있다.
또한, 제 1 금속 산화물층(108a), 제 2 금속 산화물층(108b), 및 제 3 금속 산화물층(108c)은 비단결정 구조라면 바람직하다. 비단결정 구조는 예를 들어 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
<트랜지스터의 제작 방법 1>
아래에서는, 본 발명의 일 형태에 따른 트랜지스터의 제작 방법예에 대하여 설명한다. 여기서는, 상술한 구성예 3에서 예시한 트랜지스터(100C)를 예로 들어 설명한다.
또한, 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulse Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다. CVD법으로서는, 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced CVD)법이나, 열 CVD법 등이 있다. 또한, 열 CVD법 중 하나로서, 유기 금속 화학 기상 퇴적(MOCVD: Metal Organic CVD)법이 있다.
또한, 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)의 형성에는, 스핀 코팅, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등)의 방법, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 설비를 사용할 수 있다.
또한, 반도체 장치를 구성하는 박막을 가공할 때에는 포토리소그래피법 등을 사용하여 가공할 수 있다. 이 외에, 나노 임프린트법, 샌드 블라스트법(sandblasting method), 리프트 오프법 등에 의하여 박막을 가공하여도 좋다. 또한, 메탈 마스크 등 차폐 마스크를 사용한 성막 방법에 의하여 섬 형상의 박막을 직접 형성하여도 좋다.
포토리소그래피법으로서는, 대표적으로는 이하 2개의 방법이 있다. 하나는 가공하고자 하는 박막 위에 레지스트 마스크를 형성하고, 에칭 등에 의하여 상기 박막을 가공하고, 레지스트 마스크를 제거하는 방법이다. 또 하나는, 감광성을 갖는 박막을 형성한 후에, 노광, 현상을 수행하여 상기 박막을 원하는 형상으로 가공하는 방법이다.
포토리소그래피법에서, 노광에 사용되는 광에는 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합시킨 광을 사용할 수 있다. 그 이외에, 자외선이나 KrF 레이저광, 또는 ArF 레이저광 등을 사용할 수도 있다. 또한, 액침 노광 기술에 의하여 노광을 수행하여도 좋다. 또한, 노광에 사용되는 광으로서, 극단 자외광(EUV: Extreme Ultra-violet)이나 X선을 사용하여도 좋다. 또한, 노광에 사용되는 광 대신에, 전자 빔을 사용할 수도 있다. 극단 자외광, X선, 또는 전자 빔을 사용하면, 매우 미세하게 가공할 수 있기 때문에 바람직하다. 또한, 전자 빔 등의 빔을 주사함으로써 노광을 수행하는 경우에는, 포토마스크는 불필요하다.
박막의 에칭에는, 드라이 에칭법, 웨트 에칭법, 샌드 블라스트법 등을 사용할 수 있다.
도 10 내지 도 13에 도시된 각 도면은 트랜지스터(100C)의 제작 방법을 설명하는 도면이다. 각 도면에 있어서, 왼쪽에 채널 길이 방향의 단면, 오른쪽에 채널 폭 방향의 단면을 각각 도시하였다.
[도전층(104)의 형성]
기판(102) 위에 도전막을 형성하고, 상기 도전막을 리소그래피 공정 및 에칭 공정을 수행하여 가공하고, 게이트 전극으로서 기능하는 도전층(104)을 형성한다.
[절연층(106)의 형성]
도전층(104) 및 기판(102)을 덮는 절연층(106)을 형성한다(도 10의 (A) 참조). 절연층(106)은 예를 들어 PECVD법 등을 사용하여 형성할 수 있다.
본 실시형태에서는 절연층(106)으로서 두께 400nm의 질화 실리콘막을 사용할 수 있다. 상기 질화 실리콘막은 제 1 질화 실리콘막과, 제 2 질화 실리콘막과, 제 3 질화 실리콘막을 갖는 3층 적층 구조이다. 상기 3층 적층 구조의 일례로서는 이하와 같이 형성할 수 있다.
제 1 질화 실리콘막으로서는, 예를 들어 원료 가스로서 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 PE-CVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급함으로써, 두께가 50nm가 되도록 형성하면 좋다.
제 2 질화 실리콘막으로서는, 원료 가스로서 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급함으로써, 두께가 300nm가 되도록 형성하면 좋다.
제 3 질화 실리콘막은 제 1 질화 실리콘막과 같은 성막 조건을 적용하여 두께가 50nm가 되도록 형성하면 좋다.
또한, 상기 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막 형성 시의 기판 온도는 350℃ 이하로 할 수 있다.
질화 실리콘막을 상술한 3층의 적층 구조로 함으로써, 예를 들어, 도전층(104)에 구리를 포함하는 도전막을 사용하는 경우에 이하의 효과를 나타낸다. 제 1 질화 실리콘막은 도전층(104)으로부터의 구리 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 갖고, 게이트 절연막으로서의 기능을 갖는 절연막의 내압을 향상시킬 수 있다. 제 3 질화 실리콘막은 제 3 질화 실리콘막으로부터의 수소 방출이 적고, 또한, 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
[영역(106a)의 형성]
다음에 절연층(106)에 대하여 산소(130a)를 첨가하고, 표면 근방에 산소를 포함하는 영역(106a)을 형성하면 바람직하다(도 10의 (B) 참조).
절연층(106)에 첨가하는 산소(130a)로서는 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등이 있다. 또한, 첨가 방법으로서는, 이온 도핑법, 이온 주입법, 플라스마 처리법 등이 있다. 또한, 절연층(106) 위에 산소의 이탈을 억제하는 막을 형성한 후, 이 막을 통하여 절연층(106)에 산소(130a)를 첨가하여도 좋다. 상기 막은 산소(130a)를 첨가한 후에 제거하는 것이 바람직하다.
상술한 산소의 이탈을 억제하는 막으로서, 인듐, 아연, 갈륨, 주석, 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 또는 텅스텐 중 하나 이상을 갖는 도전막 또는 반도체막을 사용할 수 있다.
또한, 플라스마 처리로 산소(130a)의 첨가를 수행하는 경우, 마이크로파로 산소를 여기하여 고밀도의 산소 플라스마를 발생시킴으로써 절연층(106)으로의 산소 첨가량을 증가시킬 수 있다. 또한, 산소를 포함하는 분위기하에서 플라스마 처리를 수행함으로써 절연층(106)의 표면에 흡착된 물이나 수소 등을 제거할 수 있다. 이에 의하여, 나중에 형성하는 금속 산화물층(108) 중, 또는 금속 산화물층(108)과 절연층(106)의 계면에 존재할 수 있는 물이나 수소를 저감시킬 수 있다.
절연층(106)으로서, 질화 실리콘이나 질화 산화 실리콘 등을 사용한 경우에는, 절연층(106) 중에 수소가 포함되는 경우가 있다. 이때, 상술한 바와 같은 플라스마 처리 등을 수행함으로써, 적어도 금속 산화물층(108)에 접촉되는 영역(106a)에서의 수소 농도를 저감할 수 있다.
또한, 산소(130a)를 첨가하기 전에, 절연층(106)의 표면 및 막 중에서 물이나 수소를 이탈시키기 위한 가열 처리를 수행하여도 좋다. 예를 들어, 질소 분위기하에서 300℃ 이상 도전층(104)의 내열 온도 미만, 바람직하게는 300℃ 이상 450℃ 이하의 온도에서 가열 처리를 수행한다.
[금속 산화물층(108)의 형성]
다음에 절연층(106) 위에 금속 산화물막(128a) 및 금속 산화물막(128b)을 형성한다(도 10의 (C) 참조).
금속 산화물막(128a) 및 금속 산화물막(128b)은 각각 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하는 것이 바람직하다.
또한, 금속 산화물막(128a) 및 금속 산화물막(128b)을 형성할 때, 산소 가스 외에, 불활성 가스(예를 들어, 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 좋다. 또한, 금속 산화물막을 형성할 때의 성막 가스 전체에 차지하는 산소 가스의 비율(이하, 산소 유량비라고도 함)로서는, 0% 이상 100% 이하, 바람직하게는 5% 이상 20% 이하이다.
산소 유량비를 낮게 하고, 결정성이 비교적 낮은 금속 산화물막으로 함으로써, 도전성이 높은 금속 산화물막을 얻을 수 있다. 한편, 산소 유량비를 높게 하고, 결정성이 비교적 높은 금속 산화물막으로 함으로써, 에칭 내성이 높고, 전기적으로 안정된 금속 산화물막을 얻을 수 있다.
예를 들어, 금속 산화물막(128a) 및 금속 산화물막(128b)의 형성 조건으로서는, 기판 온도를 실온 이상 180℃ 이하, 바람직하게는 기판 온도를 실온 이상 140℃ 이하로 하면 좋다. 금속 산화물막의 형성 시의 기판 온도를 예를 들어, 실온 이상 140℃ 미만으로 하면 생산성이 높게 되어 바람직하다.
더 구체적으로는, 금속 산화물막(128a)의 형성 시의 산소 유량비를 0% 이상 50% 미만, 바람직하게는 0% 이상 30% 이하, 더 바람직하게는 0% 이상 20% 이하, 대표적으로는 10%로 한다. 금속 산화물막(128a)의 두께로서는 1nm 이상 50nm 이하, 바람직하게는 5nm 이상 30nm 이하로 하면 좋다.
또한, 금속 산화물막(128b)의 형성 시의 산소 유량비를 50% 이상 100% 이하, 바람직하게는 60% 이상 100% 이하, 더 바람직하게는 80% 이상 100% 이하, 더 바람직하게는 90% 이상 100% 이하, 대표적으로는 100%로 한다. 또한, 금속 산화물막(128a)과 금속 산화물막(128b)에서, 형성 시의 압력, 온도, 전력 등의 조건을 다르게 하여도 좋지만, 산소 유량비 이외의 조건을 같게 함으로써, 성막 공정에 걸리는 시간을 단축할 수 있어 바람직하다. 금속 산화물막(128b)의 두께로서는, 10nm보다 크고 100nm 이하, 바람직하게는 20nm 이상 50nm 이하로 하면 좋다.
또한, 금속 산화물막(128a)과 금속 산화물막(128b)은 각각 다른 조성을 갖는 막이라도 좋다. 이때, 금속 산화물막(128a) 및 금속 산화물막(128b)의 양쪽에, In-Ga-Zn 산화물을 사용한 경우, 금속 산화물막(128a)에 금속 산화물막(128b)보다In의 조성이 높은 산화물 타깃을 사용하는 것이 바람직하다.
다음에 금속 산화물막(128b) 위에 레지스트 마스크를 형성하고, 금속 산화물막(128a) 및 금속 산화물막(128b)을 에칭에 의하여 가공한 후, 레지스트 마스크를 제거함으로써, 금속 산화물층(108a) 및 금속 산화물층(108b)을 형성한다(도 11의 (A) 참조).
금속 산화물층(108a) 및 금속 산화물층(108b)을 형성한 후에, 가열 처리(이하, 제 1 가열 처리라고 기재함)를 수행하여도 좋다. 제 1 가열 처리에 의하여, 금속 산화물층(108a) 및 금속 산화물층(108b)에 포함되는 수소, 물 등을 저감할 수 있다. 또한, 수소, 물 등의 저감을 목적으로 한 가열 처리는 금속 산화물막(128a)과 금속 산화물막(128b)을 섬 형상으로 가공하기 전에 수행하여도 좋다. 또한, 제 1 가열 처리는 금속 산화물층의 고순도화 처리 중 하나라고도 할 수 있다.
제 1 가열 처리로서는, 예를 들어, 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 250℃ 이상 350℃ 이하로 한다.
또한, 제 1 가열 처리는 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한정하여 기판의 변형점 이상의 온도로 가열 처리를 수행할 수 있다. 그러므로, 가열 시간을 단축할 수 있다. 또한, 제 1 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋다. 또한, 상술한 질소, 산소, 초건조 공기, 또는 희가스에는 수소, 물 등이 포함되지 않은 것이 바람직하다. 또한, 질소 또는 희가스 분위기에서 가열 처리한 후, 산소 또는 초건조 공기 분위기에서 가열하여도 좋다. 이 결과, 금속 산화물 중에 포함되는 수소, 물 등을 이탈시킴과 동시에, 금속 산화물층 중에 산소를 공급할 수 있다. 이 결과, 금속 산화물층 중에 포함되는 산소 결손을 저감할 수 있다.
[도전층(112a) 및 도전층(112b)의 형성]
다음에, 나중에 도전층(121a) 및 도전층(121b)이 되는 도전막(121)과, 나중에 도전층(122a) 및 도전층(122b)이 되는 도전막(122)을 적층하여 형성한다.
다음에, 도전막(122) 위에 레지스트 마스크(131)를 형성한다(도 11의 (B) 참조). 레지스트 마스크(131)는 금속 산화물층(108)의 채널이 형성될 수 있는 영역 위에서 간격을 두고 제공된다.
그 후, 도전막(122)을 에칭에 의하여 가공하고, 도전층(122a) 및 도전층(122b)을 형성한다(도 11의 (C) 참조). 이때, 도 11의 (C)에 도시된 바와 같이, 도전층(122a) 및 도전층(122b)의 단부가 레지스트 마스크(131)의 단부보다 내측에 위치하도록 가공하는 것이 바람직하다.
도전막(122)의 에칭에는 등방성 에칭법을 사용하는 것이 바람직하다. 바람직하게는, 웨트 에칭법을 사용할 수 있다. 이에 의하여, 도전층(122a) 및 도전층(122b)의 단부가 후퇴하도록 에칭할 수 있다.
도전층(122a) 및 도전층(122b)의 형성 후, 레지스트 마스크(131)를 제거한다.
다음에, 도전층(121a), 도전층(122a), 및 도전층(122b)을 덮어 도전막(123)을 형성한다. 도전막(123)은 나중에 도전층(123a) 및 도전층(123b)이 되는 도전막이다.
다음에 도전막(123) 위에 레지스트 마스크(132)를 형성한다(도 12의 (A) 참조). 이때, 레지스트 마스크(132)는 레지스트 마스크(131)와 같은 포토마스크를 사용하여 형성할 수 있다. 이에 의하여, 포토마스크를 공통화할 수 있어, 제조 비용을 억제할 수 있다.
다음에 도전막(121) 및 도전막(123)을 에칭에 의하여 가공하고, 도전층(121a), 도전층(121b), 도전층(123a), 및 도전층(123b)을 형성한다. 이때, 도전층(121a)과 도전층(123a)의 단부가 접촉되고, 도전층(122a)이 노출되지 않도록 가공하는 것이 바람직하다. 이때, 도전층(121b)과 도전층(123b)의 단부가 접촉되고, 도전층(122b)이 노출되지 않도록 가공하는 것이 바람직하다.
도전막(121) 및 도전막(123)의 에칭에는, 이방성 에칭법을 사용하는 것이 바람직하다. 바람직하게는, 드라이 에칭법을 사용할 수 있다. 이에 의하여, 도전층(121a), 도전층(121b), 도전층(123a), 및 도전층(123b)의 단부가 후퇴하지 않도록 가공하는 것이 가능하다. 이에 의하여, 도전층(122a)을 둘러싸도록 도전층(121a) 및 도전층(123a)을 형성할 수 있다. 도전층(122b)을 둘러싸도록 도전층(121b) 및 도전층(123b)을 형성할 수 있다. 또한, 트랜지스터의 채널 길이의 편차를 억제할 수 있다.
또한, 도전층(121a), 도전층(121b), 도전층(123a), 및 도전층(123b)에 같은 도전막을 사용함으로써, 에칭을 용이한 것으로 할 수 있다. 또한, 도전층(121a), 도전층(121b), 도전층(123a), 및 도전층(123b)의 단부에 요철이 형성되기 어려워지므로 바람직하다.
그 후, 레지스트 마스크(132)를 제거한다. 이상의 공정에 의하여, 도전층(112a)과 도전층(112b)을 형성할 수 있다(도 12의 (B) 참조).
[절연층(114) 및 절연층(116)의 형성]
다음에 도전층(112a), 도전층(112b), 및 금속 산화물층(108) 등을 덮도록 절연층(114) 및 절연층(116)을 형성한다.
절연층(114)은 예를 들어 산소를 포함하는 분위기하에서 형성하는 것이 바람직하다. 특히, PECVD법에 의하여 형성하는 것이 바람직하다.
절연층(114)으로서는, 예를 들어 산화 실리콘막 또는 산화 질화 실리콘막 등의 산화물막을, 산소를 포함하는 분위기하에서 PECVD 장치를 사용하여 형성하는 것이 바람직하다. 이로써, 결함이 적은 절연층(114)으로 할 수 있다. 이 경우, 원료 가스로서는, 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 플루오린화 실레인 등이 있다. 산화성 가스로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다. 절연층(114)은 절연층(114a)과, 절연층(114a) 위의 절연층(114b)의 적층 구조를 사용할 수 있다.
절연층(114a)의 형성에 있어서, 상술한 퇴적성 가스에 대한 산화성 가스의 유량을 20배보다 크고 100배 미만, 바람직하게는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만, 바람직하게는 50Pa 이하로 한다.
본 실시형태에서는 절연층(114a)으로서 기판(102)을 유지하는 온도를 220℃로 하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화이질소를 원료 가스로 하고, 처리실 내의 압력을 20Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 13.56MHz, 100W(전력 밀도로서는 1.6×10-2W/cm2)로 하는 PECVD법을 사용하여 산화 질화 실리콘막을 형성한다.
절연층(114b)으로서는, PECVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 280℃ 이하, 더 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 따라, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
절연층(114b)의 성막 조건으로서, 상술한 압력의 반응실에 있어서 상술한 파워 밀도의 고주파 전력을 공급함으로써, 플라스마 중에서 원료 가스의 분해 효율이 높아져 산소 라디칼이 증가되고, 원료 가스의 산화가 진행되기 때문에, 절연층(114b)에서의 산소 함유량이 화학량론적 조성보다 많아진다. 한편, 기판 온도가 상술한 온도로 형성된 막에서는 실리콘과 산소의 결합력이 약하기 때문에, 나중의 공정의 가열 처리에 의하여 막 중의 산소의 일부가 이탈된다. 이로써, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 이탈되는 절연막을 형성할 수 있다.
또한 절연층(114b)의 형성 공정에서, 절연층(114a)이 금속 산화물층(108)의 보호막이 된다. 따라서, 금속 산화물층(108)에 대한 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연층(114b)을 형성할 수 있다.
또한, 절연층(114b)의 성막 조건에 있어서, 산화성 가스에 대한 실리콘을 포함하는 퇴적성 가스의 유량을 증가시킴으로써, 절연층(114b)의 결함량을 저감시키는 것이 가능하다. 이 결과, 트랜지스터의 신뢰성을 높일 수 있다.
또한, 절연층(114)을 절연층(114a) 및 절연층(114b)의 2층 구조로 하는 구성에 대하여 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않고, 예를 들어, 절연층(114)은 절연층(114a) 및 절연층(114b) 중 어느 한쪽의 단층 구조로 하여도 좋다. 절연층(114)을 단층 구조로 함으로써, 생산성을 높일 수 있어 바람직하다. 또한, 절연층(114)을 3층 이상의 적층 구조로 하여도 좋다.
다음에, 절연층(114b)을 덮도록 절연층(116)을 형성한다. 절연층(116)은 절연층(106)과 같은 방법에 의하여 형성할 수 있다.
절연층(116)으로서는, 예를 들어, 질화 실리콘막을 사용하는 것이 바람직하다. 또한, 절연층(116)으로서는, 예를 들어, 스퍼터링법 또는 PECVD법을 사용하여 형성할 수 있다. 예를 들어, 절연층(116)을 PECVD법으로 성막하는 경우, 기판 온도는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하이다. 절연층(116)을 성막하는 경우의 기판 온도를 상술한 범위로 함으로써, 치밀한 막을 형성할 수 있으므로 바람직하다. 또한, 절연층(116)을 성막하는 경우의 기판 온도를 상술한 범위로 함으로써, 절연층(114a) 및 절연층(114b) 중의 산소 또는 과잉 산소를 금속 산화물층(108)으로 이동시킬 수 있다.
또한, 절연층(116)으로서 PECVD법에 의하여 질화 실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 가스, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소와 비교하여 소량의 암모니아를 사용함으로써, 플라스마 중에서 암모니아가 해리되어, 활성종이 발생한다. 이 활성종이, 실리콘을 포함한 퇴적성 가스에 포함되는 실리콘과 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과, 실리콘과 질소의 결합이 촉진되어, 실리콘과 수소의 결합이 적고 결함이 적으며 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면 실리콘을 포함한 퇴적성 가스 및 질소의 분해가 진행되지 않고, 실리콘 및 수소 결합이 잔존하게 되어, 수소 및 결함이 많고, 또한 엉성한 질화 실리콘막이 형성된다. 따라서 원료 가스에서, 암모니아에 대한 질소의 유량비를 5배 이상 50배 이하, 10배 이상 50배 이하로 하는 것이 바람직하다. 상술한 유량비로 함으로써 수소 및 결함이 적고 치밀한 질화 실리콘을 형성할 수 있다.
본 실시형태에서는, PECVD 장치를 사용하여, 실레인, 질소, 및 암모니아를 원료 가스로서 사용하여 절연층(116)으로서 두께 100nm의 질화 실리콘막을 형성한다. 유량은 실레인이 50sccm, 질소가 5000sccm, 암모니아가 100sccm이다. 처리실의 압력을 100Pa, 기판 온도를 350℃로 하고, 27.12MHz의 고주파 전원을 사용하여, 1000W의 고주파 전력을 평행 평판 전극에 공급한다. PECVD 장치는 전극 면적이 6000cm2인 평행 평판형의 PECVD 장치이며, 공급한 전력을 단위 면적당 전력(전력 밀도)으로 환산하면 1.7×10-1W/cm2이다.
절연층(116)의 성막 온도를 절연층(114a) 및 절연층(114b)보다 높은 온도로 할 수 있다. 높은 온도로 함으로써, 절연층(116) 중의 수소 등의 불순물을 저감할 수 있다. 또한, 절연층(116) 형성 시의 기판 온도를 절연층(114a) 및 절연층(114b)과 같은 온도로 할 수 있다. 같은 온도로 함으로써, 생산성을 높일 수 있다.
절연층(114a)을 형성한 후, 절연층(114a)의 표면을 대기에 노출시키지 않고 진공 중에서 연속적으로 절연층(114b)을 형성하는 것이 바람직하다. 연속 형성함으로써, 절연층(114a)의 표면에 대기 성분에서 유래하는 불순물이 부착되는 것을 억제할 수 있다. 절연층(114b)을 형성한 후, 절연층(114b)의 표면을 대기에 노출시키지 않고 진공 중에서 연속적으로 절연층(116)을 형성하는 것이 바람직하다. 연속 성막함으로써, 절연층(114b) 표면에 대기 성분에서 유래하는 불순물이 부착되는 것을 억제할 수 있다. 절연층(114a), 절연층(114b), 및 절연층(116)을 연속 형성하면 더 바람직하다. 연속 형성함으로써, 절연층(114a) 및 절연층(114b)의 표면에 대기 성분에서 유래하는 불순물이 부착되는 것을 억제할 수 있다.
절연층(114a), 절연층(114b), 및 절연층(116)을 형성한 후에 가열 처리(이하, 제 2 가열 처리라고 기재함)를 수행하면 바람직하다. 제 2 가열 처리에 의하여, 절연층(114a), 절연층(114b), 및 절연층(116)에 포함되는 질소 산화물을 저감시킬 수 있다. 제 2 가열 처리에 의하여 절연층(114a) 및 절연층(114b)에 포함되는 산소의 일부를 금속 산화물층(108)으로 이동시켜, 금속 산화물층(108)에 포함되는 산소 결손 및 VoH를 저감할 수 있다.
제 2 가열 처리로서는, 대표적으로는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 350℃ 이하로 한다.
제 2 가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋다. 또한, 상술한 질소, 산소, 초건조 공기, 또는 희가스에는 수소, 물 등이 포함되지 않은 것이 바람직하다. 상기 가열 처리에는 전기로, RTA 장치 등을 사용할 수 있다.
상술한 공정에 의하여, 트랜지스터(100C)를 제작할 수 있다.
<트랜지스터의 제작 방법 2>
이하에서는, 트랜지스터의 제작 방법 1에서 제시한 제작 방법과 다른, 트랜지스터(100C)의 제작 방법에 대하여 설명한다. 또한, 도전층(112a) 및 도전층(112b)의 형성까지는 상술한 트랜지스터의 제작 방법 1과 같다(도 12의 (B) 참조).
[절연층(114)의 형성]
다음에, 도전층(112a), 도전층(112b), 및 금속 산화물층(108) 등을 덮도록 절연층(114)을 형성한다(도 13의 (A) 참조). 절연층(114)의 형성 방법에 대해서는, 트랜지스터의 제작 방법 1의 기재를 참조할 수 있으므로, 자세한 기재는 생략한다. 또한, 절연층(114)은 절연층(114a) 및 절연층(114b)의 2층 구조로 하여도 좋다. 본 발명의 일 형태는 이에 한정되지 않고, 예를 들어, 절연층(114a) 및 절연층(114b) 중 어느 한쪽의 단층 구조로 하여도 좋다. 절연층(114)을 단층 구조로 함으로써, 생산성을 높일 수 있어 바람직하다. 또한, 절연층(114)을 3층 이상의 적층 구조로 하여도 좋다.
[가열 처리]
절연층(114)을 형성한 후에 가열 처리를 수행한다. 절연층(114) 형성 후에 가열 처리를 수행함으로써, 절연층(114)에 포함되는 질소 산화물을 저감할 수 있다. 또한, 가열 처리에 의하여, 절연층(114)에 포함되는 산소의 일부를 금속 산화물층(108)으로 이동시키고, 금속 산화물층(108)에 포함되는 산소 결손 및 VoH를 저감할 수 있다.
가열 처리로서는, 예를 들어, 대표적으로는, 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 350℃ 이하로 한다.
가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋다. 또한, 상술한 질소, 산소, 초건조 공기, 또는 희가스에는 수소, 물 등이 포함되지 않은 것이 바람직하다. 상기 가열 처리에는 전기로, RTA 장치 등을 사용할 수 있다.
[절연층(116)의 형성]
다음에, 절연층(114)을 덮도록 절연층(116)을 형성한다. 절연층(116)의 형성 방법에 대해서는, 트랜지스터의 제작 방법 1의 기재를 참조할 수 있으므로 자세한 기재는 생략한다.
절연층(116) 형성 후의 가열 처리는 트랜지스터의 제작 방법 1의 기재를 참조할 수 있으므로 자세한 기재는 생략한다.
상술한 공정에 의하여, 트랜지스터(100C)를 제작할 수 있다.
<트랜지스터의 제작 방법 3>
이하에서는, 트랜지스터의 제작 방법 1에서 제시한 제작 방법과 다른, 트랜지스터(100C)의 제작 방법에 대하여 설명한다. 또한, 도전층(112a) 및 도전층(112b)의 형성 까지는 상술한 트랜지스터의 제작 방법 1과 마찬가지이다(도 12의 (B) 참조).
[절연층(114)의 형성]
다음에, 도전층(112a), 도전층(112b), 및 금속 산화물층(108) 등을 덮도록 절연층(114a) 및 절연층(114b)을 형성한다(도 13의 (A) 참조). 절연층(114a) 및 절연층(114b)의 형성 방법에 대해서는, 트랜지스터의 제작 방법 1의 기재를 참조할 수 있으므로, 자세한 기재는 생략한다.
절연층(114a)을 형성한 후, 절연층(114a)의 표면을 대기에 노출시키지 않고 진공 중에서 연속적으로 절연층(114b)을 형성하는 것이 바람직하다. 연속 형성함으로써, 절연층(114a)의 표면에 대기 성분에서 유래하는 불순물이 부착되는 것을 억제감할 수 있다.
[절연층(116)의 형성]
그 후, 절연층(114)을 덮도록 절연층(116)을 형성한다.
절연층(116)으로서 상술한 재료를 사용할 수 있다. 예를 들어, 절연층(116)으로서 산화 알루미늄을 사용할 수 있다. 또한, 예를 들어, 절연층(116)으로서 In-Ga-Zn 산화물을 사용할 수 있다. In-Ga-Zn 산화물은 그 조성으로서 갈륨의 비율이 인듐의 비율보다 크면(예를 들어 원자수비로 In:Ga:Zn=1:3:2), 절연층(116)의 밴드 갭이 크게 되어 바람직하다. 절연층(116)의 형성에는 스퍼터링 장치를 사용할 수 있다. 절연층(114b) 위에 절연층(116)을 형성할 때의 성막 장치 내부의 단면 모식도를 도 13의 (B)에 도시하였다. 도 13의 (B)는 스퍼터링 장치 내부에 제공된 타깃(191)과, 타깃(191) 아래 쪽에 형성되는 플라스마(192)를 모식적으로 나타낸 것이다.
우선, 절연층(116)을 형성할 때에 산소 가스를 포함하는 분위기에서 플라스마를 방전시킨다. 이때, 절연층(116)의 피형성면이 되는 절연층(114b) 중에, 산소(130b)가 첨가된다. 또한, 절연층(116)을 형성할 때에 산소 가스 외에, 불활성 가스(예를 들어, 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 좋다. 산소(130b)는 절연층(114a) 및 절연층(114b)에 공급되는 경우가 있다.
절연층(116)을 형성할 때의 성막 가스 전체에 차지하는 산소 가스의 비율로서는 0%보다 크고 100% 이하, 바람직하게는 10% 이상 100% 이하, 더 바람직하게는 30% 이상 100% 이하이다.
절연층(114a)을 형성한 후, 절연층(114a)의 표면을 대기에 노출시키지 않고 진공 중에서 연속적으로 절연층(114b)을 형성하는 것이 바람직하다. 연속 형성함으로써, 절연층(114a)의 표면에 대기 성분에서 유래하는 불순물이 부착되는 것을 억제할 수 있다. 절연층(114b)을 형성한 후, 절연층(114b)의 표면을 대기에 노출시키지 않고 진공 중에서 연속적으로 절연층(116)을 형성하는 것이 바람직하다. 연속 형성함으로써, 절연층(114b) 표면에 대기 성분에서 유래하는 불순물이 부착되는 것을 억제할 수 있다. 절연층(114a), 절연층(114b), 및 절연층(116)을 연속적으로 형성하면 더 바람직하다. 연속 형성함으로써, 절연층(114a) 및 절연층(114b)의 표면에 대기 성분에서 유래하는 불순물이 부착되는 것을 억제할 수 있다.
절연층(114a), 절연층(114b), 및 절연층(116)을 형성한 후에 가열 처리를 수행하면 바람직하다. 이 가열 처리에 의하여, 절연층(114a), 절연층(114b), 및 절연층(116)에 포함되는 질소 산화물을 저감시킬 수 있다. 또는 이 가열 처리에 의하여 절연층(114a) 및 절연층(114b)에 포함되는 산소의 일부를 금속 산화물층(108)으로 이동시켜, 금속 산화물층(108)에 포함되는 산소 결손 및 VoH를 저감할 수 있다.
절연층(116) 형성 후의 가열 처리는 트랜지스터의 제작 방법 1의 기재를 참조할 수 있기 때문에 자세한 기재는 생략한다.
상술한 공정에 의하여, 트랜지스터(100C)를 제작할 수 있다.
<트랜지스터의 제작 방법 4>
이하에서는, 트랜지스터의 제작 방법 1 및 트랜지스터의 제작 방법 3에서 제시한 제작 방법과 다른, 트랜지스터(100C)의 제작 방법에 대하여 설명한다. 또한, 도전층(112a) 및 도전층(112b)의 형성까지는 상술한 트랜지스터의 제작 방법 1과 같다(도 12의 (B) 참조)
[절연층(114)의 형성]
다음에, 도전층(112a), 도전층(112b), 및 금속 산화물층(108) 등을 덮도록 절연층(114a) 및 절연층(114b)을 형성한다(도 13의 (A) 참조). 절연층(114a) 및 절연층(114b)의 형성 방법에 대해서는, 트랜지스터의 제작 방법 1의 기재를 참조할 수 있으므로, 자세한 기재는 생략한다.
절연층(114a)을 형성한 후, 절연층(114a)의 표면을 대기에 노출시키지 않고 진공 중에서 연속적으로 절연층(114b)을 형성하는 것이 바람직하다. 연속 형성함으로써, 절연층(114a)의 표면에 대기 성분에서 유래하는 불순물이 부착되는 것을 억제할 수 있다.
절연층(114b)을 형성한 후에, 가열 처리를 수행하여도 좋다. 상기 가열 처리에 의하여, 절연층(114a) 및 절연층(114b)에 포함되는 질소 산화물을 저감할 수 있다. 또한, 상기 가열 처리에 의하여, 절연층(114a), 절연층(114b)에 포함되는 산소의 일부를 금속 산화물층(108)으로 이동시키고, 금속 산화물층(108)에 포함되는 산소 결손, VoH를 저감시킬 수 있다.
상기 가열 처리의 온도는, 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다. 상기 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋다. 또한, 상술한 질소, 산소, 초건조 공기, 또는 희가스에는 수소, 물 등이 포함되지 않은 것이 바람직하다. 상기 가열 처리에는 전기로, RTA 장치 등을 사용할 수 있다.
[산소 공급 처리]
다음에, 절연층(114b)을 덮어 도전막(134)을 형성한다(도 14의 (A) 참조).
도전막(134)으로서는, 금속 산화물막, 또는 금속막 또는 합금막을 사용할 수 있다. 도전막(134)의 두께는 매우 얇은 것이 바람직하고, 예를 들어 1nm 이상 20nm 이하, 바람직하게는 2nm 이상 15nm 이하, 더 바람직하게는 3nm 이상 10nm 이하, 대표적으로는 5nm 정도로 할 수 있다.
도전막(134)에 사용할 수 있는 금속 산화물로서는, 예를 들어, In-Sn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Zn 산화물, In-Sn-Si 산화물, In-Ga-Zn 산화물 등을 들 수 있다.
또한, 도전막(134)으로서, 알루미늄, 타이타늄, 크로뮴, 철, 코발트, 니켈, 구리, 아연, 갈륨, 몰리브데넘, 은, 인듐, 주석, 탄탈럼, 텅스텐 등을 포함하는 금속막 또는 합금막을 사용할 수 있다.
또한, 도전막(134)으로서, 실리콘이나 저마늄 등 단체(單體) 외에, 이들 화합물 반도체, 산화물 반도체 등을 포함하는 반도체막을 사용하여도 좋다.
여기서, 도전막(134)으로서 금속 산화물을 사용하고, 산소를 포함하는 분위기하에서 스퍼터링법 등에 의하여 성막하면, 성막 시에 있어서도 절연층(114a) 및 절연층(114b) 중에 산소를 공급할 수 있으므로 바람직하다.
도전막(134)의 형성 공정의 최고 온도는 350℃ 이하, 바람직하게는 340℃ 이하, 더 바람직하게는 330℃ 이하, 더 바람직하게는 300℃ 이하로 한다.
다음에, 도전막(134)을 통하여 절연층(114a) 및 절연층(114b)에 산소(130c)를 공급하는 처리(이하, 산소 공급 처리라고도 함)를 수행한다(도 14의 (B) 참조).
산소 공급 처리로서는, 산소 분위기하에서의 플라스마 처리(산소 플라스마 처리라고도 함)를 사용하는 것이 바람직하다. 산소가 플라스마화함으로써, 산소 라디칼, 산소 원자, 또는 산소 이온을 절연층(114a) 및 절연층(114b)에 도전막(134)을 통하여 첨가할 수 있다. 장치에 도입하는 가스의 산소 유량비는 높을수록 바람직하고, 50% 이상 100% 이하, 바람직하게는 60% 이상 100% 이하, 더 바람직하게는 80% 이상 100% 이하, 더 바람직하게는 100%로 한다.
특히, 처리 장치로서 평행 평판형의 한 쌍의 전극을 갖는 처리 장치를 사용하는 것이 바람직하다. 이때, 한 쌍의 전극 사이에 바이어스 전압이 인가되는 상태에서 플라스마 처리를 수행함으로써, 더 많은 산소를 절연층(114a) 및 절연층(114b)에 공급할 수 있다. 바이어스 전압은 예를 들어 산소 플라스마 중의 산소 이온이 기판 측으로 이동하기 쉬워지도록 인가한다. 산소 플라스마 중의 산소 이온은 예를 들어 O+ 또는 O2+ 등의 양의 전하를 띠기 쉬우므로, 기판 측에 위치하는 전극이 음 전위가 되도록 바이어스 전압을 인가하면, 기판 측에 산소 이온이 이동하기 쉬워진다.
여기서, 도전막(134)을 제공하지 않고 절연층(114a) 및 절연층(114b)에 대하여 직접 산소 공급 처리를 수행한 경우, 절연층(114a) 및 절연층(114b)에 공급된 산소의 일부가, 다시 외부로 이탈되는 경우가 있다. 그러나 본 제작 방법의 예에서는, 절연층(114a) 및 절연층(114b) 위에 도전막(134)이 제공됨으로써, 절연층(114a) 및 절연층(114b)에 공급된 산소가 다시 외부로 이탈되는 것을 방지할 수 있다. 또한, 도전막(134)에 의하여, 절연층(114a) 및 절연층(114b)에 대한 대미지를 완화할 수 있다.
또한, 절연층(114a) 및 절연층(114b) 위의 도전막(134)은 산소 공급 처리에 있어서 한 쌍의 전극 사이에 바이어스 전압이 인가되면, 이온화한 산소를 끌어당기기 쉽다는 효과를 나타낸다. 따라서, 도전막(134)을 제공함으로써 바이어스 전압을 인가하는 것으로 인한 효과를 상승적으로 높일 수 있다.
또한, 처리 장치로서, 드라이 에칭 장치, 애싱 장치, PECVD 장치 등을 사용하면, 다른 처리와 장치를 공유할 수 있으므로 바람직하다. 특히, 애싱 장치를 사용하는 것이 바람직하다.
산소 공급 처리는 예를 들어 실온 이상 350℃ 이하, 바람직하게는 150℃ 이상 350℃ 미만, 더 바람직하게는 200℃ 이상 340℃ 이하의 온도에서 수행하는 것이 바람직하다.
또한, 처리 장치가 갖는 한 쌍의 전극 사이에 바이어스 전압을 인가하는 경우, 그 바이어스 전압을 예를 들어 10V 이상 1kV 이하로 하면 좋다. 또는, 바이어스의 전력 밀도를 예를 들어 1W/cm2 이상 5W/cm2 이하로 하면 좋다.
또한, 산소 공급 처리는 상술한 것에 한정되지 않고, 도전막(134)을 통하여 절연층(114a) 및 절연층(114b)에 산소를 공급 가능한 방법을 사용할 수 있다. 예를 들어 이온 주입법, 이온 도핑법 또는 플라스마 잠입 이온 주입법 등을 사용하여, 도전막을 통하여 산소를 절연막에 공급하여도 좋다. 또는, 산소 분위기하에서 가열 처리를 수행하여도 좋다. 이와 같은 처리를 사용한 경우에도, 도전막(134)은 절연층(114a) 및 절연층(114b)에 공급된 산소가 이탈되는 것을 방지하는 캡막으로서 기능시킬 수 있고, 및 절연층(114a) 및 절연층(114b)에 대한 대미지를 완화하는 완화층으로서 기능시킬 수 있다.
산소 공급 처리를 실시함으로써, 도전막(134)이 취화하는 경우가 있다. 또한, 특히 도전막(134)에 금속 또는 합금을 사용한 경우에는, 산소 공급 처리에 의하여 산화되어 저항값이 높게 되거나, 또는 일부가 에칭되어 박막화되는 경우도 있다. 이와 같은 경우에는 도전막(134)을 에칭에 의하여 제거하는 것이 바람직하다.
도 14의 (C)에는 도전막(134)을 에칭한 후의 단면도를 도시하였다.
도전막(134)의 에칭 공정의 최고 온도는 350℃ 이하, 바람직하게는 340℃ 이하, 더 바람직하게는 330℃ 이하, 더 바람직하게는 300℃ 이하로 한다.
또한, 산소 공급 처리로서, 도전막(134)을 제공하지 않고 산소를 포함하는 분위기하에서의 플라스마 처리를 수행하여도 좋다. 도전막(134)을 제공하지 않음으로써, 생산성을 높일 수 있다.
[절연층(116)의 형성]
다음에, 절연층(114)을 덮도록 절연층(116)을 형성한다. 절연층(116)의 형성 방법에 대해서는, 트랜지스터의 제작 방법 1의 기재를 참조할 수 있으므로 자세한 기재는 생략한다.
상술한 공정에 의하여, 트랜지스터(100C)를 제작할 수 있다.
이상이 트랜지스터의 제작 방법 예에 대한 설명이다.
본 실시형태에서 예시한 구성예, 제작 방법의 예, 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예, 제작 방법의 예, 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 상술한 실시형태에서 예시한 트랜지스터를 갖는 표시 장치의 일례에 대하여 설명한다.
<구성예>
도 15의 (A)는 표시 장치의 일례를 도시한 상면도이다. 도 15의 (A)에 도시된 표시 장치(700)는 제 1 기판(701) 위에 제공된 화소부(702)와, 제 1 기판(701)에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 밀봉재(712)와, 제 1 기판(701)에 대향하도록 제공되는 제 2 기판(705)을 갖는다. 또한, 제 1 기판(701)과 제 2 기판(705)은 밀봉재(712)에 의하여 밀봉된다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 밀봉재(712), 및 제 2 기판(705)에 의하여 밀봉된다. 또한, 도 15의 (A)에는 도시되지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다.
또한, 표시 장치(700)는 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 게이트 드라이버 회로부(706)와 각각 전기적으로 접속되는 FPC(FPC: Flexible printed circuit) 단자부(708)가 제 1 기판(701) 위에서 밀봉재(712)에 의하여 둘러싸인 영역과는 상이한 영역에 제공된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 각각 접속되어 있다. FPC(716)에 의하여 공급되는 각종 신호 등은 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
또한, 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수로 제공하여도 좋다. 또한, 표시 장치(700)로서는, 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 화소부(702)도 제공되는 제 1 기판(701)에 형성하는 예를 나타내지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을, 제 1 기판(701)에 형성하는 구성으로 하여도 좋다. 또한, 별도로 형성한 구동 회로 기판의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한, 표시 장치(700)가 갖는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 갖고, 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
또한, 표시 장치(700)는 다양한 소자를 가질 수 있다. 상기 소자의 일례로서는, 예를 들어, 일렉트로루미네선스(EL) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, LED 등), 발광 트랜지스터 소자(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크 소자, 전기 영동 소자, 일렉트로웨팅 소자, 플라스마 디스플레이 패널(PDP), MEMS(micro electro mechanical systems) 디스플레이(예를 들어, 그레이팅 라이트 밸브(GLV), 디지털 마이크로 미러 디바이스(DMD), 디지털 마이크로 셔터(DMS) 소자, IMOD(interferometric modulator display) 소자 등), 압전 세라믹 디스플레이 등을 들 수 있다.
또한, EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED(SED: Surface-conduction Electron-emitter Display)방식 평면형 디스플레이 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 소자 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는 화소 전극의 일부 또는 전체가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전체가 알루미늄, 은 등을 갖도록 하면 좋다. 또한, 그 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비전력을 더 저감할 수 있다.
또한, 표시 장치(700)에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에, 화소에서 제어되는 색 요소로서는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, R의 화소, G의 화소, B의 화소, 및 W(백색)의 화소의 4화소로 구성되어도 좋다. 또는, 펜타일 배열과 같이, RGB 중 2색분으로 하나의 색 요소를 구성하고, 색 요소에 따라, 상이한 2색을 선택하여 구성하여도 좋다. 또는, RGB에, 황색, 시안, 마젠타 등을 1색 이상 추가하여도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 개시되는 발명은 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 백라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색 발광(W)을 사용하여 표시 장치를 풀 컬러 표시시키기 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층은 예를 들어, 적색(R), 녹색(G), 청색(B), 황색(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우에 비하여 색 재현성을 높일 수 있다. 이때, 착색층을 갖는 영역과 착색층을 갖지 않는 영역을 배치함으로써, 착색층을 갖지 않는 영역에서의 백색광을 직접 표시에 사용하여도 좋다. 일부에 착색층을 갖지 않는 영역을 배치함으로써, 밝은 표시를 수행할 때에, 착색층에 의한 휘도의 저하를 적게 할 수 있어, 소비전력을 20% 내지 30% 정도 저감할 수 있는 경우가 있다. 다만, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀 컬러 표시하는 경우, R, G, B, Y, W를 각각의 발광색을 갖는 소자로부터 발광시켜도 좋다. 자발광 소자를 사용함으로써, 착색층을 사용한 경우보다 소비전력을 더 저감할 수 있는 경우가 있다.
또한, 컬러화 방식으로서는, 상술한 백색 발광으로부터의 발광의 일부를 컬러 필터를 통과시킴으로써 적색, 녹색, 청색으로 변환하는 방식(컬러 필터 방식) 이외에, 적색, 녹색, 청색의 발광을 각각 사용하는 방식(3색 방식), 또는 청색 발광으로부터의 발광의 일부를 적색이나 녹색으로 변환하는 방식(색 변환 방식, 퀀텀닷(quantum dot) 방식)을 적용하여도 좋다.
도 15의 (B)에 도시된 표시 장치(700A)는 대형의 화면을 갖는 전자 기기에 바람직하게 사용할 수 있는 표시 장치이다. 예를 들어 텔레비전 장치, 모니터 장치, 디지털사이니지 등에 바람직하게 사용할 수 있다.
표시 장치(700A)는 복수의 소스 드라이버IC(721)와, 한 쌍의 게이트 드라이버 회로(722)를 갖는다.
복수의 소스 드라이버IC(721)는 각각 FPC(723)에 제공된다. 또한, 복수의 FPC(723)는 한쪽의 단자가 기판(701)에, 다른 쪽의 단자가 프린트 기판(724)에 각각 접속된다. FPC(723)를 접음으로써, 프린트 기판(724)을 화소부(702)의 이면에 배치하여 전기 기기에 실장할 수 있다.
한편, 게이트 드라이버 회로(722)는 기판(701) 위에 형성된다. 이에 의하여, 슬림 베젤의 전자 기기를 실현할 수 있다.
이와 같은 구성으로 함으로써, 대형이며 고해상도 표시 장치를 실현할 수 있다. 예를 들어 화면 크기가 대각 30인치 이상, 40인치 이상, 50인치 이상, 또는 60인치 이상의 표시 장치에 적용할 수 있다. 또한, 해상도가 풀 하이비전, 4K2K, 또는 8K4K 등 매우 고해상도의 표시 장치를 실현할 수 있다.
<단면 구성예>
이하에서는, 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 대하여 도 16 내지 도 18을 사용하여 설명한다. 또한, 도 16 및 도 17은 도 15의 (A)에 도시된 일점쇄선 Q-R에서의 단면도이며 표시 소자로서 액정 소자를 사용한 구성이다. 또한, 도 18은 도 15에 도시된 일점쇄선 Q-R에 대응하는 단면도이며 표시 소자로서 EL 소자를 사용한 구성이다.
우선 도 16 내지 도 18에 도시된 공통 부분에 대하여 먼저 설명한 다음, 상이한 부분에 대하여 이하에서 설명한다.
[표시 장치의 공통 부분에 관한 설명]
도 16 내지 도 18에 도시된 표시 장치(700)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 갖는다. 또한, 리드 배선부(711)는 신호선(710)을 갖는다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 갖는다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 갖는다.
트랜지스터(750) 및 트랜지스터(752)는 실시형태 1에서 예시한 트랜지스터를 적용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고, 산소 결손의 형성이 억제된 산화물 반도체막을 갖는다. 상기 트랜지스터는 오프 전류를 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 그러므로, 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 사용되는 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속으로 구동할 수 있다. 예를 들어 이러한 고속 구동이 가능한 트랜지스터를 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와 구동 회로부에 사용되는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다. 또한, 화소부에서도, 고속으로 구동할 수 있는 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 트랜지스터(750)가 갖는 제 1 게이트 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 하부 전극, 및 트랜지스터(750)가 갖는 제 2 게이트 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 상부 전극을 갖는다. 또한, 하부 전극과 상부 전극 사이에는 트랜지스터(750)가 갖는 제 1 게이트 절연막으로서 기능하는 절연막과 동일의 절연막을 형성하는 공정을 거쳐 형성되는 절연막, 및 트랜지스터(750) 위의 보호 절연막으로서 기능하는 절연막과 동일의 절연막을 형성하는 공정을 거쳐 형성되는 절연막이 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 개재(介在)된 적층형의 구조이다.
또한 도 16 내지 도 18에서, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 평탄화 절연막(770)이 제공된다.
또한 도 16 내지 도 18에는 화소부(702)가 갖는 트랜지스터(750)와, 소스 드라이버 회로부(704)가 갖는 트랜지스터(752)에 같은 구조의 트랜지스터를 사용하는 구성에 대하여 예시하였지만 이에 한정되지 않는다. 예를 들어, 화소부(702)와 소스 드라이버 회로부(704)에는 상이한 트랜지스터를 사용하여도 좋다. 구체적으로는, 화소부(702)에 톱 게이트형 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 보텀 게이트형 트랜지스터를 사용하는 구성, 또는 화소부(702)에 보텀 게이트형 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 톱 게이트형 트랜지스터를 사용하는 구성 등을 들 수 있다. 또한, 상기 소스 드라이버 회로부(704)를 게이트 드라이버 회로부로 바꿔 읽어도 좋다.
또한, 신호선(710)은 트랜지스터(750), 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 거쳐 형성된다. 신호선(710)으로서, 예를 들어, 구리 원소를 포함하는 재료를 사용한 경우, 배선 저항에 기인하는 신호 지연 등이 적고, 대화면으로 표시할 수 있다.
또한, FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 갖는다. 또한, 접속 전극(760)은 트랜지스터(750), 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 거쳐 형성된다. 또한, 접속 전극(760)은 이방성 도전막(780)을 통하여, FPC(716)가 갖는 단자와 전기적으로 접속된다.
또한, 제 1 기판(701) 및 제 2 기판(705)으로서는, 예를 들어, 유리 기판을 사용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서 가요성을 갖는 기판을 사용하여도 좋다. 상기 가요성을 갖는 기판으로서는, 예를 들어, 플라스틱 기판 등을 들 수 있다.
또한, 제 1 기판(701)과 제 2 기판(705) 사이에는, 구조체(778)가 제공된다. 구조체(778)는 주상의 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서 구(球)상의 스페이서를 사용하여도 좋다.
또한, 제 2 기판(705) 측에는 블랙매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 차광막(738) 및 착색막(736)과 접촉되는 절연막(734)이 제공된다.
[액정 소자를 사용하는 표시 장치의 구성예]
도 16에 도시된 표시 장치(700)는 액정 소자(775)를 갖는다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 갖는다. 도전막(774)은 제 2 기판(705) 측에 제공되고 대향 전극으로서의 기능을 갖는다. 도 16에 도시된 표시 장치(700)는, 도전막(772)과 도전막(774)에 인가되는 전압에 의하여, 액정층(776)의 배향 상태가 바뀜으로써 광의 투과, 비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전막(772)은 트랜지스터(750)가 갖는 소스 전극 또는 드레인 전극으로서 기능하는 도전막과 전기적으로 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되고, 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다.
도전막(772)으로서는, 가시광에서 투광성이 있는 도전막, 또는 가시광에서 반사성이 있는 도전막을 사용할 수 있다. 가시광에서 투광성이 있는 도전막으로서는, 예를 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 선택된 1종류를 포함하는 재료를 사용하면 좋다. 가시광에서 반사성이 있는 도전막으로서는, 예를 들어, 알루미늄 또는 은을 포함하는 재료를 사용하면 좋다.
도전막(772)에 가시광에 대하여 반사성이 있는 도전막을 사용하는 경우, 표시 장치(700)는 반사형 액정 표시 장치가 된다. 또한, 도전막(772)에 가시광에 대하여 투광성이 있는 도전막을 사용하는 경우, 표시 장치(700)는 투과형 액정 표시 장치가 된다. 반사형 액정 표시 장치의 경우, 시인 측에 편광판을 제공한다. 한편, 투과형 액정 표시 장치의 경우, 액정 소자를 끼우는 한 쌍의 편광판을 제공한다.
또한, 도전막(772) 위의 구성을 바꿈으로써, 액정 소자의 구동 방법을 바꿀 수 있다. 이 경우의 일례를 도 17에 도시하였다. 또한, 도 17에 도시된 표시 장치(700)는, 액정 소자의 구동 방식으로서 횡전계 방식(예를 들어, FFS 모드)을 사용하는 구성의 일례이다. 도 17에 도시된 구성의 경우, 도전막(772) 위에 절연막(773)이 제공되고, 절연막(773) 위에 도전막(774)이 제공된다. 이 경우, 도전막(774)은 공통 전극(커먼 전극이라고도 함)으로서의 기능을 갖고, 절연막(773)을 개재하여 도전막(772)과 도전막(774) 사이에 생기는 전계에 의하여 액정층(776)의 배향 상태를 억제할 수 있다.
또한, 도 16 및 도 17에 도시하지 않았지만, 도전막(772) 및 도전막(774) 중 어느 한쪽 또는 양쪽에, 액정층(776)과 접촉되는 측에 각각 배향막을 제공하는 구성으로 하여도 좋다. 또한, 도 16 및 도 17에서 도시하지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이고, 콜레스테릭 액정의 온도가 증가되면서 콜레스테릭상이 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위하여 수 중량％ 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하다. 또한, 배향막을 제공하지 않아도 되므로 러빙 처리도 불필요하기 때문에, 러빙 처리에 의하여 발생되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 또한, 블루상을 나타내는 액정 재료는 시야각 의존성이 작다.
또한, 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들어, 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 가지를 들 수 있지만, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다.
[발광 소자를 사용하는 표시 장치]
도 18에 도시된 표시 장치(700)는 발광 소자(782)를 갖는다. 발광 소자(782)는 도전막(772), EL층(786), 및 도전막(788)을 갖는다. 도 18에 도시된 표시 장치(700)는, 화소마다 제공되는 발광 소자(782)가 갖는 EL층(786)이 발광함으로써 화상을 표시할 수 있다. 또한, EL층(786)은 유기 화합물 또는 퀀텀닷 등의 무기 화합물을 갖는다.
유기 화합물에 사용할 수 있는 재료로서는, 형광성 재료 또는 인광성 재료 등을 들 수 있다. 또한, 퀀텀닷에 사용할 수 있는 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 쉘형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 들 수 있다. 또한, 12족과 16족, 13족과 15족, 또는 14족과 16족의 원소군을 포함하는 재료를 사용하여도 좋다. 또는, 카드뮴(Cd), 셀레늄(Se), 아연(Zn), 황(S), 인(P), 인듐(In), 텔루륨(Te), 납(Pb), 갈륨(Ga), 비소(As), 알루미늄(Al) 등의 원소를 갖는 퀀텀닷 재료를 사용하여도 좋다.
도 18에 도시된 표시 장치(700)에는 평탄화 절연막(770) 및 도전막(772) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(772)의 일부를 덮는다. 또한, 발광 소자(782)는 톱 이미션 구조이다. 따라서, 도전막(788)은 투광성을 기지며, EL층(786)이 발하는 광을 투과시킨다. 또한, 본 실시형태에서는 톱 이미션 구조에 대하여 예시하지만, 이에 한정되지 않는다. 예를 들어, 도전막(772) 측으로 광을 사출하는 보텀 이미션 구조나, 도전막(772) 및 도전막(788)의 양쪽으로 광을 사출하는 듀얼 이미션 구조에도 적용할 수 있다.
또한, 발광 소자(782)와 중첩되는 위치에 착색막(736)이 제공되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광막(738)이 제공된다. 또한, 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한, 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한, 도 18에 도시된 표시 장치(700)에서는 착색막(736)을 제공하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들면, EL층(786)을 화소마다 섬형상으로 형성하는, 즉 독립 화소 방식으로 형성하는 경우에 있어서는, 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
[표시 장치에 입출력 장치를 제공하는 구성예]
또한, 도 16 내지 도 18에 도시된 표시 장치(700)에 입출력 장치를 제공하여도 좋다. 상기 입출력 장치로서는 예를 들어 터치 패널 등을 들 수 있다.
도 17에 도시된 표시 장치(700)에 터치 패널(791)을 제공하는 구성을 도 19에, 도 18에 도시된 표시 장치(700)에 터치 패널(791)을 제공하는 구성을 도 20에 각각 도시하였다.
도 19는 도 17에 도시된 표시 장치(700)에 터치 패널(791)을 제공하는 구성의 단면도이고, 도 20은 도 18에 도시된 표시 장치(700)에 터치 패널(791)을 제공하는 구성의 단면도이다.
우선, 도 19 및 도 20에 도시된 터치 패널(791)에 대하여 이하에서 설명한다.
도 19 및 도 20에 도시된 터치 패널(791)은 기판(705)과 착색막(736) 사이에 제공되는 소위 인셀형의 터치 패널이다. 터치 패널(791)은 차광막(738) 및 착색막(736)을 형성하기 전에, 기판(705) 측에 형성하면 좋다.
또한, 터치 패널(791)은 차광막(738), 절연막(792), 전극(793), 전극(794), 절연막(795), 전극(796), 및 절연막(797)을 갖는다. 예를 들어 손가락이나 스타일러스 등의 피검지체가 근접함으로써 발생될 수 있는, 전극(793)과 전극(794) 사이의 용량의 변화를 검지할 수 있다.
또한, 도 19 및 도 20에 도시된 트랜지스터(750) 상방에서는, 전극(793)과 전극(794)의 교차부를 명시하였다. 전극(796)은 절연막(795)에 제공된 개구부를 통하여, 전극(794)을 끼우는 2개의 전극(793)과 전기적으로 접속된다. 또한, 도 19 및 도 20에서는, 전극(796)이 제공되는 영역을 화소부(702)에 제공하는 구성을 예시하였지만, 이에 한정되지 않고, 예를 들어, 소스 드라이버 회로부(704)에 형성하여도 좋다.
전극(793) 및 전극(794)은 차광막(738)과 중첩되는 영역에 제공된다. 또한, 도 19에 도시된 바와 같이, 전극(793)은 발광 소자(782)와 중첩되지 않도록 제공되면 바람직하다. 또한, 도 20에 도시된 바와 같이, 전극(793)은 액정 소자(775)와 중첩되지 않도록 제공되면 바람직하다. 바꿔 말하면, 전극(793)은 발광 소자(782) 및 액정 소자(775)와 중첩되는 영역에 개구부를 갖는다. 즉, 전극(793)은 메시 형상을 갖는다. 이러한 구성으로 함으로써, 전극(793)은 발광 소자(782)가 사출하는 광을 차단하지 않는 구성으로 할 수 있다. 또는, 전극(793)은 액정 소자(775)를 투과하는 광을 차단하지 않는 구성으로 할 수 있다. 따라서, 터치 패널(791)을 배치하는 것으로 인한 휘도의 저하가 매우 적기 때문에, 시인성이 높고, 또한 소비전력이 저감된 표시 장치를 실현할 수 있다. 또한, 전극(794)도 마찬가지의 구성으로 하면 좋다.
또한, 전극(793) 및 전극(794)이 발광 소자(782)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광의 투과율이 낮은 금속 재료를 사용할 수 있다. 또는, 전극(793) 및 전극(794)이 액정 소자(775)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광의 투과율이 낮은 금속 재료를 사용할 수 있다.
그러므로, 가시광의 투과율이 높은 산화물 재료를 사용한 전극과 비교하여, 전극(793) 및 전극(794)의 저항을 낮출 수 있어, 터치 패널의 센서 감도를 향상시킬 수 있다.
예를 들어, 전극(793), 전극(794), 전극(796)에는 도전성 나노 와이어를 사용하여도 좋다. 상기 나노 와이어는 직경의 평균값이 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하의 크기로 하면 좋다. 또한, 상기 나노 와이어로서는, Ag 나노 와이어, Cu 나노 와이어, 또는 Al 나노 와이어 등의 금속 나노 와이어, 또는 카본 나노 튜브 등을 사용하면 좋다. 예를 들어, 전극(664), 전극(665), 전극(667) 중 어느 하나 또는 전부에 Ag 나노 와이어를 사용하는 경우, 가시광에서의 광 투과율을 89% 이상, 시트 저항값을 40Ω/□ 이상 100Ω/□ 이하로 할 수 있다.
또한, 도 19 및 도 20에서는, 인셀형의 터치 패널의 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 표시 장치(700) 위에 형성되는 소위 온셀형의 터치 패널이나, 표시 장치(700)에 접착시켜 사용되는 소위 아웃셀형의 터치 패널로 하여도 좋다.
이와 같이, 본 발명의 일 형태의 표시 장치는 다양한 형태의 터치 패널과 조합하여 사용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 장치에 대하여, 도 21을 사용하여 설명한다.
<표시 장치의 회로 구성>
도 21의 (A)에 도시된 표시 장치는 표시 소자의 화소를 갖는 영역(이하, 화소부(502)라고 함)과, 화소부(502) 외측에 배치되며 화소를 구동하기 위한 회로를 갖는 회로부(이하, 구동 회로부(504)라고 함)와, 소자의 보호 기능을 갖는 회로(이하, 보호 회로(506)라고 함)와, 단자부(507)를 갖는다. 또한, 보호 회로(506)를 제공하지 않는 구성으로 하여도 좋다.
구동 회로부(504)의 일부 또는 전부는 화소부(502)와 동일한 기판 위에 형성되는 것이 바람직하다. 이에 의하여, 부품 수나 단자 수를 저감시킬 수 있다. 구동 회로부(504)의 일부 또는 전부가, 화소부(502)와 동일한 기판 위에 형성되지 않는 경우에는, 구동 회로부(504)의 일부 또는 전부는 COG나 TAB(Tape Automated Bonding)에 의하여 실장할 수 있다.
화소부(502)는 X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)로 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로부(501)라고 함)를 갖고, 구동 회로부(504)는 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이하, 게이트 드라이버(504a)라고 함), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(504b)) 등의 구동 회로를 갖는다.
게이트 드라이버(504a)는 시프트 레지스터 등을 갖는다. 게이트 드라이버(504a)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호가 입력되고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는 스타트 펄스 신호, 클록 신호 등이 입력되고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호가 공급되는 배선(이하, 주사선(GL_1) 내지 주사선(GL_X)이라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 게이트 드라이버(504a)를 복수로 제공하고, 복수의 게이트 드라이버(504a)에 의하여 주사선(GL_1) 내지 주사선(GL_X)을 분할하여 제어하여도 좋다. 또는, 게이트 드라이버(504a)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 다만, 이에 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는, 시프트 레지스터 등을 갖는다. 소스 드라이버(504b)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호 외에, 데이터 신호의 바탕이 되는 신호(화상 신호)가 입력된다. 소스 드라이버(504b)는 화상 신호를 바탕으로 화소 회로(501)에 기록하는 데이터 신호를 생성하는 기능을 갖는다. 또한, 소스 드라이버(504b)는, 스타트 펄스, 클록 신호 등이 입력되어 얻어지는 펄스 신호에 따라 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 데이터 신호가 공급되는 배선(이하, 데이터선(DL_1) 내지 데이터선(DL_Y)이라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 소스 드라이버(504b)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 다만, 이에 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다. 또한, 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
복수의 화소 회로(501) 각각에는, 주사 신호가 공급되는 복수의 주사선(GL) 중 하나를 통하여 펄스 신호가 입력되고, 데이터 신호가 공급되는 복수의 데이터선(DL) 중 하나를 통하여 데이터 신호가 입력된다. 또한, 복수의 화소 회로(501) 각각은, 게이트 드라이버(504a)에 의하여 데이터 신호의 데이터 기록 및 유지가 제어된다. 예를 들어, m번째 행 n번째 열의 화소 회로(501)는 주사선(GL_m)(m은 X 이하의 자연수)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)(n은 Y 이하의 자연수)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 21의 (A)에 도시된 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL)에 접속된다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속할 수 있다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속할 수 있다. 또한, 단자부(507)는 외부의 회로로부터 표시 장치에 전원 및 제어 신호, 및 화상 신호를 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는, 자신이 접속되는 배선에 일정한 범위 외의 전위가 공급되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 21의 (A)에 도시된 바와 같이, 화소부(502)와 구동 회로부(504)에 각각 보호 회로(506)를 제공함으로써, ESD(Electro Static Discharge: 정전기 방전) 등에 의하여 발생하는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 다만, 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 게이트 드라이버(504a)에 보호 회로(506)를 접속한 구성, 또는 소스 드라이버(504b)에 보호 회로(506)를 접속한 구성으로 할 수도 있다. 또는, 단자부(507)에 보호 회로(506)를 접속한 구성으로 할 수도 있다.
또한, 도 21의 (A)에서는 구동 회로부(504)가 게이트 드라이버(504a)와 소스 드라이버(504b)에 의하여 형성되는 경우를 예시하였지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하고, 별도로 준비된 소스 드라이버 회로가 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 하여도 좋다.
여기서, 도 22에, 도 21의 (A)와 다른 구성을 도시하였다. 도 22에서는, 소스선 방향으로 배열하는 복수의 화소를 끼우도록, 한 쌍의 소스선(예를 들어 소스선(DLa1)과 소스선(DLb1))이 배치된다. 또한, 인접하는 2개의 게이트선(예를 들어 게이트선(GL_1)과 게이트선(GL_2))이 전기적으로 접속된다.
또한, 게이트선(GL_1)에 접속되는 화소는, 한쪽의 소스선(소스선(DLa1), 소스선(DLa2) 등)에 접속되고, 게이트선(GL_2)에 접속되는 화소는, 다른 쪽의 소스선(소스선(DLb1), 소스선(DLb2) 등)에 접속된다.
이와 같은 구성으로 함으로써, 2개의 게이트선을 동시에 선택할 수 있다. 이에 의하여, 하나의 수평 기간의 길이를, 도 21의 (A)에 도시된 구성과 비교하여 2배로 할 수 있다. 이에 의하여, 표시 장치의 고해상도화, 및 대화면화가 용이해진다.
또한, 도 21의 (A)에 도시된 복수의 화소 회로(501)는, 예를 들어 도 21의 (B)에 도시된 구성으로 할 수 있다.
도 21의 (B)에 도시된 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 갖는다. 트랜지스터(550)에는 상술한 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)의 배향 상태는 기록되는 데이터에 따라 설정된다. 또한, 복수의 화소 회로(501) 각각이 갖는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(커먼 전위)를 공급하여도 좋다. 또한, 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 공급하여도 좋다.
예를 들어, 액정 소자(570)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
m번째 행 n번째 열의 화소 회로(501)에서 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은 데이터선(DL_n)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(550)의 게이트 전극은, 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL))에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 전위 공급선(VL)의 전위의 값은, 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들어, 도 21의 (B)에 도시된 화소 회로(501)를 갖는 표시 장치에서는, 예를 들어 도 21의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)를 순차적으로 선택하고, 트랜지스터(550)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는, 트랜지스터(550)가 오프 상태가 됨으로써 유지 상태가 된다. 이를 행마다 순차적으로 수행함으로써 화상을 표시할 수 있다.
또한, 도 21의 (A)에 도시된 복수의 화소 회로(501)는, 예를 들어 도 21의 (C)에 도시된 구성으로 할 수 있다.
또한 도 21의 (C)에 도시된 화소 회로(501)는 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 갖는다. 트랜지스터(552) 및 트랜지스터(554) 중 어느 한쪽 또는 양쪽에 상술한 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 신호가 공급되는 배선(이하, 데이터선(DL_n)이라고 함)에 전기적으로 접속된다. 또한, 트랜지스터(552)의 게이트 전극은, 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터 기록을 제어하는 기능을 갖는다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은, 전위 공급선(VL_a)에 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만, 발광 소자(572)로서는 이에 한정되지 않고, 무기 재료로 이루어지는 무기 EL 소자를 사용하여도 좋다.
또한, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다.
예를 들어, 도 21의 (C)에 도시된 화소 회로(501)를 갖는 표시 장치에서는, 도 21의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)를 순차적으로 선택하고, 트랜지스터(552)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 기록된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되어, 발광 소자(572)는 흐르는 전류량에 따른 휘도로 발광한다. 이 동작을 행마다 순차적으로 수행함으로써 화상을 표시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태의 전자 기기에 대하여 도면을 참조하여 설명한다.
이하에서 예시하는 전자 기기는 표시부에 본 발명의 일 형태의 표시 장치를 갖는 것이다. 따라서, 높은 해상도가 실현된 전자 기기이다. 또한, 높은 해상도와 큰 화면이 양립된 전자 기기로 할 수 있다.
본 발명의 일 형태의 전자 기기의 표시부에는, 예를 들어 풀 하이비전, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 갖는 영상을 표시시킬 수 있다. 또한, 표시부의 화면 크기로서는, 대각 20인치 이상, 또는 대각 30인치 이상, 또는 대각 50인치 이상, 대각 60인치 이상, 또는 대각 70인치 이상으로 할 수도 있다.
전자 기기로서는, 예를 들어, 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 갖는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치 등을 들 수 있다.
본 발명의 일 형태의 전자 기기 또는 조명 장치는 가옥 또는 빌딩의 내벽 또는 외벽, 또는 자동차의 내장 또는 외장의 곡면을 따라 제공할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등의 표시를 수행할 수 있다. 또한, 전자 기기가 안테나 및 이차 전지를 갖는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다.
도 23의 (A)에 텔레비전 장치의 일례를 도시하였다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7000)가 제공된다. 또한, 여기서는 스탠드(7103)에 의하여 하우징(7101)을 지탱한 구성을 도시하였다.
표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 23의 (A)에 도시된 텔레비전 장치(7100)는, 하우징(7101)이 갖는 조작 스위치나, 별체의 리모트 컨트롤러(7111)에 의하여 조작할 수 있다. 또한, 표시부(7000)에 터치 센서를 가져도 좋고, 손가락 등으로 표시부(7000)를 터치함으로써 조작하여도 좋다. 리모트 컨트롤러(7111)는 상기 리모트 컨트롤러(7111)로부터 출력되는 정보를 표시하는 표시부를 가져도 좋다. 리모트 컨트롤러(7111)가 갖는 조작 키 또는 터치 패널에 의하여 채널 및 음량을 조작할 수 있기 때문에, 표시부(7000)에 표시되는 영상을 조작할 수 있다.
또한, 텔레비전 장치(7100)는 수신기 및 모뎀 등을 갖는 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송의 수신을 수행할 수 있다. 또한, 모뎀을 통하여 유선 또는 무선에 의하여 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍 방향(송신자와 수신자 사이, 또는 수신자끼리 등)의 정보 통신을 수행할 수도 있다.
도 23의 (B)에, 노트북형 퍼스널 컴퓨터(7200)를 도시하였다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 갖는다. 하우징(7211)에 표시부(7000)가 제공된다.
표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 23의 (C) 및 (D)에 디지털 사이니지(Digital Signage: 전자간판)의 일례를 도시하였다.
도 23의 (C)에 도시된 디지털 사이니지(7300)는 하우징(7301), 표시부(7000), 및 스피커(7303) 등을 갖는다. 또한, LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다.
또한, 도 23의 (D)는 원주상 기둥(7401)에 제공된 디지털 사이니지(7400)이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7000)를 갖는다.
도 23의 (C) 및 (D)에 있어서, 표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
표시부(7000)가 넓을수록 한번에 제공할 수 있는 정보량을 증가시킬 수 있다. 또한, 표시부(7000)가 넓을수록 사람의 눈에 띄기 쉽고, 예를 들어, 광고의 선전(宣傳) 효과를 높일 수 있다.
표시부(7000)에 터치 패널을 적용함으로써, 표시부(7000)에 화상 또는 동영상을 표시할 뿐만 아니라, 사용자가 직관적으로 조작할 수 있어 바람직하다. 또한, 노선 정보 또는 교통 정보 등의 정보를 제공하기 위한 용도로 사용하는 경우에는, 직관적인 조작에 의하여 사용성을 높일 수 있다.
또한, 도 23의 (C) 및 (D)에 도시된 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 갖는 스마트폰 등의 정보 단말기(7311) 또는 정보 단말기(7411)와 무선 통신에 의하여 연계 가능한 것이 바람직하다. 예를 들어, 표시부(7000)에 표시되는 광고의 정보를, 정보 단말기(7311) 또는 정보 단말기(7411)의 화면에 표시시킬 수 있다. 또한, 정보 단말기(7311) 또는 정보 단말기(7411)를 조작함으로써, 표시부(7000)의 표시를 전환할 수 있다.
또한, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311) 또는 정보 단말기(7411)의 화면을 조작 수단(컨트롤러)으로 한 게임을 실행시킬 수도 있다. 이에 의하여, 불특정 다수의 사용자가 동시에 게임에 참가하여, 즐길 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태의 표시 장치를 적용할 수 있는 텔레비전 장치의 예에 대하여, 도면을 참조하여 설명한다.
도 24의 (A)에 텔레비전 장치(600)의 블록도를 도시하였다.
또한, 본 명세서에 첨부된 도면에서는 구성 요소를 기능마다 분류하여 서로 독립된 블록으로서 블록도를 도시하였지만 실제의 구성 요소들을 기능마다 완전히 나누기는 어려우며 하나의 구성 요소가 복수의 기능을 가질 수도 있다.
텔레비전 장치(600)는 제어부(601), 기억부(602), 통신 제어부(603), 화상 처리 회로(604), 디코더 회로(605), 영상 신호 수신부(606), 타이밍 컨트롤러(607), 소스 드라이버(608), 게이트 드라이버(609), 표시 패널(620) 등을 갖는다.
상술한 실시형태에서 예시한 표시 장치는 도 24의 (A)에서의 표시 패널(620)에 적용할 수 있다. 이에 의하여, 대형이고, 고해상도이며, 시인성이 우수한 텔레비전 장치(600)를 실현할 수 있다.
제어부(601)는 예를 들어 중앙 연산 장치(CPU: Central Processing Unit)로서 기능할 수 있다. 예를 들어 제어부(601)는 시스템 버스(630)를 통하여 기억부(602), 통신 제어부(603), 화상 처리 회로(604), 디코더 회로(605), 및 영상 신호 수신부(606) 등의 컴포넌트를 제어하는 기능을 갖는다.
제어부(601)와 각 컴포넌트는, 시스템 버스(630)를 통하여 신호의 전달이 수행된다. 또한, 제어부(601)는 시스템 버스(630)를 통하여 접속된 각 컴포넌트로부터 입력되는 신호를 처리하는 기능, 각 컴포넌트에 출력하는 신호를 생성하는 기능 등을 갖고, 이에 의하여 시스템 버스(630)에 접속된 각 컴포넌트를 통괄적으로 제어할 수 있다.
기억부(602)는 제어부(601) 및 화상 처리 회로(604)가 액세스 가능한 레지스터, 캐시 메모리, 메인 메모리, 이차 메모리 등으로서 기능한다.
이차 메모리로서 사용할 수 있는 기억 장치로서는, 예를 들어 재기록 가능한 불휘발성 기억 소자가 적용된 기억 장치를 사용할 수 있다. 예를 들어, 플래시 메모리, MRAM(Magnetoresistive Random Access Memory), PRAM(Phase change RAM), ReRAM(Resistive RAM), FeRAM(Ferroelectric RAM) 등을 사용할 수 있다.
또한, 레지스터, 캐시 메모리, 메인 메모리 등의 일시적 메모리로서 사용할 수 있는 기억 장치로서는, DRAM(Dynamic RAM)이나, SRAM(Static Random Access Memory) 등의 휘발성 기억 소자를 사용하여도 좋다.
예를 들어, 메인 메모리에 제공되는 RAM으로서는 예를 들어 DRAM이 사용되고, 제어부(601)의 작업 공간으로서 가상적으로 메모리 공간이 할당되어 이용된다. 기억부(602)에 저장된 운영 체계, 애플리케이션 프로그램, 프로그램 모듈, 프로그램 데이터 등은 실행을 위하여 RAM에 로드된다. RAM에 로드된 이들 데이터나 프로그램, 프로그램 모듈은 제어부(601)에 직접 액세스되어 조작된다.
한편, ROM에는 재기록할 필요가 없는 BIOS(Basic Input/Output System)나 펌웨어(firmware) 등을 저장할 수 있다. ROM으로서는 마스크 ROM이나 OTPROM(One Time Programmable Read Only Memory), EPROM(Erasable Programmable Read Only Memory) 등을 사용할 수 있다. EPROM으로서는 자외선을 조사함으로써 기억 데이터의 소거를 가능하게 한 UV-EPROM(Ultra-Violet Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래시 메모리 등을 들 수 있다.
또한, 기억부(602) 외에, 탈착 가능한 기억 장치를 접속 가능한 구성으로 하여도 좋다. 예를 들어 저장 디바이스로서 기능하는 하드 디스크 드라이브(Hard Disk Drive: HDD)나 솔리드 스테이트 드라이브(Solid State Drive: SSD) 등의 기억 미디어 드라이브, 플래시 메모리, 블루레이 디스크, DVD 등의 기록 매체에 접속되는 단자를 갖는 것이 바람직하다. 이에 의하여, 영상을 기록할 수 있다.
통신 제어부(603)는 컴퓨터 네트워크를 통하여 수행되는 통신을 제어하는 기능을 갖는다. 예를 들어, 제어부(601)로부터의 명령에 따라 컴퓨터 네트워크에 접속되기 위한 제어 신호를 제어하고, 상기 신호를 컴퓨터 네트워크에 발신한다. 이로써 World Wide Web(WWW)의 기반인 인터넷, 인트라넷(intranet), 엑스트라넷(extranet), PAN(Personal Area Network), LAN(Local Area Network), CAN(Campus Area Network), MAN(Metropolitan Area Network), WAN(Wide Area Network), GAN(Global Area Network) 등의 컴퓨터 네트워크와 접속되어 통신할 수 있다.
또한, 통신 제어부(603)는 Wi-Fi(등록 상표), Bluetooth(등록 상표), ZigBee(등록 상표) 등의 통신 규격을 사용하여 컴퓨터 네트워크 또는 다른 전자 기기와 통신하는 기능을 가져도 좋다.
통신 제어부(603)는 무선에 의하여 통신하는 기능을 가져도 좋다. 예를 들어 안테나와 고주파 회로(RF 회로)를 제공하고, RF 신호의 송수신을 수행하면 좋다. 고주파 회로는 각 국 법제로 결정된 주파수 대역의 전자(電磁) 신호와 전기 신호를 상호 변환하고 상기 전자 신호를 사용하여 무선으로 다른 통신 기기와의 사이에서 통신을 수행하기 위한 회로이다. 실용적인 주파수 대역으로서 수 10kHz 내지 수 10GHz가 일반적으로 사용된다. 안테나와 접속되는 고주파 회로에는 복수의 주파수 대역에 대응한 고주파 회로부를 갖고, 고주파 회로부는 증폭기(앰프), 믹서, 필터, DSP, RF 트랜스시버 등을 갖는 구성으로 할 수 있다.
영상 신호 수신부(606)는 예를 들어 안테나, 복조 회로, 및 A-D 변환 회로(아날로그-디지털 변환 회로) 등을 갖는다. 복조 회로는 안테나로부터 입력한 신호를 복조하는 기능을 갖는다. 또한, A-D 변환 회로는 복조된 아날로그 신호를 디지털 신호로 변환하는 기능을 갖는다. 영상 신호 수신부(606)에서 처리된 신호는 디코더 회로(605)로 송신된다.
디코더 회로(605)는 영상 신호 수신부(606)로부터 입력되는 디지털 신호에 포함되는 영상 데이터를, 송신되는 방송 규격의 사양에 따라서 디코드하고, 화상 처리 회로로 송신하는 신호를 생성하는 기능을 갖는다. 예를 들어 8K 방송에서의 방송 규격으로서는, H.265｜MPEG-H High Efficiency Video Coding(약칭: HEVC) 등이 있다.
영상 신호 수신부(606)가 갖는 안테나에 의하여 수신할 수 있는 방송 전파로서는, 지상파, 또는 위성으로부터 송신되는 전파 등을 들 수 있다. 또한, 안테나에 의하여 수신할 수 있는 방송 전파로서, 아날로그 방송, 디지털 방송 등이 있고, 또한, 영상 및 음성, 또는 음성만의 방송 등이 있다. 예를 들어 UHF대(약 300MHz 내지 3GHz) 또는 VHF대(30MHz 내지 300MHz) 중 특정한 주파수 대역에서 송신되는 방송 전파를 수신할 수 있다. 또한, 예를 들어, 복수의 주파수 대역에서 수신한 복수의 데이터를 사용함으로써, 전송 레이트를 높게 할 수 있고, 더 많은 정보를 얻을 수 있다. 이에 의하여 풀 하이비전을 넘는 해상도를 갖는 영상을 표시 패널(620)에 표시할 수 있다. 예를 들어, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 갖는 영상을 표시할 수 있다.
또한, 영상 신호 수신부(606) 및 디코더 회로(605)는 컴퓨터 네트워크를 통한 데이터 전송 기술에 의하여 송신된 방송의 데이터를 사용하여 화상 처리 회로(604)로 송신하는 신호를 생성하는 구성으로 하여도 좋다. 이때, 수신하는 신호가 디지털 신호인 경우, 영상 신호 수신부(606)는 복조 회로 및 A-D 변환 회로 등을 갖지 않아도 된다.
화상 처리 회로(604)는 디코더 회로(605)로부터 입력되는 영상 신호에 기초하여, 타이밍 컨트롤러(607)에 출력하는 영상 신호를 생성하는 기능을 갖는다.
또한, 타이밍 컨트롤러(607)는 화상 처리 회로(604)가 처리한 영상 신호 등에 포함되는 동기 신호에 기초하여, 게이트 드라이버(609) 및 소스 드라이버(608)에 출력하는 신호(클럭 신호 또는 스타트 펄스 신호 등의 신호)를 생성하는 기능을 갖는다. 또한, 타이밍 컨트롤러(607)는 상술한 신호에 더하여, 소스 드라이버(608)에 출력하는 비디오 신호를 생성하는 기능을 갖는다.
표시 패널(620)은 복수의 화소(621)를 갖는다. 각 화소(621)는 게이트 드라이버(609) 및 소스 드라이버(608)로부터 공급되는 신호에 의하여 구동된다. 여기서는, 화소수가 7680×4320인, 8K4K 규격에 따른 해상도를 갖는 표시 패널의 예를 제시한다. 또한, 표시 패널(620)의 해상도는 이에 한정되지 않고, 풀 하이비전(화소수 1920×1080) 또는 4K2K(화소수 3840×2160) 등의 규격에 따른 해상도이어도 좋다.
도 24의 (A)에 도시된 제어부(601)나 화상 처리 회로(604)로서는, 예를 들어프로세서를 갖는 구성으로 할 수 있다. 예를 들어, 제어부(601)는 중앙 연산 장치(CPU: Central Processing Unit)로서 기능하는 프로세서를 사용할 수 있다. 또한, 화상 처리 회로(604)로서, 예를 들어 DSP(Digital Signal Processor) 또는 GPU(Graphics Processing Unit) 등의 다른 프로세서를 사용할 수 있다. 또한, 제어부(601)나 화상 처리 회로(604)에, 상술한 프로세서를 FPGA(Field Programmable Gate Array)나 FPAA(Field Programmable Analog Array) 등 PLD(Programmable Logic Device)로 실현한 구성으로 하여도 좋다.
프로세서는 각종 프로그램으로부터의 명령을 해석하여 실행함으로써, 각종 데이터 처리나 프로그램 제어를 수행한다. 프로세서에 의하여 실행될 수 있는 프로그램은, 프로세서가 갖는 메모리 영역에 저장되어 있어도 좋고, 별도로 제공되는 기억 장치에 저장되어 있어도 좋다.
또한, 제어부(601), 기억부(602), 통신 제어부(603), 화상 처리 회로(604), 디코더 회로(605), 영상 신호 수신부(606), 및 타이밍 컨트롤러(607)의 각각이 갖는 기능 중 2개 이상의 기능을 하나의 IC 칩으로 집약시켜, 시스템 LSI를 구성하여도 좋다. 예를 들어, 프로세서 디코더 회로, 튜너 회로, A-D 변환 회로, DRAM, 및 SRAM 등을 갖는 시스템 LSI로 하여도 좋다.
또한, 제어부(601)나 다른 컴포넌트가 갖는 IC 등에, 채널 형성 영역에 산화물 반도체를 사용하여 매우 낮은 오프 전류가 실현된 트랜지스터를 사용할 수도 있다. 상기 트랜지스터는, 오프 전류가 매우 낮기 때문에 기억 소자로서 기능하는 용량 소자에 유입한 전하(데이터)를 유지하기 위한 스위치로서 상기 트랜지스터를 사용함으로써, 데이터의 유지 기간을 장시간 확보할 수 있다. 이 특성을 제어부(601) 등의 레지스터나 캐시 메모리에 사용함으로써, 필요할 때만 제어부(601)를 동작시키고, 그 외의 경우에는 직전의 처리의 정보를 상기 기억 소자에 저장함으로써, 노멀리 오프 컴퓨팅이 가능해진다. 이로써, 텔레비전 장치(600)의 저소비전력화를 도모할 수 있다.
또한, 도 24의 (A)에서 예시하는 텔레비전 장치(600)의 구성은 일례이며, 모든 구성 요소를 포함할 필요는 없다. 텔레비전 장치(600)는 도 24의 (A)에 도시된 구성 요소 중 필요한 구성 요소를 가지면 좋다. 또한, 텔레비전 장치(600)는 도 24의 (A)에 도시된 구성 요소 이외의 구성 요소를 가져도 좋다.
예를 들어, 텔레비전 장치(600)는 도 24의 (A)에 도시된 구성 외에, 외부 인터페이스, 음성 출력부, 터치 패널 유닛, 센서 유닛, 카메라 유닛 등을 가져도 좋다. 예를 들어 외부 인터페이스로서는, 예를 들어 USB(Universal Serial Bus) 단자, LAN(Local Area Network) 접속용 단자, 전원 수급용 단자, 음성 출력용 단자, 음성 입력용 단자, 영상 출력용 단자, 영상 입력용 단자 등의 외부 접속 단자, 적외선, 가시광, 자외선 등을 사용한 광 통신용 송수신기, 하우징에 제공된 물리 버튼 등이 있다. 또한, 예를 들어 음성 입출력부로서는, 사운드 컨트롤러, 마이크로폰, 스피커 등이 있다.
이하에서는, 화상 처리 회로(604)에 대하여 더 자세한 설명을 수행한다.
화상 처리 회로(604)는 디코더 회로(605)로부터 입력되는 영상 신호에 기초하여 화상 처리를 실행하는 기능을 갖는 것이 바람직하다.
화상 처리로서는, 예를 들어 노이즈 제거 처리, 계조 변환 처리, 색조 보정 처리, 휘도 보정 처리 등을 들 수 있다. 색조 보정 처리나 휘도 조정 처리로서는, 예를 들어 감마 보정 등이 있다.
또한, 화상 처리 회로(604)는 해상도의 업 컨버트에 따른 화소간 보간 처리나, 프레임 주파수의 업 컨버트에 따른 프레임간 보간 등의 처리를 실행하는 기능을 갖는 것이 바람직하다.
예를 들어, 노이즈 제거 처리는, 문자 등의 윤곽의 주변에서 발생되는 모스키토 노이즈, 고속의 동영상에서 발생되는 블록 노이즈, 플리커가 발생되는 랜덤 노이즈, 해상도의 업 컨버트에 의하여 발생되는 Dot Noise 등 다양한 노이즈를 제거한다.
계조 변환 처리는 화상의 계조를 표시 패널(620)의 출력 특성에 대응한 계조로 변환하는 처리이다. 예를 들어 계조 수를 크게 하는 경우, 작은 계조 수로 입력된 화상에 대하여, 각 화소에 대응하는 계조값을 보간하여 할당함으로써, 히스토그램을 평활화하는 처리를 수행할 수 있다. 또한, 다이내믹 레인지를 넓히는 하이 다이내믹 레인지(HDR) 처리도 계조 변환 처리에 포함된다.
또한, 화소간 보간 처리는, 해상도를 업 컨버트하였을 때, 원래 존재하지 않는 데이터를 보간한다. 예를 들어, 목적의 화소의 주위의 화소를 참조하고, 이들의 중간색을 표시하도록 데이터를 보간한다.
또한, 색조 보정 처리는, 화상의 색조를 보정하는 처리이다. 또한, 휘도 보정 처리는 화상의 밝기(휘도 콘트라스트)를 보정하는 처리이다. 예를 들어, 텔레비전 장치(600)가 제공되는 공간의 조명의 종류나 휘도, 또는 색 순도 등을 검지하고, 이에 따라 표시 패널(620)에 표시하는 화상의 휘도나 색조가 최적이 되도록 보정한다. 또는, 표시하는 화상과, 미리 저장해 둔 화상 리스트 내의 다양한 장면의 화상을 조합하고, 가장 가까운 장면의 화상에 적합한 휘도나 색조가 되도록, 표시하는 화상을 보정하는 기능을 가져도 좋다.
프레임간 보간은, 표시하는 영상의 프레임 주파수를 증대시키는 경우, 원래 존재하지 않는 프레임(보간 프레임)의 화상을 생성한다. 예를 들어, 어느 2장의 화상의 차분에서 2장의 화상 사이에 삽입하는 보간 프레임의 화상을 생성한다. 또는 2장의 화상 사이에 복수 장의 보간 프레임의 화상을 생성할 수도 있다. 예를 들어 디코더 회로(605)로부터 입력되는 영상 신호의 프레임 주파수가 60Hz이었을 때, 복수 장의 보간 프레임을 생성함으로써, 타이밍 컨트롤러(607)에 출력하는 영상 신호의 프레임 주파수를 2배의 120Hz, 또는 4배의 240Hz, 또는 8배의 480Hz 등으로 증대시킬 수 있다.
또한, 화상 처리 회로(604)는 뉴럴 네트워크를 사용하여 화상 처리를 실행하는 기능을 갖는 것이 바람직하다. 도 24의 (A)에서는 화상 처리 회로(604)가 뉴럴 네트워크(610)를 갖는 예를 도시하였다.
예를 들어, 뉴럴 네트워크(610)에 의하여, 예를 들어 영상에 포함되는 화상 데이터로부터 특징 추출을 수행할 수 있다. 또한, 화상 처리 회로(604)는 추출된 특징에 따라 최적인 보정 방법을 선택하거나, 또는 보정에 사용하는 파라미터를 선택할 수 있다.
또는, 뉴럴 네트워크(610) 자체에 화상 처리를 수행하는 기능을 부여하여도 좋다. 즉, 화상 처리를 실시하기 전의 화상 데이터를 뉴럴 네트워크(610)에 입력함으로써, 화상 처리가 실시된 화상 데이터를 출력시키는 구성으로 하여도 좋다.
또한, 뉴럴 네트워크(610)에 사용하는 가중 계수의 데이터는 데이터 테이블로서 기억부(602)에 저장된다. 상기 가중 계수를 포함하는 데이터 테이블은 예를 들어 통신 제어부(603)에 의하여, 컴퓨터 네트워크를 통하여 최신의 것으로 갱신할 수 있다. 또는, 화상 처리 회로(604)가 학습 기능을 갖고, 가중 계수를 포함하는 데이터 테이블을 갱신 가능한 구성으로 하여도 좋다.
도 24의 (B)에 화상 처리 회로(604)가 갖는 뉴럴 네트워크(610)의 개략도를 도시하였다.
또한, 본 명세서 등에 있어서 뉴럴 네트워크란, 생물의 신경 회로망을 모방하고, 학습에 의하여 뉴런들의 결합 강도를 결정하고, 문제 해결 능력을 가지게 하는 모델 전반을 가리킨다. 뉴럴 네트워크는 입력층, 중간층(은닉층이라고도 함), 출력층을 갖는다. 뉴럴 네트워크 중 2층 이상의 중간층을 갖는 것을 딥 러닝(또는 딥 뉴럴 네트워크(DNN))이라고 한다.
또한, 본 명세서 등에 있어서, 뉴럴 네트워크에 대하여 말할 때, 이미 있는 정보로부터 뉴런과 뉴런의 결합 강도(가중 계수라고도 함)를 결정하는 것을 "학습"이라고 부르는 경우가 있다. 또한, 본 명세서 등에 있어서, 학습에 의하여 얻어진 결합 강도를 사용하여 뉴럴 네트워크를 구성하고 여기서 새로운 결론을 도출하는 것을 "추론"이라고 부르는 경우가 있다.
뉴럴 네트워크(610)는 입력층(611), 하나 이상의 중간층(612), 및 출력층(613)을 갖는다. 입력층(611)에는 입력 데이터가 입력된다. 출력층(613)으로부터는 출력 데이터가 출력된다.
입력층(611), 중간층(612), 및 출력층(613) 각각은 뉴런(615)을 갖는다. 여기서 뉴런(615)은 적화 연산을 실현할 수 있는 회로 소자(적화 연산 소자)를 가리킨다. 도 24의 (B)에서는, 2개의 층이 갖는 2개의 뉴런(615) 사이에서의 데이터의 입출력 방향을 화살표로 나타내었다.
각 층에서의 연산 처리는 앞의 층이 갖는 뉴런(615)의 출력과 가중 계수의 적화 연산에 의하여 실행된다. 예를 들어, 입력층(611)의 제 i 번째의 뉴런의 출력을 xi로 하고, 출력 xi와 다음의 중간층(612)의 제 j 뉴런의 결합 강도(가중 계수)를 wji로 하면, 상기 중간층의 제 j 뉴런의 출력은 yj=f(Σwji·xi)이다. 또한, i, j는 1 이상의 정수로 한다. 여기서, f(x)는 활성화 함수이며, 시그모이드 함수, 문턱 함수 등을 사용할 수 있다. 이하 마찬가지로, 각 층의 뉴런(615)의 출력은 앞단의 층의 뉴런(615)의 출력과 가중 계수의 적화 연산 결과에 활성화 함수를 연산한 값이다. 또한, 층과 층의 결합은 모든 뉴런들이 결합하는 전결합으로 하여도 좋고, 일부의 뉴런들이 결합하는 부분 결합으로 하여도 좋다.
도 24의 (B)에서는 3개의 중간층(612)을 갖는 예를 도시하였다. 또한, 중간층(612)의 수는 이에 한정되지 않고, 하나 이상의 중간층을 가지면 좋다. 또한, 하나의 중간층(612)이 갖는 뉴런의 수도 사양에 따라 적절히 변경하면 좋다. 예를 들어 하나의 중간층(612)이 갖는 뉴런(615)의 수는 입력층(611) 또는 출력층(613)이 갖는 뉴런(615)의 수보다 많아도 좋고 적어도 좋다.
뉴런(615)들의 결합 강도의 지표가 되는 가중 계수는 학습에 의하여 결정된다. 학습은 텔레비전 장치(600)가 갖는 프로세서에 의하여 실행하여도 좋지만, 전용 서버나 클라우드 등 연산 처리 능력이 우수한 계산기로 실행하는 것이 바람직하다. 학습에 의하여 결정된 가중 계수는 상기 기억부(602)에 테이블로서 저장되고, 화상 처리 회로(604)에 의하여 판독되어 사용된다. 또한, 상기 테이블은 필요에 따라 컴퓨터 네트워크를 통하여 갱신할 수 있다.
이상이 뉴럴 네트워크에 대한 설명이다.
본 실시형태는 적어도 그 일부를 본 명세서 중에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
[실시예 1]
본 실시예에서는 본 발명의 일 형태인 절연층에 대하여 평가하였다. 본 실시예에 있어서는 시료 A1, 시료 A2, 및 시료 A3을 제작하였다. 시료 A1 및 시료 A2는 본 발명의 일 형태의 절연층이며, 실시형태에서 제시한 절연층(106) 및 영역(106a)에 상당한다. 시료 A3은 비교용 절연층이다.
<시료 A1, 시료 A2, 시료 A3>
우선, 본 실시예에서 제작한 각 시료에 대하여 설명한다.
시료 A1, 시료 A2, 및 시료 A3은 각각, 유리 기판 위에 두께 400nm의 질화 실리콘막을 PECVD 장치를 사용하여 형성하였다. 질화 실리콘막의 성막 조건으로서는, 기판 온도를 350℃로 하고, 유량 200sccm의 실레인 가스와 유량 2000sccm의 질소 가스와 유량 100sccm의 암모니아 가스를 체임버 내에 도입하고, 압력을 100Pa로 하고, PECVD 장치 내에 제공된 평행 평판 전극 사이에 2000W의 RF 전력을 공급하고, 두께 50nm의 질화 실리콘막을 형성하고, 다음에 암모니아 가스의 유량을 2000sccm으로 변경하고, 두께 300nm의 질화 실리콘막을 형성하고, 다음에 암모니아 가스의 유량을 100sccm으로 변경하고, 두께 50nm의 질화 실리콘막을 형성하였다.
다음에, 산소를 포함하는 분위기에서 플라스마 처리를 수행하였다. 시료 A1에 대하여 수행하는 플라스마 처리의 조건은 온도 350℃, 압력 40Pa, 전원 전력 3000W, 산소 유량 3000sccm, 처리 시간 300초로 하였다. 시료 A2에 대하여 수행하는 플라스마 처리의 조건은 온도 350℃, 압력 40Pa, 전원 전력 3000W, 일산화이질소 유량 3000sccm, 처리 시간 300초로 하였다. 시료 A3에 대해서는 플라스마 처리를 수행하지 않았다. 또한, 시료 A1 및 시료 A2는 각각 질화 실리콘막의 형성 후, 진공 중에서 연속하여 플라스마 처리를 수행하였다.
상술한 각 시료에 사용한 유리 기판은 600mm×720mm 크기로 하였다.
<X선 광전자 분광법>
다음에, 시료 A1, 시료 A2, 및 시료 A3의 측정에는 X선 광전자 분광법(XPS)을 사용하였다.
XPS 측정으로 얻어진 Si2p, O1s, 및 N1s의 스펙트럼을 도 25에 도시하였다. 도 25는 가로축에 결합 에너지(Binding Energy)[eV]를 나타내고, 세로축에 광전자의 강도(Intensity)(임의단위)를 나타낸다.
XPS 측정은 ULVAC-PHI사제 Quantera SXM을 사용하였다. X선원에는 단색화한 Al Kα선(1486.6eV)을 사용하였다. 검출 영역은 100μmφ로 하였다. 추출각은 45°로 하였다. 검출 깊이는 약 4nm 내지 5nm 정도로 생각된다.
도 25에 도시된 바와 같이 시료 A3과 비교하여, 시료 A1 및 시료 A2는 Si-N 결합에서 유래하는 피크가 작고 Si-O 결합에서 유래하는 피크가 큰 것을 알았다. 따라서, 시료 A1 및 시료 A2는 상술한 플라스마 처리에 의하여 질화 실리콘막 표면 근방이 산화되고, 질화 실리콘보다 산소를 많이 갖는 영역이 형성된 것을 알았다.
<TEM 관찰>
다음에, 시료 A1 내지 시료 A3을 집속 이온 빔(FIB: Focused Ion Beam)에 의하여 박편화하고, 시료의 단면을 TEM으로 관찰하였다. TEM 관찰에는, 히타치 하이테크놀로지즈사제 투과 전자 현미경 H-9500을 사용하고 가속 전압은 300kV로 하였다.
시료 A1의 단면 TEM 이미지를 도 26의 (A), 시료 A2를 도 26의 (B), 시료 A3을 도 26의 (C)에 도시하였다. 도 26의 (A) 내지 (C)는 배율 200만배의 투과 전자 이미지(TE 이미지: Transmission Electron Image)이다.
도 26의 (A) 및 (B)에 도시된 바와 같이, 시료 A1 및 시료 A2의 표면 근방에 TEM 이미지의 농도(휘도)가 다른 영역을 확인할 수 있었다. 상술한 XPS 측정 결과를 감안하면, 시료 A1 및 시료 A2는 질화 실리콘의 표면이 산화되고, 질화 실리콘보다 산소를 많이 갖는 영역(이하, 산화 영역이라고 기재함)이 형성된 것으로 생각된다. 또한, 시료 A3의 표면 근방에 TEM 이미지의 농도(휘도)가 다른 층은 확인할 수 없었다.
시료 A1 및 시료 A2의 산화 영역의 두께를 측정하였다. 시료 A1의 측정 부분을 도 27의 (A)에 도시하고 시료 A2의 측정 부분을 도 27의 (B)에 도시하였다. 도 27의 (A) 및 도 27의 (B)에 있어서, 화살표는 측정한 부분을 나타내었다. 시료 A1 및 시료 A2는 각각 3군데를 측정하였다. 측정 결과를 표 1에 나타내었다. 표 1에 있어서, "산화 영역의 두께"라고 기재된 열은 측정 부분마다의 값을 나타낸다. "average"라고 기재된 열은 시료마다의 평균값을 나타낸다. 시료 A1 및 시료 A2는 산화 영역의 두께가 6nm 정도임을 알았다.
[표 1]
Figure 112022089175367-pat00001
또한, 본 실시예에 제시된 구성은 다른 실시형태 또는 다른 실시예에 기재된 구성과 적절히 조합하여 사용할 수 있다.
[실시예 2]
본 실시예에서는, 본 발명의 일 형태인 금속 산화물막의 결정성에 대하여 평가하였다. 또한, 본 실시예에 있어서는 시료 B1 내지 시료 B29와, 시료 C1 내지 시료 C25를 제작하였다. 또한, 시료 B1 내지 시료 B29, 및 시료 C1 내지 시료 C25는 본 발명의 일 형태의 금속 산화물막이다.
<시료 B1 내지 시료 B29, 시료 C1 내지 시료 C25>
우선, 본 실시예에서 제작한 각 시료에 대하여 설명한다.
시료 B1 내지 시료 B29는 유리 기판 위에 막 두께 100nm의 금속 산화물막이 형성된 구조이다. 금속 산화물막의 형성에는 스퍼터링 장치를 사용하고, 스퍼터링 타깃으로서 In-Ga-Zn 산화물(In:Ga:Zn=4:2:3[원자수비])을 사용하였다. 스퍼터링 처리는 압력을 0.6Pa로 제어하고, 2500W의 AC 전력을 투입하여 형성하였다. 시료 B1 내지 시료 B29는 각각 성막 시의 기판 온도(Tsub.), Ar 유량, 및 O2 유량이 다르다. 성막 조건의 주된 항목을 표 2에 나타내었다.
시료 C1 내지 시료 C25는 유리 기판 위에 막 두께 100nm의 금속 산화물막이 형성된 구조이다. 금속 산화물막의 형성에는 스퍼터링 장치를 사용하고, 스퍼터링 타깃으로서 In―Ga―Zn 산화물(In:Ga:Zn=1:1:1.2[원자수비］)을 사용하였다. 스퍼터링 처리는 압력을 0.6Pa로 제어하고 2500W의 AC 전력을 투입하여 성막하였다. 시료 C1 내지 시료 C25는 각각 성막 시의 기판 온도(Tsub.), Ar 유량, 및 O2 유량이 다르다. 성막 조건의 주된 항목을 표 3에 나타내었다.
표 2 및 표 3에 있어서, 기판 온도(Tsub.)의 열에서 실온(R.T.)이라고 기재된 개소는 성막 시에 기판을 가열하지 않았던 것을 나타낸다. 또한, 산소 유량비라고 기재된 열은 가스 총유량(Ar 유량 및 O2 유량의 총합)에 대한 O2 유량의 비율을 나타낸다.
또한, 시료 B1 내지 시료 B29, 시료 C1 내지 시료 C25는 각각 평행 평판형 스퍼터링 장치를 사용하여 형성하였다. 또한, 상술한 각 시료의 성막 시에 타깃에 인가하는 전원으로서 AC 전원을 사용하였다. 또한, 상술한 각 시료에 사용한 유리 기판은 600mm×720mm 크기로 하였다.
[표 2]
Figure 112022089175367-pat00002
[표 3]
Figure 112022089175367-pat00003
<XRD 측정에 의한 결정성 평가>
다음에, 시료 B1 내지 시료 B29 및 시료 C1 내지 시료 C25의 X선 회절(XRD) 측정을 수행하였다. XRD를 수행한 유리 기판의 좌표를 도 28에 도시하였다. 도 28은 600mm×720mm 크기의 유리 기판에서 XRD를 수행한 부분을 나타낸 좌표이다. XRD를 수행한 좌표로서는, 도 28에 흰색 동그라미로 나타낸 B, E, H에 대응하는 위치로 하였다.
시료 B1 내지 시료 B17의 XRD 스펙트럼을 도 29에 도시하고, 시료 B18 내지 시료 B29를 도 30에 도시하였다. 시료 C1 내지 시료 C15의 XRD 스펙트럼을 도 31에 도시하고, 시료 C16 내지 시료 C25를 도 32에 도시하였다.
도 29 내지 도 32는 out-of-plane법의 일종인 θ-2θ 스캔법에 의한 스펙트럼이고, 가로축에 회절 각도 2θ[deg.]를 나타내고, 세로축에 회절 X선 강도(임의단위)를 나타낸다. θ-2θ 스캔법은 X선의 입사각을 변화시킴과 함께, X선원에 대향하여 제공되는 검출기의 각도를 입사각과 같게 함으로써 X선 회절 강도를 측정하는 방법이다. θ-2θ 스캔법은 분말법이라고 불리는 경우가 있다.
XRD 측정에는 Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 사용하였다. X선원으로서 파장 0.15418nm의 CuKα선을 사용하고, 주사 범위를 2θ=15deg. 내지 50deg., 스텝폭을 0.01deg., 주사 속도를 6.0deg./분으로 하였다.
도 29 및 도 30에 도시된 바와 같이 시료 B2 내지 시료 B29는 CAAC-OS를 나타내는 2θ=31° 근방에 피크를 확인할 수 있었다. 시료 B2 내지 시료 B29는 양호한 결정성을 갖는 것을 알았다. 시료 B1은 2θ=31° 근방에 명확한 피크를 확인할 수 없었다. 시료 B1은 시료 B2 내지 시료 B29와 비교하여 결정성이 낮은 것을 알았다.
또한, 도 29 및 도 30에 도시된 바와 같이 성막 시의 기판 온도를 높게 하거나 또는 성막 시의 산소 가스 유량비의 비율을 크게 함으로써, 2θ=31° 부근의 피크 강도가 높게 될 경향이 있다. 또한, 시료 B1 내지 시료 B29는 스피넬상에 기인한다고 시사되는 2θ=36° 근방에 피크는 확인할 수 없었다.
도 31 및 도 32에 도시된 바와 같이, 시료 C3 내지 시료 C5, 시료 C7 내지 시료 C10, 시료 C12 내지 시료 C25는 CAAC-OS를 나타내는 2θ=31° 근방에 피크를 확인할 수 있었다. 시료 C3 내지 시료 C5, 시료 C7 내지 시료 C10, 시료 C12 내지 시료 C25는 양호한 결정성을 갖는 것을 알았다. 또한, 시료 C2 및 시료 C11은 CAAC-OS를 나타내는 2θ=31° 근방에 미소한 피크를 확인할 수 있었다. 시료 C2 및 시료 C11도 결정성을 갖는 것을 알았다. 시료 C1 및 시료 C6은 2θ=31° 근방에 명확한 피크를 확인할 수 없었다. 시료 C1 및 시료 C6은 시료 C2 내지 시료 C5, 시료 C7 내지 시료 C25와 비교하여 결정성이 낮은 것을 알았다.
또한, 도 31 및 도 32에 도시된 바와 같이 성막 시의 기판 온도를 높게 하거나 또는 성막 시의 산소 가스 유량비의 비율을 크게 함으로써, 2θ=31° 부근의 피크 강도가 높게 되는 경향이 있다. 또한, 시료 C3 내지 시료 C5, 시료 C8 내지 시료 C10, 시료 C12 내지 시료 C15, 시료 C17 내지 시료 C20, 시료 C22 내지 시료 C25는 스피넬상에 기인한다고 시사되는 2θ=36° 근방에 피크가 확인되었다.
또한, 본 실시예에서 제시하는 구성은 다른 실시형태 또는 다른 실시예에 기재된 구성과 적절히 조합하여 사용할 수 있다.
[실시예 3]
본 실시예에 있어서는 트랜지스터를 제작하고, 상기 트랜지스터의 전기 특성의 평가를 수행하였다. 본 실시예에 있어서는, 이하에서 제시한 시료 D1 내지 시료 D4를 제작하고 평가하였다. 시료 D1 내지 시료 D4는 각각 금속 산화물층(108)의 구성이 다르다. 또한, 시료 D1 내지 시료 D4는 트랜지스터의 채널 폭 W을 50μm로 하고, 채널 길이 L을 2μm 및 3μm로 하였다. 시료 D1 내지 시료 D4는 각 채널 길이 L의 트랜지스터가 각각 10개씩 형성된다.
<시료 D1의 제작 방법>
우선, 기판(102) 위에 도전층(104)을 형성하였다. 기판(102)으로서는 유리 기판을 사용하였다. 또한, 두께 100nm의 텅스텐막을 스퍼터링 장치를 사용하여 형성하고, 이를 가공하여 도전층(104)을 형성하였다.
다음에, 기판(102) 및 도전층(104) 위에 절연층(106)을 형성하였다. 절연층(106)으로서는, 두께 400nm의 질화 실리콘막과, 상기 질화 실리콘 위에 두께 5nm의 산화 질화 실리콘막을 PECVD 장치를 사용하여 형성하였다.
절연층(106)의 성막 조건으로서는, 기판 온도를 350℃로 하고, 유량 200sccm의 실레인 가스와, 유량 2000sccm의 질소 가스와, 유량 100sccm의 암모니아 가스를 체임버 내에 도입하고, 압력을 100Pa로 하고, PECVD 장치 내에 제공된 평행 평판 전극 사이에 2000W의 RF 전력을 공급하고, 두께 50nm의 질화 실리콘막을 형성하고, 다음에 암모니아 가스의 유량을 2000sccm로 변경하고, 두께 300nm의 질화 실리콘막을 형성하고, 다음에 암모니아 가스의 유량을 100sccm로 변경하고, 두께 50nm의 질화 실리콘막을 형성하였다. 질화 실리콘막을 형성한 후에 PECVD 장치의 체임버 내에서 연속하여 산화 질화 실리콘막을 형성하였다. 상기 산화 질화 실리콘막의 성막 조건으로서는, 기판 온도를 350℃로 하고, 유량 20sccm의 실레인 가스와, 유량 3000sccm의 일산화 이질소 가스를 체임버 내에 도입하고, 압력을 40Pa로 하고, PECVD 장치 내에 제공된 평행 평판의 전극 사이에 500W의 RF 전력을 공급하여 형성하였다.
다음에, 절연층(106) 위에 금속 산화물층(108)을 형성하였다. 또한, 시료 D1의 금속 산화물층(108)으로서는, 제 1 금속 산화물층 IGZOa1과, 제 1 금속 산화물층 IGZOa1 위의 제 2 금속 산화물층 IGZOb1의 적층 구조로 하였다. 제 1 금속 산화물층 IGZOa1 및 제 2 금속 산화물층 IGZOb1은 스퍼터링 장치를 사용하여 진공 중에서 연속하여 형성하였다. 상기 적층된 금속 산화물층을 가공하여 금속 산화물층(108)을 얻었다.
IGZOa1로서는, 두께 20nm의 In-Ga-Zn 산화물막을 형성하였다. 또한, IGZOa1의 성막 조건으로서는, 기판 온도를 실온으로 하고, 유량 180sccm의 아르곤 가스와, 유량 20sccm의 산소 가스(산소 유량비 10%)를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
IGZOb1로서는, 두께 30nm의 IGZO막을 형성하였다. 또한, IGZOb1의 성막 조건으로서는, 기판 온도를 실온으로 하고, 유량 100sccm의 아르곤 가스와, 유량 100sccm의 산소 가스(산소 유량비 50%)를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2［원자수비］)에 2500W의 AC 전력을 투입하여 성막하였다.
다음에, 질소 분위기하에서 350℃로 1시간의 가열 처리를 수행한 후, 질소와 산소의 혼합 가스 분위기하에서 350℃로 1시간의 가열 처리를 수행하였다.
다음에, 절연층(106) 및 금속 산화물층(108) 위에 도전막을 형성하고, 상기 도전막을 가공함으로써, 도전층(112a) 및 도전층(112b)을 형성하였다. 여기서는, 도전막으로서는, 두께 30nm의 제 1 타이타늄막과 두께 200nm의 구리막을 순차적으로 스퍼터링 장치를 사용하여 형성하였다. 다음에, 포토리소그래피법에 의하여 구리막을 에칭한 후, 두께 100nm의 제 2 타이타늄막을 스퍼터링 장치를 사용하여 형성하였다. 다음에, 포토리소그래피법에 의하여, 제 1 타이타늄막 및 제 2 타이타늄막을 에칭하여, 도전층(112a) 및 도전층(112b)을 형성하였다.
다음에, 노출된 금속 산화물층(108)의 표면(백 채널 측)을, 인산을 사용하여 세척하였다. 인산 세척에는, 농도 85weight%의 인산을 100분의 1로 희석한 수용액을 사용하고, 실온에서 15초 동안 처리를 수행하였다.
다음에, 산소 가스를 포함하는 분위기에서 제 1 플라스마 처리를 수행하였다. 제 1 플라스마 처리에는 PECVD 장치를 사용하였다. 제 1 플라스마 처리의 조건은 온도 350℃, 압력 40Pa, 전원 전력 3000W, 산소 유량 3000sccm(산소 유량비 100%), 처리 시간 300초로 하였다.
다음에, 절연층(106), 금속 산화물층(108), 도전층(112a), 및 도전층(112b) 위에 절연층(114)을 형성하였다. 절연층(114)으로서는, 두께 50nm의 산화 질화 실리콘막을 PECVD 장치를 사용하여 형성하였다.
절연층(114)의 성막 조건으로서는, 기판 온도를 350℃로 하고, 유량 100sccm의 실레인 가스와 유량 2500sccm의 일산화 이질소 가스를 체임버 내에 도입하고, 압력을 400Pa로 하고, PECVD 장치 내에 제공된 평행 평판 전극 사이에 500W의 RF 전력을 공급하여 성막하였다.
절연층(114)을 형성한 후에, PECVD 장치의 체임버 내에서 연속하여 제 2 플라스마 처리를 수행하였다. 제 2 플라스마 처리의 조건은 온도 350℃, 압력 40Pa, 전원 전력 3000W, 산소 유량 3000sccm(산소 유량비 100%), 처리 시간 600초로 하였다.
다음에, 산소 가스를 포함하는 분위기에서 제 3 플라스마 처리를 수행하였다. 제 3 플라스마 처리에는 PECVD 장치를 사용하였다. 제 3 플라스마 처리의 조건은 온도 220℃, 압력 40Pa, 전원 전력 3000W, 산소 유량 3000sccm(산소 유량비 100%), 처리 시간 600초로 하였다.
다음에, 절연층(114) 위에 절연층(116)을 형성하였다. 절연층(116)으로서는, 두께 100nm의 질화 실리콘막을 PECVD 장치를 사용하여 형성하였다.
또한, 절연층(116)의 성막 조건으로서는, 기판 온도를 350℃로 하고, 유량 50sccm의 실레인 가스와 유량 5000sccm의 질소 가스와 유량 100sccm의 암모니아 가스를 체임버 내에 도입하고, 압력을 100Pa로 하고, PECVD 장치 내에 제공된 평행 평판 전극 사이에 1000W의 RF 전력을 공급하여 성막하였다.
그 후, 절연층(116) 위에 두께 약 1.5μm의 아크릴 수지막을 형성하고, 이를 가공하여 평탄화막을 얻었다. 아크릴 수지막은 아크릴계의 감광성 수지를 사용하고, 질소 분위기하에서 250℃로 1시간 소성을 수행하는 것에 의하여 형성하였다. 그 후, 질소 분위기하에서 250℃로 1시간의 가열 처리를 더 수행하였다.
이상의 공정을 거쳐 본 실시예의 시료 D1을 제작하였다.
<시료 D2의 제작 방법>
시료 D2는 앞에서 제시한 시료 D1과 금속 산화물층(108)의 성막 조건이 다르다. 그 이외의 공정에 대해서는, 시료 D1과 마찬가지로 하였다.
시료 D2의 금속 산화물층(108)으로서는, 제 3 금속 산화물층 IGZOc2와, 제 3 금속 산화물층 IGZOc2 위의 제 1 금속 산화물층 IGZOa2와, 제 1 금속 산화물층IGZOa2 위의 제 2 금속 산화물층 IGZOb2의 적층 구조로 하였다. 제 3 금속 산화물층 IGZOc2, 제 1 금속 산화물층 IGZOa2, 및 제 2 금속 산화물층 IGZOb2는 스퍼터링 장치를 사용하여 진공 중에서 연속하여 형성하였다. 상기 적층된 금속 산화물층을 가공하여 금속 산화물층(108)을 얻었다.
IGZOc2로서는, 두께 5nm의 IGZO막을 형성하였다. 또한, IGZOc2의 성막 조건으로서는, 기판 온도를 실온으로 하고, 유량 100sccm의 아르곤 가스와 유량 100sccm의 산소 가스(산소 유량비 50%)를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2［원자수비］)에 2500W의 AC 전력을 투입하여 성막하였다.
IGZOa2로서는, 두께 20nm의 In-Ga-Zn 산화물막을 형성하였다. 또한, IGZOa2의 성막 조건으로서는, 기판 온도를 실온으로 하고, 유량 180sccm의 아르곤 가스와 유량 20sccm의 산소 가스(산소 유량비 10%)를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
IGZOb2로서는, 두께 30nm의 IGZO막을 형성하였다. 또한, IGZOb2의 성막 조건으로서는, 기판 온도를 실온으로 하고, 유량 100sccm의 아르곤 가스와 유량 100sccm의 산소 가스(산소 유량비 50%)를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
이상의 공정을 거쳐 본 실시예의 시료 D2를 제작하였다.
<시료 D3의 제작 방법>
시료 D3은 앞에서 제시한 시료 D1과 금속 산화물층(108)의 성막 조건이 다르다. 그 이외의 공정에 대해서는 시료 D1과 마찬가지로 하였다.
시료 D3의 금속 산화물층(108)으로서는, 제 1 금속 산화물층 IGZOa3과, 제 1 금속 산화물층 IGZOa3 위의 제 2 금속 산화물층 IGZOb3의 적층 구조로 하였다. 제 1 금속 산화물층 IGZOa3 및 제 2 금속 산화물 IGZOb3은 스퍼터링 장치를 사용하여 진공 중에서 연속하여 형성하였다. 상기 적층된 금속 산화물층을 가공하여 금속 산화물층(108)을 얻었다.
IGZOa3으로서는, 두께 20nm의 In-Ga-Zn 산화물막을 형성하였다. 또한, IGZOa3의 성막 조건으로서는, 기판 온도를 70℃로 하고, 유량 180sccm의 아르곤 가스와 유량 20sccm의 산소 가스(산소 유량비 10%)를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
IGZOb3으로서는, 두께 30nm의 IGZO막을 형성하였다. 또한, IGZOb3의 성막 조건으로서는, 기판 온도를 70℃로 하고, 유량 100sccm의 아르곤 가스와 유량 100sccm의 산소 가스(산소 유량비 50%)를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비］)에 2500W의 AC 전력을 토입하여 성막하였다.
이상의 공정을 거쳐 본 실시예의 시료 D3을 제작하였다.
<시료 D4의 제작 방법>
시료 D4는 앞에서 제시한 시료 D1과 금속 산화물층(108)의 성막 조건이 다르다. 그 이외의 공정에 대해서는, 시료 D1과 마찬가지로 하였다.
시료 D4의 금속 산화물층(108)으로서는, 제 3 금속 산화물층 IGZOc4와, 제 3 금속 산화물층 IGZOc4 위의 제 1 금속 산화물층 IGZOa4와, 제 1 금속 산화물층 IGZOa4 위의 제 2 금속 산화물층 IGZOb4의 적층 구조로 하였다. 제 3 금속 산화물층 IGZOc4, 제 1 금속 산화물층 IGZOa4, 및 제 2 금속 산화물층 IGZOb4는 스퍼터링 장치를 사용하여 진공 중에서 연속하여 형성하였다. 상기 적층된 금속 산화물층을 가공하여 금속 산화물층(108)을 얻었다.
IGZOc4로서는, 두께 5nm의 IGZO막을 형성하였다. 또한, IGZOc4의 성막 조건으로서는, 기판 온도를 70℃로 하고, 유량 100sccm의 아르곤 가스와 유량 100sccm의 산소 가스(산소 유량비 50%)를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
IGZOa4로서는, 두께 20nm의 In-Ga-Zn 산화물막을 형성하였다. 또한, IGZOa4의 성막 조건으로서는, 기판 온도를 70℃로 하고, 유량 180sccm의 아르곤 가스와 유량 20sccm의 산소 가스(산소 유량비 10%)를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
IGZOb4로서는, 두께 30nm의 IGZO막을 형성하였다. 또한, IGZOb4의 성막 조건으로서는, 기판 온도를 70℃로 하고, 유량 100sccm의 아르곤 가스와 유량 100sccm의 산소 가스(산소 유량비 50%)를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
이상의 공정을 거쳐 본 실시예의 시료 D4를 제작하였다.
<트랜지스터의 전기 특성>
다음에, 상기 제작한 시료에 대하여, 트랜지스터의 Id-Vg 특성을 측정하였다. 또한, 트랜지스터의 Id-Vg 특성의 측정 조건으로서는, 게이트 전압(Vg)을 0.25V씩 -15V에서 +20V까지 인가하였다. 또한, 소스 전압(Vs)을 0V로 하고, 드레인 전압(Vd)을 0.1V 및 15V로 하였다. 또한, 측정 수는 시료 각각 10으로 하였다.
다음에, 상기 제작한 시료 D1 내지 시료 D4의 Id-Vg 특성을 측정하였다. 시료 D1의 Id-Vg 특성 결과를 도 33의 (A) 및 도 33의 (B), 시료 D2를 도 34의 (A) 및 도 34의 (B), 시료 D3을 도 35의 (A) 및 도 35의 (B), 시료 D4를 도 36의 (A) 및 도 36의 (B)에 도시하였다. 도 33의 (A), 도 34의 (A), 도 35의 (A), 및 도 36의 (A)는 채널 길이 L이 2μm, 채널 폭 W가 50μm인 트랜지스터의 결과를 나타내고, 도 33의 (B), 도 34의 (B), 도 35의 (B), 및 도 36의 (B)는 채널 길이 L이 3μm, 채널 폭 W가 50μm인 트랜지스터의 결과를 나타낸다. 또한, 도 33의 (A), 도 33의 (B), 도 34의 (A), 도 34의 (B), 도 35의 (A), 도 35의 (B), 도 36의 (A), 및 도 36의 (B)에 있어서 제 1 세로축에 Id[A]를, 제 2 세로축에 μFE［cm2/Vs］를, 가로축에 Vg[V]를 각각 나타낸다.
도 33의 (A), 도 33의 (B), 도 34의 (A), 도 34의 (B), 도 35의 (A), 도 35의 (B), 도 36의 (A), 및 도 36의 (B)에 도시된 바와 같이, 시료 D1 내지 시료 D4는 모두 채널 길이 L=3μm에 있어서 편차가 적은 양호한 전기 특성인 것이 확인되었다. 또한, 시료 D2 및 시료 D4는 채널 길이 L=2μm에 있어서도, 편차가 적은 양호한 전기 특성인 것이 확인되었다.
다음에, 상기 제작한 시료 D1 내지 시료 D4의 신뢰성 평가를 수행하였다. 신뢰성 평가로서는, 바이어스-열 스트레스 시험(이하, GBT 시험이라고도 부름)을 사용하였다.
본 실시예에서의 GBT 시험 조건으로서는, 게이트 전압(Vg)을 ±30V로 하고, 드레인 전압(Vd)과 소스 전압(Vs)을 0V(comm)로 하고, 스트레스 온도를 70℃로 하고, 스트레스 인가 시간을 1시간으로 하고, 측정 환경을 암 환경 및 광 조사 환경(백색 LED에서 약 10000lx의 광을 조사)의 2개의 환경에서 각각 수행하였다. 즉, 트랜지스터의 소스 전극과 드레인 전극을 같은 전위로 하고, 게이트 전극에는 소스 전극 및 드레인 전극과 다른 전위를 일정 시간(여기서는 1시간) 인가하였다. GBT 시험에 사용한 트랜지스터는 채널 길이 L이 3μm, 채널 폭 W가 50μm이다.
또한, 게이트 전극에 인가되는 전위가 소스 전극 및 드레인 전극의 전위보다 높은 경우를 플러스 스트레스라고 부르고, 게이트 전극에 인가되는 전위가 소스 전극 및 드레인 전극의 전위보다 낮은 경우를 마이너스 스트레스로 하였다. 따라서, 측정 환경에 맞춰서, 플러스 GBT(암), 마이너스 GBT(암), 플러스 GBT(광 조사), 및 마이너스 GBT(광 조사)의 4개의 조건하에서 신뢰성 평가를 실시하였다. 또한, 플러스 GBT(암)를 PBTS(Positive Bias Temperature Stress)로 하고, 마이너스 GBT(암)를 NBTS(Negative Bias Temperature Stress)로 하고, 플러스 GBT(광 조사)를 PBITS(Positive Bias Illumination Temperature Stress)로 하고, 마이너스 GBT(광 조사)를 NBITS(Negative Bias Illumination Temperature Stress)로 하여 이하 기재하는 경우가 있다.
시료 D1 내지 시료 D4의 GBT 시험 결과를 도 37에 도시하였다. 또한, 도 37에 있어서, 세로축에 트랜지스터의 문턱 전압의 변화량(ΔVth), 가로축에 시료명을 나타낸다.
도 37에 도시된 바와 같이, 시료 D1 내지 시료 D4는 모두 GBT 시험에서의 문턱 전압의 변화량(ΔVth)이 ±2V 이내이었다. 따라서, 본 발명의 일 형태의 금속 산화물막을 갖는 트랜지스터는 높은 신뢰성을 갖는 것이 확인되었다.
또한, 본 실시예에서 제시한 구성은 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
100A: 트랜지스터
100B: 트랜지스터
100C: 트랜지스터
100D: 트랜지스터
100E: 트랜지스터
100F: 트랜지스터
100G: 트랜지스터
102: 기판
104: 도전층
106: 절연층
106a: 영역
108: 금속 산화물층
108a: 금속 산화물층
108b: 금속 산화물층
108c: 금속 산화물층
112a: 도전층
112b: 도전층
112c: 도전층
114: 절연층
114a: 절연층
114b: 절연층
116: 절연층
120a: 도전층
120b: 도전층
121: 도전막
121a: 도전층
121b: 도전층
121c: 도전층
122: 도전막
122a: 도전층
122b: 도전층
122c: 도전층
123: 도전막
123a: 도전층
123b: 도전층
123c: 도전층
128a: 금속 산화물막
128b: 금속 산화물막
130a: 산소
130b: 산소
130c: 산소
131: 레지스트 마스크
132: 레지스트 마스크
134: 도전막
142a: 접속부
142b: 접속부
150: 절연층
152a: 접속부
152b: 접속부
180: 공극부
501: 화소 회로
502: 화소부
504: 구동 회로부
504a: 게이트 드라이버
504b: 소스 드라이버
506: 보호 회로
507: 단자부
550: 트랜지스터
552: 트랜지스터
554: 트랜지스터
560: 용량 소자
562: 용량 소자
570: 액정 소자
572: 발광 소자
600: 텔레비전 장치
601: 제어부
602: 기억부
603: 통신 제어부
604: 화상 처리 회로
605: 디코더 회로
606: 영상 신호 수신부
607: 타이밍 컨트롤러
608: 소스 드라이버
609: 게이트 드라이버
610: 뉴럴 네트워크
611: 입력층
612: 중간층
613: 출력층
615: 뉴런
620: 표시 패널
621: 화소
630: 시스템 버스
664: 전극
665: 전극
667: 전극
700: 표시 장치
700A: 표시 장치
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 밀봉재
716: FPC
721: 소스 드라이버IC
722: 게이트 드라이버 회로
723: FPC
724: 프린트 기판
730: 절연막
732: 밀봉막
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
770: 평탄화 절연막
772: 도전막
773: 절연막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
782: 발광 소자
786: EL층
788: 도전막
790: 용량 소자
791: 터치 패널
792: 절연막
793: 전극
794: 전극
795: 절연막
796: 전극
797: 절연막
7000: 표시부
7100: 텔레비전 장치
7101: 하우징
7103: 스탠드
7111: 리모트 컨트롤러
7200: 노트북형 퍼스널 컴퓨터
7211: 하우징
7212: 키보드
7213: 포인팅 디바이스
7214: 외부 접속 포트
7300: 디지털 사이니지
7301: 하우징
7303: 스피커
7311: 정보 단말기
7400: 디지털 사이니지
7401: 기둥
7411: 정보 단말기

Claims (2)

  1. 반도체 장치로서
    게이트 전극과,
    상기 게이트 전극 위의 제 1 절연층과,
    상기 제 1 절연층 위의 금속 산화물층과,
    상기 금속 산화물층 위의, 소스 전극 및 드레인 전극 중 한쪽으로서 기능하는 전극과,
    상기 전극 위의, 실리콘 및 산소를 포함하는 제 2 절연층과,
    상기 제 2 절연층 위의, 실리콘 및 질소를 포함하는 제 3 절연층과,
    상기 제 2 절연층 및 상기 제 3 절연층에 제공된 개구부를 통하여 상기 전극과 접속하는 제 1 투명 전극과,
    제 4 절연층을 통하여 상기 제 1 투명 전극과 중첩되는 제 1 영역과, 상기 제 1 투명 전극과 중첩되지 않는 제 2 영역을 갖는 제 2 투명 전극과,
    상기 제 2 영역 위에 위치하고, 또한 상기 금속 산화물층과 중첩되는 영역을 갖는 스페이서를 갖고,
    상기 전극은, 제 1 도전층과, 제 3 도전층과, 상기 제 1 도전층 및 상기 제 3 도전층으로 덮인 제 2 도전층을 갖고,
    상기 제 1 도전층은, 타이타늄 또는 몰리브데넘을 갖고,
    상기 제 2 도전층은, 알루미늄 또는 구리를 갖고,
    상기 제 3 도전층은, 상기 제 2 도전층보다 고저항이고,
    상기 제 2 절연층은, 상기 전극에 의하여 형성되는 단차 부분에 공극부를 갖고,
    상기 제 3 절연층은, 상기 공극부를 덮도록 제공되어 있는, 반도체 장치.
  2. 반도체 장치로서
    게이트 전극과,
    상기 게이트 전극 위의 제 1 절연층과,
    상기 제 1 절연층 위의 금속 산화물층과,
    상기 금속 산화물층 위의, 소스 전극 및 드레인 전극 중 한쪽으로서 기능하는 전극과,
    상기 전극 위의, 실리콘 및 산소를 포함하는 제 2 절연층과,
    상기 제 2 절연층 위의, 실리콘 및 질소를 포함하는 제 3 절연층과,
    상기 제 2 절연층 및 상기 제 3 절연층에 제공된 개구부를 통하여 상기 전극과 접속하는 제 1 투명 전극과,
    제 4 절연층을 통하여 상기 제 1 투명 전극과 중첩되는 제 1 영역과, 상기 제 1 투명 전극과 중첩되지 않는 제 2 영역을 갖는 제 2 투명 전극과,
    상기 제 2 영역 위에 위치하고, 또한 상기 금속 산화물층과 중첩되는 영역을 갖는 스페이서를 갖고,
    상기 전극은, 제 1 도전층과, 제 3 도전층과, 상기 제 1 도전층 및 상기 제 3 도전층으로 덮인 제 2 도전층을 갖고,
    상기 제 1 도전층은, 타이타늄 또는 몰리브데넘을 갖고,
    상기 제 2 도전층은, 알루미늄 또는 구리를 갖고,
    상기 제 3 도전층은, 상기 제 2 도전층보다 고저항이고,
    평면에서 볼 때, 상기 제 2 도전층은, 상기 제 1 도전층보다 내측에 위치하는 영역을 갖고,
    상기 제 3 도전층은, 상기 제 1 도전층의 상면과 접하는 영역을 갖고,
    상기 제 2 절연층은, 상기 전극에 의하여 형성되는 단차 부분에 공극부를 갖고,
    상기 제 3 절연층은, 상기 공극부를 덮도록 제공되어 있는, 반도체 장치.
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