TWI533457B - 薄膜電晶體 - Google Patents

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Description

薄膜電晶體
本發明是有關於一種電晶體，且特別是有關於一種薄膜電晶體。
薄膜電晶體的構造依其各層結構的配置方式大致可區分為交錯型(staggered)與共平面型(coplanar)。交錯型的薄膜電晶體是在閘極層(或其絕緣層)與源/汲極層之間配置半導體層。共平面型的薄膜電晶體是在閘極層(或其絕緣層)與半導體層之間配置源/汲極層。另外，共平面型的薄膜電晶體還可進一步區分為兩種類型，包括閘極層是在薄膜電晶體上半部的頂閘極型(top gate)以及閘極層是在薄膜電晶體下半部的底閘極型(bottom gate)。
現有的共平面型薄膜電晶體的源/汲極層上方的載子傳輸通道因源/汲極層的屏蔽效應(shielding effect)，遮蔽了源/汲極層下方的閘極層所產生的電場。因此，電場被遮蔽的區域無電荷累積，導致阻抗增加，降低了載子遷移率(mobility)。
本發明提供一種薄膜電晶體，其可減少薄膜電晶體所產生的屏蔽效應。
本發明提供一種薄膜電晶體，包括一基板、一第一閘 極層、一絕緣層、一第一源/汲極層、一第二源/汲極層、一半導體層、一保護層以及一第二閘極層。第一閘極層配置於基板上。絕緣層配置於第一閘極層上。第一源/汲極層配置於絕緣層上。第二源/汲極層配置於絕緣層上。半導體層配置於絕緣層上，並且覆蓋第一源/汲極層以及第二源/汲極層。保護層配置於絕緣層上，並且覆蓋半導體層。第二閘極層配置於保護層上。第二閘極層利用一貫孔與第一閘極層接觸，並且保持在同一電位。
在本發明之一實施例中，上述之第一閘極層在半導體層引致(induce)一第一載子傳輸通道。
在本發明之一實施例中，上述之第一載子傳輸通道位於半導體層靠近絕緣層之一側。
在本發明之一實施例中，上述之第一載子傳輸通道位於第一源/汲極層以及第二源/汲極之間。
在本發明之一實施例中，上述之第二閘極層在絕緣層上的垂直投影與第一載子傳輸通道重疊。
在本發明之一實施例中，上述之第二閘極層在半導體層引致一第二載子傳輸通道。
在本發明之一實施例中，上述之第二載子傳輸通道位於半導體層靠近保護層之一側。
在本發明之一實施例中，上述之第二載子傳輸通道位於第一源/汲極層上方。
在本發明之一實施例中，上述之第二閘極層在半導體層引致一第三載子傳輸通道。
在本發明之一實施例中，上述之第三載子傳輸通道位於半導體層靠近保護層之一側。
在本發明之一實施例中，上述之第三載子傳輸通道位於第二源/汲極層上方。
在本發明之一實施例中，上述之半導體層與絕緣層接觸。
基於上述，在本發明之實施例中，利用貫孔來連接第一閘極層與第二閘極層，使兩者接觸，以保持在同一電位，以減少薄膜電晶體所產生的屏蔽效應。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
為更清楚地瞭解本發明，以下將配合圖式及實施例來詳細說明。
圖1是本發明一實施例之薄膜電晶體畫素結構的上視示意圖，而圖2是沿著圖1中之I-I’剖面線所示之剖面示意圖。請同時參照圖1及圖2，本實施例之薄膜電晶體100包括一基板110、一第一閘極層120a、一絕緣層130、一第一源/汲極層140a、一第二源/汲極層140b、一半導體層150、一保護層160以及一第二閘極層120b。
第一閘極層120a作為薄膜電晶體100的底閘極層，其配置於基板110上。當第一閘極層120a被施予偏壓時，第一閘極層120a會在半導體層150內引致一第一載子傳輸 通道CH1，其位於半導體層150中靠近絕緣層130之一側，以供例如是電子等載子進行傳輸。在本實施例中，第一閘極層120a的材料例如是鉬(Mo)、鋁(Al)、鈦(Ti)等金屬材料或其合金或是其金屬疊層。
絕緣層130配置於第一閘極層120a上，用以阻隔第一源/汲極層140a及第二源/汲極層140b與第一閘極層120a，以避免源/汲極與閘極電性連接。在本實施例中，絕緣層130的材料例如是高介電係數之氧化矽或氮化矽等。
第一源/汲極層140a與第二源/汲極層140b配置於絕緣層130上。在本實施例中，上述第一閘極層120a在半導體層150內所引致的第一載子傳輸通道CH1位於第一源/汲極層140a與第二源/汲極層140b之間。此處第一源/汲極層140a與第二源/汲極層140b的材料例如是鉬(Mo)、鋁(Al)、鈦(Ti)等金屬材料或其合金或是其金屬疊層。在實際應用上，第一源/汲極層140a作為薄膜電晶體100的源極或汲極是取決於電流流向。
半導體層150配置於絕緣層130上，並且覆蓋第一源/汲極層140a以及第二源/汲極層140b。從圖2的剖面示意圖來看，此實施例的半導體層150完全覆蓋在第一源/汲極層140a與第二源/汲極層140b之上。在本實施例中，半導體層150的材料例如是金屬氧化物半導體。具體而言，半導體層150的材料例如是氧化銦鋅、氧化鋅、摻鋁氧化鋅、氧化銦鎵鋅或其組合。
保護層160配置於絕緣層130上，並且覆蓋半導體層 150。保護層160在實際應用上可避免薄膜電晶體100的層狀結構在製程中遭受破壞，並且提高其可靠度。
第二閘極層120b作為薄膜電晶體100的頂閘極層，其配置於保護層160上。當第二閘極層120b被施予偏壓時，第二閘極層120b會在半導體層150內引致一第二載子傳輸通道CH2及一第三載子傳輸通道CH3，兩者位於半導體層150中靠近保護層160之一側，以供例如是電子等載子進行傳輸。在此例中，第二載子傳輸通道CH2位於第一源/汲極層140a上方，第三載子傳輸通道CH3位於第二源/汲極層140b上方。在本實施例中，第二閘極層120b的材料例如是鉬(Mo)、鋁(Al)、鈦(Ti)等金屬材料或其合金或是其金屬疊層。
另外，在本實施例中，絕緣層130與保護層160具有一貫孔W，用以連接第一閘極層120a與第二閘極層120b，使兩者接觸，以保持在同一電位。因此，在實際操作時，第一閘極層120a與第二閘極層120b可分別在半導體層150內引致載子傳輸通道，來提高元件的載子遷移量。並且，利用貫孔W的連接方式，薄膜電晶體的第一閘極層120a與第二閘極層120b可保持在同一電位，以減少薄膜電晶體100中源/汲極層所產生的屏蔽效應。
圖3是本發明另一實施例之薄膜電晶體畫素結構的剖面示意圖。請參考圖1與圖3，本實施例之薄膜電晶體300類似於圖1之薄膜電晶體100，惟兩者之間的差異例如在於從圖3的剖面示意圖來看，薄膜電晶體300的第二閘極 層320b完全覆蓋在保護層360之上。也就是說，本實施例之第二閘極層320b在絕緣層330上的垂直投影與第一載子傳輸通道CH1重疊，第一載子傳輸通道CH1上方區域的第二閘極層320b是連續分佈，沒有開口。
另外，本實施例之薄膜電晶體300的各層結構之配置方式如圖3所示，並且各層的功用可以由圖2實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
綜上所述，本發明之實施例至少具有以下其中一個優點，薄膜電晶體具有雙閘極結構，其第二閘極層配置在保護層上方，利用貫孔的連接方式，薄膜電晶體的雙閘極可保持在同一電位，以減少屏蔽效應。並且，在實際操作時，第二閘極層與第一閘極層在半導體層分別引致載子傳輸通道來提高元件的載子遷移率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、300‧‧‧薄膜電晶體
110、310‧‧‧基板
120a、320a‧‧‧第一閘極層
120b、320b‧‧‧第二閘極層
130、330‧‧‧絕緣層
140a、340a‧‧‧第一源/汲極層
140b、340b‧‧‧第二源/汲極層
150、350‧‧‧半導體層
160、360‧‧‧保護層
CH1‧‧‧第一載子傳輸通道
CH2‧‧‧第二載子傳輸通道
CH3‧‧‧第三載子傳輸通道
I-I’‧‧‧剖面線
W‧‧‧貫孔
圖1是本發明一實施例之薄膜電晶體畫素結構的上視示意圖。
圖2是沿著圖1中之I-I’剖面線所示之剖面示意圖。
圖3是本發明另一實施例之薄膜電晶體畫素結構的剖面示意圖。
100‧‧‧薄膜電晶體
110‧‧‧基板
120a‧‧‧第一閘極層
120b‧‧‧第二閘極層
130‧‧‧絕緣層
140a‧‧‧第一源/汲極層
140b‧‧‧第二源/汲極層
150‧‧‧半導體層
160‧‧‧保護層
CH1‧‧‧第一載子傳輸通道
CH2‧‧‧第二載子傳輸通道
CH3‧‧‧第三載子傳輸通道
I-I’‧‧‧剖面線
W‧‧‧貫孔

Claims (12)

  1. 一種薄膜電晶體，包括：一基板；一第一閘極層，配置於該基板上；一絕緣層，配置於該第一閘極層上；一第一源/汲極層，配置於該絕緣層上；一第二源/汲極層，配置於該絕緣層上；一半導體層，配置於該絕緣層上，並且覆蓋該第一源/汲極層以及該第二源/汲極層；一保護層，配置於該絕緣層上，並且覆蓋該半導體層；以及一第二閘極層，配置於該保護層上，其中該第二閘極層利用一貫孔與該第一閘極層接觸，並且保持在同一電位。
  2. 如申請專利範圍第1項所述之薄膜電晶體，其中該第一閘極層在該半導體層引致一第一載子傳輸通道。
  3. 如申請專利範圍第2項所述之薄膜電晶體，其中該第一載子傳輸通道位於該半導體層靠近該絕緣層之一側。
  4. 如申請專利範圍第2項所述之薄膜電晶體，其中該第一載子傳輸通道位於該第一源/汲極層以及該第二源/汲極之間。
  5. 如申請專利範圍第2項所述之薄膜電晶體，其中該第二閘極層在該絕緣層上的垂直投影與該第一載子傳輸通道重疊。
  6. 如申請專利範圍第1項所述之薄膜電晶體，其中該第二閘極層在該半導體層引致一第二載子傳輸通道。
  7. 如申請專利範圍第6項所述之薄膜電晶體，其中該第二載子傳輸通道位於該半導體層靠近該保護層之一側。
  8. 如申請專利範圍第6項所述之薄膜電晶體，其中該第二載子傳輸通道位於該第一源/汲極層上方。
  9. 如申請專利範圍第1項所述之薄膜電晶體，其中該第二閘極層在該半導體層引致一第三載子傳輸通道。
  10. 如申請專利範圍第9項所述之薄膜電晶體，其中該第三載子傳輸通道位於該半導體層靠近該保護層之一側。
  11. 如申請專利範圍第9項所述之薄膜電晶體，其中該第三載子傳輸通道位於該第二源/汲極層上方。
  12. 如申請專利範圍第1項所述之薄膜電晶體，其中該半導體層與該絕緣層接觸。
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