KR101756580B1 - 반도체 장치 - Google Patents

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Abstract

(과제) GaN 의 전자 주행층과 AlGaN 등의 전자 공급층의 헤테로 접합을 이용하는 반도체 장치에서는, 전자 공급층과 게이트 전극 사이에 p 형층을 형성함으로써 노멀리 오프로 할 수 있지만, 국소적 범위에 p 형층을 형성할 때 전자 공급층의 표면이 거칠어져 온 저항이 높다.
(해결 수단) 소스 전극과 p 형층 사이에 노출되는 전자 공급층의 표면과, 드레인 전극과 p 형층 사이에 노출되는 전자 공급층의 표면을 피복하는 절연층을 정(正)으로 대전시킨다. 헤테로 접합면에 유기되는 2 차원 전자 가스 농도가 상승하여, 온 저항이 저하된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서는 질화물 반도체층의 헤테로 접합 계면에 발생하는 2 차원 전자 가스를 이용하는 반도체 장치로서, 노멀리 오프 특성으로 조정되어 있는 반도체 장치를 개시한다.
GaN 층에 Inx1Aly1Ga1-x1-y1N (0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ 1－x1－y1 ＜ 1) 층을 적층하면, GaN 층 중의 헤테로 접합 계면을 따른 영역에 2 차원 전자 가스가 발생한다. 본 명세서에서는, 그 2 차원 전자 가스가 발생하는 GaN 층을 전자 주행층이라고 하고, 2 차원 전자 가스를 만들어 내는 Inx1Aly1Ga1-x1-y1N 층을 전자 공급층이라고 한다. 전자 공급층은, In 을 함유하고 있어도 되고 함유하고 있지 않아도 된다. 동일하게 Al 을 함유하고 있어도 되고 함유하고 있지 않아도 된다. 단, In 과 Al 의 적어도 일방을 함유하고 있을 필요가 있고, GaN 에서는 성립하지 않는다. 전자 공급층의 표면 상의 서로 떨어진 위치에 소스 전극과 드레인 전극을 형성하면, 2 차원 전자 가스에 의해 소스·드레인 사이 저항이 저하된 반도체 장치를 실현할 수 있다.
반도체 장치의 용도에 따라, 노멀리 오프 특성으로 조정하고자 하는 경우가 있다. 그 때문에 소스 전극과 드레인 전극 사이에 노출되는 전자 공급층의 표면 상의 일부에, p 형층을 형성하는 기술이 개발되고 있다. p 형층을 형성하면, p 형층과 전자 공급층의 계면으로부터 전자 주행층을 향하여 공핍층이 확산되고, p 형층에 대향하는 범위의 헤테로 접합 계면이 공핍화되어, 2 차원 전자 가스가 소실된다. 2 차원 전자 가스가 소스·드레인 사이를 도통시키지 않는 상태가 되어, 소스·드레인 사이가 고저항이 된다. 이 기술에서는, p 형층의 표면 상에 게이트 전극을 형성한다. 게이트 전극에 정 (正) 전압을 인가하면, p 형층으로부터 신장되는 공핍층이 소실되어 2 차원 전자 가스가 부활되고, 2 차원 전자 가스가 소스·드레인 사이를 도통시키는 상태가 되어, 소스·드레인 사이가 저저항이 된다. 노멀리 오프 특성으로 조정할 수 있다.
Injun Hwang 외. ISPSD (2012) p41 Y.Uemoto 외. IEEE Trans. On Electron Devices Vol. 54 (2007) p3393
상기 기술에 의해 노멀리 오프 특성으로 조정된 반도체 장치는, 온 저항이 높다는 과제를 남기고 있다.
본 명세서에서는, 상기 기술에 의해 노멀리 오프 특성으로 조정된 반도체 장치의 온 저항을 저하시키는 기술을 개시한다.
본 명세서에서 개시하는 반도체 장치는, GaN 으로 형성되어 있는 전자 주행층과, Inx1Aly1Ga1-x1-y1N (0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ 1－x1－y1 ＜ 1) 으로 형성되어 있는 전자 공급층의 헤테로 접합 구조를 구비하고 있다. 전자 공급층을 형성하는 질화물 반도체층은, 적어도 In 과 Al 의 일방을 함유하며, GaN 은 아니다. In 과 Al 의 일방 또는 쌍방과 Ga 를 함유하는 질화물 반도체에는 GaN 보다 큰 밴드 갭을 갖는 것이 있고, 그것을 전자 공급층으로 하면, 전자 주행층과 전자 공급층의 헤테로 접합 계면에 2 차원 전자 가스가 발생한다. 본 명세서에서 개시하는 반도체 장치에서는, 전자 공급층의 표면 상의 서로 떨어진 위치에, 소스 전극과 드레인 전극이 형성되어 있다. 소스 전극과 드레인 전극 사이에 위치하는 전자 공급층의 표면 상에, Inx2Aly2Ga1-x2-y2N (0 ≤ x2 ≤ 1, 0 ≤ y2 ≤ 1, 0 ≤ 1－x2－y2 ≤ 1) 의 p 형층이 형성되어 있다. p 형층은, 전자 공급층의 표면 상에 형성할 수 있는 것이면 되고, In, Al, Ga 중 적어도 1 종을 함유하는 질화물 반도체이면 된다. 그 p 형층에 게이트 전극이 접하고 있다. 소스 전극과 p 형층 사이와, 드레인 전극과 p 형층 사이에는 전자 공급층의 표면이 노출되어 있고, 그 노출 표면은 절연층으로 피복되어 있다. 본 명세서에서 개시하는 반도체 장치에서는, 정전하가 고정되어 있는 절연층을 사용한다. 본 기술은, 소스 전극과 p 형층 사이에 적용해도 되고, 드레인 전극과 p 형층 사이에 적용해도 되며, 쌍방에 적용해도 된다. 쌍방에 적용하는 것이 바람직하지만, 일방에 적용하는 것만으로도 온 저항을 저하시킬 수 있다. 또 소스 전극과 p 형층 사이의 전역에 적용해도 되고, 일부 영역에 적용해도 된다. 동일하게 드레인 전극과 p 형층 사이의 전역에 적용해도 되고, 일부 영역에 적용해도 된다.
예를 들어, 소스 전극과 p 형층 사이를 피복하는 절연층이 정(正)으로 대전되어 있으면, 그 절연층에 대향하는 범위의 헤테로 접합 계면에 전자가 유기되고, 2 차원 전자 가스 농도가 증대되어 온 저항이 저하된다. 드레인 전극과 p 형층 사이를 피복하는 절연층이 정으로 대전되어 있으면, 그 절연층에 대향하는 범위의 헤테로 접합 계면에 전자가 유기되고, 2 차원 전자 가스 농도가 증대되어 온 저항이 저하된다. 소스 전극과 p 형층 사이와, 드레인 전극과 p 형층 사이의 쌍방에 적용하면, 양자의 효과가 모두 얻어져, 온 저항이 더욱 저하된다.
상기 기술은, 전자 공급층의 표면 상의 넓은 범위에 p 형 광역층을 형성하고, 그 p 형 광역층의 일부를 에칭하여 p 형층의 형성 범위를 규정하는 기술에 적용하는 경우에 효과적이다. p 형 광역층의 일부를 에칭하면, 그 에칭 범위에서는 전자 공급층의 표면이 노출된다. 그 때문에, 전자 공급층의 표면에 에칭 데미지가 가해진다. 소스·드레인 사이 저항을 결정하는 것은 헤테로 접합 계면에 발생하는 2 차원 전자 가스이고, 전자 공급층의 표면은 영향을 받지 않는다고 생각된다. 그러나 실제로는, 전자 공급층의 표면에 에칭 데미지가 가해지면, 전자 공급층이 대전되어 헤테로 접합 계면에 발생하는 2 차원 전자 가스의 농도를 감소시키는 것이 판명되었다. 본 기술에 의하면, 에칭 데미지에 의한 2 차원 전자 가스 농도의 감소 효과를, 정으로 대전된 절연층에 의한 2 차원 전자 가스 농도의 상승 효과에 의해 보상할 수 있고, 온 저항을 저하시키는 것이 가능해진다.
상기한 바와 같이, 본 기술은 소스 전극과 p 형층 사이와, 드레인 전극과 p 형층 사이의 쌍방에 적용하는 경우뿐만 아니라, 일방에 적용하는 것만으로도 유용성을 발휘한다. 동일하게, 드레인 전극과 p 형층 사이에 노출되는 전자 공급층의 전역에 적용하는 경우뿐만 아니라, 일부의 영역에 적용하는 경우에도 유용성을 발휘한다. 일부 영역에 적용하는 경우에는, 드레인 전극측에는 정전하가 고정되고, p 형층측에는 정전하가 고정되어 있지 않은 절연층을 사용하는 것이 바람직하다.
이 경우, 내압을 유지하면서 온 저항을 저하시킬 수 있다.
동일하게, 소스 전극과 p 형층 사이에 노출되는 전자 공급층의 일부 영역에 적용해도 된다. 일부 영역에 적용하는 경우에는, 소스 전극측에는 정전하가 고정되고, p 형층측에는 정전하가 고정되어 있지 않은 절연층을 사용하는 것이 바람직하다.
이 경우에는, 내압을 유지하면서 온 저항을 저하시킬 수 있다.
정전하가 고정되어 있는 절연층의 제조 방법에는 여러 가지 기술을 이용할 수 있다. 예를 들어, 전자 공급층이 Ga 를 함유하고 있는 경우, 그 표면에 고온 처리하여 SiO2 층을 형성하면, 전자 공급층에 함유되어 있던 Ga 의 일부가 SiO2 층에 유입되어 고정된다. SiO2 층 중에 정으로 대전되어 있는 Ga 이온이 분산되어 존재하고 있는 절연층을 얻을 수 있다.
본 기술에 의하면, p 형층에 의해 노멀리 오프화되면 온 저항이 상승된다는 과제가 해결되고, 온 저항이 낮은 노멀리 오프의 반도체 장치를 실현할 수 있다.
도 1 은 제 1 실시예의 반도체 장치의 단면도.
도 2 는 제 2 실시예의 반도체 장치의 단면도.
도 3 은 제 3 실시예의 반도체 장치의 단면도.
도 4 는 제 4 실시예의 반도체 장치의 단면도.
이하, 본 명세서에서 개시하는 기술의 특징을 정리한다. 또한, 이하에 기재하는 사항은, 각각 단독으로 기술적인 유용성을 가지고 있다.
(특징 1) 전자 주행층은 GaN 으로 형성되어 있고, 전자 공급층은 AlGaN 으로 형성되어 있다.
(특징 2) 절연층은 SiO2 층으로 형성되어 있다. SiO2 층은 전자 공급층을 형성하는 AlGaN 의 Ga 가 SiO2 층 중으로 이동하는 온도 영역에서 형성된다.
(특징 3) 소스 전극과 p 형층 사이의 거리 ＜ 드레인 전극과 p 형층 사이의 거리이고, 소스 전극과 p 형층 사이의 절연층은 전역에서 정으로 대전되어 있고, 드레인 전극과 p 형층 사이의 절연층은, 드레인 전극측에서는 정으로 대전되고, p 형층측에서는 정으로 대전되어 있지 않다.
(특징 4) 전자 주행층에 GaN 을 사용하고, 전자 공급층에 In 과 Al 의 적어도 일방과 Ga 를 함유하는 질화물 반도체로서 GaN 보다 큰 밴드 갭을 갖는 질화물 반도체를 사용한다. 즉, 전자 공급층에 Inx1Aly1Ga1-x1-y1N (0 ≤ x1 ＜ 1, 0 ≤ y1 ＜ 1, 0 ＜ 1－x1－y1 ＜ 1) 을 사용한다.
(특징 5) 전자 주행층에 GaN 을 사용하고, 전자 공급층에 Al 과 Ga 를 함유하는 질화물 반도체로서 GaN 보다 큰 밴드 갭을 갖는 질화물 반도체를 사용한다. 즉, 전자 공급층에 Inx1Aly1Ga1-x1-y1N (0 ≤ x1 ＜ 1, 0 ＜ y1 ＜ 1, 0 ＜ 1－x1－y1 ＜ 1) 을 사용한다.
실시예
도 1 은, 제 1 실시예의 반도체 장치 (노멀리 오프형의 전계 효과 트랜지스터) 의 단면도로, 기판 (2) 상에 버퍼층 (4) 이 결정 성장되고, 버퍼층 (4) 상에 i 형의 GaN 층 (6) 이 결정 성장되며, i 형의 GaN 층 (6) 상에 i 형의 Aly1Ga1-y1N 층 (8) (0 ＜ y1 ＜ 1) 이 결정 성장되어 있다. 본 실시예에서는, y1 ＝ 0.18 이고, 그 막 두께는 20 ㎚ 이다. Al 을 함유하지 않는 GaN 층 (6) 상에 Al 을 함유하는 AlGaN 층 (8) 이 결정 성장되어 있는 헤테로 접합 계면에서는, 전자의 밴드 갭보다 후자의 밴드 갭이 넓은 것으로부터, GaN 층 (6) 의 헤테로 접합 계면에 면(面)한 영역에 2 차원 전자 가스가 생성된다. 본 실시예에서는, 2 차원 전자 가스가 생성되는 GaN 층 (6) 을 전자 주행층이라고 하고, 2 차원 전자 가스를 생성하는 AlGaN 층 (8) 을 전자 공급층이라고 한다. 전자 공급층 (8) 의 표면 상에 소스 전극 (10) 과 드레인 전극 (20) 이 형성되어 있다. 소스 전극 (10) 과 드레인 전극 (20) 은, 서로 떨어진 위치에 형성되어 있다. 소스 전극 (10) 과 헤테로 접합 계면 사이에 개재되는 범위의 전자 공급층 (8) 과, 드레인 전극 (20) 과 헤테로 접합 계면 사이에 개재되는 범위의 전자 공급층 (8) 은, 예를 들어 전극 (10, 20) 을 형성하는 금속이 확산되거나 하여 저저항으로 되어 있다.
전자 공급층 (8) 의 표면으로서 소스 전극 (10) 과 드레인 전극 (20) 사이에 위치하는 범위에 p 형의 Aly2Ga1-y2N 층 (16) (0 ＜ y2 ＜ 1, 이하에서는 p 형층 (16) 이라고 한다) 이 형성되어 있고, 그 표면에 게이트 전극 (14) 이 형성되어 있다. 게이트 전극 (14) 은 금속으로 형성되어 있다.
전자 공급층 (8) 의 표면에 p 형층 (16) 이 형성되어 있으면, 게이트 전극 (14) 에 전압을 인가하지 않는 동안에는, p 형층 (16) 과 전자 공급층 (8) 의 계면으로부터 전자 공급층 (8) 을 거쳐 전자 주행층 (6) 을 향하여 공핍층이 확산되고, p 형층 (16) 에 대향하는 범위의 헤테로 접합면이 공핍화되어, 2 차원 전자 가스가 소실된다. 2 차원 전자 가스에 의해 소스 전극 (10) 과 드레인 전극 (20) 사이를 도통시킬 수 없어, 소스·드레인 사이가 고저항이 된다. 게이트 전극 (14) 에 정 전압을 인가하면, p 형층 (16) 으로부터 신장되는 공핍층이 소실되어 2 차원 전자 가스가 부활되고, 2 차원 전자 가스에 의해 소스 전극 (10) 과 드레인 전극 (20) 사이가 도통되어, 소스·드레인 사이가 저저항이 된다. 전자 주행층 (6) 이 i 형인 것으로부터, 전자의 이동도가 높아, 소스 전극 (10) 과 드레인 전극 (20) 사이가 저저항이 된다. 도 1 의 반도체 장치는, 노멀리 오프 특성으로 조정되어 있는 전계 효과 트랜지스터이다.
도 1 에 있어서, 참조 번호 12 는 소스 전극 (10) 과 p 형층 (16) 사이에 노출되는 전자 공급층 (8) 의 표면을 피복하고 있는 절연층이고, 참조 번호 18 은 드레인 전극 (20) 과 p 형층 (16) 사이에 노출되는 전자 공급층 (8) 의 표면을 피복하고 있는 절연층이다. 절연층 (12, 18) 에는 정전하가 고정되어 있다. 즉, 정으로 대전되어 있다.
절연층 (12, 18) 이 정으로 대전되어 있기 때문에, 절연층 (12, 18) 에 대향하는 범위의 헤테로 접합 계면에 전자가 흡인되고, 절연층 (12, 18) 에 대향하는 범위의 헤테로 접합 계면에 발생하고 있는 2 차원 전자 가스의 농도가 높다. 그 때문에, 헤테로 접합 계면의 소스 전극 (10) 과 p 형층 (16) 사이의 저항이 낮고, 헤테로 접합 계면의 드레인 전극 (20) 과 p 형층 (16) 사이의 저항이 낮다. 게이트 전극에 정 전압을 인가했을 때의 소스 전극 (10) 과 드레인 전극 (20) 사이의 저항 (온 저항) 이 낮다.
p 형층 (16) 은 하기 방법에 의해 제조된다. 먼저, 전자 공급층 (8) 의 표면 상의 넓은 범위에 p 형 광역층을 형성한다. 다음으로, 도 1 의 p 형층 (16) 과 소스 전극 (10) 사이, 그리고, 도 1 의 p 형층 (16) 과 드레인 전극 (20) 사이에서는 p 형 광역층을 에칭하여 제거한다. 그 결과, 도 1 에 나타내는 p 형층 (16) 이 형성된다.
도 1 에 나타내는 p 형층 (16) 과 소스 전극 (10) 사이, 그리고, 도 1 에 나타내는 p 형층 (16) 과 드레인 전극 (20) 사이에서 p 형 광역층을 에칭하면, 도 1 에 나타내는 p 형층 (16) 과 소스 전극 (10) 사이, 그리고, 도 1 에 나타내는 p 형층 (16) 과 드레인 전극 (20) 사이에서 노출되는 전자 공급층 (8) 의 표면에 에칭 데미지가 가해진다. 그 에칭 데미지는, 헤테로 접합 계면에 발생하는 2 차원 전자 가스의 농도를 감소시킨다. 도 1 의 반도체 장치에서는, 에칭 데미지에 의한 2 차원 전자 가스 농도의 감소 효과를, 정으로 대전된 절연층 (12, 18) 에 의한 2 차원 전자 가스 농도의 상승 효과에 의해 보상할 수 있고, 온 저항을 저하시키는 것이 가능해진다.
도 1 의 반도체 장치는, 정으로 대전된 절연층 (12, 18) 에 의해 2 차원 전자 가스의 농도를 상승시키는 효과와, 전자가 주행하는 전자 주행층 (6) 이 i 형임과 더불어, 온 저항이 매우 낮다.
(제 2 실시예)
도 2 에 나타내는 바와 같이, 드레인 전극 (20) 과 p 형층 (16) 사이에 노출되는 전자 공급층 (8) 의 일부의 영역을 정으로 대전된 절연층 (18b) 으로 피복하고, 다른 영역은 정으로 대전되지 않은 절연층 (18a) 으로 피복해도 된다. 이 경우에는, 드레인 전극 (20) 측을 정전하가 고정된 절연층 (18b) 으로 피복하고, p 형층 (16) 측을 정전하가 고정되어 있지 않은 절연층 (18a) 으로 피복한다.
이 경우, 정으로 대전된 절연층 (18b) 으로 피복되어 있는 드레인 전극 (20) 측에서는 온 저항이 저하된다. 그에 대해, 게이트 전극 (14) 의 근방에서는, 오프시에 게이트 전극 (14) 측으로부터 드레인 전극 (20) 측을 향하여 신장되는 공핍층 중의 전계가 크게 완화되어, 고내압과 저저항을 실현한다.
도 2 에서는, 소스 전극 (10) 과 p 형층 (16) 의 거리 ＜ 드레인 전극 (20) 과 p 형층 (16) 의 거리의 관계에 있어, 드레인 전극측에서만, 일부 영역을 정으로 대전된 절연층으로 피복하는 기술을 적용한다. 이 기술을 소스 전극측에 이용할 수도 있다.
(제 3 실시예)
도 3 에 나타내는 바와 같이, 전자 공급층 (8a) 을 형성하는 AlGaN 의 Al 농도를 옅게 함으로써 임계값 전압을 높게 설정할 수 있다. 오작동 방지에 유용하다.
그 반면, Al 농도를 옅게 하면, 예를 들어 Aly1Ga1-y1N 의 y1 을 0.1 이하로 하면, 헤테로 접합 계면에 생성되는 2 차원 전자 가스의 농도가 저하되어, 온 저항이 상승된다. 본 실시예는, 이 문제에 대처하는 것으로, 정으로 대전된 절연층 (12, 18) 에서 온 저항을 낮춘다. 본 기술은, 전자 공급층 (8a) 을 형성하는 AlGaN 의 Al 농도를 옅게 하여 임계값 전압을 높게 설정하는 경우에 특히 유용하다.
(제 4 실시예)
도 4 는 제 4 실시예를 나타내고, 절연층 (12c, 18c) 에, Ga 이온이 분산되어 혼입되어 있는 SiO2 층을 사용한다. Ga 이온은 정전하를 띠고 있고, 절연층 (12c, 18c) 은 정으로 대전되어 있다. 이 SiO2 층은, 전자 공급층 (8) 의 표면에 열 CVD 법에 의해 SiO2 를 퇴적함으로써 형성된다. 열 CVD 법의 실시 온도를 높여 가면, 전자 공급층 (8) 에 함유되어 있던 Ga 가 SiO2 내로 이동하는 양이 증가해 간다. 필요한 전하량에 상당하는 Ga 가 이동하는 온도에서 열 CVD 법을 실시함으로써, 정으로 대전된 절연층 (12c, 18c) 을 형성할 수 있다. 플라즈마 CVD 법에 의해서도, Ga 이온이 분산되어 존재하고 있는 SiO2 층을 형성할 수 있다. 정 이온을 함유하지 않는 절연층에, 예를 들어 Na 정 이온 혹은 Ga 정 이온을 주입해도 된다. Na 이온이나 Ga 이온 등은, 절연층 중에서 이동하기 어려워, 정전하가 고정되어 있는 절연층이 된다.
이상, 본 발명의 구체예를 상세하게 설명했지만, 이것들은 예시에 지나지 않고, 특허청구범위를 한정하는 것은 아니다. 특허청구범위에 기재된 기술에는, 이상에 예시한 구체예를 여러 가지로 변형, 변경한 것이 포함된다. 또, 본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것으로, 출원시 청구항에 기재된 조합에 한정되는 것은 아니다. 또, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성할 수 있는 것으로, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.
2 : 기판
4 : 버퍼층
6 : 전자 주행층
8 : 전자 공급층
10 : 소스 전극
12 : 절연층
14 : 게이트 전극
16 : p 형층
18 : 절연층
20 : 드레인 전극

Claims (4)

  1. GaN 으로 형성되어 있는 전자 주행층과 Inx1Aly1Ga1-x1-y1N (0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, 0 ≤ 1－x1－y1 ＜ 1) 으로 형성되어 있는 전자 공급층을 갖는 헤테로 접합 구조와,
    상기 전자 공급층의 표면 상에 형성되어 있는 소스 전극과,
    상기 전자 공급층의 표면 상에 형성되어 있고, 상기 소스 전극으로부터 떨어진 위치에 배치되어 있는 드레인 전극과,
    상기 소스 전극과 상기 드레인 전극 사이에 위치하는 상기 전자 공급층의 표면 상에 형성되어 있는, Inx2Aly2Ga1－x2－y2N (0 ≤ x2 ≤ 1, 0 ≤ y2 ≤ 1, 0 ≤ 1－x2－y2 ≤ 1) 의 p 형층과,
    상기 p 형층에 접하는 게이트 전극과,
    상기 소스 전극과 상기 p 형층 사이에 노출되는 상기 전자 공급층의 표면 및 상기 드레인 전극과 상기 p 형층 사이에 노출되는 상기 전자 공급층의 표면 중 적어도 하나를 피복하고 있는 절연층을 구비하고,
    상기 절연층의 적어도 일부에는 정전하가 고정되어 있고, 상기 절연층 중에 Ga 가 분산되어 존재하고 있는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 드레인 전극과 상기 p 형층 사이에 노출되는 상기 전자 공급층의 표면을 피복하는 상기 절연층의 상기 드레인 전극측에는 정전하가 고정되고, 상기 절연층의 상기 p 형층측에는 정전하가 고정되어 있지 않은, 반도체 장치.
  3. 삭제
  4. 제 1 항 또는 제 2 항에 기재된 반도체 장치의 제조 방법으로서,
    Inx2Aly2Ga1-x2-y2N (0 ≤ x2 ≤ 1, 0 ≤ y2 ≤ 1, 0 ≤ 1－x2－y2 ≤ 1) 의 p 형 광역층을 상기 전자 공급층 상에 형성하는 공정과,
    상기 p 형 광역층의 일부를 에칭하여 상기 전자 공급층의 표면을 노출시킴으로써, 상기 전자 공급층 상에 상기 p 형층을 형성하는 공정과,
    상기 소스 전극과 상기 p 형층 사이에 노출되는 상기 전자 공급층의 표면과 상기 드레인 전극과 상기 p 형층 사이에 노출되는 상기 전자 공급층의 표면 중 적어도 일방을 피복하는 상기 절연층을 형성하는 공정을 구비하는, 반도체 장치의 제조 방법.
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