KR101345377B1 - 비정질 ＺｎＯ계 ＴＦＴ의 제조방법 - Google Patents

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Abstract

본 발명은 비정질 아연 산화물계 복합 반도체를 활성층으로 포함하는 박막 트랜지스터에 대한 것으로, 아연 산화물에 복합화되는 갈륨 산화물 및 인듐 산화물의 함량을 조절함으로써 광민감도 특성을 개선하여 디스플레이의 스위칭 및 구동 트랜지스트의 요구 특성을 만족시키는 것이 가능하다.

Description

비정질 ＺｎＯ계 ＴＦＴ의 제조방법 {Method of maufacturing amorphous ZnO based Thin Film Transistor}
도 1은 본 발명의 일 구현예에 따른 ZnO계 TFT의 개략적 단면도이고,
도 2는 본 발명의 다른 구현예에 따른 ZnO계 TFT의 개략적 단면도이고,
도 3a 내지 도 3g는 도 1에 도시된 ZnO계 TFT의 개략적 제조 공정을 나타낸 것이고,
도 4a 내지 도 4e는 도 2에 도시된 ZnO계 TFT의 개략적 제조 공정을 나타낸 것이고,
도 5는 본 발명에 따른 다양한 실시예에 의해 제조된 TFT의 유도 결합 플라즈마(Inductively Coupled Plasma: ICP) 분석 결과를 나타낸 도면이고,
도 6 내지 도 10은 본 발명의 일 실시예에 의해 제조된 TFT의 광민감도 특성을 나타내는, 게이트 전압(Vg)- 드레인 전류(Id) 변화 특성을 보이는 그래프를 나타내며,
도 11은 본 발명자의 일 실시예에 의해 제조된 TFT의 정전류 테스트 결과를 보이는 그래프이고,
도 12 및 13은 상기 정전류 테스트 전후의 게이트 전압(Vg)- 드레인 전류(Id) 변화 특성을 보이는 그래프이다.
본 발명은 ZnO 박막 트랜지스터에 관한 것으로, 상세하게는 아연 산화물에 갈륨 및 인듐을 도핑한 복합 반도체 물질을 활성층으로 형성한 ZnO계 박막 트랜지스터에 관한 것이다.
최근 OLED 디스플레이의 대면적화에 관한 연구가 활발하게 진행되고 있으며, 이를 달성하기 위하여 OLED의 구동 트랜지스터로서 정전류 특성을 확보하여 안정된 작동 및 내구성이 확보된 트랜지스터 개발이 요구되고 있다.
비정질 실리콘(a-Si) TFT는 저온 공정에서 제작할 수 있지만 이동도(Mobility)가 매우 작고 정전류 테스트(Constant Current Bias) 조건을 만족하지 않는다. 반면에 다결정 실리콘(p-Si) TFT는 높은 이동도와 만족스러운 정전류 테스트 조건을 가지는 반면에 균일한 특성 확보가 어려워 대면적화가 어렵고 고온 공정이 필요하다.
ZnO 물질은 산소 함량에 따라 전도성, 반도체성 및 저항성의 3가지 성질을 모두 구현할 수 있는 물질로 최근 ZnO계 반도체 물질을 활성층으로 적용한 트랜지스터에 대해서 발표가 있어 왔다. ZnO계 반도체 물질을 활성층으로 적용한 트랜지스터가 OLED, LCD를 포함하는 디스플레이로 적용되기 위해서는 정전류 특성뿐만이 아니라, Light On/Off시에 동일한 특성을 나타내는 광에 안정적인 구동특성이 요구된다.
이에 본 발명이 이루고자 하는 기술적 과제는 광민감도 특성이 향상되어 On/Off시의 구동 특성에 차이가 없는 비정질 ZnO계 박막 트랜지스터 및 그 제조방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명은
기판;
상기 기판 상에 하기 화학식 1로 표시되는 비정질 아연 산화물(ZnO)계 복합 반도체를 포함하는 활성층;
상기 활성층에 콘택된 소스 전극과 드레인 전극;
상기 활성층에 전계를 형성하는 게이트 전극; 및
상기 게이트 전극과 활성층의 사이에 개재된 게이트 절연층;을 구비하는 비정질 아연 산화물계 박막 트랜지스터 (ZnO TFT)를 제공한다.
[화학식 1]
x(Ga2O3)ㆍy(In2O3)ㆍz(ZnO)
상기 식 중, 1.15≤x/z≤2.05, 1.15≤y/z≤1.70이다.
본 발명의 일 구현예에 따르면 상기 화학식 1에서 x/z는 1.25≤x/z≤1.75이고, y/z은 1.4≤y/z≤1.70의 범위가 된다.
본 발명의 다른 구현예에 따르면 상기 화학식 1에서 x/z는 1.25≤x/z≤1.45 이고, y/z은 1.45≤y/z≤1.65의 범위가 된다.
본 발명의 또 다른 구현예에 따르면 상기 소스/드레인 전극 및 게이트 전극은 금속산화물 또는 금속 물질로 형성될 수 있다. 금속 물질로 전극이 형성되는 경우 금속층과 활성층 사이에 n+ 층이 형성되는 것이 바람직하다.
본 발명의 다른 기술적 과제는 기판을 제공하는 단계;
상기 기판 위에 하기 화학식 1로 표시되는 비정질 ZnO계 복합 반도체를 포함하는 활성층을 형성하는 단계;
상기 활성층의 양측에 콘택된 소스 전극과 드레인 전극을 형성하는 단계;
상기 활성층에 전계를 형성하는 게이트 전극을 형성하는 단계; 및
상기 게이트 전극과 활성층 사이에 개재되는 게이트 절연층을 형성하는 단계;를 포함하는 비정질 ZnO계 TFT의 제조방법에 의하여 이루어진다.
[화학식 1]
x(Ga2O3)ㆍy(In2O3)ㆍz(ZnO)
상기 식 중, 1.15≤x/z≤2.05, 1.15≤y/z≤1.70이다.
본 발명의 또 다른 기술적 과제는 또한 기판을 제공하는 단계;
상기 기판 위에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상부에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상부에 하기 화학식 1로 표시되는 비정질 ZnO계 복합 반도체를 포함하는 활성층을 형성하는 단계; 및
상기 활성층의 양측에 콘택된 소스 전극과 드레인 전극을 형성하는 단계를 포함하는 비정질 ZnO계 TFT의 제조방법에 의하여 이루어진다.
[화학식 1]
x(Ga2O3)ㆍy(In2O3)ㆍz(ZnO)
상기 식 중, 1.15≤x/z≤2.05, 1.15≤y/z≤1.70이다.
이하, 본 발명을 보다 상세하게 살펴 보기로 한다.
이하, 첨부된 도면들을 참조하며 본 발명의 구체적인 실시예들을 설명하기로 한다.
도 1 은 본 발명의 일 구현예에 따른 박막 트랜지스터의 적층 단면을 나타낸 것이다.먼저, 도 1을 참조하면, 기판(10) 상에 비정질 아연 산화물계 복합 반도체를 포함한 패터닝된 활성층(11)이 형성되고, 상기 활성층(11) 양측에 소스 전극(12s)과 드레인 전극(12d)이 형성된다. 상기 소스 전극(12s)과 드레인 전극(12d)은 활성층(11)의 양측 단에 소정 폭 겹쳐진다.
본 발명에 따른 활성층은 하기 화학식 1로 표시되는 비정질 아연 산화물계 복합 반도체를 포함한다.
[화학식 1]
x(Ga2O3)ㆍy(In2O3)ㆍz(ZnO)
상기식중, 1.15≤x/z≤2.05, 1.15≤y/z≤1.70이다.
상기 비정질 아연 산화물계 복합 반도체에서 Ga 함량이 낮으면 빛에 민감하 여 빛이 조사되었을 때 Ioff 전류가 증가하고, Ga 함량이 지나치게 높으면 Ion/Ioff ratio가 나빠져서 TFT 특성이 저하되는 경향이 있다. 또한 In 함량이 낮으면 캐리어의 이동도가 적어지고, In 함량이 지나치게 높으면 빛에 민감하여 문턱전압이 빛에 의해 변하는 특성이 있다.
이런 측면에서 x,z의 비율은 1.15≤x/z≤2.05, y,z의 비율은 1.15≤y/z≤1.70으로 유지되는 것이 좋으며, 보다 바람직하게는 x/z는 1.25≤x/z≤1.75, y/z은 1.4≤y/z≤1.70이고, 가장 바람직하게는 x/z는 1.25≤x/z≤1.45이고, y/z은 1.45≤y/z≤1.65의 범위이다.
상기 화학식 1의 비정질 아연산화물계 복합 반도체 물질은 저온 증착 공정이 적용 가능하여, 플라스틱 기판, 소다라임 글라스 등의 저온 공정에 적용이 가능하다. 또한, 비정질 특성을 나타냄으로 인해 대면적 디스플레이에서도 균일한 특성을 나타낼 수 있다.
상술한 조성을 갖는 비정질 아연 산화물계 복합 반도체는 갈륨산화물, 인듐 산화물 및 아연산화물의 복합체 타겟을 이용하여 종래에 알려진 스퍼터링법에 의해 형성될 수 있으며, 이 이외에도 CVD, ALD 등의 화학적 증착법을 이용하는 것도 가능하다.
상기 소스 전극(12s)과 드레인 전극(12d)은 전도성 금속 산화물, 또는 금속 물질로 이루어질 수 있다. 전도성 금속 산화물로는 통상적으로 알려진 ITO, IZO, ZAO 등이 예시되며, 금속 물질로는 Ti, Pt, Cr, W, Al, Ni, Cu, Mo, Ta 또는 이들의 합금이 사용될 수 있다. 금속 배선을 이용하는 경우 금속층을 복수층으로 형성 하는 것도 가능하다. 한편 금속 배선을 사용하는 경우 금속 배선과 활성층 사이에 n+층을 형성하여 콘택(Contact) 특성을 확보하는 것이 바람직하며, 이러한 n+층은 전도성 금속 산화물, 산소 결핍된 갈륨산화물-인듐산화물-아연산화물 복합체를 사용하여 형성할 수 있다.
상기 기판은 실리콘 기판, 유리 기판, 플라스틱 기판 등의 기판을 사용가능하다.
상기 활성층(11) 및 소스/드레인 전극(12s, 12d) 상에는 게이트 절연층(13)이 형성된다. 여기에서 게이트 절연층은 통상적으로 알려진 게이트 절연물질이 사용가능하며, 구체적으로는 실리콘 질화물, 실리콘 산화물, 또는 하프늄 옥사이드, 알루미늄 옥사이드와 같인 고유전성 산화물 등이 예시된다.
상기 게이트 절연층(13) 위에는 상기 활성층(11)에 대응하는 게이트 전극(14)이 마련된다. 상기 게이트 전극은 소오스/드레인 전극층(120)과 동일한 금속 또는 다른 금속으로 형성할 수 있다. 구체적으로는 Ti, Pt, Cr, W, Al, Ni, Cu, Mo, Ta 또는 이들의 합금이 사용될 수 있다. 금속 배선을 이용하는 경우 금속층을 다중층으로 형성하는 것도 가능하다. 이와는 달리 금속 산화물로 형성하는 것도 가능하다.
상기 도 1에서 도시된 경우와 달리, 게이트 전극의 위치를 달리하여 도 2의구조로 형성하는 것도 가능하다. 도 2를 참조하면, 기판(20) 상에 게이트 전극(21)이 형성되어 있고, 상기 게이트 전극(21) 위에는 게이트 절연층(22)이 형성되어 있다. 상기 게이트 절연층(22) 상에 비정질 아연 산화물계 복합 반도체를 포함하는 패터닝된 활성층(23)이 형성된다. ZnO 활성층(23) 양측에는 소스 전극(24s)과 드레인 전극(24d)이 마련된다.
본 발명의 박막 트랜지스터는 도 1 및 도 2에 도시된 바와 같은 적층 구조이외에 게이트 절연막 상부에 소스/드레인 전극을 먼저 형성하고 이 소스/드레인 전극 상부로 활성층을 형성하는 구조를 갖는 것도 가능하다.
다음으로 본 발명의 다른 구현예에 따른 비정질 ZnO계 TFT의 제조공정을 살펴본다.
도 3a 내지 도 3g는 도 1에 도시된 본 발명의 일 구현예에 따른 ZnO TFT의 개략적 제조 공정을 보인다.
도 3a에 도시된 바와 같이, 기판(10) 위에 활성층을 형성하기 위한 반도체 물질층(11')을 RF 마그네트론 스퍼터링 법, 화학기상증착(CVD)법, 원자층 증착(Atomic Layer Deposition :ALD)법 등에 의해 형성한다.
도 3b에 도시된 바와 같이, 포토리소그래피법에 의해 상기 반도체 물질층(11')을 패터닝하여 활성층(11)을 얻는다.
도 3c에 도시된 바와 같이, 상기 활성층(11) 위에 RF 마그네트론 스퍼터링, 화학기상증착(CVD)법, 진공 증발 증착법, e-빔 진공 증발 증착법, 원자층 증착(Atomic Layer Deposition :ALD)법에 의해 소스/드레인 물질층(12)을 전면적으로 형성한다.
도 3d에 도시된 바와 같이, 상기 소스/드레인 물질층(12)을 패터닝하여 상기 활성층(11) 양측에 접촉된 소스 전극(12s) 및 드레인 전극(12d)을 형성한다.
도 3e에 도시된 바와 같이, PECVD법으로 게이트 절연층 형성용 물질을 증착 하여 상기 소스 전극(12s) 및 드레인 전극(12d)을 덮는 게이트 절연층(13)을 상기 적층 구조물 상에 전면적으로 형성한다.
도 3f에 도시된 바와 같이 게이트 전극 물질을 증착 및 패터닝에 의해 상기 활성층(11)에 대응하는 게이트 전극(14)를 형성한다.
도 3g에 도시된 바와 같이 400℃ 이하의 온도에서 활성층(11) 및 활성층(11) 양측에 접촉된 소스 전극(12s) 및 드레인 전극(12d)을 포함하는 적층 구조물을 열처리한다. 이때에 열처리는 질소 분위기에 이루어지며 일반적인 퍼니스, RTA(rapid thermal annealing), 레이저 또는 핫플레이트에 등에 의해 이루어질 수 있다. 이러한 열처리에 따르면 활성층(11)과 소스/드레인 전극(12s, 12d) 간의 콘택이 안정화된다.
도 4a 내지 도 4e는 도 2에 도시된 본 발명의 다른 구현예에 따른 ZnO TFT의 개략적 제조 공정을 보인다.
도 4a에 도시된 바와 같이 기판(20) 위에 게이트 전극 물질을 증착한 후 이를 패터닝하여 게이트 전극(21)을 형성한다.
도 4b에 도시된 바와 같이 상기 게이트 전극(21)을 덮는 게이트 절연층(22)을 상기 기판(20) 위에 전면적으로 형성한다. 상기 게이트 절연층(22)은 CVD 또는 PECVD로 형성한다.
도 4c에 도시된 바와 같이 상기 화학식 1의 비정질 ZnO계 복합 반도체 형성용 타겟을 이용하여 반도체막을 형성하고, 이를 포토리소그래피법을 이용하여 패터닝하여 활성층(23)을 얻는다.
도 4d에 도시된 바와 같이 소스/드레인 전극 물질을 증착한 후 이를 패터닝하여 소스 전극(24s) 및 드레인 전극(24d)을 얻는다.
도 4e에 도시된 바와 같이, 활성층(23) 및 활성층(23) 양측에 접촉된 소스 전극(24s) 및 드레인 전극(24d)을 포함하는 적층 구조물을 열처리한다. 이 때 상기 열처리는 450℃ 이하의 온도에서 특히 350 내지 200 ℃에서 실시하며, 질소 가스와 같은 불활성가스 분위기에 이루어진다. 그리고 상기 열처리는 통상적인 퍼니스, RTA(rapid thermal annealing), 레이저 또는 핫플레이트 등을 이용하여 실시한다. 이러한 열처리에 따르면 활성층(23)과 소스/드레인 전극(24s, 24d) 간의 콘택이 안정화된다.
기판 위에 게이트 전극 물질로 Mo을 사용하고, 게이트 절연체로 실리콘 질화물층을 형성한 다음, Ga, In, Zn의 원자비가 각각 1:1:1, 2:2:1, 3:2:1 및 4:2:1인 복합 산화물 타겟을 사용하여 반도체 막을 형성한 후 패터닝하여 활성층을 형성하였다.
다음으로 IZO 물질을 증착한 후 패터닝하여 소스/드레인 전극을 형성하고, 그 결과물을 질소분위기 하에서 열처리한 다음 실리콘 산화물로 패시베이션하였다.
상기 과정에 따라 형성된 형성된 반도체 막에 대해서 ICP 분석을 진행하여 Ga, In 및 Zn 비율을 측정하여 그 결과를 하기 표 1 및 도 5에 나타내었으며, Light on/off 시의 게이트 전압(Vg)- 드레인 전류(Id) 변화 특성을 특성을 측정하여 그 결과를 도 6 내지 10에 나타내었다.
[표 1]
타겟에서의
Ga, In, Zn의 원자비율		 1:1:1 2:2:1 2:2:1 3:2:1 4:2:1
Ga:In:Zn
원자비율
(ICP 분석)		 1.7:1.3:1.0 2.5:2.8:1.0 2.7:3.1:1.0 3.9:2.5:1.0 6.1:3.2:1.0
x/z 0.85 1.25 1.35 1.95 3.05
y/z 0.65 1.4 1.55 1.25 1.60
광민감도
분석결과		 도 6 도 7 도 8 도 9 도 10
※ ICP 분석시 ±0.2 오차범위 존재
한편, Ga:In:Zn의 비율이 2.7:3.1:1.0로 표시된 TFT를 사용하여 정전류 테스트를 실시하여 이를 도 11에 나타내었다.
정전류 테스트시 TFT의 온도는 45℃이었으며 소스-드레인에 인가된 전류는 3㎂이었고, 인가시간은 약 100시간이었다. 도 11에서 나타나듯이 소스 전극-게이트 전극 간 변동 전압(Delta V)을 측정한 결과 측정 시간 동안 0.3 V 이하를 유지하였다.
또한 정전류 테스트 전후의 게이트 전압(Vg)- 드레인 전류(Id) 변화 특성을 측정하여 이를 도 12 및 도 13에 나타내었다.
도 12는 정전류 테스트 전의 결과를 나타내는 것으로, 온 커런트는 10-4 A이고, 오프 커런트는 10-12A, 따라서 온-오프 커런트 비(Ratio)는 108 로 나타난다. 이 때의 활성층에서의 이동도는 40cm2/Vs, 게이트 스윙전압은 약 0.385V/dec로 계산되었다.
도 13은 정전류 테스트 후의 결과를 나타내는 것으로, 도 12와 도 13을 비교해보면 양 그래프 상에 큰 차이가 없음을 알 수 있다. 즉, 100시간 동안 3㎂를 인 가한 정전류 테스트 이후에도 특성 변화 없이 원래의 전기적 특성을 그대로 유지하였음을 알 수 있다.
본 발명에 따르면, 비정질 아연 산화물(ZnO)계 복합 반도체를 포함하는 활성층으로 이용함으로써 광민감도 특성이 향상되어 전기적 안정성을 갖는 TFT를 얻을 수 있다. 그리고 상기 아연 산화물계 복합 반도체는 비정질이므로 균일도가 우수하여 대면적 디스플레이에도 적용 가능하다.
상기와 같은 실시예를 통해서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 ZnO TFT를 이용하는 다양한 전자 소자 또는 장치를 제조할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (9)

  1. 기판을 제공하는 단계;
    상기 기판 위에 하기 화학식 1로 표시되는 비정질 ZnO계 복합 반도체를 포함하는 활성층을 형성하는 단계;
    상기 활성층의 양측에 콘택된 소스 전극과 드레인 전극을 형성하는 단계;
    상기 활성층 상부에 게이트 절연층을 형성하는 단계; 및
    상기 활성층에 전계를 형성하는 게이트 전극을 형성하는 단계;를 포함하는 비정질 ZnO계 TFT의 제조방법.
    [화학식 1]
    x(Ga2O3)ㆍy(In2O3)ㆍz(ZnO)
    상기식 중, x/z는 1.25≤x/z≤1.75이고, y/z은 1.4≤y/z≤1.70이다.
  2. 기판을 제공하는 단계;
    상기 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상부에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상부에 하기 화학식 1로 표시되는 비정질 ZnO계 복합 반도체를 포함하는 활성층을 형성하는 단계; 및
    상기 활성층의 양측에 콘택된 소스 전극과 드레인 전극을 형성하는 단계를 포함하는 비정질 ZnO계 TFT의 제조방법.
    [화학식 1]
    x(Ga2O3)ㆍy(In2O3)ㆍz(ZnO)
    상기식 중, x/z는 1.25≤x/z≤1.75이고, y/z은 1.4≤y/z≤1.70이다.
  3. 삭제
  4. 제1항 또는 제2항에 있어서, 상기 화학식 1에서 x/z는 1.25≤x/z≤1.45이고, y/z은 1.45≤y/z≤1.65인 비정질 ZnO계 복합 반도체를 활성층으로 형성하는 것을 특징으로 하는 비정질 ZnO계 TFT의 제조방법.
  5. 제1항 또는 제2항에 있어서, 상기 소스 전극 및 드레인 전극은 금속 산화물로 형성하는 것을 특징으로 하는 비정질 ZnO계 TFT의 제조방법.
  6. 제1항 또는 2항에 있어서, 상기 활성층과 상기 소스 전극 및 드레인 전극 사이에 n+층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 비정질 ZnO계 TFT의 제조방법.
  7. 제1항 또는 제2항에 있어서, 상기 활성층, 소스 전극 및 드레인 전극을 형성한 후, 상기 활성층, 소스 전극 및 드레인 전극을 포함하는 적층 구조물을 열처리하는 단계를 추가로 포함하는 것을 특징으로 하는 비정질 ZnO계 TFT의 제조방법.
  8. 제7항에 있어서, 상기 열처리는 질소 분위기, 400℃ 이하의 온도에서 진행되는 것을 특징으로 하는 비정질 ZnO계 TFT의 제조방법.
  9. 제1항 또는 제2항에 있어서, 상기 기판으로 유리 기판 또는 플라스틱 기판을 사용하는 것을 특징으로 하는 비정질 ZnO계 TFT의 제조방법.
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