KR101275801B1 - 산화물 반도체 타겟 - Google Patents

Abstract

산화물 반도체 타겟에 관해 개시되어 있다. 본 발명은 저항이 1㏀ 이하인 것을 특징으로 하는 산화물 반도체 타겟을 제공한다. 여기서 상기 산화물 반도체 타겟은 x(제1 산화물)·y(제2 산화물)·z(제3 산화물)로 표시될 수 있고, 상기 제1 내지 제3 산화물은 각각 Ga2O3, In2O3, ZnO 및 Sn0으로 이루어진 군 중 어느 하나이고 서로 다른 것일 수 있다.

Description

산화물 반도체 타겟{Oxide semiconductor target}

본 발명은 산화물 반도체 타겟에 관한 것이다.

최근, Zn 또는 In을 기본으로 하는 산화물 또는 이들의 복합 산화물들, 예를 들면 ZnO, InGaZnO4, Zn-In-O, Zn-Sn-O등은 비정질 실리콘(amorphous silicon)에 비하여 이동도(mobility)가 10~100배 정도이다. 그리고 상기 산화물 또는 복합 산화물들은 온/오프 전류비((Ion/Ioff ratio)는 105~107로 뛰어난 반도체 특성을 보인다. 또한 상기 산화물 또는 복합 산화물들은 밴드 갭(band gap)이 3.2~3.4eV로 크기 때문에, 가시광선에 기인한 누설전류가 작다.

이하, Zn, In, Ga, Sn 또는 이들의 혼합물을 포함하는 산화물을 산화물 반도체라 한다.

상기 산화물 반도체로 이루어진 물질층(이하, 산화물 반도체층)은 RF 스퍼터링(sputterring)법, 펄스 레이저 증착(Pulsed Laser Deposition)법, 분자빔 에피텍시(Molecular-Beam Epitaxy)법 또는 유기 금속 화학기상증착(Metal Organic Chemical Vapor Deposition)법으로 형성될 수 있다.

그러나 이러한 방법들이 대형 글래스 기판(glass substrate)이 사용되는 LCD panel에 적용될 때, 상기 LCD 패널의 생산성이 떨어지는데, 그 이유는 산화물 반도체층의 증착 속도가 매우 낮고, 또한 산화물 반도체층의 균일성(uniformity)을 확보하기 어렵기 때문이다.

현재 LCD 업계에서 산화물 반도체층인 ZnO층, In2O3층, Ga2O3층, Zn-In-O층, Zn-Sn-O층 또는 Ga-In-Zn-O층 등은 캐리어 농도(carrier density)와 전도성이 낮아 주로 RF 마그네트론 스퍼터로 증착된다.

그러나 RF 마그네트론 스퍼터를 이용하여 산화물 반도체층을 형성할 때, 상기 산화물 반도체층의 증착속도는 비정질 실리콘막의 증착속도에 비해 낮다.

상기 산화물 반도체층은 In, Ga, Zn 및 Sn 중 적어도 하나를 포함하는 순수 금속 합금을 타겟으로 이용하고, 증착 동안에 산소가스를 공급하는 산소 반응 DC 스퍼터(O2 reactive DC sputter)로 형성할 수도 있다.

그러나 이 방법은 상기 금속 합금이 깨어지기 쉽고(brittle), O2 첨가에 의한 산화물 반도체층의 표면 변화가 심하여 상기 산화물 반도체층의 조성 제어가 어렵고 막의 균일성 특성을 확보하기도 어렵다. 따라서 상기 산소 반응 DC 스퍼터는 다량의 유리 기판에 산화물 반도체층을 증착하는 공정에는 적용하기 어려울 수 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 산화물 반도체층 형성과 정에서 산화물 반도체층의 증착 속도를 높일 수 있는 산화물 반도체 타겟을 제공함에 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 저항이 1㏀ 이하인 산화물 반도체 타겟을 제공한다.

상기 산화물 반도체 타겟은 x(제1 산화물)·y(제2 산화물)·z(제3 산화물)로 표시될 수 있다.

상기 제1 내지 제3 산화물은 각각 Ga2O3, In2O3, ZnO 및 Sn0으로 이루어진 군 중 어느 하나이고 서로 다른 것일 수 있다. 이때, 상기 제1 내지 제3 산화물은 각각 Ga2O3, In2O3 및 ZnO이고, x+y+z=1이고, x 또는 y≥0.15이며, z>0.15일 수 있다. 이 경우에서 Ga2O3, In2O3 및 ZnO 사이의 몰% 비는 1:1:1, 0.5:0.5:1 또는 2:2:1일 수 있다.

또한, 상기 제1 내지 제3 산화물은 각각 Ga2O3, In2O3 및 ZnO이고, x, y 및 z는 다음 제1 내지 제3 조건 중 어느 하나를 만족할 수 있다.

제1 조건: x+y=1, 0.15≤x≤0.85, z=0

제2 조건: y+z=1, 0.15≤y≤0.85, x=0

제3 조건: x+z=1, 0.15≤z≤0.85, y=0

또한, 상기 제1 산화물은 Ga2O3, In2O3 및 ZnO으로 이루어진 군 중 어느 하나이고, x=1, y 및 z=0일 수 있다.

또한, 상기 산화물 반도체 타겟은 비정질일 수 있다.

한편, 본 발명은 산화물 반도체 타겟이 장착된 챔버 내에 기판을 로딩하는 단계, 상기 챔버의 압력을 대기압보다 낮게 낮추는 단계, 상기 챔버 내에 산소 및 스퍼터링 가스를 흘리면서 상기 타겟에 직류 전력을 인가하는 단계 및 상기 타겟 상에 플라즈마를 발생시켜 상기 기판 표면에 산화물 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 산화물 반도체층의 형성방법을 제공한다.

이러한 형성방법에서 상기 산화물 반도체 타겟은 상기한 바와 같을 수 있다.

상기 산소는 상기 챔버 내의 산소함량(b)이 0부피%<b<40부피%가 되도록 공급할 수 있다.

상기 스퍼터링 가스는 상기 챔버 내의 스퍼터링 가스 함량(a)이 60부피%≤a<100부피%가 되도록 공급할 수 있다.

상기 스퍼터링 가스는 아르곤(Ar), 제논(Xe), 네온(Ne), 크립톤(Kr) 및 이들의 혼합물 중 선택된 어느 하나일 수 있다.

상기 타겟에 인가되는 직류 전력은 2~100W/cm2일 수 있다.

상기 챔버는 DC 스퍼터 챔버일 수 있다. 이때, 상기 DC 스퍼터는 싱글 마그네틱 캐소드(single magnetic cathode) 방식, 멀티 마그네틱 캐소드(multi magnetic cathode) 방식 및 멀티 캐소드(multi cathode) 방식 중 어느 한 방식일 수 있다.

상기 챔버가 멀티 마그네틱 캐소드 방식으로 운용될 때, DC 전력과 더불어 RF 전력이 인가될 수 있다.

상기 기판은 플렉시블(flexible) 기판일 수 있다.

다른 한편으로, 본 발명은 게이트 전극, 채널층, 소오스 및 드레인 전극을 포함하는 박막 트랜지스터의 제조 방법에 있어서, 상기 채널층은 산화물 반도체층이고, 상기한 산화물 반도체층의 형성 방법으로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다.

상기 산화물 반도체 타겟의 조성과 몰% 비와 x,y 및 z 사이의 관계는 상술한 산화물 반도체층 형성방법에서 기술한 바와 같을 수 있다.

상기 게이트 전극은 상기 채널층 위 또는 아래에 형성할 수 있다.

상기 박막 트랜지스터를 형성한 후, 상기 박막 트랜지스터를 열처리할 수 있다.

상기 채널층은 기판에 따라 상온~200℃ 또는 그 이상의 온도에서 증착할 수 있다.

상기 게이트 전극은 SOI 기판 상에 형성할 수 있다. 이때, 상기 게이트 전극은 비저항이 300μΩcm 이하인 물질로 형성될 수 있다.

이러한 본 발명을 이용하면, 산화물 반도체층, 예를 들면 Ga-In-Zn-O(GIZO)층의 증착 속도를 RF 스퍼터 장비를 이용하여 형성할 때보다 훨씬 높일 수 있다. 따라서 상기 산화물 반도체층이 특정 부재, 예를 들면 채널층으로 사용되는 반도체 소자의 생산성을 높일 수 있다.

상술한 바와 같이, 본 발명은 반도체 소자의 제조 과정에서 채널층으로 산화물 반도체층을 이용하고, 상기 채널층을 산화물 반도체 타겟이 구비된 챔버, 예를 들면 DC 스퍼터의 챔버에서 형성한다.

따라서 본 발명을 이용하면, 상기 채널층을 포함하는 반도체 소자의 전류-전압 특성을 저하시키지 않으면서 상기 채널층의 증착속도를 높일 수 있는 바, 반도체 소자의 생산성을 높일 수 있다.

이하, 본 발명의 실시예에 의한 산화물 반도체 타겟, 이를 이용한 산화물 반도체층 형성방법 및 이 방법을 이용한 반도체 소자의 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.

먼저, 산화물 반도체층 형성방법에 대해 설명한다. 이때, 산화물 반도체 타겟에 대해서도 함께 설명한다.

도 1을 참조하면, 산화물 반도체 타겟이 장착된 챔버내에 기판을 로딩한다(S1). 상기 기판은 산화물 반도체층이 증착된 기판으로서, 예를 들면 글래스(glass) 또는 실리콘 웨이퍼일 수 있다. 상기 기판은 또한 유연한 재료로 형성된 기판(flexible substrate)일 수 있다. 상기 기판 상에 소정의 구조물이 존재할 수 있다.

상기 챔버는, 예를 들면 DC 마그네트론 스퍼터(magnetron sputter)(이하, DC 스퍼터)일 수 있다.

상기 챔버가 DC 스퍼터일 때, 상기 챔버는 싱글 마그네틱 캐소드, 멀티 마그네틱 캐소드 또는 멀티 캐소드 방식일 수 있다. 그러나 산화물 반도체층이 넓은 면 적에 고른 두께로 증착되어야 하는 점을 고려할 때, 상기 챔버는 대면적에 유리한 멀티 캐소드 방식이 유리할 수 있다. 상기 챔버가 상기 멀티 마그네틱 캐소드 방식일 때, DC 전력과 더불어 RF 전력이 인가될 수 있다.

상기 산화물 반도체 타겟의 저항은 DC 스퍼터링이 가능하도록 1㏀이하일 수 있다. 상기 산화물 반도체 타겟은 비정질일 수 있다. 상기 산화물 반도체 타겟은 x(제1 산화물)·y(제2 산화물)·z(제3 산화물) 조성을 갖는 타겟일 수 있다. 여기서, x, y, z는 몰비를 나타낸다. 상기 제1 내지 제3 산화물 각각이 산화물 반도체일 수도 있다. 상기 제1 내지 제3 산화물은 각각 Ga2O3, In2O3, ZnO 및 Sn0 중 서로 다른 어느 하나일 수 있다. 예를 들면, 상기 제1 내지 제3 산화물는 각각 Ga2O3, In2O3 및 ZnO일 수 있다. 이때, x+y+z=1이고, x 또는 y≥0.15이며, z>0.15일 수 있다. 그리고 Ga2O3, In2O3 및 ZnO 사이의 몰 퍼센트(%) 비는 1:1:1, 0.5:0.5:1 또는 2:2:1일 수 있다.

또한, x, y 및 z는 다음 제1 내지 제3 조건 중 어느 하나를 만족할 수 있다.

제1 조건: x+y=1, 0.15≤x≤0.85, z=0

제2 조건: y+z=1, 0.15≤y≤0.85, x=0

제3 조건: x+z=1, 0.15≤z≤0.85, y=0

상기 제1 내지 제3 산화물이 상기 제1 내지 제3 조건 중 어느 하나를 만족할 때, 상기 산화물 반도체 타겟은 이원계 타겟이 될 수 있다. 예를 들면, 상기 타겟은 (Zn, In), (Ga, In), (Ga, Zn) 또는 (Zn, Sn)을 포함하는 2원계 산화물 반도체 타겟일 수 있다. 이때 상기 기판 상에 형성되는 산화물 반도체층은 Zn-In-O층 또는 Zn-Sn-O층일 수 있다.

상기 제1 산화물은 Ga2O3, In2O3 및 ZnO 중 어느 하나이고, x=1, y 및 z=0일 수 있다. 이때는 상기 산화물 반도체 타겟은 일원계 타겟이 되는 바, 상기 기판 상에 형성되는 상기 산화물 반도체층은 Ga2O3층, In2O3층 및 ZnO층 중 어느 하나일 수 있다.

한편, 상기 산화물 반도체 타겟은 환원가스 분위기하에서 산화물 반도체를 소결하여 형성할 수 있다. 상기 소결은 노(furnace)에서 진행할 수 있다. 상기 소결에서 상기 환원가스 분위기 내의 산소함량을 조정함으로써, 상기 산화물 반도체 타겟은 x, y 및 z가 상기 여러 조건들을 만족하고 저항이 1㏀이하이며 반도체 특성을 가질 수 있다. 이를 만족하는 상기 환원가스 분위기의 산소함량은 21%이하로서 대기압에서의 산소함량보다 낮다.

다음, 상기 기판이 로딩된 챔버의 압력을 산화물 반도체층의 증착에 적합한 압력으로 낮춘다(S2).

상기 챔버의 압력은 대기압보다 낮은 압력으로서 진공에 가까운 압력일 수 있다.

다음, 압력이 대기압보다 낮게 조정된 상기 챔버 내에 산소 및 스퍼터링 가스를 흘리면서 상기 타겟에 직류 전력을 인가한다(S3).

이때, 상기 산소는 상기 챔버 내의 산소함량(b)이 0부피%<b<40부피%가 되도록 공급할 수 있다. 그리고 상기 스퍼터링 가스는 상기 챔버 내의 스퍼터링 가스 함량(a)이 60부피%≤a<100부피%가 되도록 공급할 수 있다. 또한, 상기 스퍼터링 가 스는 아르곤(Ar), 제논(Xe), 네온(Ne), 크립톤(Kr) 및 이들의 혼합물 중 선택된 어느 하나일 수 있다. 상기 타겟에 인가되는 직류 전력은 2~100W/㎠일 수 있다.

다음, 상기 타겟 상에 플라즈마를 발생시켜 상기 기판 표면에 산화물 반도체층을 형성한다(S4).

구체적으로, 상기 타겟에 인가되는 직류 전력에 의해 상기 스퍼터링 가스의 플라즈마 발생된다. 상기 플라즈마가 발생되면서 상기 플라즈마에 포함된 스퍼터링 이온, 예를 들면 아르곤 이온은 상기 타겟에 충돌된다. 이 결과 상기 타겟으로부터 상기 기판을 향해 산화물 반도체층을 이루는 소오스 물질이 방출된다. 이렇게 방출된 소오스 물질은 상기 기판 상에 증착된다. 이때, 상기 기판의 증착 온도는 상온 또는 그 보다 높을 수 있다. 상기 층착 온도는 상기 기판의 종류에 따라 다를 수 있다. 예를 들면, 상기 기판이 플렉시블 기판일 때, 상기 증착은 상온~200℃의 온도에서 실시할 수 있다. 상기 기판이 유리 기판 혹은 반도체 기판(예, 실리콘 기판)일 때, 상기 증착은 200℃보다 높은 온도에서 실시할 수 있다.

상술한 바와 같은 본 발명의 산화물 반도체층의 형성 방법을 이용하면, 종래의 RF 스퍼터링 방법으로 산화물 반도체층을 형성할 때보다 산화물 반도체층의 증착 속도를 높일 수 있다. 이러한 사실은 도 2로부터 알 수 있다.

도 2는 상술한 본 발명의 산화물 반도체층 형성 방법에 따라 형성한 GIZO막(이하, 제1 GIZO막)과 종래의 RF 스퍼터링 방법에 따라 형성한 GIZO막(이하, 제2 GIZO막)의 증착 속도를 보여준다. 상기 제1 및 제2 GIZO막을 형성할 때, 스퍼터링 가스로 아르곤 가스를 사용하였고, 공급량은 95sccm으로 일정하게 하였다. 그리고 파워는 RF 파워 및 DC 파워 모두 200W로 유지하였다. 또한 상기 제2 GIZO막을 형성할 때, 산소 공급량은 5sccm으로 하였다.

상기 제1 GIZO막은 산소 공급량에 따라 3개로 구분하여 형성하였다.

첫째 제1 GIZO막은 산소 공급량을 2.5 sccm으로 하여 형성한 것이고, 둘째 제1 GIZO막은 산소 공급량을 5sccm으로 하여 형성한 것이며, 셋째 제1 GIZO막은 산소 공급량을 7.5sccm으로 하여 형성한 것이다.

도 2에서 제1 막대 그래프(G1)는 상기 제2 GIZO막의 증착 속도를 나타낸다. 그리고 제2 내지 제4 막대 그래프(G2-G4)는 각각 상기 첫째 내지 셋째 제1 GIZO막들의 증착 속도를 나타낸다.

도 2의 제1 내지 제4 막대 그래프(G1-G4)를 비교하면, 상기 제2 GIZO막의 증착 속도는 1Å/sec 정도인 반면, 상기 제1 GIZO막의 증착 속도는 세 개 모두가 1.7Å/sec 이상인 것을 알 수 있다. 특히, 첫째 제1 GIZO막의 경우, 증착 속도는 2.33Å/sec으로서 종래의 제2 GIZO막보다 두배 이상인 것을 알 수 있다.

본 발명자는 상기 제1 GIZO막에 대해서 DC 파워와 증착 속도 사이의 상관관계를 알아보기 위한 실험을 실시하였다.

이 실험에서 상기 제1 GIZO막을 두 개 형성하였다. 그 중 하나의 제1 GIZO막은 200W의 DC 파워를 인가하여 형성한 것이고, 나머지 하나의 제1 GIZO막은 300W의 DC 파워를 인가하여 형성한 것이다. 상기 실험에서 산소 공급량은 2.5 sccm으로 유지하였고, 다른 증착 조건은 상기와 동일하게 유지하였다.

도 3은 상기 실험의 결과를 보여준다.

도 3에서 제1 막대 그래프(G11)는 200W의 DC 파워를 인가하여 형성한 제1 GIZO막의 증착 속도를 나타낸다. 그리고 제2 막대 그래프(G22)는 300W의 DC 파워를 인가하여 형성한 제1 GIZO막의 증착 속도를 나타낸다.

도 3의 제1 및 제2 막대 그래프(G11, G22)를 비교하면, 다른 증착 조건이 동일할 때, DC 파워가 클수록 상기 제1 GIZO막의 증착 속도가 크다는 것을 알 수 있다.

다음에는 상술한 산화물 반도체층의 형성 방법을 이용한 반도체 소자의 제조방법에 대해 설명한다.

도 4를 참조하면, 기판(40) 상에 게이트 전극(42) 및 게이트 절연층(44)을 순차적으로 적층한다. 기판(40)은 유리 기판 또는 실리콘 기판일 수 있다. 또한 기판(40)은 플렉시블 기판일 수도 있다. 게이트 전극(42)은 n형 불순물이 도핑된 실리콘 전극일 수 있다. 게이트 절연층(44)은 실리콘 산화물층일 수 있다. 이때, 게이트 절연층(44)은 1000Å 정도의 두께로 형성할 수 있다. 게이트 절연층(44) 상에 채널층(46)을 형성한다. 채널층(46)은 산화물 반도체층일 수 있는데, 예를 들면 GIZO층, Zn-Sn-O층, Zn-In-O층, Ga2O3층, In2O3층 또는 ZnO층일 수 있다. 채널층(46)은 도 1에 도시한 산화물 반도체층의 형성 방법에 따라 형성할 수 있다. 채널층(46)이 GIZO층일 때, 700Å 정도의 두께로 형성할 수 있다. 게이트 절연층(44) 상에 서로 마주하도록 이격된 제1 및 제2 전극층(48, 50)을 형성한다. 제1 및 제2 전극층(48, 50)은 동시에 형성할 수 있다. 이때, 제1 전극층(48)은 채널층(46)의 일부와 접촉되도록 형성하고, 제2 전극층(50)은 제1 전극층(48)의 반대편에서 채널 층(46)의 일부와 접촉되도록 형성할 수 있다. 제1 및 제2 전극층(48, 50)은 채널층(46)의 측면일부와 이에 접한 상부면 일부를 덮도록 채널층(46)과 접촉될 수 있다. 제1 및 제2 전극층(48, 50) 중 어느 하나는 소오스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 제1 전극층(48)은 제1 및 제2 금속층(48a,48b)을 순차적으로 적층한 후, 적층된 결과물을 패터닝하여 형성할 수 있다. 제2 전극층(50)은 제3 및 제4 금속층(50a,50b)을 순차적으로 적층하여 형성할 수 있다. 제3 및 제4 금속층(50a,50b)는 각각 제1 및 제2 금속층(48a,48b)과 동일할 수 있다. 그러므로 제1 및 제2 전극층(48, 50)은 게이트 절연층(44) 상에 채널층(46)을 덮는 제1 및 제2 금속층(48a, 48b)을 순차적으로 적층한 다음, 채널층(46)의 상부면 일부가 노출되도록 제2 및 제1 금속층(48b, 48a)의 일부를 순차적으로 제거하여 형성할 수 있다. 이때, 제2 및 제1 금속층(48b, 48a)의 일부의 제거는 리프트 오프(lift off) 방식으로 수행할 수 있고, 일반적인 사진 식각 공정을 이용하여 수행할 수도 있다. 제1 및 제2 금속층(48a, 48b)은 각각 티타늄(Ti)층 및 백금(Pt) 또는 몰리브덴(Mo)층일 수 있다. 이때의 제1 금속층(48a)은 100Å 정도의 두께로 형성하고, 제2 금속층(48b)은 1000Å 정도의 두께로 형성할 수 있다.

제1 및 제2 전극층(48, 50)을 형성한 후의 공정은 통상의 공정 진행 절차를 따를 수 있다.

상술한 바에 따라 반도체 소자, 예를 들면 박막 트랜지스터(Thin Film Transistor)를 형성한 후, 상기 반도체 소자를 소정 시간 동안 열처리 할 수 있다.

한편, 도 5에 도시한 바와 같이, 상부면이 버퍼층(60)으로 덮인 기판(40)의 버퍼층(60) 상에 게이트 전극(70)을 형성하고, 버퍼층(60) 상에 게이트 전극(70)을 덮는 게이트 절연층(90)을 형성할 수 있다. 기판(40)과 버퍼층(60)은 SOI 기판(80)을 구성한다. 버퍼층(60)은 실리콘 산화물층일 수 있다. 게이트 전극(70)은 비저항이 300μΩcm 이하인 물질로 형성될 수 있다. 예컨대, 게이트 전극(70)은 몰리브덴(Mo) 전극일 수 있다. 또한 게이트 절연층(90)은 실리콘 질화물층일 수 있다. 게이트 절연층(90)을 형성한 다음의 공정은 도 4에서 설명한 바와 같을 수 있다.

한편, 도 4 및 도 5는 게이트 전극(42, 70)이 채널층(46) 아래에 위치한 바텀 게이트(bottom gate) 박막 트랜지스터의 제조 방법을 나타내지만, 본 발명의 반도체 소자 제조 방법은 게이트 전극(42, 70)이 채널층(46) 위에 구비된 탑 게이트(top gate) 박막 트랜지스터 제조 방법에도 적용될 수 있다. 탑 게이트 박막 트랜지스터의 제조 방법에서도 채널층(46)은 도 1의 산화물 반도체층 형성 방법으로 형성할 수 있다.

다음에는 상술한 바에 따라 형성한 박막 트랜지스터의 전류-전압 특성을 확인하기 위하여 본 발명자가 실시한 실험 및 그 결과에 대해 설명한다.

이 실험에서 제1 내지 제4 TFT를 제조하여 사용하였다. 상기 제1 내지 제4 TFT의 채널층은 GIZO(Ga2O3-In203-ZnO)층으로 형성하였다.

상기 제1 및 제2 TFT는 상술한 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 따라 형성하였다. 그러나 채널층(46)을 형성할 때, 스퍼터링 가스로 아르곤 가스(Ar)를 사용하였고, 공급량은 190sccm을 유지하였다. 그리고 산소(O2) 공급량은 2.5sccm을 유지하였다. 또한 상기 제1 TFT는 형성 후, 300℃에서 1시간 동안 열 처리하였고, 상기 제2 TFT는 형성 후, 350℃에서 1시간 동안 열처리하였다.

상기 제3 및 제4 TFT는 상기 제1 및 제2 TFT와 동일하게 형성하였다. 그러나 채널층(46)을 종래 방식인 RF 마그네트론 스퍼터를 이용하여 형성하였다. 상기 제3 및 제4 TFT를 형성한 후의 열처리는 각각 상기 제1 및 제2 TFT와 동일하게 실시하였다.

상기 제1 내지 제4 TFT에 대한 전류-전압 특성을 측정하기 위해 3개의 서로 다른 드레인 전압(Vd) 각각에 대해서 게이트 전압(Vg)을 변화시키면서 상기 제1 내지 제4 TFT 각각의 소오스-드레인 전류(Ids)를 측정하였다.

도 6 및 도 7은 300℃에서 열처리한, 본 발명에 속하는 상기 제1 TFT와 종래에 속하는 상기 제3 TFT에 대한 전류-전압 특성을 보여준다. 그리고 도 8 및 도 9는 350℃에서 열처리한, 본 발명에 속하는 상기 제2 TFT와 종래에 속하는 상기 제4 TFT에 대한 것을 보여준다.

도 6 내지 도 9 각각의 제1 그래프들(100a-100d)은 드레인 전압을 0.1V로 고정한 상태에서 측정한 전류-전압 특성을 나타내고, 제2 그래프들(110a-110d)은 드레인 전압을 5V로 고정한 상태에서 측정한 전류-전압 특성을 나타낸다. 그리고 제3 그래프들(120a-120d)은 드레인 전압을 10V로 고정한 상태에서 측정한 전류-전압 특성을 나타낸다.

300℃에서 열처리한 본 발명의 제1 TFT와 종래의 제3 TFT의 전류-전압 특성을 보여주는 도 6 및 도 7을 비교하면, 상기 제1 TFT와 상기 제3 TFT의 전류-전압 특성은 크게 다르지 않음을 알 수 있다. 또한, 도 8 및 도 9를 비교하면, 350℃에 서 열처리한 본 발명의 제2 TFT와 종래의 제4 TFT의 전류-전압 특성도 큰 차이가 없는 것을 알 수 있다.

도 6 내지 도 9의 결과로부터 본 발명의 반도체 소자의 제조 공정에서 채널층(46)을 저항이 1㏀이하인 산화물 반도체 타겟을 구비하는 DC 스퍼터에서 형성하였을 때의 상기 반도체 소자의 전류-전압 특성은 채널층(46)을 종래의 RF 스퍼터에서 형성하였을 때의 반도체 소자의 전류-전압 특성과 거의 차이가 없음을 알 수 있다.

오히려, 산화물 반도체를 타겟으로 사용하는 DC 스퍼터와 종래의 RF 스퍼터에서 GIZO층(채널층) 증착 속도를 보여주는 도 2의 결과로부터 본 발명에 속한 상기 제1 및 제3 TFT를 제조하는데 걸리는 시간이 종래에 속한 상기 제2 및 제4 TFT를 제조하는데 걸리는 시간보다 훨씬 짧아질 수 있음을 알 수 있다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 산화물 반도체 타겟을 구비하는 DC 스퍼터 장비를 이용하여 산화물 반도체층을 형성하는 기술적 사상을 TFT 뿐만 아니라 산화물 반도체층이 사용되는 다른 반도체 소자에도 적용할 수 있을 것이다. 또한 보다 다양한 구조를 갖는 TFT의 제조 방법에 상술한 산화물 반도체층 형성방법을 적용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

도 1은 본 발명의 실시예에 의한 산화물 반도체층 형성방법을 단계별로 나타낸 블록도이다.

도 2는 도 1에 도시한 본 발명의 산화물 반도체층 형성방법과 RF 스퍼터링 방법으로 형성한 산화물 반도체층의 증착속도를 나타낸 막대 그래프이다.

도 3은 도 1에 도시한 본 발명의 산화물 반도체층 형성방법에서 DC 파워(Direct Current power)가 200W 및 300W일 때, 산화물 반도체층의 증착 속도를 나타낸 막대 그래프이다.

도 4는 도 1의 산화물 반도체층의 형성방법이 이용된, 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 단계별로 나타낸 단면도이다.

도 5는 도 4의 본 발명의 실시예에 의한 반도체 소자의 제조 방법에서 게이트 전극이 SOI 기판 상에 형성된 경우를 나타낸 단면도이다.

도 6 및 도 8은 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 따라 형성하되, 형성 후 열처리를 각각 300℃와 350℃에서 실시한 박막 트랜지스터의 전류-전압 특성을 나타낸 그래프들이다.

도 7 및 도 9는 각각 박막 트랜지스터 형성 후 열처리 온도를 각각 300℃와 350℃에서 실시한 것으로, GIZO 채널층을 RF 스퍼터에서 형성한 종래의 박막 트랜지스터에 대한 전류-전압 특성을 나타낸 그래프들이다.

*도면의 주요부분에 대한 부호의 설명*

40:기판 42, 70:게이트 전극

44, 90:게이트 절연층 46:채널층

48, 50:제1 및 제2 전극층 48a, 48b, 50a, 50b:제1 내지 제4 금속층

60:버퍼층 80:SOI 기판

Claims (8)

1. 저항이 1㏀ 이하이고, x(제1 산화물)·y(제2 산화물)·z(제3 산화물)로 표시되며, 상기 제1, 제2 및 제3 산화물 사이의 몰% 비는 1:1:1, 0.5:0.5:1 또는 2:2:1이고, 산소함량이 21% 이하인 환원가스 분위기에서 소결된 타겟인 것을 특징으로 하는 산화물 반도체 타겟.
2. 삭제
3. 제 1 항에 있어서, 상기 제1 내지 제3 산화물은 각각 Ga2O3, In2O3, ZnO 및 Sn0으로 이루어진 군 중 어느 하나이고 서로 다른 것을 특징으로 하는 산화물 반도체 타겟.
4. 제 1 항에 있어서, 상기 제1 내지 제3 산화물은 각각 Ga2O3, In2O3 및 ZnO이고, x+y+z=1이고, x 또는 y≥0.15이며, z>0.15인 것을 특징으로 하는 산화물 반도체 타겟.
5. 삭제
6. 삭제
7. 삭제
8. 제 1 항에 있어서, 저항이 1kΩ이면서 비정질인 것을 특징으로 하는 산화물 반도체 타겟.

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