KR20130019903A - 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 전극과, 상기 게이트 전극과 상하 방향으로 이격되고, 수평 방향으로 서로 이격된 소오스 전극 및 드레인 전극과, 상기 게이트 전극과 상기 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막과, 상기 게이트 절연막과 상기 소오스 전극 및 드레인 전극 사이에 형성된 활성층과, 상기 활성층 상에 형성된 보호막을 포함하며, 상기 보호막은 적어도 일부가 화학 증착 방식으로 형성된 박막 트랜지스터 및 그 제조 방법을 제시한다.
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 금속 산화물 반도체 박막을 활성층으로 이용하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor; TFT)는 액정 표시 장치(Liquid Crystal Display; LCD)나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로로 사용된다. 이러한 박막 트랜지스터는 표시 장치의 하부 기판에 게이트 라인 및 데이터 라인과 함께 형성된다. 즉, 박막 트랜지스터는 게이트 라인의 일부인 게이트 전극, 채널로 이용되는 활성층, 데이터 라인의 일부인 소오스 전극과 드레인 전극, 그리고 게이트 절연막 등으로 이루어진다.
이러한 박막 트랜지스터의 활성층은 게이트 전극과 소오스/드레인 전극 사이에서 채널 역할을 하며, 비정질 실리콘(Amorphous Silicon) 또는 결정질 실리콘(crystalline silicon)을 이용하여 형성하였다. 그러나, 실리콘을 이용한 박막 트랜지스터 기판은 유리 기판을 사용해야 하기 때문에 무게가 무거울 뿐만 아니라 휘어지지 않아 플렉서블 표시 장치로 이용할 수 없는 단점이 있다. 이를 해결하기 위해 금속 산화물이 최근에 많이 연구되고 있다. 또한, 고속 소자 구현, 즉 이동도(mobility) 향상을 위해 전하 농도(carrier concentration)가 높고 전기 전도도가 우수한 결정질 박막을 활성층에 적용하는 것이 바람직하다.
이러한 금속 산화물로서 징크옥사이드(Zinc Oxide; ZnO) 박막에 대한 연구가 활발히 진행되고 있다. ZnO 박막은 저온에서도 쉽게 결정이 성장되는 특성을 가지고 있으며, 높은 전하 농도와 이동도를 확보하는데 우수한 물질로 알려져 있다. 이러한 ZnO 박막을 이용한 TFT로서 한국특허공개 2010-0090208호 및 한국특허공개 2010-0060502호에 제시되어 있는데, 한국특허공개 2010-0090208호는 소오스 전극과 드레인 전극 사이에 위치하여 채널이 형성되는 영역을 적어도 비정질 구조로 형성하고, 한국특허공개 2010-0060502호에는 코플라나 구조를 적용함에 따라 소오스 전극 및 드레인 전극 식각 시 발생하는 ZnO의 변성을 방지하는 것이 제시되어 있다. 그러나, ZnO 박막은 대기중에 노출되었을 때 -OH 기를 흡수하여 막질이 불안정하고, 그에 따라 박막 트랜지스터의 안정성(stability)을 저하시키는 단점이 있다. 또한, 산소 결함(oxygen defect)에 의해 생성되는 과잉 캐리어(excess carrier)에 의해 오프 커런트(off current)가 상승하거나 문턱 전압(threshold voltage)이 변하는 문제가 있다.
본 발명은 활성층으로 인듐갈륨징크옥사이드(이하, IGZO라 함) 박막을 이용하여 활성층의 막질을 향상시켜 안정성을 향상시킬 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.
본 발명은 활성층 상에 보호막을 형성하여 활성층이 대기중으로 노출되지 않도록할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.
본 발명은 활성층 상의 보호막의 적어도 일부를 CVD 방식으로 형성하는 박막 트랜지스터 및 그 제조 방법을 제공한다.
본 발명의 실시 예들에 따른 박막 트랜지스터는 게이트 전극; 상기 게이트 전극과 상하 방향으로 이격되고, 수평 방향으로 서로 이격된 소오스 전극 및 드레인 전극; 상기 게이트 전극과 상기 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막; 상기 게이트 절연막과 상기 소오스 전극 및 드레인 전극 사이에 형성된 활성층; 및 상기 활성층 상에 형성된 보호막을 포함하며, 상기 보호막은 적어도 일부가 화학 증착 방식으로 형성된다.
상기 활성층은 3족 또는 4족 원소가 도핑된 ZnO 박막으로 형성되며, 상기 도핑 원소는 Ga, In 또는 Sn 원소의 적어도 하나이다.
상기 활성층은 IGZO 박막으로 형성되며, 상기 IGZO 박막은 단일층 또는 적어도 이중층으로 형성된다.
상기 보호막은 상기 소오스 전극 및 드레인 전극 사이의 상기 활성층 상에 형성되며, 상기 보호막은 단일층 또는 적어도 이중층으로 형성된다.
상기 보호막은 적어도 일부가 플라즈마를 이용하지 않는 상기 화학 증착 방식으로 형성되며, 상기 보호막은 상기 활성층 상에 형성되며 상기 플라즈마를 이용하지 않는 상기 화학 증착 방식으로 형성된 제 1 보호막과 상기 제 1 보호막 상에 형성되며 플라즈마를 이용한 상기 화학 증착 방식으로 형성된 제 2 보호막을 포함한다.
본 발명의 실시 예들에 따른 박막 트랜지스터의 제조 방법은 기판이 제공되는 단계; 상기 기판 상에 게이트 전극을 형성하고 그 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 활성층을 형성하는 단계; 상기 활성층 상에 보호막을 형성하는 단계; 및 상기 활성층 상에 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 보호막은 적어도 일부를 화학 증착 방식으로 형성한다.
상기 활성층은 3족 또는 4족 원소가 도핑된 ZnO 박막을 단일층 또는 적어도 이중층으로 형성한다.
상기 보호막은 단일층 또는 적어도 이중층으로 형성하며, 상기 보호막은 상기 활성층과 접하는 제 1 부분을 플라즈마를 이용하지 않는 상기 화학 증착 방식으로 형성하고, 나머지 제 2 부분은 ㅍ플라즈마를 이용한 상기 화학 증착 방식으로 형성한다.
상기 보호막은 상기 제 1 부분을 실리콘 소오스와 제 1 반응 소오스를 이용하여 형성하고, 상기 제 2 부분을 실리콘 소오스와 제 2 반응 소오스를 이용하여 형성한다.
상기 실리콘 소오스는 TEOS 및 SiH4를 포함하고, 상기 제 1 반응 소오스는 O3를 포함하며, 상기 제 3 소오스는 O2, N20 및 NH3를 포함한다.
상기 보호막의 제 1 부분은 TEOS 및 O3를 이용하여 형성하며, 상기 보호막의 제 2 부분은 TEOS 또는 SiH4와 O2, N2O 또는 NH3를 이용하여 형성한다.
상기 보호막을 상기 소오스 전극 및 드레인 전극이 서로 이격된 영역에 잔류하도록 패터닝하는 단계를 더 포함한다.
상기 보호막 형성 이전 및 이후의 적어도 어느 하나에 어닐링 공정을 실시하는 단계를 더 포함한다.
상기 게이트 절연막 형성, 상기 활성층 형성, 상기 보호막 형성 및 상기 어닐링은 인시투로 실시한다.
본 발명의 실시 예들은 박막 트랜지스터의 활성층을 금속 산화물 반도체, 특히 IGZO 박막을 CVD 방식을 이용하여 형성한다. 따라서, 증착 공정이 진행될수록 박막의 특성이 변화되어 신뢰성을 저하시키는 종래의 스퍼터링에 의한 IGZO 박막의 문제점을 해결할 수 있다. 그리고, 활성층을 다층으로 형성하며, 게이트 절연막에 인접한 활성층은 막질 및 계면 특성이 우수한 ALD 공정을 이용한 IGZO 박막으로 형성하고, 이를 프론트 채널로 이용할 수 있어 박막 트랜지스터의 동작 속도를 향상시킬 수 있다.
또한, IGZO 박막 상에 보호막을 형성하여 활성층의 식각 손상 및 산소 침투에 의한 막질 저하를 방지할 수 있고, 적어도 일부를 CVD 방식으로 형성함으로써 활성층의 손상을 방지할 수 있다. 즉, 활성층에 접하는 보호막의 적어도 일부를 CVD 또는 ALD 방식으로 형성함으로써 활성층의 플라즈마에 의한 손상을 방지하고, 나머지를 PECVD 방식으로 형성함으로써 보호막의 막질 및 증착률을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 단면도.
도 2는 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 단면도.
도 3은 본 발명에 따른 박막 트랜지스터의 제조에 이용되는 공정 장비의 개략도.
도 4는 본 발명에 따른 박막 트랜지스터의 보호막 증착에 이용되는 증착 장치의 개략도.
도 5는 본 발명에 따른 박막 트랜지스터의 제조 방법에 따른 공정 흐름도.
도 6 내지 도 9는 본 발명에 따른 박막 트랜지스터의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2는 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 단면도.
도 3은 본 발명에 따른 박막 트랜지스터의 제조에 이용되는 공정 장비의 개략도.
도 4는 본 발명에 따른 박막 트랜지스터의 보호막 증착에 이용되는 증착 장치의 개략도.
도 5는 본 발명에 따른 박막 트랜지스터의 제조 방법에 따른 공정 흐름도.
도 6 내지 도 9는 본 발명에 따른 박막 트랜지스터의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 단면도로서, 버텀 게이트(Bottom gate)형 박막 트랜지스터의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터는 기판(100) 상에 형성된 게이트 전극(110)과, 게이트 전극(110) 상에 형성된 게이트 절연막(120)과, 게이트 절연막(120) 상에 형성된 활성층(130)과, 활성층(130) 상에 된 보호막(140)과, 활성층(130) 상에 형성되며 보호막(140) 상에서 서로 이격되어 형성된 소오스 전극(150a) 및 드레인 전극(150b)을 포함한다.
기판(100)은 투명 기판을 이용할 수 있는데, 예를 들어 실리콘 기판, 글래스 기판 또는 플렉서블 디스플레이를 구현하는 경우에는 플라스틱 기판(PE, PES, PET, PEN 등)이 사용될 수 있다. 또한, 기판(100)은 반사형 기판이 이용될 수 있는데, 예를들어 메탈 기판이 사용될 수 있다. 메탈 기판은 스테인레스 스틸, 티타늄(Ti), 몰리브덴(Mo) 또는 이들의 합금으로 형성될 수 있다. 한편, 기판(100)으로 메탈 기판을 이용할 경우 메탈 기판 상부에 절연막을 형성하는 것이 바람직하다. 이는 메탈 기판과 게이트 전극(110)의 단락을 방지하고, 메탈 기판으로부터 금속 원자의 확산을 방지하기 위함이다. 이러한 절연막으로는 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 알루미나(Al2O3) 또는 이를의 화합물 중 적어도 하나를 포함하는 물질을 이용할 수 있다. 이와 더불어 티타늄나이트라이드(TiN), 티타늄알루미늄나이트라이드(TiAlN), 실리콘카바이드(SiC) 또는 이들의 화합물중 적어도 하나를 포함하는 무기 물질을 절연막 하부에 확산 방지막으로 이용할 수 있다.
게이트 전극(110)은 도전 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 구리(Cu) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 또한, 게이트 전극(110)은 단일층 뿐 아니라 복수 금속층의 다중층으로 형성할 수 있다. 즉, 물리 화학적 특성이 우수한 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 등의 금속층과 비저항이 작은 알루미늄(Al) 계열, 은(Ag) 계열 또는 구리(Cu) 계열의 금속층을 포함하는 이중층으로 형성할 수도 있다.
게이트 절연막(120)은 적어도 게이트 전극(110) 상부에 형성된다. 즉, 게이트 절연막(120)은 게이트 전극(110)의 상부 및 측부를 포함한 기판(100) 상에 형성될 수 있다. 게이트 절연막(120)은 금속 물질과의 밀착성이 우수하며 절연 내압이 우수한 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 알루미나(Al2O3), 지르코니아(ZrO2)를 포함하는 무기 절연막 중 하나 또는 그 이상의 절연 물질을 이용하여 형성할 수 있으며, 단일층 또는 다층으로 형성할 수 있다. 다층의 게이트 절연막(120)은 예를 들어 실리콘 나이트라이드 및 실리콘 옥사이드를 적층하여 형성할 수 있다. 여기서, 실리콘 옥사이드 증착 시 게이트 전극(110)의 산화 현상을 방지하기 위해 게이트 전극(110) 상부에 실리콘 나이트라이드를 먼저 형성할 수 있다. 또한, 실리콘 나이트라이드 증착 시 소오스로 이용되는 NH3의 수소(hydrogen)에 의해 활성층(130)의 캐리어 밀도(carrier concentration)이 상승하는 현상이 발생하므로 실리콘 나이트라이드의 두께를 최소화할 필요가 있다.
활성층(130)은 게이트 절연막(120) 상에 형성되며, 적어도 일부가 게이트 전극(110)과 중첩되도록 형성된다. 활성층(130)은 ZnO 박막의 막질을 개선하기 위해 ZnO 박막에 3족 또는 4족 원소, 예를 들어 인듐(In), 갈륨(Ga), 주석(Sn) 원소의 적어도 하나를 도핑함으로써 비정질 ZnO 박막을 유도하여 박막 트랜지스터의 안정성을 개선할 수 있다. 예를 들어 활성층(130)은 ZnO 박막에 인듐 및 갈륨을 도핑한 IGZO 박막으로 형성될 수 있다. IGZO 박막을 이용한 활성층(130)을 원자층 증착(Atomic layer Deposition; 이하 ALD라 함), 화학 기상 증착(Chemical Vapor Deposition; 이하 CVD라 함) 등의 화학적 증착 방식으로 형성한다. 이는 IGZO 박막을 IGZO 타겟을 이용한 스퍼터링에 의해 형성하면 박막의 증착이 진행될수록 박막의 조성이 변화되어 IGZO 박막의 막질이 균일하지 않은 문제가 있기 때문이다. 즉, IGZO 타겟 내의 결정 구조 및 그레인이 불규칙하기 때문에 IGZO 박막의 증착이 진행될수록 박막의 조성이 변화되고, 그에 따라 막질이 균일하지 않게 된다. 따라서, 동일 챔버 내에서 동일 프로세스로 제조된 박막 트랜지스터들의 특성이 서로 다르고, 그에 따라 신뢰성이 저하된다. 또한, 활성층(130)을 필요에 따라 조성이 다른 복수의 층으로 형성할 수 있는데, IGZO 타겟은 하나의 조성으로만 제작되기 때문에 이러한 다층 구조의 활성층(130)을 형성하기 어렵다. 즉, IGZO 타겟을 이용한 스퍼터링 공정으로는 조성이 다른 다층 구조의 액티브층을 형성할 수 없다. 따라서, 본 발명은 IGZO 박막을 이용한 활성층(130)을 원자층 증착(Atomic layer Deposition; 이하 ALD라 함), 화학 기상 증착(Chemical Vapor Deposition; 이하 CVD라 함) 등의 화학적 증착 방식으로 형성한다. IGZO 박막은 인듐 소오스, 갈륨 소오스 및 징크 소오스와 산화 소오스를 이용하여 형성할 수 있다. 예를 들어 인듐 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있고, 갈륨 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, 징크 소오스로는 디에틸징크(Diethyl Zinc; Zn(C2H5)2)(DEZ), 디메틸징크(Dimethyl Zinc; Zn(CH3)2)(DMZ) 등을 이용할 수 있다. 또한, 산화 소오스로는 산소가 포함된 물질, 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다.
보호막(140)은 활성층(130) 형성 후 소오스 전극(150a) 및 드레인 전극(150b)을 형성하기 위한 식각 공정에서 활성층(130)이 노출되어 손상되는 것을 방지하기 위해 식각 정지막으로 작용한다. 또한, 보호막(140)은 소오스 전극(150a) 및 드레인 전극(150b)의 제조가 완료된 후 활성층(130)이 대기중에 노출되는 것을 방지할 수 있다. 즉, IGZO 박막으로 형성된 활성층(130)은 대기중에 노출되면 산소 등이 침투하여 특성이 저하될 수 있는데, 보호막(140)이 형성되어 이를 방지할 수 있다. 이러한 보호막(140)은 산소의 침투를 방지할 수 있고, 식각 공정 시 활성층(130)과 식각 선택비가 차이나는 물질로 형성할 수 있는데, 예를 들어 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON) 등의 절연 물질을 이용하여 단일층 또는 다층으로 형성할 수 있다. 또한, 보호막(140)은 적어도 일부는 CVD 방식을 이용하여 형성할 수 있다. 즉, 플라즈마를 이용하여 보호막(140)을 형성하는 경우 활성층(130)이 플라즈마에 의해 손상되므로 보호막(140)은 적어도 활성층(130)에 접하는 영역은 CVD 방식으로 형성한다.
소오스 전극(150a) 및 드레인 전극(150b)은 활성층(130) 상부에 형성되며, 게이트 전극(110)과 일부 중첩되어 게이트 전극(110)을 사이에 두고 상호 이격되어 형성된다. 즉, 소오스 전극(150a)과 드레인 전극(150b)은 보호막(140) 상에서 서로 이격되어 형성된다. 소오스 전극(150a) 및 드레인 전극(150b)은 동일 물질을 이용한 동일 공정에 의해 형성할 수 있으며, 도전성 물질을 이용하여 형성할 수 있는데, 예를 들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 즉, 게이트 전극(110)과 동일 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다. 또한, 소오스 전극(150a) 및 드레인 전극(150b)은 단일층 뿐 아니라 복수 금속층의 다층으로 형성할 수 있다.
상기한 바와 같이 본 발명의 일 실시 예에 따른 박막 트랜지스터는 활성층(130)을 금속 산화물 반도체, 특히 IGZO 박막을 CVD 방식을 이용하여 형성한다. 따라서, IGZO 박막을 스퍼터링에 의해 형성하는 경우에 비해 박막의 균일성을 향상시킬 수 있고, 그에 따라 소자의 신뢰성을 향상시킬 수 있다. 또한, IGZO 박막 상에 보호막(140)을 형성하여 활성층(130)의 식각 손상 및 산소 침투에 의한 막질 저하를 방지할 수 있고, 적어도 일부를 CVD 방식으로 형성함으로써 플라즈마를 이용하는 경우 발생되는 활성층(130)의 손상을 방지할 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 단면도로서, 활성층(130) 및 보호막(140)이 각각 적어도 이중층으로 이루어진 박막 트랜지스터의 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시 예에 따른 박막 트랜지스터는 기판(100) 상에 형성된 게이트 전극(110)과, 게이트 전극(110) 상에 형성된 게이트 절연막(120)과, 게이트 절연막(120) 상에 형성되며 제 1 및 제 2 IGZO 박막(130a 및 130b)을 포함하는 활성층(130)과, 활성층(130) 상에 형성되며 제 1 및 제 2 보호막(140a 및 140b)을 포함하는 보호막(140)과, 활성층(130) 상에 형성되며 보호막(140) 상에서 서로 이격되어 형성된 소오스 전극(150a) 및 드레인 전극(150b)을 포함한다.
활성층(130)은 적어도 이중층으로 형성될 수 있는데, 게이트 절연막(120)에 인접하는 제 1 IGZO 박막(132)은 ALD 공정으로 형성하고, 제 1 IGZO 박막(134) 상에 CVD 공정으로 제 2 IGZO 박막(134)을 형성할 수 있다. 여기서, ALD 공정으로 형성된 제 1 IGZO 박막(132)은 막질 및 계면 특성이 우수하기 때문에 채널 형성에 중요한 프론트 채널(front channel)로 이용할 수 있다. 즉, 게이트 전극(110)에 (+) 전압이 인가되면 게이트 절연막(120) 상부의 활성층(130) 일부에 (-) 전하가 쌓여 프론트 채널을 형성하게 되고, 프론트 채널을 통해 전류가 잘 흐를수록 이동도가 우수하게 된다. 따라서, 프론트 채널 영역은 이동도가 우수한 물질로 형성하는 것이 바람직한데, ALD 공정으로 형성된 제 1 IGZO 박막(132)은 막질 및 계면 특성이 우수하여 이동도가 우수하게 된다. 그런데, ALD 공정을 이용하는 경우 공정 속도가 느려 생산성이 저하되기 때문에 제 1 IGZO 박막(132) 상의 제 2 IGZO 박막(134)은 CVD 공정으로 형성한다. CVD 공정을 이용하면 고속 증착이 가능하므로 생산성을 향상시킬 수 있다. 한편, ALD 공정의 산화 소오스로는 산소를 포함하는 물질을 이용할 수 있으나, TMGa는 산소(O2)와 반응성이 떨어지므로 오존(O3)을 이용하는 것이 바람직하고, 산소(O2)를 이용하는 경우에는 플라즈마 상태로 여기시켜 이용할 수 있다. 산소 뿐만 아니라 N2O, CO2도 플라즈마 상태로 여기시켜 이용할 수 있다. 또한, CVD 공정의 산화 소오스로는 산소, 오존, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합, 산소 플라즈마 등을 이용할 수 있는데, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합을 이용하는 것이 가장 바람직하다. 한편, 제 2 IGZO 박막(134)은 제 1 IGZO 박막(132)과 조성비를 다르게 형성하여 백 채널(back channel)로 이용할 수 있다. 즉, 게이트 전극(110)에 (-) 전압이 인가되면 (-) 전하는 소오스 전극(140a) 및 드레인 전극(140b) 하부의 활성층(130) 일부에 쌓이게 된다. 따라서, 백 채널은 전하 이동을 방지할 수 있는 조성, 즉 전도성이 프론트 채널로 작용하는 제 1 IGZO 박막(132)보다 낮도록 제 2 IGZO 박막(134)을 형성한다. 이를 위해 인듐 소오스, 갈륨 소오스 및 징크 소오스의 적어도 어느 하나의 유입량을 제 1 IGZO 박막(132)와 다르게 조절하여 유입할 수 있고, 산화 소오스의 유입량 또한 조절하여 유입할 수 있다. 예를 들어, 제 2 IGZO 박막(134)의 인듐을 제 1 IGZO 박막(132)보다 적게 할 수도 있고, 제 2 IGZO 박막(134)의 갈륨을 제 1 IGZO 박막(132)보다 많게 할 수도 있다. 이렇게 하면 제 1 IGZO 박막(132)과 제 2 IGZO 박막(134)의 특성, 예를 들어 이동도, 전기 전도도 등을 조절할 수 있다. 이러한 제 1 IGZO 박막(132)은 5～50Å의 두께로 형성할 수 있고, 제 2 IGZO 박막(134)은 200～300Å의 두께로 형성할 수 있다.
보호막(140) 또한 다층으로 형성할 수 있는데, 예를 들어 보호막(140)은 제 1 및 제 2 보호막(140a 및 140b)의 이중층으로 형성할 수 있다. 이때, 제 1 및 제 2 보호막(140a 및 140b)은 각기 다른 증착 방식으로 형성할 수 있다. 즉, 제 1 보호막(140a)은 CVD 공정으로 형성하고, 제 2 보호막(140b)은 PECVD 공정으로 형성할 수 있다. 즉, 플라즈마를 이용하여 보호막(140)을 형성하면 보호막(140)의 막질을 향상시킬 수 있으나, 플라즈마에 의해 활성층(130)이 손상될 수 있기 때문에 제 1 보호막(140a)은 CVD 공정으로 형성하고 제 2 보호막(140b)은 PECVD 공정으로 형성한다. 또한, 제 1 보호막(140a)은 ALD 방식으로 형성할 수도 있다. 한편, 보호막(140)은 다층으로 형성하는 경우 제 1 보호막(140a)과 제 2 보호막(140b)은 소오스 가스 및 반응 가스를 다르게 하여 형성할 수도 있다. 예를 들어 보호막(140)을 실리콘 옥사이드로 형성할 수 있는데, TEOS를 소오스로 이용하고 제 1 보호막(140a)은 O3를 반응 가스로 이용하고 제 2 보호막(140b)은 O2, N2O 또는 NH3를 반응 가스로 이용할 수 있다. 또한, 제 1 보호막(140a)은 TEOS를 소오스로 이용하고 제 2 보호막(140b)은 SiH4를 소오스로 이용할 수 있다. 뿐만 아니라, 제 1 및 제 2 보호막(140a 및 140b)은 막질이 다른 물질로 형성할 수 있는데, 제 1 보호막(140a)은 실리콘 옥사이드로 형성하고, 제 2 보호막(140b)은 실리콘 나이트라이드로 형성할 수도 있다. 또한, 다층 구조의 보호막(140)은 증착 온도를 다르게 하여 형성할 수도 있다. 예를 들어, 제 1 및 제 2 보호막(140a 및 140b)은 온도 범위에서 형성할 수 있는데, 동일 온도에서 형성할 수 있고, 서로 다른 온도에서 형성할 수도 있다.
상기한 바와 같이 본 발명의 다른 실시 예에 따른 박막 트랜지스터는 활성층(130)을 IGZO 박막을 이용하여 형성하며, ALD 공정 및 CVD 공정으로 제 1 및 제 2 IGZO 박막(132, 134)의 적층 구조로 형성할 수 있다. 이때, 제 1 및 제 2 IGZO 박막(132, 134)의 조성을 소오스의 유입량 등으로 조절할 수 있어 조성이 다른 다층 구조의 박막을 형성할 수 있다. 또한, 제 1 IGZO 박막(132)을 막질이 우수한 ALD 공정으로 형성하여 프론트 채널로 이용할 수 있어 이동도가 우수하고, 전기 전도도가 우수한 고속 소자를 구현할 수 있으며, 제 2 IGZO 박막(134)을 고속 증착이 가능한 CVD 공정으로 형성함으로써 ALD 공정의 단점인 생산성 저하를 보완할 수 있다. 그리고, 보호막(140)을 CVD 또는 ALD 방식으로 형성된 제 1 보호막(140a)과 PECVD 방식으로 형성된 제 2 보호막(140b)의 적층 구조로 형성함으로써 제 1 보호막(140a)에 의해 활성층(130)의 플라즈마 손상을 방지하고, 제 2 보호막(140b)에 의해 보호막(140)의 막질 및 증착률을 향상시킬 수 있다.
도 3은 본 발명에 따른 박막 트랜지스터를 제조하기 위한 공정 장치의 개략도로서, 복수의 증착 챔버와 어닐링 챔버를 포함하는 클러스터의 개략도이다. 또한, 도 4는 본 발명에 따른 박막 트랜지스터의 보호막을 형성하기 위한 증착 장치의 개략도로서, CVD 공정과 PECVD 공정을 동시에 진행할 수 있는 증착 장치이다.
본 발명에 이용되는 공정 장치는 도 3에 도시된 바와 같이 로드락 챔버(210)와, 트랜스퍼 챔버(220)와, 제 1 증착 챔버(230)와, 제 2 증착 챔버(240)와, 제 3 증착 챔버(250)와, 어닐링 챔버(260)를 포함한다. 여기서, 제 1 증착 챔버(230)는 게이트 절연막을 증착하기 위한 챔버일 수 있고, 제 2 증착 챔버(240)는 적어도 한층의 IGZO 박막으로 이루어진 활성층을 형성하기 위한 챔버일 수 있으며, 제 3 증착 챔버(250)는 적어도 한층의 보호막을 형성하기 위한 챔버일 수 있다. 또한, 어닐링 챔버(260)는 보호막 형성 이전, 보호막 형성 이후 또는 보호막 형성 이전 및 이후에 기판을 적어도 한번 어닐링하기 위한 챔버이다. 따라서, 공정 장치의 진공 상태를 유지하면서 게이트 절연막 증착, 활성층 증착, 보호막 증착 및 어닐링을 인시투로 실시할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터의 보호막을 형성하기 위한 증착 장치는 도 4에 도시된 바와 같이 소정의 반응 공간이 마련된 반응 챔버(300)와, 반응 챔버(300)의 내부 하측에 마련되어 기판(100)이 안착되는 서셉터(310)와, 반응 챔버(300)의 내부 상측에 서셉터(310)와 대응되도록 마련된 가스 분배판(320)과, 가스 분배판(320)을 통해 실리콘 소오스를 공급하기 위한 제 1 공급부(330)와, 제 1 반응 소오스를 공급하기 위한 제 2 공급부(340)와, 제 2 반응 소오스를 공급하기 위한 제 3 공급부(350)와, 클리닝 가스 또는 퍼지 가스를 공급하기 위한 제 4 공급부(360)를 포함한다. 또한, 클리닝 가스를 반응 챔버(300) 외부에서 활성화시키기 위한 원격 플라즈마 발생부(370)와, 가스 분배판(320)과 연결되어 공정 가스를 활성화시키기 위한 플라즈마 발생부(380)를 포함한다. 따라서, 가스 분배판(320)은 도전성 물질로 제작되며, 플라즈마 발생부(380)는 RF 전원(382)과 정합기(384)를 포함할 수 있다. 또한, 제 1 내지 제 4 공급부(330 내지 360) 각각은 소오스 저장부(332, 342, 352, 362)와 소오스 공급 라인(334, 344, 354, 364)를 포함하며, 도시되지 않았지만 소오스의 유량을 조절하기 위한 유량계를 포함할 수 있다. 그리고, 반응 챔버(300) 내부의 진공 유지를 위한 진공 라인(392) 및 진공 펌프(394)를 더 포함할 수 있다. 한편, 제 1 공급부(330)에는 TEOS, SiH4 등의 실리콘 소오스가 마련될 수 있고, 제 2 공급부(340)에는 O2, O3 등의 산화 소오스가 마련될 수 있으며, 제 3 공급부(350)에는 N2O, NH3 등의 질소 함유 소오스가 마련될 수 있다. 또한, 제 4 공급부(360)에는 NF3 등의 클리닝 가스 또는 Ar 등의 퍼지 가스가 마련될 수 있다.
상기 증착 장치를 이용하여 단일층 또는 다층의 보호막을 형성할 수 있다. 예를 들어 RF 전원을 인가하지 않고 TEOS와 O3를 이용하여 실리콘 옥사이드를 CVD 방식으로 형성함으로써 단일층의 보호막을 형성할 수 있다. 또한, RF 전원을 인가하지 않고 TEOS와 O3를 이용하여 제 1 실리콘 옥사이드를 CVD 방식으로 형성한 후 RF 전원을 인가하고 TEOS와 O2를 이용하여 제 2 실리콘 옥사이드를 PECVD 방식으로 형성할 수 있다. 그리고, RF 전원을 인가하지 않고 TEOS와 O3를 이용하여 실리콘 옥사이드를 CVD 방식으로 형성한 후 TEOS 또는 SiH4와 N2O 또는 NH3를 이용하여 실리콘 옥시나이트라이드를 PECVD 방식으로 형성할 수 있다. 즉, 보호막은 단일층 또는 다층으로 형성하더라도 활성층(130)과 접하는 부분은 CVD 방식으로 실리콘 옥사이드를 형성하고, 그 이외의 나머지 부분은 PECVD 방식으로 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이드라이드를 형성할 수 있다.
한편, 상기 증착 장치는 실리콘 소오스, 제 1 반응 소오스 및 퍼지 가스의 공급 및 중단을 반복하여 ALD 공정으로 보호막의 적어도 일부를 형성할 수 있다. 즉, 제 1 공급부(330)를 통해 실리콘 소오스를 공급하여 기판 상에 실리콘 소오스를 흡착시킨 후 실리콘 소오스의 공급을 중단하고 제 4 공급부(370)를 통해 퍼지 가스를 공급하여 반응 챔버(300) 내부에 잔류하는 실리콘 소오스를 퍼지시킨다. 이어서, 제 2 공급부(340)를 통해 산화 소오스를 공급하여 기판 상의 실리콘 소오스와 반응시키고, 산화 소오스의 공급을 중단하고 제 4 공급부(370)를 통해 퍼지 가스를 공급하여 산화 소오스를 퍼지시키는 공정을 반복하여 소정 두께의 보호막을 형성할 수도 있다.
도 5는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 흐름도이고, 도 6 내지 도 9은 본 발명에 따른 박막 트랜지스터의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 단면도이다.
도 5 및 도 6을 참조하면, 기판(100) 상의 소정 영역에 게이트 전극(110)을 형성한 후(S110) 게이트 전극(110)을 포함한 전체 상부에 게이트 절연막(120)을 형성한다(S120). 게이트 전극(110)을 형성하기 위해 예를 들어 CVD를 이용하여 기판(100) 상에 제 1 도전층을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 제 1 도전층을 패터닝한다. 여기서, 제 1 도전층은 금속, 금속 합금, 금속 산화물, 투명 도전막 또는 이들의 화합물 중 어느 하나를 이용할 수 있다. 또한, 제 1 도전층은 도전 특성과 저항 특성을 고려하여 복수의 층으로 형성할 수도 있다. 그리고, 게이트 절연막(120)은 게이트 전극(110)을 포함한 전체 상부에 형성될 수 있으며, 산화물 및/또는 질화물을 포함하는 무기 절연 물질 또는 유기 절연 물질을 이용하여 형성할 수도 있다.
도 5 및 도 7을 참조하면, 기판(100) 상에 제 1 및 제 2 IGZO 박막(132, 134)을 형성한다(S130). 먼저, 제 1 IGZO 박막(132)을 형성하기 위해 기판(100)이 약 300℃ 이하, 예를 들어 100～300℃의 온도를 유지하도록 한 후 게이트 절연막(120)을 포함한 전체 상부에 제 1 IGZO 박막(132)을 형성한다. 여기서, 제 1 IGZO 박막(132)은 ALD 공정으로 형성할 수도 있는데, 인듐 소오스, 갈륨 소오스 및 징크 소오스를 동시에 반응 챔버 내에 공급하여 기판(100) 상에 흡착시킨 후 퍼지 가스를 이용하여 미흡착 원료 가스를 퍼지하고, 산화 소오스를 반응 챔버 내에 공급하여 기판(100) 상에서 반응시켜 단일 원자층의 IGZO 박막을 형성한 후 퍼지 가스를 이용하여 미반응 반응 가스를 퍼지한다. 여기서, 인듐 소오스, 갈륨 소오스 및 징크 소오스는 징크 소오스를 기준으로 예를 들어 3～10:1～5:1의 비율로 공급할 수 있는데, 예를 들어 150～200sccm, 50～100sccm, 20～50sccm의 양으로 공급할 수 있다. 이러한 사이클을 반복하여 복수의 단일 원자층이 적층된 제 1 IGZO 박막(132)을 형성한다. 여기서, ALD 공정의 산화 소오스로는 산소를 포함하는 물질을 이용할 수 있으나, 오존(O3)을 이용하는 것이 바람직하고, 산소(O2), N2O, CO2를 플라즈마 상태로 여기시켜 이용할 수 있다. 또한, 제 1 IGZO 박막(132) 상에 CVD 공정으로 제 2 IGZO 박막(134)을 형성한다. 이를 위해 인듐 소오스, 갈륨 소오스, 징크 소오스 및 산화 소오스를 반응 챔버(200) 내에 동시에 유입한다. 여기서, 인듐 소오스, 갈륨 소오스 및 징크 소오스는 징크 소오스를 기준으로 예를 들어 3～10:1～5:1의 비율로 공급할 수 있는데, 예를 들어 150～200sccm, 50～100sccm, 20～50sccm의 양으로 공급할 수 있다.또한, CVD 공정의 산화 소오스로는 산소, 오존, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합, 산소 플라즈마 등을 이용할 수 있는데, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합을 이용하는 것이 가장 바람직하다. 한편, 제 2 IGZO 박막(134)은 제 1 IGZO 박막(132)과 조성비를 다르게 하여 형성할 수 있는데, 인듐 소오스, 갈륨 소오스 및 징크 소오스의 적어도 어느 하나의 유입량을 제 1 IGZO 박막(132)보다 많거나 적게 조절하여 유입할 수 있고, 산화 소오스의 유입량 또한 조절하여 유입할 수 있다. 이렇게 하면 제 1 IGZO 박막(132)에 비하여 제 2 IGZO 박막(134)의 특성, 예를 들어 이동도, 전기 전도도 등을 조절할 수 있다. 한편, 제 1 IGZO 박막(132)은 5～50Å의 두께로 형성할 수 있고, 제 2 IGZO 박막(134)은 200～300Å의 두께로 형성할 수 있다.
도 5 및 도 8을 참조하면, 제 1 및 제 2 IGZO 박막(132, 134) 상에 보호막(140)을 형성한다(S150). 그런데, 보호막(140) 형성 이전에 어닐링 공정을 실시할 수 있다(S140). 어닐링 공정은 제 1 및 제 2 IGZO 박막(132, 134) 형성 후 오프 커런트를 확보하기 위해 실시한다. 여기서, 어닐링 공정은 진공 상태에서 실시하며 분위 가스로는 O2 또는 O3를 사용할 수 있다. 즉, 어닐링 공정은 대기압(760Torr) 보다 낮은 압력에서 실시할 수 있으며, 보다 바람직하게는 0.1Torr 내지 10Torr에서 실시할 수 있다. 이때, 공정 온도는 200～450℃로 유지하고, 공정 시간은 요구되는 소자 특성에 따라 1분 내지 30분까지 다양하게 처리할 수 있다. 보호막(140)은 이후 소오스 전극 및 드레인 전극을 형성하기 위한 식각 공정에서 식각 정지막으로 작용하여 제 1 및 제 2 IGZO 박막(132, 134)이 노출되어 손상되는 것을 방지하기 위해 형성한다. 또한, 보호막(140)은 이후 소오스 전극 및 드레인 전극의 제조가 완료된 후 제 1 및 제 2 IGZO 박막(132, 134)가 대기중에 노출되는 것을 방지할 수 있다. 즉, 제 1 및 제 2 IGZO 박막(132, 134)은 대기중에 노출되면 산소 등이 침투하여 특성이 저하될 수 있는데, 보호막(150)이 형성되어 있어 이를 방지할 수 있다. 산소의 침투를 방지하고 제 1 및 제 2 IGZO 박막(132, 134)과 식각 선택비가 차이나는 물질로 형성할 수 있는데, 예를 들어 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등의 절연막을 이용할 수 있다. 여기서, 보호막(140)은 단일층 또는 다층으로 형성하며, 적어도 일부를 CVD 방식으로 형성한다. 예를 들어 보호막(140)은 도시된 바와 같이 제 1 및 제 2 보호막(140a, 140b))으로 형성하며, 제 1 보호막(140a)은 TEOS 및 O3를 이용하여 CVD 방식으로 형성하고, 제 2 보호막(140b)은 TEOS 및 O2를 이용하여 PECVD 방식으로 형성한다. 이어서, 보호막(140)의 소정 영역을 식각하여 패터닝하는데, 보호막(140)은 이후 소오스 전극 및 드레인 전극이 이격되는 영역에 잔류하도록 패터닝한다. 즉, 보호막(140) 소오스 전극 및 드레인 전극과 일부 중첩되도록 패터닝한다. 이때, 보호막(140)을 패터닝하기 이전에 어닐링 공정을 실시할 수도 있다(S160). 어닐링 공정은 보호막(140) 증착 후 오프 커런트가 변화될 수 있는데, 이를 보상하기 위해 어닐링 공정을 실시할 수 있다. 여기서, 어닐링 공정은 진공 상태에서 실시하며 분위 가스로는 O2 또는 O3를 사용할 수 있다. 즉, 어닐링 공정은 대기압(760Torr) 보다 낮은 압력에서 실시할 수 있으며, 보다 바람직하게는 0.1Torr 내지 10Torr에서 실시할 수 있다. 이때, 공정 온도는 200～450℃로 유지하고, 공정 시간은 요구되는 소자 특성에 따라 1분 내지 30분까지 다양하게 처리할 수 있다. 즉, 어닐링 공정은 보호막(140) 형성 이전 및 이후에 적어도 한번 실시할 수 있다.
도 5 및 도 9를 참조하면, 제 1 및 제 2 IGZO 박막(132, 134)을 게이트 전극(110)을 덮도록 패터닝하여 활성층(130)을 형성한다. 이어서, 활성층(130) 상부에 제 2 도전층을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 패터닝하여 소오스 전극(150a) 및 드레인 전극(150b)을 형성한다(S170). 소오스 전극(150a) 및 드레인 전극(150b)은 게이트 전극(110)의 상부와 일부 중첩되고, 게이트 전극(110)의 상부에서 이격되도록 형성된다. 이때, 식각 공정은 보호막(140)이 노출되도록 식각한다. 여기서, 제 2 도전층은 금속, 금속 합금, 금속 산화물, 투명 도전막 또는 이들의 화합물 중 어느 하나를 CVD를 이용하여 형성할 수 있다. 또한, 제 2 도전층은 도전 특성과 저항 특성을 고려하여 복수의 층으로 형성할 수도 있다. 한편, 소오스 전극(150a)와 드레인 전극(150b) 사이에 보호막(140)이 형성되어 있기 때문에 제 1 및 제 2 IGZO 박막(132, 134)이 대기중에 노출되는 것을 방지할 수 있고, 그에 따라 제 1 및 제 2 IGZO 박막(132, 134)의 특성 저하를 방지할 수 있다.
한편, 상기 실시 예는 게이트 전극(110)용 제 1 도전층, 게이트 절연막(120), 소오스/드레인 전극(150a 및 150b)용 제 2 도전층은 CVD 방식으로 형성하였으나, 물리적 증착법(Physical Vapor Deposition; PVD)으로도 형성할 수도 있다. 즉, 스퍼터링, 진공 증착법 또는 이온 플레이팅법(ion plating)으로 박막을 형성할 수 있다. 이때, 스퍼터링에 의해 상기 막들을 형성하는 경우 소정의 마스크를 이용하는 사진 및 식각 공정을 이용하지 않고, 스퍼터링 마스크(즉, 쉐도우 마스크)를 이용한 스퍼터링 공정을 통해 상기 구조물들을 형성할 수 있다. 또한, CVD 또는 PVD 이외의 다양한 코팅 방법, 즉 미세 입자가 분산된 콜로이드 용액이나, 전구체로 이루어진 솔-젤로 구성된 액상을 이용하여 스핀 코팅, 딥 코팅, 나노 임프린팅 등의 임프린팅, 스탬핑, 프린팅, 트랜스퍼 프린팅 등으로 코팅할 수도 있다. 또한, 원자층 증착 및 펄스 레이저 증착(Pulsed Laser Deposition; PLD)법으로 형성될 수 있다.
상기와 같은 본 발명의 실시 예들에 따른 박막 트랜지스터는 액정 표시 장치, 유기 EL 표시 장치 등의 표시 장치에서 화소를 구동하는 구동 회로로 이용될 수 있다. 즉, 복수의 픽셀이 매트릭스 형상으로 배치되는 표시 패널에서 각 픽셀 내에 박막 트랜지스터가 형성되고, 박막 트랜지스터를 통해 픽셀이 선택되어 선택된 픽셀에 화상 표시를 위한 데이터가 전달된다.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100 : 기판 110 : 게이트 전극
120 : 게아트 절연막 130 : 활성층
140 : 보호막 150a 및 150b : 소오스 및 드레인 전극
132 : 제 1 IGZO 박막 134 : 제 2 IGZO 박막
140a : 제 1 보호막 140b : 제 2 보호막
120 : 게아트 절연막 130 : 활성층
140 : 보호막 150a 및 150b : 소오스 및 드레인 전극
132 : 제 1 IGZO 박막 134 : 제 2 IGZO 박막
140a : 제 1 보호막 140b : 제 2 보호막
Claims (20)
- 게이트 전극;
상기 게이트 전극과 상하 방향으로 이격되고, 수평 방향으로 서로 이격된 소오스 전극 및 드레인 전극;
상기 게이트 전극과 상기 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막;
상기 게이트 절연막과 상기 소오스 전극 및 드레인 전극 사이에 형성된 활성층; 및
상기 활성층 상에 형성된 보호막을 포함하며,
상기 보호막은 적어도 일부가 화학 증착 방식으로 형성된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 활성층은 3족 또는 4족 원소가 도핑된 산화아연 박막으로 형성된 박막 트랜지스터.
- 제 2 항에 있어서, 상기 도핑 원소는 갈륨, 인듐 또는 주석 원소 중에 적어도 하나를 포함하는 박막 트랜지스터.
- 제 3 항에 있어서, 상기 활성층은 IGZO 박막으로 형성된 박막 트랜지스터.
- 제 4 항에 있어서, 상기 IGZO 박막은 단일층 또는 적어도 이중층으로 형성된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 보호막은 상기 소오스 전극 및 드레인 전극 사이의 상기 활성층 상에 형성되는 박막 트랜지스터.
- 제 6 항에 있어서, 상기 보호막은 단일층 또는 적어도 이중층으로 형성된 박막 트랜지스터.
- 제 7 항에 있어서, 상기 보호막은 적어도 일부가 플라즈마를 이용하지 않는 상기 화학 증착 방식으로 형성된 박막 트랜지스터.
- 제 8 항에 있어서, 상기 보호막은 상기 활성층 상에 형성되며 상기 플라즈마를 이용하지 않는 상기 화학 증착 방식으로 형성된 제 1 보호막과 상기 제 1 보호막 상에 형성되며 플라즈마를 이용한 상기 화학 증착 방식으로 형성된 제 2 보호막을 포함하는 박막 트랜지스터.
- 기판이 제공되는 단계;
상기 기판 상에 게이트 전극을 형성하고 그 상부에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 활성층을 형성하는 단계;
상기 활성층 상에 보호막을 형성하는 단계; 및
상기 활성층 상에 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하며,
상기 보호막은 적어도 일부를 화학 증착 방식으로 형성하는 박막 트랜지스터의 제조 방법.
- 제 10 항에 있어서, 상기 활성층은 3족 또는 4족 원소가 도핑된 산화아연 박막을 단일층 또는 적어도 이중층으로 형성하는 박막 트랜지스터의 제조 방법.
- 제 1O 항에 있어서, 상기 보호막은 단일층 또는 적어도 이중층으로 형성하는 박막 트랜지스터의 제조 방법.
- 제 12 항에 있어서, 상기 보호막은 상기 활성층과 접하는 제 1 부분을 플라즈마를 이용하지 않는 상기 화학 증착 방식으로 형성하고, 나머지 제 2 부분은 플라즈마를 이용한 상기 화학 증착 방식으로 형성하는 박막 트랜지스터의 제조 방법.
- 제 13 항에 있어서, 상기 보호막은 상기 제 1 부분을 실리콘 소오스와 제 1 반응 소오스를 이용하여 형성하고, 상기 제 2 부분을 실리콘 소오스와 제 2 반응 소오스를 이용하여 형성하는 박막 트랜지스터의 제조 방법.
- 제 14 항에 있어서, 상기 실리콘 소오스는 TEOS 및 SiH4를 포함하고, 상기 제 1 반응 소오스는 O3를 포함하며, 상기 제 3 소오스는 O2, N20 및 NH3를 포함하는 박막 트랜지스터의 제조 방법.
- 제 15 항에 있어서, 상기 보호막의 제 1 부분은 TEOS 및 O3를 이용하여 형성하는 박막 트랜지스터의 제조 방법.
- 제 16 항에 있어서, 상기 보호막의 제 2 부분은 TEOS 또는 SiH4와 O2, N2O 또는 NH3를 이용하여 형성하는 박막 트랜지스터의 제조 방법.
- 제 10 항에 있어서, 상기 보호막을 상기 소오스 전극 및 드레인 전극이 서로 이격된 영역에 잔류하도록 패터닝하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 제 12 항에 있어서, 상기 보호막 형성 이전 및 이후의 적어도 어느 하나에 어닐링 공정을 실시하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 제 19 항에 있어서, 상기 게이트 절연막 형성, 상기 활성층 형성, 상기 보호막 형성 및 상기 어닐링은 인시투로 실시하는 박막 트랜지스터의 제조 방법.
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2011
- 2011-08-18 KR KR1020110082199A patent/KR101827514B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101876011B1 (ko) * | 2016-01-29 | 2018-07-06 | 연세대학교 산학협력단 | 산화물 박막 트랜지스터 및 그 제조방법 |
| KR20190096141A (ko) | 2018-02-08 | 2019-08-19 | 충남대학교산학협력단 | 나노 로드를 포함하는 트랜지스터 구조의 고감도 자외선 감지 소자형 자외선 센서 및 그 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR101827514B1 (ko) | 2018-02-08 |
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