WO2012091297A1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

박막 트랜지스터 및 그 제조 방법 Download PDF

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thin film
layer
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zinc oxide
film transistor
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김재호
오동건
최도현
문진욱
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주성엔지니어링㈜
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Definitions

  • the present invention relates to a thin film transistor and a method for manufacturing the same, and more particularly, to a thin film transistor using a metal oxide semiconductor thin film as an active layer and a method for manufacturing the same.
  • a thin film transistor is used as a circuit for independently driving each pixel in a liquid crystal display (LCD), an organic electroluminescence (EL) display, and the like.
  • Such a thin film transistor is formed with a gate line and a data line on a substrate. That is, the thin film transistor is composed of a gate electrode, a gate insulating film, an active layer, a source electrode, and a drain electrode.
  • the gate electrode is formed from a gate line
  • the source electrode and drain electrode are formed from a data line.
  • the active layer of the thin film transistor serves as a channel between the gate electrode and the source / drain electrode, and is formed using amorphous silicon or crystalline silicon.
  • the thin film transistor substrate using silicon requires the use of a glass substrate, the thin film transistor substrate is not only heavy, but also cannot be used as a flexible display device because it is not bent. In order to solve this problem, metal oxides have recently been studied.
  • ZnO thin film is characterized by easy crystal growth even at low temperatures, and is known as an excellent material for securing high charge concentration and mobility.
  • the ZnO thin film has a disadvantage in that the film quality is unstable when exposed to the air, thereby lowering the stability of the thin film transistor.
  • IGZO thin film doped with indium (In) and gallium (Ga) has been proposed.
  • IGZO thin films are generally formed by sputtering with an IGZO target.
  • the composition of the thin film is changed, so that the film quality of the sequentially formed IGZO thin film is not uniform. That is, since the crystal structure and grains in the IGZO target are irregular, the composition of the thin film changes as the deposition of the IGZO thin film progresses, thereby making the film quality uneven.
  • the active layer may be formed of a plurality of layers having different compositions as necessary. Since the IGZO target is manufactured with only one composition, it is difficult to form the active layer having such a multilayer structure. That is, the sputtering process using an IGZO target cannot form the active layer of a multilayered structure with a different composition.
  • the present invention provides a thin film transistor capable of improving the film quality of an IGZO thin film used as an active layer and improving its stability, and a method of manufacturing the same.
  • the present invention provides a thin film transistor and a method of manufacturing the same, which can improve reliability because the composition of the IGZO thin film does not change even when the deposition process proceeds.
  • the present invention provides a thin film transistor capable of forming an IGZO thin film in a multi-layered structure and having a different composition ratio of each layer, and a method of manufacturing the same.
  • the present invention provides a thin film transistor for forming an IGZO thin film used as an active layer by chemical vapor deposition such as atomic layer deposition and a method of manufacturing the same.
  • a thin film transistor includes: a gate electrode; Source and drain electrodes spaced apart from the gate electrode in a vertical direction and spaced apart from each other in a horizontal direction; A gate insulating film formed between the gate electrode and the source electrode and the drain electrode; And an active layer formed between the gate insulating layer, the source electrode, and the drain electrode, wherein the active layer is formed of at least two doped ZnO thin films.
  • a doping element is a Group 3 or Group 4 element, and the doping element is at least one of Ga, In, and Sn elements.
  • the doped ZnO thin film is formed by stacking at least one of at least one of an IGZO thin film and an ITZO thin film.
  • the at least two doped ZnO thin films have a first layer formed by an ALD process, and the remaining layers other than the first layer are formed by at least one of similar ALD, cyclic CVD, and CVD processes.
  • the ALD process is a process in which a raw material source and a reaction source are alternately supplied, and a thin film is formed.
  • the cyclic CVD and CVD processes are a process in which a raw material source and a reaction source are simultaneously supplied.
  • the thickness of the remaining layers other than the first layer is thicker than the thickness of the first layer.
  • the first layer is formed on the gate electrode side.
  • the at least two doped ZnO thin films have different composition ratios.
  • the first layer has higher mobility and conductivity than the remaining layers, and the first layer has a higher content of the doping element than the remaining layers.
  • the semiconductor device may further include a passivation layer formed on the active layer between the source electrode and the drain electrode.
  • the passivation layer is formed of a single layer or at least a double layer, and the passivation layer is formed by a chemical vapor deposition method, at least a part of which does not use plasma.
  • the passivation layer includes a first passivation layer formed on the active layer and formed by a chemical vapor deposition method that does not use the plasma, and a second passivation layer formed on the first passivation layer and formed by a chemical vapor deposition method using plasma.
  • Method of manufacturing a thin film transistor comprises the steps of providing a substrate; Forming a gate electrode on the substrate and forming a gate insulating layer thereon; Forming an active layer on the gate insulating film; Forming a source electrode and a drain electrode on the active layer, wherein the active layer is formed of a doped ZnO thin film, and the doped ZnO thin film is formed of at least a double structure by a chemical vapor deposition process.
  • the ZnO thin film dope at least one of Ga, In, and Sn elements.
  • the doped ZnO thin film is formed by stacking at least two of at least one of an IGZO thin film and an ITZO thin film.
  • the at least two doped ZnO thin films form a first layer by an ALD process, and the remaining layers other than the first layer are formed by at least one of a similar ALD process, a cyclic CVD process, and a CVD process.
  • the doped ZnO thin film forms a first layer by an ALD process and a second layer by a CVD process.
  • the doped ZnO thin film forms a first layer by an ALD process and a second layer by a cyclic CVD process.
  • the doped ZnO thin film forms a first layer by an ALD process, a second layer by a similar ALD process, and a third layer by a CVD process.
  • the doped ZnO thin film forms a first layer by an ALD process, a second layer by a cyclic CVD process, and a third layer by a CVD process.
  • the at least two doped ZnO thin films control the inflow of the deposition source to form different composition ratios.
  • the first layer has a higher content of doping elements than the namiji layers, and the first layer is formed to have higher mobility and conductivity than the remaining layers.
  • the protective film is formed of a single layer or at least a double layer.
  • the protective layer is formed by a chemical vapor deposition method using a plasma, the first layer in contact with the active layer, the remaining second layer is formed by a chemical vapor deposition method using a plasma.
  • the protective layer is formed using the silicon source and the first reaction source, and the second layer is formed using the silicon source and the second reaction source.
  • the silicon source comprises TEOS and SiH 4
  • the first reaction source comprises O 3
  • the second source comprises O 2 , N 2 O and NH 3 .
  • the first layer of the protective film is formed using TEOS and O 3 .
  • the second layer of the protective film is formed using TEOS or SiH 4 and O 2 , N 2 O or NH 3 .
  • the gate insulating film formation, the active layer formation, the protective film formation and the annealing are performed in-situ.
  • Embodiments of the present invention form at least a dual-structure IGZO thin film using different chemical vapor deposition processes, including atomic layer deposition (ALD), and use it as an active layer of the thin film transistor. That is, a part of the thickness of the IGZO thin film is formed by an ALD process, and the remaining thickness is formed by using at least one of a chemical vapor deposition (CVD) process, a pseudo ALD process, or a cyclic CVD process. It is also possible to form a plurality of IGZO thin films with different compositions.
  • ALD atomic layer deposition
  • the problem of the IGZO thin film by the conventional sputtering can be solved as the properties of the thin film is changed as the deposition process proceeds. That is, the inflow of the source can be kept constant, so that the composition of the thin film does not change even when the deposition process proceeds, thereby preventing a decrease in reliability.
  • the active layer adjacent to the gate insulating layer may be formed of an IGZO thin film using an ALD process having excellent film quality and interfacial properties, and may be used as a front channel to improve the operation speed of the thin film transistor.
  • the composition of the plurality of IGZO thin films can be formed differently to be used as the front channel and the back channel. That is, the indium and gallium composition of the first IGZO thin film is higher than the indium and gallium composition of the second IGZO thin film so that the mobility and conductivity of the first IGZO thin film are higher than the conductivity of the second IGZO thin film. And a second IGZO thin film can be used as the back channel.
  • productivity can be improved and operation reliability can be ensured.
  • productivity is lowered due to a slow process speed.
  • CVD process is used, the film quality is not dense, and thus normal operation is impossible.
  • a protective film on the IGZO thin film to prevent the film damage due to etching damage and oxygen infiltration of the active layer
  • damage to the active layer can be prevented by forming at least a portion of the protective film by a CVD method. That is, by forming at least a portion of the protective film in contact with the active layer by CVD or ALD method, it is possible to prevent damage by plasma of the active layer, and by forming the remainder by PECVD method, it is possible to improve the film quality and deposition rate of the protective film.
  • FIG. 1 is a cross-sectional view of a thin film transistor according to an exemplary embodiment of the present invention.
  • FIGS. 2 and 3 are characteristic graphs of a thin film transistor according to an embodiment of the present invention.
  • FIGS 4 to 6 are cross-sectional views of thin film transistors according to other embodiments of the present invention.
  • FIGS 12-14 are schematic views of deposition apparatuses applied to the manufacture of thin film transistors according to the present invention.
  • 15 to 17 are process cycle conceptual diagrams of an ALD process, a similar ALD process, and a cyclic CVD process applied to the present invention.
  • 18 to 21 are cross-sectional views of devices sequentially shown to explain a method of manufacturing a thin film transistor according to an embodiment of the present invention.
  • FIG. 22 is a flowchart illustrating a method of manufacturing a thin film transistor according to another exemplary embodiment of the present invention.
  • 23 to 26 are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a thin film transistor according to another exemplary embodiment of the present invention.
  • FIG. 1 is a cross-sectional view of a thin film transistor according to an exemplary embodiment of the present invention, and a cross-sectional view of a bottom gate type thin film transistor.
  • a thin film transistor may include a gate electrode 110 formed on a substrate 100, a gate insulating film 120 formed on the gate electrode 110, and a gate insulating film 120. And an active layer 130 having a ZnO thin film doped with a group 3 or group 4 element, and a source electrode 140a and a drain electrode 140b spaced apart from each other on the active layer 130. do.
  • the substrate 100 may use a transparent substrate.
  • a transparent substrate For example, when implementing a silicon substrate, a glass substrate, or a flexible display, a plastic substrate (PE, PES, PET, PEN, etc.) may be used.
  • the substrate 100 may be a reflective substrate, for example, a metal substrate may be used.
  • the metal substrate may be formed of stainless steel, titanium (Ti), molybdenum (Mo), or an alloy thereof.
  • an insulating film on the metal substrate. This is to prevent a short circuit between the metal substrate and the gate electrode 110 and to prevent diffusion of metal atoms from the metal substrate.
  • a material including at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), alumina (Al 2 O 3 ), or a compound thereof may be used.
  • an inorganic material including at least one of titanium nitride (TiN), titanium aluminum nitride (TiAlN), silicon carbide (SiC), or a compound thereof may be used as a diffusion barrier under the insulating film.
  • the gate electrode 110 may be formed using a conductive material.
  • a conductive material aluminum (Al), neodymium (Nd), silver (Ag), chromium (Cr), titanium (Ti), tantalum (Ta), and molybdenum (Mo) and copper (Cu) may be formed of at least one metal or an alloy containing them.
  • the gate electrode 110 may be formed of not only a single layer but also multiple layers of a plurality of metal layers. That is, metal layers such as chromium (Cr), titanium (Ti), tantalum (Ta), and molybdenum (Mo) having excellent physical and chemical properties, and aluminum (Al), silver (Ag), or copper (Cu) series, which have a low specific resistance. It can also be formed from a double layer containing a metal layer of.
  • the gate insulating layer 120 is formed at least on the gate electrode 110. That is, the gate insulating layer 120 may be formed on the substrate 100 including upper and side portions of the gate electrode 110.
  • the gate insulating layer 120 includes an inorganic insulating layer including silicon oxide (SiO 2 ), silicon nitride (SiN), alumina (Al 2 O 3 ), and zirconia (ZrO 2 ) having excellent adhesion to a metal material and excellent insulation breakdown voltage. It may be formed using one or more insulating materials.
  • the active layer 130 is formed on the gate insulating layer 120 and at least a portion thereof overlaps with the gate electrode 110.
  • the active layer 130 is an amorphous ZnO thin film by doping at least one of a group 3 or 4 element, for example, indium (In), gallium (Ga), tin (Sn) elements to improve the film quality of the ZnO thin film By inducing the stability of the thin film transistor can be improved.
  • the active layer 130 may be formed of an IGZO thin film doped with indium and gallium in the ZnO thin film, and may be formed of an indium tin zinc oxide (ITZO) thin film doped with indium and tin in the ZnO thin film. .
  • an IGZO thin film will be described as an example.
  • the present invention forms a part of the thickness of the active layer 130 using the IGZO thin film by the ALD process, and the remaining thickness is formed by chemical vapor deposition such as CVD, cyclic CVD.
  • the active layer 130 may be formed at least in a double structure, wherein the first IGZO thin film 132 adjacent to the gate insulating layer 120 is formed by an ALD process, and the CVD is formed on the first IGZO thin film 134.
  • the second IGZO thin film 134 may be formed by a process or a cyclic CVD process.
  • the ALD process proceeds by repeating the supply and purge of the raw material source, the supply and purge of the oxide source, and the CVD process proceeds by supplying the raw material source and the oxide source at the same time.
  • the raw material source is processed as a raw material gas for supplying raw materials
  • the oxide source is processed as a reactive gas capable of reacting with the raw material gas to form a desired thin film.
  • the cyclic CVD process repeats supply and interruption of the source source and continues supplying the oxide source to proceed the process. That is, the cyclic CVD process repeats the supply and stop of the source source, and the oxide source is continuously supplied for one cycle, and then the supply of the oxide source is stopped for several seconds after the end of one cycle. Proceed with a process comprising the steps.
  • the difference between the cyclic CVD process and the ALD process is that in the ALD process, the purge step is performed after the supply of raw material or the source of oxide is stopped. The process proceeds. Therefore, the CVD process can be used to improve the process speed, and the cyclic CVD process allows the raw material source and the oxide source to be deposited on the substrate at the same time, and subsequently the sourced oxide reacts with the raw material source, resulting in denser film quality. have. Meanwhile, the first and second IGZO thin films 132 and 134 may be formed using indium source, gallium source, zinc source, and oxide source.
  • trimethyl indium (In (CH 3 ) 3 ) (TMIn), diethylamino propyl dimethyl indium (DADI), etc. may be used as the indium source, and trimethyl indium may be used as the gallium source.
  • TMIn trimethyl indium
  • DADI diethylamino propyl dimethyl indium
  • gallium source gallium (Trimethyl Gallium; Ga (CH 3 ) 3 ) (TMGa) and the like can be used, and as a zinc source, diethyl zinc (Zn (C 2 H 5 ) 2 ) (DEZ), dimethyl zinc (Dimethyl Zinc) Zn (CH 3 ) 2 ) (DMZ) and the like can be used.
  • the active layer 130 may form a first IGZO thin film 132 adjacent to the gate insulating layer 120 by an ALD process, and may be used as a front channel. This is because the first IGZO thin film 132 formed by the ALD process has excellent film quality and interfacial properties, and thus may be used as a front channel important for channel formation. That is, when a positive voltage is applied to the gate electrode 110, a negative charge is accumulated on a part of the active layer 130 on the gate insulating layer 120 to form a front channel.
  • the front channel region is preferably formed of a material having excellent mobility, and the first IGZO thin film 132 formed by the ALD process has excellent film quality and interface characteristics and thus excellent mobility.
  • the second IGZO thin film 134 on the first IGZO thin film 132 is formed by a CVD process or a cyclic CVD process. Using a CVD process or a cyclic CVD process allows for high speed deposition and thus improves productivity.
  • TMGa is the case of using oxygen (O 2) and the reactivity and diminish desirable to use ozone (O 3), and oxygen (O 2) Can be used after being excited in a plasma state. Not only oxygen but also N 2 O and CO 2 can be excited and used in a plasma state.
  • oxygen, ozone, water vapor and oxygen mixed, water vapor and ozone mixed, oxygen plasma, and the like can be used. It is most preferable to use.
  • the second IGZO thin film 134 may be formed with a different composition ratio from the first IGZO thin film 132 to be used as a back channel. That is, when a negative voltage is applied to the gate electrode 110, negative charges are accumulated on a portion of the active layer 130 under the source electrode 140a and the drain electrode 140b. Accordingly, the back channel forms the second IGZO thin film 134 such that the composition capable of preventing charge transfer, that is, the conductivity is lower than the first IGZO thin film 132 serving as the front channel.
  • the inflow rate of at least one of the indium source, the gallium source, and the zinc source may be controlled differently from that of the first IGZO thin film 132, and the inflow of the oxide source may also be controlled.
  • the composition of indium and gallium of the second IGZO thin film 134 may be less than that of the first IGZO thin film 132.
  • characteristics of the first IGZO thin film 132 and the second IGZO thin film 134 for example, mobility and electrical conductivity, may be adjusted.
  • the first IGZO thin film 132 may be formed to a thickness of 5 to 50 GPa
  • the second IGZO thin film 134 may be formed to a thickness of 200 to 300 GPa.
  • the source electrode 140a and the drain electrode 140b are formed on the active layer 130, and are partially overlapped with the gate electrode 110 to be spaced apart from each other with the gate electrode 110 interposed therebetween.
  • the source electrode 140a and the drain electrode 140b may be formed by the same process using the same material, and may be formed using a conductive material.
  • a conductive material For example, aluminum (Al), neodymium (Nd), and silver ( Ag, chromium (Cr), titanium (Ti), tantalum (Ta) and molybdenum (Mo) of at least one metal or an alloy containing them. That is, the gate electrode 110 may be formed of the same material, or may be formed of a different material.
  • the source electrode 140a and the drain electrode 140b may be formed not only as a single layer but as multiple layers of a plurality of metal layers.
  • FIG. 2 is a drain-source current (I DS ) graph according to a gate voltage.
  • I an exponential representation of the drain-source current I DS of the Y-axis of FIG. 2.
  • a gate voltage of 0 V or more when a gate voltage of 0 V or more is applied, tunneling occurs between the drain and the source, and accordingly, a drain-source current flows, thereby exhibiting a linear characteristic.
  • the gate voltage becomes a predetermined voltage, for example, 10V or more, the drain-source current is saturated.
  • This characteristic graph is similar to that of other thin film transistors, such as thin film transistors in which IGZO thin films are formed by sputtering. Accordingly, it can be seen that the thin film transistor according to the present invention, which forms an IGZO thin film by chemical vapor deposition and uses it as an active layer, operates normally as a thin film transistor.
  • the thin film transistor according to the exemplary embodiment of the present invention forms the active layer 130 as a metal oxide semiconductor, in particular, an IGZO thin film, and the first and second IGZO thin films (ALD process, CVD process, or cyclic CVD process).
  • 132, 134 can be formed in a laminated structure.
  • the composition of the first and second IGZO thin films 132 and 134 may be adjusted by the amount of source inflow, and the like, thereby forming a multi-layered thin film having a different composition.
  • the first IGZO thin film 132 may be formed as an ALD process having excellent film quality, and thus may be used as a front channel, thereby implementing a high speed device having excellent mobility and excellent electrical conductivity, and making the second IGZO thin film 134 high speed.
  • Formation by a CVD process or a cyclic CVD process that can be deposited can compensate for the productivity degradation which is a disadvantage of the ALD process.
  • productivity decreases
  • the IGZO thin film is formed only by a high process speed CVD process, the film quality of the IGZO thin film is degraded and thus the reliability of device operation cannot be guaranteed.
  • FIG. 4 is a cross-sectional view of a thin film transistor according to another exemplary embodiment, in which an active layer using an IGZO thin film is formed of three layers having different deposition methods.
  • a thin film transistor may include a gate electrode 110 formed on the substrate 100, a gate insulating film 120 formed on the gate electrode 110, and a gate insulating film 120.
  • the active layer 130 is formed of three layers on the (), and the source electrode 140a and the drain electrode 140b formed on the active layer 130 spaced apart from each other.
  • the active layer 130 is formed by stacking the first IGZO thin film 132, the second IGZO thin film 134, and the third IGZO thin film 136.
  • the first IGZO thin film 132 may be formed by an ALD process
  • the second IGZO thin film 134 may be formed by a pseudo ALD process
  • the third IGZO thin film 136 may be formed by a CVD process.
  • the first IGZO thin film 132 may be formed by an ALD process
  • the second IGZO thin film 134 may be formed by a cyclic CVD process
  • the third IGZO thin film 136 may be formed by a CVD process.
  • the first and third IGZO thin films 132 and 136 may be formed by an ALD process and a CVD process
  • the second IGZO thin films 134 may be formed by a similar ALD process or a cyclic CVD process.
  • the similar ALD process repeats the introduction of the source source and the introduction of the oxide source to form a thin film having a predetermined thickness. That is, the ALD process repeats the source source inlet and purge, the oxide source inlet and the purge to form a thin film, but the similar ALD process does not perform the purge process and repeats only the source source inlet and the oxide source inlet to form the thin film.
  • the similar ALD process may use an oxide source of the ALD process as the oxide source.
  • a material containing oxygen may be used as the oxide source, but ozone (O 3 ) is preferably used, and oxygen (O 2 ), N 2 O, and CO 2 may be excited and used in a plasma state.
  • O 3 oxygen
  • O 2 ), N 2 O, and CO 2 may be excited and used in a plasma state.
  • the ALD has a film quality similar to that of the first IGZO thin film 132 formed by the ALD process. Because of the higher deposition rate, the active layer 130 may be formed with an improved film quality compared to the dual IGZO thin film formed by the ALD and CVD processes.
  • the first IGZO thin film 132 is formed to a thickness of 10 to 50 kPa
  • the second IGZO thin film 134 is formed to a thickness of 50 to 100 kPa
  • the third IGZO thin film 136 is 150 to 250 kPa. Can be formed.
  • the active layer 130 formed of the IGZO thin film is exposed to the atmosphere when the source electrode (140a) and drain electrode (140b) is formed thereon, oxygen infiltrates to generate oxygen defects (oxygen defect) is generated accordingly There is a problem that the off current rises or the threshold voltage changes due to the generated excess carrier. Accordingly, the present invention forms a protective film 150 on the active layer 130 to prevent oxygen penetration into the active layer 130 as shown in FIG.
  • a thin film transistor may include a gate electrode 110 formed on the substrate 100, a gate insulating film 120 formed on the gate electrode 110, and a gate insulating film (The active layer 130 formed at least in a double structure on the 120, the source electrode 140a and the drain electrode 140b formed to be spaced apart from each other on the active layer 130, and between the source electrode 140a and the drain electrode 140b. Protection layer 150 formed on the active layer 130.
  • the passivation layer 150 serves as an etch stop layer in the etching process for forming the source electrode 140a and the drain electrode 140b after the formation of the active layer 130 to prevent the active layer 130 from being exposed and damaged. .
  • the passivation layer 150 may prevent the active layer 130 from being exposed to the atmosphere after fabrication of the source electrode 140a and the drain electrode 140b is completed. That is, when the active layer 130 including the first and second IGZO thin films 132 and 134 is exposed to the atmosphere, oxygen may penetrate and deteriorate, and a protective film 150 may be formed to prevent the active layer 130.
  • the passivation layer 150 may be formed of a material that prevents the penetration of oxygen and has a difference in etching selectivity from the active layer 130 during the etching process.
  • silicon oxide (SiO 2 ), silicon nitride (SiN), and silicon oxy may be formed in a single layer or multiple layers using an insulating material such as nitride (SiON).
  • at least a portion of the passivation layer 150 may be formed using a CVD method. That is, when the protective film 150 is formed using plasma, since the active layer 130 is damaged by the plasma, the protective film 140 forms at least a region in contact with the active layer 130 by CVD.
  • the passivation layer 150 may be formed in a multi-layer, for example, as shown in FIG. 6, may be formed as a double layer of the first and second passivation layers 150a and 150b.
  • the first and second passivation layers 150a and 150b may be formed by different deposition methods. That is, the first passivation layer 150a may be formed by the CVD process, and the second passivation layer 150b may be formed by the PECVD process. That is, when the protective film 150 is formed using plasma, the film quality of the protective film 150 may be improved. However, since the active layer 130 may be damaged by the plasma, the first protective film 150a may be formed by a CVD process.
  • the second protective film 150b is formed by a PECVD process.
  • the first passivation layer 150a may be formed using an ALD method.
  • the first protective film 150a and the second protective film 150b may be formed by different source gas and reactive gas.
  • the protective film 150 may be formed of silicon oxide.
  • TEOS may be used as a source
  • the first protective film 150a may use O 3 as a reaction gas
  • the second protective film 150b may be O 2 , N 2 O.
  • NH 3 can be used as the reaction gas.
  • the first passivation layer 150a may use TEOS as a source
  • the second passivation layer 150b may use SiH 4 as a source.
  • first and second passivation layers 150a and 150b may be formed of materials having different films.
  • the first passivation layer 150a may be formed of silicon oxide
  • the second passivation layer 150b may be formed of silicon nitride. You may.
  • the protective film 150 having a multilayer structure may be formed with different deposition temperatures.
  • the first and second passivation layers 150a and 150b may be formed at a temperature range, and may be formed at the same temperature or may be formed at different temperatures.
  • FIG. 7 to FIG. 11 are graphs for comparing operation characteristics when IGZO thin films are formed in various ways and used as active layers of thin film transistors.
  • 7 is a characteristic graph when the IGZO thin film is formed only by the ALD process, the mobility is 19.2, the threshold voltage is 4.26V, and the slope swing is 0.524.
  • the slope swing is closer to 0, which means that the slope swing is closer to the vertical, and thus the charge transfer speed is higher.
  • 8 is a characteristic graph when the IGZO thin film is formed only by the cyclic CVD process, the mobility is 0.9, the threshold voltage is 5.54V, and the slope swing is 1.8. In this case, however, the device operation is almost impossible because the mobility is quite low as 0.9.
  • 9 is a characteristic graph when the IGZO thin film is formed only by the CVD process.
  • FIG. 10 is a characteristic graph when a first IGZO thin film is formed by an ALD process and a second IGZO thin film is formed by a cyclic CVD process according to an embodiment of the present invention. This is 7.01V and the slope swing is 1.31.
  • the characteristic graph follows the characteristic graph of the ALD process and the mobility is excellent, thereby enabling high-speed operation.
  • FIG. 11 is a characteristic graph when a first IGZO thin film is formed by an ALD process, a second IGZO thin film is formed by a cyclic CVD process, and a third IGZO thin film is formed by a CVD process according to another embodiment of the present invention.
  • the mobility is 12.1
  • the threshold voltage is 7.01
  • the slope swing is 1.31.
  • the characteristic graph follows the characteristic graph of the ALD process and the mobility is excellent, high-speed operation is possible.
  • the IGZO thin film is formed by the ALD process
  • the properties are excellent, but the deposition rate is slow, the productivity is lowered.
  • the IGZO thin film is formed by the cyclic CVD process or the CVD process
  • the deposition rate is fast but the property is decreased.
  • the first IGZO thin film is formed by the ALD process and the second IGZO thin film is formed by the cyclic CVD process, or when the third IGZO thin film is formed by the CVD process on the second IGZO thin film, it follows the characteristics of the ALD process and is deposited. You can speed it up. Thus, productivity can be improved and operating characteristics can be maintained.
  • FIG. 12 is a schematic diagram of a process apparatus for manufacturing a thin film transistor according to the present invention, which is a schematic diagram of a cluster including a plurality of deposition chambers.
  • FIG. 13 is a schematic diagram of a deposition apparatus for forming an active layer of a thin film transistor according to the present invention, wherein a plurality of IGZO thin films are formed by simultaneously performing an ALD process and a similar CVD process or a cyclic CVD process, or by further performing a CVD process. It is a vapor deposition apparatus used for forming in situ.
  • FIG. 14 is a schematic diagram of a deposition apparatus for forming a protective film of a thin film transistor according to the present invention, which is a deposition apparatus capable of simultaneously performing a CVD process and a PECVD process.
  • 15 to 17 are conceptual diagrams of process cycles of an ALD process, a similar ALD process, and a cyclic CVD process, respectively.
  • the process apparatus used in the present invention includes at least one load lock chamber 210, a transfer chamber 220, a plurality of deposition chambers 230, 240, 250, and annealing chamber 260 as shown in FIG. 12. ).
  • the first deposition chamber 230 may be a chamber for depositing a gate insulating film
  • the second deposition chamber 240 may be a chamber for forming an active layer formed of at least one IGZO thin film
  • the third deposition chamber. 250 may be a chamber for forming at least one passivation layer.
  • the annealing chamber 260 is a chamber for annealing the substrate at least once before forming the protective film, after forming the protective film, or before and after forming the protective film. Therefore, the gate insulating film deposition, the active layer deposition, the protective film deposition, and the annealing can be performed in-situ while maintaining the vacuum state of the process apparatus.
  • a deposition apparatus for forming an active layer including a plurality of IGZO thin films of a thin film transistor includes a reaction chamber 300 having a predetermined reaction space and a reaction chamber 300 as shown in FIG. 13.
  • the susceptor 310 provided inside the lower side, the gas distribution plate 320 provided to correspond to the susceptor 310 above the inside of the reaction chamber 300, and the first source supply unit 330 for supplying the indium source.
  • a purge gas supply unit for supplying a purge gas such as an inert gas is further included.
  • the first, second, and third source supplies 330, 340, and 350 may include source storage units 332, 342, and 352 that store source materials, and bubblers 334 that vaporize source materials to generate source gas. , 344, 354, and supply pipes 336, 346, and 356 for supplying vaporized source material to the reaction chamber 300.
  • the fourth source supply unit 360 for supplying the oxide source includes a source storage unit 362 for storing the oxide source and a supply pipe 366 for supplying the oxide source to the reaction chamber 300. When H 2 O or the like is used as the oxide source, a bubbler may be further included.
  • the supply pipes 336, 346, 356, and 366 may be provided with control means (not shown) such as a valve for controlling supply or supply amount of the source.
  • control means such as a valve for controlling supply or supply amount of the source.
  • a vacuum line 392 and a vacuum pump 394 may be further included to adjust the pressure in the reaction chamber 300 or maintain the vacuum.
  • the susceptor 310 may include a heater (not shown) and cooling means (not shown) to maintain the substrate 100 at a desired process temperature.
  • a gate electrode, a gate insulating film, or the like may be formed on the substrate 100, and at least one or more substrates 100 may be placed on the susceptor 310.
  • the indium source, gallium source, and zinc through the first, second, and third source supplies 330, 340, and 350, respectively, as shown in FIG.
  • the source is simultaneously supplied into the reaction chamber 300 to adsorb the raw source onto the substrate 100.
  • a purge gas such as an inert gas is supplied to purge the unadsorbed raw material gas.
  • an oxide source is supplied into the reaction chamber 300 through the fourth source supply unit 360 to react the raw material source adsorbed on the substrate 100 with the oxide source to form an IGZO thin film of an atomic layer.
  • a purge gas such as an inert gas is supplied into the reaction chamber 300 to purge the unreacted reaction gas.
  • the indium source and the gallium source are respectively provided through the first, second, and third source supplies 330, 340, and 350. And simultaneously supplying the zinc source into the reaction chamber 300 to adsorb the raw material source onto the substrate 100. Subsequently, an oxide source is supplied into the reaction chamber 300 through the fourth source supply unit 360 to react the raw material source adsorbed on the substrate 100 with the oxide source to form an IGZO thin film of an atomic layer. Such cycles of raw material source supply and oxide source supply are repeated a plurality of times to form an IGZO thin film having a predetermined thickness.
  • the indium source, the gallium source, and the zinc source are provided through the first to third source supplies 330, 340, and 350.
  • the oxide source is supplied through the fourth source supply unit 360.
  • the supply of the oxide source through the fourth source supply unit 360 is maintained even when the supply of the source source through the first to third source supply units 330, 340, and 350 is stopped and supplied again. That is, the supply and stop of the source source through the first to third source supply units 330, 340, and 350 are repeated, and the supply of the oxide source through the fourth source supply unit 360 is maintained.
  • an IGZO thin film is formed on the substrate 100 by these reactions.
  • the raw material source and the oxide source are simultaneously deposited on the substrate, and the subsequently supplied source oxide reacts with the raw material source, thereby making the film quality dense.
  • the IGZO thin film having a predetermined thickness is formed by repeatedly supplying and stopping the raw material source a plurality of times while maintaining the supply of such an oxide source.
  • indium, gallium, and zinc sources are introduced into the reaction chamber 300 through the first to third source supplies 330, 340, and 350.
  • the oxide source is supplied through the fourth source supply unit 360.
  • IGZO thin film according to the present invention at least in a dual structure by different deposition methods
  • various deposition apparatuses may be used in addition to the deposition apparatus described above.
  • a plurality of substrates 100 may be placed on the susceptor 310 and the at least dual structured IGZO thin film may be formed in an ALD, CVD, and similar ALD process using a rotating jetting apparatus including a plurality of rotatable injectors. It may be formed in situ in the reaction chamber.
  • at least a dual structured IGZO thin film may be formed excitu in another reaction chamber.
  • the reaction chamber 400 is provided with a predetermined reaction space, as shown in Figure 14, the substrate 100 is provided below the inside of the reaction chamber 400 Supplying the silicon source through the susceptor 410 on which the) is seated, the gas distribution plate 420 provided to correspond to the susceptor 410 on the inside of the reaction chamber 400, and the gas distribution plate 420.
  • a fourth supply unit 460 is included.
  • a remote plasma generator 470 for activating the cleaning gas outside the reaction chamber 400 and a plasma generator 480 connected to the gas distribution plate 420 to activate the process gas.
  • the gas distribution plate 420 may be made of a conductive material
  • the plasma generator 480 may include an RF power source 482 and a matching unit 484.
  • each of the first to fourth supplies 430 to 460 includes source reservoirs 432, 442, 452, and 462 and source supply lines 434, 444, 454, and 464, although not shown, It may include a flow meter for adjusting the.
  • the apparatus may further include a vacuum line 492 and a vacuum pump 494 for maintaining the vacuum in the reaction chamber 400.
  • a silicon source such as TEOS and SiH 4 may be provided in the first supply unit 430
  • an oxide source such as O 2 and O 3 may be provided in the second supply unit 440
  • a third supply unit 450 May be provided with a nitrogen-containing source such as N 2 O, NH 3 or the like.
  • the fourth supply unit 460 may be provided with a cleaning gas such as NF 3 or a purge gas such as Ar.
  • the deposition apparatus may be used to form a single layer or a multi-layered protective film.
  • a single layer protective film may be formed by forming silicon oxide by CVD using TEOS and O 3 without applying RF power.
  • the first silicon oxide may be formed by CVD using TEOS and O 3 without applying RF power
  • the second silicon oxide may be formed by PECVD using TEOS and O 2 .
  • silicon oxide is formed by CVD using TEOS and O 3 without applying RF power
  • silicon oxynitride may be formed by PECVD using TEOS or SiH 4 , N 2 O, or NH 3 . .
  • the portion in contact with the active layer 130 forms silicon oxide by CVD, and the remaining portions form silicon oxide, silicon nitride, or silicon oxynitride by PECVD. can do.
  • 18 to 21 are cross-sectional views sequentially illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.
  • the gate insulating layer 120 is formed over the entire region including the gate electrode 110.
  • a first conductive layer is formed on the substrate 100 using CVD, and then the first conductive layer is patterned by a photolithography and an etching process using a predetermined mask.
  • any one of a metal, a metal alloy, a metal oxide, a transparent conductive film, or a compound thereof may be used for the first conductive layer.
  • the first conductive layer may be formed of a plurality of layers in consideration of the conductive characteristics and the resistance characteristics.
  • the gate insulating layer 120 may be formed on the entire top including the gate electrode 110, and may be formed using an inorganic insulating material or an organic insulating material including an oxide and / or a nitride.
  • the susceptor eg, the temperature of the substrate 100 to maintain a temperature of about 300 ° C. or less, for example, 100 to 300 ° C.
  • the first IGZO thin film 132 is formed over the entire surface including the gate insulating layer 120.
  • the first IGZO thin film 132 is formed by an ALD process in a process cycle as shown in FIG. 15.
  • indium source, gallium source, and zinc source are simultaneously supplied into the reaction chamber 300 to be adsorbed onto the substrate 100, and then the unabsorbed raw material gas is purged using a purge gas, and the oxide source is supplied into the reaction chamber. After reacting on the substrate 100 to form an IGZO thin film of an atomic layer, the unreacted reaction gas is purged using a purge gas.
  • the indium source, gallium source and zinc source may be supplied at a ratio of, for example, 3 to 10: 1 to 5: 1 based on the zinc source, for example, 150 to 200 sccm, 50 to 100 sccm, and 20 to 50 sccm Can be supplied in quantities.
  • This cycle is repeated to form a first IGZO thin film 132 in which a plurality of single atomic layers are stacked.
  • a material containing oxygen may be used as an oxide source of the ALD process, but ozone (O 3 ) may be preferably used, and oxygen (O 2 ), N 2 O, and CO 2 may be excited and used in a plasma state.
  • the second IGZO thin film 134 is formed on the first IGZO thin film 132 by a CVD process or a cyclic CVD process.
  • the simultaneous inflow and stop of the indium source, gallium source and zinc source are repeated as shown in FIG. 17 and the oxide source is continuously supplied.
  • the indium source, gallium source and zinc source may be supplied at a ratio of, for example, 3 to 10: 1 to 5: 1 based on the zinc source, for example, 150 to 200 sccm, 50 to 100 sccm, and 20 to 50 sccm
  • Oxygen sources of the cyclic CVD process may be oxygen, ozone, water vapor and oxygen mixture, water vapor and ozone mixture, oxygen plasma, and the like. Water vapor and oxygen mixture, water vapor and ozone may be used. It is most preferred to use a mixture of.
  • the second IGZO thin film 134 may be formed by different composition ratios from the first IGZO thin film 132, the inflow of at least one of the indium source, gallium source and zinc source than the first IGZO thin film 132 It can be introduced with more or less control, and the amount of oxide source can also be controlled. In this case, characteristics of the second IGZO thin film 134, for example, mobility and electrical conductivity, may be adjusted as compared with the first IGZO thin film 132. Meanwhile, the first IGZO thin film 132 may be formed to a thickness of 5 to 50 GPa, and the second IGZO thin film 134 may be formed to a thickness of 200 to 300 GPa.
  • the passivation layer 150 is formed on the first and second IGZO thin films 132 and 134 using the deposition apparatus illustrated in FIG. 14.
  • the passivation layer 150 is formed to prevent the first and second IGZO thin films 132 and 134 from being exposed and damaged by acting as an etch stop layer in an etching process for forming a source electrode and a drain electrode.
  • the passivation layer 150 may prevent the first and second IGZO thin films 132 and 134 from being exposed to the atmosphere after the source electrode and the drain electrode are completely manufactured. That is, when the first and second IGZO thin films 132 and 134 are exposed to the air, oxygen may penetrate and degrade characteristics, and thus, the etch stop layer 150 may be prevented.
  • the passivation layer 150 may be formed of a material that prevents oxygen from penetrating and differs in etching selectivity from the first and second IGZO thin films 132 and 134.
  • an insulating layer such as silicon oxide or silicon nitride may be used. Can be.
  • a predetermined region of the passivation layer 150 is etched and patterned, and the passivation layer 150 is then patterned so as to remain in an area where the source electrode and the drain electrode are spaced apart from each other. In this case, the passivation layer 150 may be patterned to partially overlap them.
  • the first and second IGZO thin films 132 and 134 are patterned to cover the gate electrode 110 to form the active layer 130.
  • the second conductive layer is formed on the active layer 130 and then patterned by a photolithography and an etching process using a predetermined mask to form the source electrode 140a and the drain electrode 140b.
  • the source electrode 140a and the drain electrode 140b partially overlap the upper portion of the gate electrode 110, and are formed to be spaced apart from the upper portion of the gate electrode 110.
  • the etching process is etched to expose the etch stop layer 150.
  • the second conductive layer may be formed of any one of a metal, a metal alloy, a metal oxide, a transparent conductive film, or a compound thereof using CVD.
  • the second conductive layer may be formed of a plurality of layers in consideration of the conductive characteristics and the resistance characteristics.
  • the passivation layer 150 is formed between the source electrode 140a and the drain electrode 140b, the first and second IGZO thin films 132 and 134 can be prevented from being exposed to the atmosphere, thereby Degradation of the characteristics of the first and second IGZO thin films 132 and 134 can be prevented.
  • the active layer 130 may be formed by stacking three layers having different deposition methods, wherein the first IGZO thin film is formed by an ALD process of the process cycle shown in FIG. 15, and the second IGZO thin film is illustrated in FIGS. 16 and 16. Formed by a similar ALD process or cyclic CVD process of the process cycle shown in 17, the third IGZO thin film may be formed by a CVD process to form a three-layer IGZO thin film.
  • the deposition apparatus illustrated in FIG. 13 may be used as an example.
  • the passivation layer 150 may be formed at least in a double structure, and at least one annealing process may be performed before and after the passivation layer 150 is formed.
  • at least one annealing process may be performed before and after the passivation layer 150 is formed.
  • FIG. 22 is a flowchart illustrating a method of manufacturing a thin film transistor according to another exemplary embodiment of the present disclosure
  • FIGS. 23 to 26 are views illustrating an example of a manufacturing method of a thin film transistor according to another exemplary embodiment. It is sectional drawing shown sequentially. In the following, the description overlapping with the above description will be omitted.
  • the gate insulating layer 120 is formed over the entire region including the gate electrode 110 (S120). .
  • first and second IGZO thin films 132 and 134 are formed on the substrate 100 (S130).
  • the passivation layer 150 is formed on the first and second IGZO thin films 132 and 134 (S150).
  • an annealing process may be performed before forming the protective film 150 (S140).
  • the annealing process is performed to secure off current after the formation of the first and second IGZO thin films 132 and 134.
  • the annealing process may be performed in a vacuum state, and O 2 or O 3 may be used as the constituent gas. That is, the annealing process may be carried out at a pressure lower than atmospheric pressure (760 Torr), more preferably at 0.1 Torr to 10 Torr.
  • the protective film 150 is formed in a single layer or multiple layers, at least a portion of the protective film 150 is formed by CVD.
  • the passivation layer 150 is formed of the first and second passivation layers 150a and 150b as shown, and the first passivation layer 150a is formed by the CVD method using TEOS and O 3 , and the second passivation layer. 150b is formed by PECVD using TEOS and O 2 .
  • a predetermined region of the passivation layer 150 is etched and patterned, and the passivation layer 150 is then patterned so as to remain in an area where the source electrode and the drain electrode are spaced apart from each other. That is, the passivation layer 150 is patterned to partially overlap the source electrode and the drain electrode.
  • an annealing process may be performed before patterning the passivation layer 150 (S160).
  • the off current may be changed after deposition of the passivation layer 150, and an annealing process may be performed to compensate for this.
  • the annealing process may be performed in a vacuum state, and O 2 or O 3 may be used as the constituent gas.
  • the annealing process may be carried out at a pressure lower than atmospheric pressure (760 Torr), more preferably at 0.1 Torr to 10 Torr.
  • the process temperature is maintained at 200 ⁇ 450 °C, process time can be variously treated from 1 minute to 30 minutes depending on the required device characteristics. That is, the annealing process may be performed at least once before and after forming the passivation layer 150.
  • the first and second IGZO thin films 132 and 134 are patterned to cover the gate electrode 110 to form the active layer 130.
  • the second conductive layer is formed on the active layer 130, and then patterned by photolithography and etching using a predetermined mask to form a source electrode 140a and a drain electrode 140b (S170).
  • the source electrode 140a and the drain electrode 140b partially overlap the upper portion of the gate electrode 110, and are formed to be spaced apart from the upper portion of the gate electrode 110.
  • the etching process is performed to expose the protective film 150.
  • the passivation layer 150 is formed between the source electrode 140a and the drain electrode 140b, the first and second IGZO thin films 132 and 134 may be prevented from being exposed to the atmosphere. Degradation of the characteristics of the first and second IGZO thin films 132 and 134 can be prevented.
  • the first conductive layer for the gate electrode 110, the gate insulating layer 120, and the second conductive layer for the source / drain electrodes 140a and 140b may be formed by CVD, and the physical vapor deposition may be performed. It may also be formed by Deposition (PVD). That is, the thin film can be formed by sputtering, vacuum deposition, or ion plating. In this case, when the layers are formed by sputtering, the structures may be formed through a sputtering process using a sputtering mask (ie, a shadow mask) without using a photo and etching process using a predetermined mask.
  • a sputtering mask ie, a shadow mask
  • a variety of coating methods other than CVD or PVD i.e., imprinting, stamping, printing of spin coating, dip coating, nano imprinting, etc., using a liquid composition composed of a colloidal solution in which fine particles are dispersed or a sol-gel composed of precursors, It may also be coated by transfer printing or the like. It may also be formed by atomic layer deposition and pulsed laser deposition (PLD).
  • the present invention may use not only an IGZO thin film but also an indium tin zinc oxide (ITZO) thin film. That is, the ITZO thin film can be formed into a multilayer of at least two layers using an ALD process and a cyclic CVD process.
  • the first ITZO thin film may be formed by an ALD process
  • the second ITZO thin film may be formed by a CVD process or a cyclic CVD process.
  • the first ITZO thin film may be formed by an ALD process
  • the second ITZO thin film may be formed by a pseudo ALD process or a cyclic CVD process
  • the third ITZO thin film may be formed by a CVD process.
  • the cluster apparatus of FIG. 12 and the deposition apparatus of FIG. 13 may be used to form the ITZO thin film.
  • a second source supply unit 340 supplying a gallium source supplies a tin source instead of a gallium source. do.
  • the present invention may be formed by laminating an IGZO thin film and an ITZO thin film.
  • an ALD process and a cyclic CVD process are used.
  • the IGZO thin film may be formed by an ALD process, and then the ITZO thin film may be formed by a CVD process or a cyclic CVD process.
  • the second IGZO thin film may be formed by the pseudo ALD process or the cyclic CVD process, and the ITZO thin film may be formed by the CVD process.
  • the IGZO thin film may be formed by the CVD process or the cyclic CVD process. That is, the IGZO thin film and the ITZO thin film may be laminated in any order, and may be formed using an ALD process, a CVD process, a similar ALD process, or a cyclic CVD process, but the bottom layer may be formed using an ALD process.
  • the deposition apparatus of FIG. 13 may be used. In this case, a separate fifth source supply unit for supplying a tin source is further required.
  • the thin film transistor according to the exemplary embodiments as described above may be used as a driving circuit for driving a pixel in a display device such as a liquid crystal display and an organic EL display. That is, in a display panel in which a plurality of pixels are arranged in a matrix, thin film transistors are formed in each pixel, pixels are selected through the thin film transistors, and data for image display is transferred to the selected pixels.
  • a display panel in which a plurality of pixels are arranged in a matrix, thin film transistors are formed in each pixel, pixels are selected through the thin film transistors, and data for image display is transferred to the selected pixels.

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Abstract

본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 게이트 전극과, 게이트 전극과 상하 방향으로 이격되고, 수평 방향으로 서로 이격된 소오스 전극 및 드레인 전극과, 게이트 전극과 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막과, 게이트 절연막과 소오스 전극 및 드레인 전극 사이에 형성된 활성층을 포함하고, 활성층은 적어도 둘 이상의 도핑된 ZnO 박막으로 형성된 박막 트랜지스터 및 그 제조 방법이 제시된다.

Description

박막 트랜지스터 및 그 제조 방법
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 금속 산화물 반도체 박막을 활성층으로 이용하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor; TFT)는 액정 표시 장치(Liquid Crystal Display; LCD)나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로로 사용된다. 이러한 박막 트랜지스터는 기판 상에 게이트 라인 및 데이터 라인과 함께 형성된다. 즉, 박막 트랜지스터는 게이트 전극, 게이트 절연막, 활성층, 소오스 전극 및 드레인 전극으로 이루어지는데, 게이트 전극은 게이트 라인으로부터 형성되고, 소오스 전극 및 드레인 전극은 데이터 라인으로부터 형성된다.
한편, 박막 트랜지스터의 활성층은 게이트 전극과 소오스/드레인 전극 사이에서 채널 역할을 하며, 비정질 실리콘(Amorphous Silicon) 또는 결정질 실리콘(crystalline silicon)을 이용하여 형성하였다. 그러나, 실리콘을 이용한 박막 트랜지스터 기판은 유리 기판을 사용해야 하기 때문에 무게가 무거울 뿐만 아니라 휘어지지 않아 플렉서블 표시 장치로 이용할 수 없는 단점이 있다. 이를 해결하기 위해 금속 산화물이 최근에 많이 연구되고 있다.
이러한 금속 산화물로서 징크옥사이드(Zinc Oxide; ZnO) 박막에 대한 연구가 활발히 진행되고 있다. ZnO 박막은 저온에서도 쉽게 결정이 성장되는 특성을 가지고 있으며, 높은 전하 농도와 이동도를 확보하는데 우수한 물질로 알려져 있다. 그러나, ZnO 박막은 대기중에 노출되었을 때 막질이 불안정하고, 그에 따라 박막 트랜지스터의 안정성(stability)을 저하시키는 단점이 있다. 또한, 산소 결함(oxygen defect)에 의해 생성되는 과잉 캐리어(excess carrier)에 의해 오프 커런트(off current)가 상승하거나 문턱 전압(threshold voltage)이 변하는 문제가 있다.
ZnO 박막의 막질을 개선하기 위해 ZnO 박막에 인듐(In) 및 갈륨(Ga)을 도핑한 인듐갈륨징크옥사이드(이하, IGZO라 함) 박막이 제시되었다. IGZO 박막은 일반적으로 IGZO 타겟을 이용한 스퍼터링에 의해 형성된다. 그런데, IGZO 박막을 스퍼터링으로 형성하면 박막의 증착이 진행될수록 박막의 조성이 변화되어 순차적으로 형성된 IGZO 박막의 막질이 균일하지 않은 문제가 있다. 즉, IGZO 타겟 내의 결정 구조 및 그레인이 불규칙하기 때문에 IGZO 박막의 증착이 진행될수록 박막의 조성이 변화되고, 그에 따라 막질이 균일하지 않게 된다. 따라서, 동일 챔버 내에서 동일 프로세스로 제조된 박막 트랜지스터들의 특성이 서로 다르고, 그에 따라 신뢰성이 저하된다. 또한, 활성층을 필요에 따라 조성이 다른 복수의 층으로 형성할 수 있는데, IGZO 타겟은 하나의 조성으로만 제작되기 때문에 이러한 다층 구조의 활성층을 형성하기 어렵다. 즉, IGZO 타겟을 이용한 스퍼터링 공정으로는 조성이 다른 다층 구조의 활성층을 형성할 수 없다.
본 발명은 활성층으로 이용되는 IGZO 박막의 막질을 향상시켜 안정성을 향상시킬 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.
본 발명은 증착 공정이 진행되더라도 IGZO 박막의 조성이 변화되지 않아 신뢰성을 향상시킬 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.
본 발명은 IGZO 박막을 다층 구조로 형성할 수 있고, 각 층의 조성비를 다르게 조절할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.
본 발명은 활성층으로 이용되는 IGZO 박막을 원자층 증착 등의 화학적 증착 방식으로 형성하는 박막 트랜지스터 및 그 제조 방법을 제공한다.
본 발명의 실시 예들에 따른 박막 트랜지스터는 게이트 전극; 상기 게이트 전극과 상하 방향으로 이격되고, 수평 방향으로 서로 이격된 소오스 전극 및 드레인 전극; 상기 게이트 전극과 상기 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막; 및 상기 게이트 절연막과 상기 소오스 전극 및 드레인 전극 사이에 형성된 활성층을 포함하고, 상기 활성층은 적어도 둘 이상의 도핑된 ZnO 박막으로 형성된다.
상기 도핑된 ZnO 박막에서 도핑 원소는 3족 또는 4족 원소이고, 상기 도핑 원소는 Ga, In 및 Sn 원소의 적어도 하나이다.
상기 도핑된 ZnO 박막은 IGZO 박막 및 ITZO 박막의 적어도 어느 하나가 적어도 둘 이상 적층되어 형성된다.
상기 적어도 둘 이상의 도핑된 ZnO 박막은 제 1 층이 ALD 공정으로 형성되고, 상기 제 1 층 이외의 나머지 층이 유사 ALD, 사이클릭 CVD 및 CVD 공정의 적어도 어느 하나로 형성된다.
상기 ALD 공정은 원료 소오스와 반응 소오스가 교차하여 공급되는 공정으로 박막이 형성되고, 사이클릭 CVD 및 CVD 공정은 원료 소오스와 반응 소오스가 동시에 공급되는 공정으로 박막이 형성된다.
상기 제 1 층의 두께보다 상기 제 1 층 이외의 나머지 층의 두께가 더 두껍게 형성된다.
상기 제 1 층은 상기 게이트 전극 측에 형성된다.
상기 적어도 둘 이상의 도핑된 ZnO 박막은 조성비가 다르다.
상기 제 1 층은 나머지 층들에 비해 이동도 및 전도도가 높고, 상기 제 1 층은 상기 나머지 층들에 비해 상기 도핑 원소의 함유량이 많다.
상기 소오스 전극 및 드레인 전극 사이의 상기 활성층 상에 형성된 보호막을 더 포함한다.
상기 보호막은 단일층 또는 적어도 이중층으로 형성되며, 상기 보호막은 적어도 일부가 플라즈마를 이용하지 않는 화학 증착 방식으로 형성된다.
상기 보호막은 상기 활성층 상에 형성되며 상기 플라즈마를 이용하지 않는 화학 증착 방식으로 형성된 제 1 보호막과 상기 제 1 보호막 상에 형성되며 플라즈마를 이용한 화학 증착 방식으로 형성된 제 2 보호막을 포함한다.
본 발명의 실시 예들에 따른 박막 트랜지스터의 제조 방법은 기판이 제공되는 단계; 상기 기판 상에 게이트 전극을 형성하고 그 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 활성층을 형성하는 단계; 상기 활성층 상에 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 활성층은 도핑된 ZnO 박막으로 형성되고, 상기 도핑된 ZnO 박막은 화학적 증착 공정으로 적어도 이중 구조로 형성된다.
상기 활성층 상에 보호막을 형성한 후 상기 소오스 전극 및 드레인 전극 사이에 잔류하도록 패터닝하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
상기 ZnO 박막은 Ga, In 및 Sn 원소의 적어도 어느 하나를 도핑한다.
상기 도핑된 ZnO 박막은 IGZO 박막 및 ITZO 박막의 적어도 어느 하나를 적어도 둘 이상 적층하여 형성한다.
상기 적어도 둘 이상의 도핑된 ZnO 박막은 제 1 층을 ALD 공정으로 형성하고, 상기 제 1 층 이외의 나머지 층을 유사 ALD 공정, 사이클릭 CVD 공정 및 CVD 공정의 적어도 어느 하나로 형성한다.
상기 도핑된 ZnO 박막은 제 1 층을 ALD 공정으로 형성하고, 제 2 층을 CVD 공정으로 형성한다.
상기 도핑된 ZnO 박막은 제 1 층을 ALD 공정으로 형성하고, 제 2 층을 사이클릭 CVD 공정으로 형성한다.
상기 도핑된 ZnO 박막은 제 1 층을 ALD 공정으로 형성하고, 제 2 층을 유사 ALD 공정으로 형성하며, 제 3 층을 CVD 공정으로 형성한다.
상기 도핑된 ZnO 박막은 제 1 층을 ALD 공정으로 형성하고, 제 2 층을 사이클릭 CVD 공정으로 형성하며, 제 3 층을 CVD 공정으로 형성한다.
상기 적어도 둘 이상의 도핑된 ZnO 박막은 증착 소오스의 유입량을 조절하여 조성비를 다르게 형성한다.
상기 제 1 층은 나미지 층들에 비해 도핑 원소의 함유량이 많고, 상기 제 1 층은 나머지 층들에 비해 이동도 및 전도도 높도록 형성된다.
상기 보호막은 단일층 또는 적어도 이중층으로 형성한다.
상기 보호막은 상기 활성층과 접하는 제 1 층을 플라즈마를 이용하지 않는 화학 증착 방식으로 형성하고, 나머지 제 2 층은 플라즈마를 이용한 화학 증착 방식으로 형성한다.
상기 보호막은 상기 제 1 층을 실리콘 소오스와 제 1 반응 소오스를 이용하여 형성하고, 상기 제 2 층을 실리콘 소오스와 제 2 반응 소오스를 이용하여 형성한다.
상기 실리콘 소오스는 TEOS 및 SiH4를 포함하고, 상기 제 1 반응 소오스는 O3를 포함하며, 상기 제 2 소오스는 O2, N20 및 NH3를 포함한다.
상기 보호막의 제 1 층은 TEOS 및 O3를 이용하여 형성한다.
상기 보호막의 제 2 층은 TEOS 또는 SiH4와 O2, N2O 또는 NH3를 이용하여 형성한다.
상기 보호막 형성 이전 및 이후의 적어도 어느 하나에 어닐링 공정을 실시하는 단계를 더 포함한다.
상기 게이트 절연막 형성, 상기 활성층 형성, 상기 보호막 형성 및 상기 어닐링은 인시투로 실시한다.
본 발명의 실시 예들은 원자층 증착(Atomi layer Deposition; ALD) 공정을 포함하는 서로 다른 화학적 증착 공정을 이용하여 적어도 이중 구조의 IGZO 박막을 형성하고, 이를 박막 트랜지스터의 활성층으로 이용한다. 즉, IGZO 박막의 일부 두께를 ALD 공정으로 형성하고, 나머지 두께를 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 유사 ALD 공정 또는 사이클릭(cyclic) CVD 공정의 적어도 어느 하나를 이용하여 형성한다. 또한, 복수 층의 IGZO 박막의 조성을 다르게 하여 형성할 수도 있다.
본 발명에 의하면, 활성층으로 이용되는 IGZO 박막을 화학적 증착 공정으로 형성함으로써 증착 공정이 진행될수록 박막의 특성이 변화되어 신뢰성을 저하시키는 종래의 스퍼터링에 의한 IGZO 박막의 문제점을 해결할 수 있다. 즉, 소오스의 유입량을 일정하게 유지할 수 있어 증착 공정이 진행되어도 박막의 조성이 변화되지 않고, 그에 따라 신뢰성 저하를 방지할 수 있다.
또한, 게이트 절연막에 인접한 활성층은 막질 및 계면 특성이 우수한 ALD 공정을 이용한 IGZO 박막으로 형성하고, 이를 프론트 채널로 이용할 수 있어 박막 트랜지스터의 동작 속도를 향상시킬 수 있다.
그리고, 복수의 IGZO 박막의 조성을 다르게 형성하여 프론트 채널 및 백 채널로 이용할 수 있다. 즉, 제 1 IGZO 박막의 인듐 및 갈륨 조성을 제 2 IGZO 박막의 인듐 및 갈륨 조성보다 높게 하여 제 1 IGZO 박막의 이동도 및 전도도가 제 2 IGZO 박막의 전도도보다 높게 함으로써 제 1 IGZO 박막을 프론트 채널로 이용하고 제 2 IGZO 박막을 백 채널로 이용할 수 있다.
뿐만 아니라, 적어도 이층 구조의 IGZO 박막을 ALD 공정을 포함하는 서로 다른 공정으로 형성함으로써 생산성을 향상시킬 수 있고, 동작 신뢰성을 보장할 수 있다. 즉, ALD 공정만을 이용하면 공정 속도가 느려 생산성이 저하되고, CVD 공정만을 이용하면 막질이 치밀하지 못해 정상 동작이 불가능하지만, ALD 공정 및 CVD 공정을 이용함으로써 생산성 향상 및 동작 신뢰성 보장이 가능하다.
한편, IGZO 박막 상에 보호막을 형성하여 활성층의 식각 손상 및 산소 침투에 의한 막질 저하를 방지할 수 있고, 보호막의 적어도 일부를 CVD 방식으로 형성함으로써 활성층의 손상을 방지할 수 있다. 즉, 활성층에 접하는 보호막의 적어도 일부를 CVD 또는 ALD 방식으로 형성함으로써 활성층의 플라즈마에 의한 손상을 방지하고, 나머지를 PECVD 방식으로 형성함으로써 보호막의 막질 및 증착률을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 단면도.
도 2 및 도 3은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 특성 그래프.
도 4 내지 도 6은 본 발명의 다른 실시 예들에 따른 박막 트랜지스터의 단면도.
도 7 내지 도 11은 다양한 방법으로 형성된 IGZO 박막의 특성 그래프.
도 12 내지 도 14는 본 발명에 따른 박막 트랜지스터의 제조에 적용되는 증착 장치의 개략도.
도 15 내지 도 17은 본 발명에 적용되는 ALD 공정, 유사 ALD 공정 및 사이클릭 CVD 공정의 공정 사이클 개념도.
도 18 내지 도 21은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 22는 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 흐름도.
도 23 내지 도 26은 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 단면도로서, 버텀 게이트(Bottom gate)형 박막 트랜지스터의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터는 기판(100) 상에 형성된 게이트 전극(110)과, 게이트 전극(110) 상에 형성된 게이트 절연막(120)과, 게이트 절연막(120) 상에 형성되며 ZnO 박막에 3족 또는 4족 원소를 도핑한 적어도 이중 구조의 활성층(130)과, 활성층(130) 상에 상호 이격되어 형성된 소오스 전극(140a) 및 드레인 전극(140b)을 포함한다.
기판(100)은 투명 기판을 이용할 수 있는데, 예를 들어 실리콘 기판, 글래스 기판 또는 플렉서블 디스플레이를 구현하는 경우에는 플라스틱 기판(PE, PES, PET, PEN 등)이 사용될 수 있다. 또한, 기판(100)은 반사형 기판이 이용될 수 있는데, 예를들어 메탈 기판이 사용될 수 있다. 메탈 기판은 스테인레스 스틸, 티타늄(Ti), 몰리브덴(Mo) 또는 이들의 합금으로 형성될 수 있다. 한편, 기판(100)으로 메탈 기판을 이용할 경우 메탈 기판 상부에 절연막을 형성하는 것이 바람직하다. 이는 메탈 기판과 게이트 전극(110)의 단락을 방지하고, 메탈 기판으로부터 금속 원자의 확산을 방지하기 위함이다. 이러한 절연막으로는 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 알루미나(Al2O3) 또는 이를의 화합물 중 적어도 하나를 포함하는 물질을 이용할 수 있다. 이와 더불어 티타늄나이트라이드(TiN), 티타늄알루미늄나이트라이드(TiAlN), 실리콘카바이드(SiC) 또는 이들의 화합물중 적어도 하나를 포함하는 무기 물질을 절연막 하부에 확산 방지막으로 이용할 수 있다.
게이트 전극(110)은 도전 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 구리(Cu) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 또한, 게이트 전극(110)은 단일층 뿐 아니라 복수 금속층의 다중층으로 형성할 수 있다. 즉, 물리 화학적 특성이 우수한 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 등의 금속층과 비저항이 작은 알루미늄(Al) 계열, 은(Ag) 계열 또는 구리(Cu) 계열의 금속층을 포함하는 이중층으로 형성할 수도 있다.
게이트 절연막(120)은 적어도 게이트 전극(110) 상부에 형성된다. 즉, 게이트 절연막(120)은 게이트 전극(110)의 상부 및 측부를 포함한 기판(100) 상에 형성될 수 있다. 게이트 절연막(120)은 금속 물질과의 밀착성이 우수하며 절연 내압이 우수한 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 알루미나(Al2O3), 지르코니아(ZrO2)를 포함하는 무기 절연막 중 하나 또는 그 이상의 절연 물질을 이용하여 형성할 수 있다.
활성층(130)은 게이트 절연막(120) 상에 형성되며, 적어도 일부가 게이트 전극(110)과 중첩되도록 형성된다. 활성층(130)은 ZnO 박막의 막질을 개선하기 위해 ZnO 박막에 3족 또는 4족 원소, 예를 들어 인듐(In), 갈륨(Ga), 주석(Sn) 원소의 적어도 하나를 도핑함으로써 비정질 ZnO 박막을 유도하여 박막 트랜지스터의 안정성을 개선할 수 있다. 예를 들어 활성층(130)은 ZnO 박막에 인듐 및 갈륨을 도핑한 IGZO 박막으로 형성될 수 있으며, ZnO 박막에 인듐 및 틴(Tin)을 도핑한 인듐틴징크옥사이드(ITZO) 박막으로 형성될 수 있다. 이하의 본 실시 예에서는 IGZO 박막을 예로 들어 설명한다. 또한, 본 발명은 IGZO 박막을 이용한 활성층(130)의 일부 두께를 ALD 공정으로 형성하고, 나머지 두께를 CVD, 사이클릭(cyclic) CVD 등의 화학적 증착 방식으로 형성한다. 예를 들어, 활성층(130)은 적어도 이중 구조로 형성될 수 있는데, 게이트 절연막(120)에 인접하는 제 1 IGZO 박막(132)은 ALD 공정으로 형성하고, 제 1 IGZO 박막(134) 상에 CVD 공정 또는 사이클릭 CVD 공정으로 제 2 IGZO 박막(134)을 형성할 수 있다. 여기서, ALD 공정은 원료 소오스 공급 및 퍼지, 산화 소오스 공급 및 퍼지를 반복하여 공정을 진행하고, CVD 공정은 원료 소오스 및 산화 소오스를 공시에 공급하여 공정을 진행한다. 원료 소오스는 원료를 공급하는 원료 가스로서 공정이 진행되고, 산화 소오스는 원료 가스와 반응하여 원하는 박막을 형성할 수 있는 반응 가스로서 공정이 진행된다. 또한, 사이클릭 CVD 공정은 원료 소오스의 공급 및 중단을 반복하고 산화 소오스는 계속해서 공급하여 공정을 진행한다. 즉, 사이클릭 CVD 공정은 원료 소오스의 공급 및 중단을 반복하고, 산화 소오스는 계속해서 공급하는 공정이 1주기 동안 연속적으로 이루어지다가, 1주기가 끝나고 난 후에 산화 소오스의 공급을 수 초 동안 중단하는 단계를 포함하는 공정을 진행한다. 사이클릭 CVD 공정과 ALD 공정과의 차이점은 ALD 공정에서는 원료 소오스 또는 산화 소오스 공급 중단 후에 퍼지 단계가 진행되지만, 사이클릭 CVD 공정은 별도의 퍼지 단계가 공정 진행 중에 진행되지 않고 수차례 사이클이 반복되는 공정으로 진행된다. 따라서, CVD 공정을 이용하면 공정 속도를 향상시킬 수 있고, 사이클릭 CVD 공정을 이용하면 원료 소오스와 산화 소오스가 기판에 동시에 증착되고 이후 공급되는 산화 소오스가 원료 소오스와 반응하게 되므로 막질이 치밀해질 수 있다. 한편, 제 1 및 제 2 IGZO 박막(132, 134)은 인듐 소오스, 갈륨 소오스 및 징크 소오스와 산화 소오스를 이용하여 형성할 수 있다. 예를 들어 인듐 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn), 디에틸아미노 프로필 디메틸 인듐(Diethylamino Propyl Dimethyl Indium)(DADI) 등을 이용할 수 있고, 갈륨 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, 징크 소오스로는 디에틸징크(Diethyl Zinc; Zn(C2H5)2)(DEZ), 디메틸징크(Dimethyl Zinc; Zn(CH3)2)(DMZ) 등을 이용할 수 있다. 또한, 산화 소오스로는 산소가 포함된 물질, 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다. 활성층(130)은 게이트 절연막(120)과 인접한 제 1 IGZO 박막(132)을 ALD 공정으로 형성하고, 프론트 채널(front channel)로 이용할 수 있다. 이는 ALD 공정으로 형성된 제 1 IGZO 박막(132)은 막질 및 계면 특성이 우수하기 때문에 채널 형성에 중요한 프론트 채널(front channel)로 이용할 수 있다. 즉, 게이트 전극(110)에 (+) 전압이 인가되면 게이트 절연막(120) 상부의 활성층(130) 일부에 (-) 전하가 쌓여 프론트 채널을 형성하게 되고, 프론트 채널을 통해 전류가 잘 흐를수록 이동도가 우수하게 된다. 따라서, 프론트 채널 영역은 이동도가 우수한 물질로 형성하는 것이 바람직한데, ALD 공정으로 형성된 제 1 IGZO 박막(132)은 막질 및 계면 특성이 우수하여 이동도가 우수하게 된다. 그런데, ALD 공정을 이용하는 경우 공정 속도가 느려 생산성이 저하되기 때문에 제 1 IGZO 박막(132) 상의 제 2 IGZO 박막(134)은 CVD 공정 또는 사이클릭 CVD 공정으로 형성한다. CVD 공정 또는 사이클릭 CVD 공정을 이용하면 고속 증착이 가능하므로 생산성을 향상시킬 수 있다. 한편, ALD 공정의 산화 소오스로는 산소를 포함하는 물질을 이용할 수 있으나, TMGa는 산소(O2)와 반응성이 떨어지므로 오존(O3)을 이용하는 것이 바람직하고, 산소(O2)를 이용하는 경우에는 플라즈마 상태로 여기시켜 이용할 수 있다. 산소 뿐만 아니라 N2O, CO2도 플라즈마 상태로 여기시켜 이용할 수 있다. 또한, CVD 공정 또는 사이클릭 CVD 공정의 산화 소오스로는 산소, 오존, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합, 산소 플라즈마 등을 이용할 수 있는데, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합을 이용하는 것이 가장 바람직하다. 한편, 제 2 IGZO 박막(134)은 제 1 IGZO 박막(132)과 조성비를 다르게 하여 형성하여 백 채널(back channel)로 이용할 수 있다. 즉, 게이트 전극(110)에 (-) 전압이 인가되면 (-) 전하는 소오스 전극(140a) 및 드레인 전극(140b) 하부의 활성층(130) 일부에 쌓이게 된다. 따라서, 백 채널은 전하 이동을 방지할 수 있는 조성, 즉 전도성이 프론트 채널로 작용하는 제 1 IGZO 박막(132)보다 낮도록 제 2 IGZO 박막(134)을 형성한다. 이를 위해 인듐 소오스, 갈륨 소오스 및 징크 소오스의 적어도 어느 하나의 유입량을 제 1 IGZO 박막(132)와 다르게 조절하여 유입할 수 있고, 산화 소오스의 유입량 또한 조절하여 유입할 수 있다. 예를 들어, 제 2 IGZO 박막(134)의 인듐 및 갈륨의 조성을 제 1 IGZO 박막(132)보다 적게 할 수 있다. 이렇게 하면 제 1 IGZO 박막(132)과 제 2 IGZO 박막(134)의 특성, 예를 들어 이동도, 전기 전도도 등을 조절할 수 있다. 이러한 제 1 IGZO 박막(132)은 5∼50Å의 두께로 형성할 수 있고, 제 2 IGZO 박막(134)은 200∼300Å의 두께로 형성할 수 있다.
소오스 전극(140a) 및 드레인 전극(140b)은 활성층(130) 상부에 형성되며, 게이트 전극(110)과 일부 중첩되어 게이트 전극(110)을 사이에 두고 상호 이격되어 형성된다. 소오스 전극(140a) 및 드레인 전극(140b)은 동일 물질을 이용한 동일 공정에 의해 형성할 수 있으며, 도전성 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 즉, 게이트 전극(110)과 동일 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다. 또한, 소오스 전극(140a) 및 드레인 전극(140b)은 단일층 뿐 아니라 복수 금속층의 다중층으로 형성할 수 있다.
도 2 및 도 3은 본 발명의 일 실시 예에 따른 IGZO 박막을 활성층으로 이용하는 박막 트랜지스터의 특성 그래프를 도시한 것으로, 도 2는 게이트 전압에 따른 드레인-소오스 전류(IDS) 그래프이고, 도 3은 도 2의 Y축의 드레인-소오스 전류(IDS)를 지수로 표시한 것이다. 도시된 바와 같이 게이트 전압이 0V 이상 인가되면 드레인과 소오스 사이에 터널링이 발생되고, 그에 따라 드레인-소오스 전류가 흐르게 되어 선형적인 특성을 나타낸다. 또한, 게이트 전압이 소정 전압, 예를 들어 10V 이상이 되면 드레인-소오스 전류가 포화된다. 이러한 특성 그래프는 다른 박막 트랜지스터, 예를 들어 스퍼터링으로 IGZO 박막을 형성한 박막 트랜지스터의 특성 그래프와 유사하다. 따라서, 화학적 증착 방식으로 IGZO 박막을 형성하고 이를 활성층으로 이용하는 본 발명에 따른 박막 트랜지스터는 박막 트랜지스터로서 정상 동작함을 알 수 있다.
상기한 바와 같이 본 발명의 일 실시 예에 따른 박막 트랜지스터는 활성층(130)을 금속 산화물 반도체, 특히 IGZO 박막으로 형성하며, ALD 공정과 CVD 공정 또는 사이클릭 CVD 공정으로 제 1 및 제 2 IGZO 박막(132, 134)의 적층 구조로 형성할 수 있다. 이때, 제 1 및 제 2 IGZO 박막(132, 134)의 조성을 소오스의 유입량 등으로 조절할 수 있어 조성이 다른 다층 구조의 박막을 형성할 수 있다. 또한, 제 1 IGZO 박막(132)을 막질이 우수한 ALD 공정으로 형성하여 프론트 채널로 이용할 수 있어 이동도가 우수하고, 전기 전도도가 우수한 고속 소자를 구현할 수 있으며, 제 2 IGZO 박막(134)을 고속 증착이 가능한 CVD 공정 또는 사이클릭 CVD 공정으로 형성함으로써 ALD 공정의 단점인 생산성 저하를 보완할 수 있다. 즉, IGZO 박막을 공정 속도가 느린 ALD 공정만으로 형성할 경우 생산성이 저하되고 공정 속도가 빠른 CVD 공정만으로 형성할 경우 IGZO 박막의 막질이 저하되어 소자 동작의 신뢰성을 보장할 수 없지만, ALD 공정과 CVD 공정 또는 사이클릭 CVD 공정을 이용함으로써 이들 문제를 해결할 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 단면도로서, IGZO 박막을 이용하는 활성층을 증착 방법이 다른 3개의 층으로 형성한 경우의 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시 예에 따른 박막 트랜지스터는 기판(100) 상에 형성된 게이트 전극(110)과, 게이트 전극(110) 상에 형성된 게이트 절연막(120)과, 게이트 절연막(120) 상에 3개의 층으로 형성된 활성층(130)과, 활성층(130) 상에 상호 이격되어 형성된 소오스 전극(140a) 및 드레인 전극(140b)을 포함한다.
활성층(130)은 제 1 IGZO 박막(132), 제 2 IGZO 박막(134) 및 제 3 IGZO 박막(136)을 적층하여 형성한다. 예를 들어, 제 1 IGZO 박막(132)은 ALD 공정으로 형성하고, 제 2 IGZO 박막(134)은 유사(pseudo) ALD 공정으로 형성하며, 제 3 IGZO 박막(136)은 CVD 공정으로 형성할 수 있다. 또한, 제 1 IGZO 박막(132)은 ALD 공정으로 형성하고, 제 2 IGZO 박막(134)은 사이클릭 CVD 공정으로 형성하며, 제 3 IGZO 박막(136)은 CVD 공정으로 형성할 수 있다. 즉, 제 1 및 제 3 IGZO 박막(132, 136)은 각각 ALD 공정 및 CVD 공정으로 형성하고, 제 2 IGZO 박막(134)은 유사 ALD 공정 또는 사이클릭 CVD 공정으로 형성할 수 있다. 여기서, 유사 ALD 공정은 원료 소오스 유입 및 산화 소오스의 유입을 반복하여 소정 두께의 박막을 형성한다. 즉, ALD 공정은 원료 소오스 유입 및 퍼지, 산화 소오스 유입 및 퍼지를 반복하여 박막을 형성하지만, 유사 ALD 공정은 퍼지 공정을 실시하지 않고 원료 소오스 유입 및 산화 소오스 유입만을 반복하여 박막을 형성한다. 또한, 유사 ALD 공정은 산화 소오스로 ALD 공정의 산화 소오스를 이용할 수 있다. 즉, 산화 소오스로는 산소를 포함하는 물질을 이용할 수 있으나, 오존(O3)을 이용하는 것이 바람직하고, 산소(O2), N2O, CO2는 플라즈마 상태로 여기시켜 이용할 수 있다. 이렇게 3층 구조로 활성층(130)을 형성하고, 유사 ALD 공정 또는 사이클릭 CVD 공정으로 제 2 IGZO 박막(134)을 형성함으로써 ALD 공정으로 형성된 제 1 IGZO 박막(132)와 유사한 막질을 가지면서 ALD 보다 고속 증착이 가능하므로 ALD 및 CVD 공정으로 형성된 이중의 IGZO 박막에 비해 더욱 막질이 향상된 활성층(130)을 형성할 수 있다. 한편, 제 1 IGZO 박막(132)은 10∼50Å의 두께로 형성하고, 제 2 IGZO 박막(134)은 50∼100Å의 두께로 형성하며, 제 3 IGZO 박막(136)은 150∼250Å의 두께로 형성할 수 있다.
한편, IGZO 박막으로 형성된 활성층(130)은 그 상부에 소오스 전극(140a) 및 드레인 전극(140b)이 형성될 때 대기중에 노출되어 산소 등이 침투하여 산소 결함(oxygen defect)이 발생되고, 그에 따라 생성되는 과잉 캐리어(excess carrier)에 의해 오프 커런트(off current)가 상승하거나 문턱 전압(threshold voltage)이 변하는 문제가 있다. 따라서, 본 발명은 도 5에 도시된 바와 같이 활성층(130)으로의 산소 침투를 방지하기 위해 활성층(130) 상에 보호막(150)을 형성한다.
도 5를 참조하면, 본 발명의 또다른 실시 예에 따른 박막 트랜지스터는 기판(100) 상에 형성된 게이트 전극(110)과, 게이트 전극(110) 상에 형성된 게이트 절연막(120)과, 게이트 절연막(120) 상에 적어도 이중 구조로 형성된 활성층(130)과, 활성층(130) 상에 상호 이격되어 형성된 소오스 전극(140a) 및 드레인 전극(140b)과, 소오스 전극(140a)과 드레인 전극(140b) 사이의 활성층(130) 상에 형성된 보호막(150)을 포함한다.
보호막(150)은 활성층(130) 형성 후 소오스 전극(140a) 및 드레인 전극(140b)을 형성하기 위한 식각 공정에서 식각 정지막으로 작용하여 활성층(130)이 노출되어 손상되는 것을 방지하기 위해 형성한다. 또한, 보호막(150)은 소오스 전극(140a) 및 드레인 전극(140b)의 제조가 완료된 후 활성층(130)이 대기중에 노출되는 것을 방지할 수 있다. 즉, 제 1 및 제 2 IGZO 박막(132, 134)을 포함하는 활성층(130)은 대기중에 노출되면 산소 등이 침투하여 특성이 저하될 수 있는데, 보호막(150)이 형성되어 이를 방지할 수 있다. 보호막(150)은 산소의 침투를 방지하고 식각 공정 시 활성층(130)과 식각 선택비가 차이 나는 물질로 형성할 수 있는데, 예를 들어 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON) 등의 절연 물질을 이용하여 단일층 또는 다층으로 형성할 수 있다. 또한, 보호막(150)은 적어도 일부는 CVD 방식을 이용하여 형성할 수 있다. 즉, 플라즈마를 이용하여 보호막(150)을 형성하는 경우 활성층(130)이 플라즈마에 의해 손상되므로 보호막(140)은 적어도 활성층(130)에 접하는 영역은 CVD 방식으로 형성한다.
또한, 보호막(150)은 다층으로 형성될 수 있는데 예를 들어 도 6에 도시된 바와 같이 제 1 및 제 2 보호막(150a 및 150b)의 이중층으로 형성할 수 있다. 이때, 제 1 및 제 2 보호막(150a 및 150b)은 각기 다른 증착 방식으로 형성할 수 있다. 즉, 제 1 보호막(150a)은 CVD 공정으로 형성하고, 제 2 보호막(150b)은 PECVD 공정으로 형성할 수 있다. 즉, 플라즈마를 이용하여 보호막(150)을 형성하면 보호막(150)의 막질을 향상시킬 수 있으나, 플라즈마에 의해 활성층(130)이 손상될 수 있기 때문에 제 1 보호막(150a)은 CVD 공정으로 형성하고 제 2 보호막(150b)은 PECVD 공정으로 형성한다. 또한, 제 1 보호막(150a)은 ALD 방식으로 형성할 수도 있다. 한편, 보호막(150)을 다층으로 형성하는 경우 제 1 보호막(150a)과 제 2 보호막(150b)은 소오스 가스 및 반응 가스를 다르게 하여 형성할 수도 있다. 예를 들어 보호막(150)을 실리콘 옥사이드로 형성할 수 있는데, TEOS를 소오스로 이용하고 제 1 보호막(150a)은 O3를 반응 가스로 이용하고 제 2 보호막(150b)은 O2, N2O 또는 NH3를 반응 가스로 이용할 수 있다. 또한, 제 1 보호막(150a)은 TEOS를 소오스로 이용하고 제 2 보호막(150b)은 SiH4를 소오스로 이용할 수 있다. 뿐만 아니라, 제 1 및 제 2 보호막(150a 및 150b)은 막질이 다른 물질로 형성할 수 있는데, 제 1 보호막(150a)은 실리콘 옥사이드로 형성하고, 제 2 보호막(150b)은 실리콘 나이트라이드로 형성할 수도 있다. 또한, 다층 구조의 보호막(150)은 증착 온도를 다르게 하여 형성할 수도 있다. 예를 들어, 제 1 및 제 2 보호막(150a 및 150b)은 온도 범위에서 형성할 수 있는데, 동일 온도에서 형성할 수 있고, 서로 다른 온도에서 형성할 수도 있다.
도 7 내지 도 11은 다양한 방식으로 IGZO 박막을 형성하고 이를 박막 트랜지스터의 활성층으로 이용한 경우 동작 특성을 비교하기 위한 그래프이다.
도 7은 ALD 공정만으로 IGZO 박막을 형성한 경우의 특성 그래프로서, 이동도가 19.2이고, 문턱 전압이 4.26V이며, 슬로프 스윙(slop swing)이 0.524이다. 여기서, 슬로프 스윙은 0에 가까울수록 수직에 가깝고 그에 따라 전하의 이동 속도가 빠름을 의미한다. 또한, 도 8은 사이클릭 CVD 공정만으로 IGZO 박막을 형성한 경우의 특성 그래프로서, 이동도가 0.9이고, 문턱 전압이 5.54V이며, 슬로프 스윙(slop swing)이 1.8이다. 그런데, 이 경우 이동도가 0.9로 상당히 낮기 때문에 소자 동작이 거의 불가능하다. 그리고, 도 9는 CVD 공정만으로 IGZO 박막을 형성한 경우의 특성 그래프로서, CVD 공정만으로 IGZO 박막을 형성한 경우에는 소자가 동작되지 않기 때문에 특성이 측정되지 않는다. 한편, 도 10은 본 발명의 일 실시 예에 따라 ALD 공정으로 제 1 IGZO 박막을 형성한 후 사이클릭 CVD 공정으로 제 2 IGZO 박막을 형성한 경우의 특성 그래프로서, 이동도가 13.1이고, 문턱 전압이 7.01V이며, 슬로프 스윙(slop swing)이 1.31이다. 이렇게 ALD 공정과 사이클릭 CVD 공정을 이용하는 경우 특성 그래프가 ALD 공정의 특성 그래프를 따르고 이동도가 우수하기 때문에 고속 동작이 가능하게 된다. 그리고, 도 11은 본 발명의 다른 실시 예에 따라 ALD 공정으로 제 1 IGZO 박막을 형성하고 사이클릭 CVD 공정으로 제 2 IGZO 박막을 형성한 후 CVD 공정으로 제 3 IGZO 박막을 형성한 경우의 특성 그래프로서, 이동도가 12.1이고, 문턱 전압이 7.01이며, 슬로프 스윙이 1.31이다. 이 경우의 특성 그래프가 ALD 공정의 특성 그래프를 따르고 이동도가 우수하기 때문에 고속 동작이 가능하게 된다.
즉, ALD 공정으로 IGZO 박막을 형성하면 특성이 우수하지만 증착 속도가 느려 생산성이 저하되고, 사이클릭 CVD 공정 또는 CVD 공정으로 IGZO 박막을 형성하면 증착 속도는 빠르지만 특성이 저하된다. 그러나, ALD 공정으로 제 1 IGZO 박막을 형성한 후 사이클릭 CVD 공정으로 제 2 IGZO 박막을 형성하거나, 제 2 IGZO 박막 상부에 CVD 공정으로 제 3 IGZO 박막을 형성하는 경우 ALD 공정의 특성을 따르고 증착 속도를 빠르게 할 수 있다. 따라서, 생산성을 향상시키고 동작 특성을 유지할 수 있다.
도 12는 본 발명에 따른 박막 트랜지스터를 제조하기 위한 공정 장치의 개략도로서, 복수의 증착 챔버를 포함하는 클러스터의 개략도이다. 또한, 도 13은 본 발명에 따른 박막 트랜지스터의 활성층을 형성하기 위한 증착 장치의 개략도로서, ALD 공정과 유사 CVD 공정 또는 사이클릭 CVD 공정을 동시에 진행하거나 CVD 공정을 더 진행하여 복수층의 IGZO 박막을 인시투로 형성하기 위해 이용되는 증착 장치이다. 그리고, 도 14는 본 발명에 따른 박막 트랜지스터의 보호막을 형성하기 위한 증착 장치의 개략도로서, CVD 공정과 PECVD 공정을 동시에 진행할 수 있는 증착 장치이다. 한편, 도 15 내지 도 17은 각각 ALD 공정, 유사 ALD 공정 및 사이클릭 CVD 공정의 공정 사이클의 개념도이다.
본 발명에 이용되는 공정 장치는 도 12에 도시된 바와 같이 적어도 하나의 로드락 챔버(210)와, 트랜스퍼 챔버(220)와, 복수의 증착 챔버(230, 240, 250)와, 어닐링 챔버(260)를 포함한다. 여기서, 제 1 증착 챔버(230)는 게이트 절연막을 증착하기 위한 챔버일 수 있고, 제 2 증착 챔버(240)는 적어도 한층의 IGZO 박막으로 이루어진 활성층을 형성하기 위한 챔버일 수 있으며, 제 3 증착 챔버(250)는 적어도 한층의 보호막을 형성하기 위한 챔버일 수 있다. 또한, 어닐링 챔버(260)는 보호막 형성 이전, 보호막 형성 이후 또는 보호막 형성 이전 및 이후에 기판을 적어도 한번 어닐링하기 위한 챔버이다. 따라서, 공정 장치의 진공 상태를 유지하면서 게이트 절연막 증착, 활성층 증착, 보호막 증착 및 어닐링을 인시투로 실시할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터의 복수의 IGZO 박막을 포함하는 활성층을 형성하기 위한 증착 장치는 도 13에 도시된 바와 같이 소정의 반응 공간이 마련된 반응 챔버(300)와, 반응 챔버(300)의 내부 하측에 마련된 서셉터(310)와, 반응 챔버(300)의 내부 상측에 서셉터(310)와 대응되도록 마련된 가스 분배판(320)과, 인듐 소오스를 공급하기 위한 제 1 소오스 공급부(330)와, 갈륨 소오스를 공급하기 위한 제 2 소오스 공급부(340)와, 징크 소오스를 공급하기 위한 제 3 소오스 공급부(350)와, 산화 소오스를 공급하기 위한 제 4 소오스 공급부(360)를 포함한다. 또한, 도시되지 않았지만, 불활성 가스 등의 퍼지 가스를 공급하는 퍼지 가스 공급부를 더 포함한다. 여기서, 제 1, 제 2 및 제 3 소오스 공급부(330, 340, 350)는 소오스 물질을 저장하는 소오스 저장부(332, 342, 352), 소오스 물질을 기화시켜 소오스 가스를 생성하는 버블러(334, 344, 354), 기화된 소오스 물질을 반응 챔버(300)에 공급하는 공급관(336, 346, 356)을 포함할 수 있다. 또한, 산화 소오스를 공급하기 위한 제 4 소오스 공급부(360)는 산화 소오스를 저장하는 소오스 저장부(362), 산화 소오스를 반응 챔버(300)에 공급하는 공급관(366)을 포함한다. 산화 소오스로서 H2O 등을 이용하는 경우 버블러를 더 포함할 수 있다. 그리고, 도시되지 않았지만, 공급관(336, 346, 356, 366)에는 소오스의 공급 또는 공급량을 제어하는 밸브 등의 제어 수단(미도시)이 마련될 수 있다. 또한, 반응 챔버(300) 내부의 압력 조절 또는 진공 유지를 위한 진공 라인(392) 및 진공 펌프(394)를 더 포함할 수 있다. 한편, 서셉터(310)는 히터(미도시) 및 냉각 수단(미도시)이 내장되어 기판(100)을 원하는 공정 온도로 유지할 수 있다. 여기서, 기판(100) 상에는 게이트 전극, 게이트 절연막 등이 형성될 수 있고, 서셉터(310) 상에 적어도 1장 이상의 기판(100)이 안치될 수 있다.
상기한 증착 장치를 이용하여 ALD 공정으로 IGZO 박막을 형성하기 위해서는 도 15에 도시된 바와 같이 제 1, 제 2 및 제 3 소오스 공급부(330, 340, 350)를 통해 각각 인듐 소오스, 갈륨 소오스 및 징크 소오스를 반응 챔버(300) 내에 동시에 공급하여 기판(100) 상에 원료 소오스를 흡착시킨다. 그리고, 원료 소오스의 공급을 중단하고 불활성 가스 등의 퍼지 가스를 공급하여 미흡착 원료 가스를 퍼지한다. 이어서, 제 4 소오스 공급부(360)를 통해 산화 소오스를 반응 챔버(300) 내에 공급하여 기판(100) 상에 흡착된 원료 소오스와 산화 소오스를 반응시켜 원자층의 IGZO 박막을 형성한다. 그리고, 산화 소오스의 공급을 중단하고 불활성 가스 등의 퍼지 가스를 반응 챔버(300) 내에 공급하여 미반응 반응 가스를 퍼지한다. 이러한 원료 소오스 공급 및 퍼지, 반응 소오스 공급 및 퍼지의 사이클을 복수회 반복하여 소정 두께의 IGZO 박막을 형성한다.
또한, 상기 증착 장치를 이용하여 유사 ALD 공정으로 IGZO 박막을 형성하기 위해서는 도 16에 도시된 바와 같이 제 1, 제 2 및 제 3 소오스 공급부(330, 340, 350)를 통해 각각 인듐 소오스, 갈륨 소오스 및 징크 소오스를 반응 챔버(300) 내에 동시에 공급하여 기판(100) 상에 원료 소오스를 흡착시킨다. 이어서, 제 4 소오스 공급부(360)를 통해 산화 소오스를 반응 챔버(300) 내에 공급하여 기판(100) 상에 흡착된 원료 소오스와 산화 소오스를 반응시켜 원자층의 IGZO 박막을 형성한다. 이러한 원료 소오스 공급 및 산화 소오스 공급의 사이클을 복수회 반복하여 소정 두께의 IGZO 박막을 형성한다.
그리고, 상기 증착 장치를 이용하여 사이클릭 CVD 공정으로 IGZO 박막을 형성하기 위해서는 도 17에 도시된 바와 같이 제 1 내지 제 3 소오스 공급부(330, 340, 350)를 통해 인듐 소오스, 갈륨 소오스, 징크 소오스를 반응 챔버(300)에 유입하는 동시에 제 4 소오스 공급부(360)를 통해 산화 소오스를 공급한다. 이후 제 1 내지 제 3 소오스 공급부(330, 340, 350)를 통한 원료 소오스의 공급을 중단하고 다시 공급할 때에도 제 4 소오스 공급부(360)를 통한 산화 소오스의 공급을 유지한다. 즉, 제 1 내지 제 3 소오스 공급부(330, 340, 350)를 통한 원료 소오스의 공급 및 중단을 반복하며, 제 4 소오스 공급부(360)를 통한 산화 소오스의 공급을 계속 유지한다. 이렇게 하면 기판(100) 상에 이들의 반응에 의한 IGZO 박막이 형성된다. 사이클릭 CVD 공정을 이용하면 원료 소오스와 산화 소오스가 기판에 동시에 증착되고 이후 공급되는 산화 소오스가 원료 소오스와 반응하게 되므로 막질이 치밀해질 수 있다. 이러한 산화 소오스의 공급을 유지하면서 원료 소오스 공급 및 중단을 복수회 반복하여 소정 두께의 IGZO 박막을 형성한다.
또한, 상기 증착 장치를 이용하여 CVD 공정으로 IGZO 박막을 형성하기 위해서는 제 1 내지 제 3 소오스 공급부(330, 340, 350)를 통해 인듐 소오스, 갈륨 소오스, 징크 소오스를 반응 챔버(300)에 유입하는 동시에 제 4 소오스 공급부(360)를 통해 산화 소오스를 공급한다.
한편, 본 발명에 따른 IGZO 박막을 서로 다른 증착 방법으로 적어도 이중 구조로 형성하기 위해 상기의 증착 장치 이외에 다양한 증착 장치를 이용할 수 있다. 예를 들어 복수의 기판(100)을 서셉터(310) 상에 안치하고 회전 가능한 복수의 인젝터를 포함하는 회전형 분사 장치를 이용하여 ALD, CVD 및 유사 ALD 공정으로 적어도 이중 구조의 IGZO 박막을 동일 반응 챔버 내에서 인시투로 형성할 수 있다. 물론, 적어도 이중 구조의 IGZO 박막을 다른 반응 챔버 내에서 익스시투로 형성할 수도 있다.
또한, 본 발명에 따른 박막 트랜지스터의 보호막을 형성하기 위한 증착 장치는 도 14에 도시된 바와 같이 소정의 반응 공간이 마련된 반응 챔버(400)와, 반응 챔버(400)의 내부 하측에 마련되어 기판(100)이 안착되는 서셉터(410)와, 반응 챔버(400)의 내부 상측에 서셉터(410)와 대응되도록 마련된 가스 분배판(420)과, 가스 분배판(420)을 통해 실리콘 소오스를 공급하기 위한 제 1 공급부(430)와, 제 1 반응 소오스를 공급하기 위한 제 2 공급부(440)와, 제 2 반응 소오스를 공급하기 위한 제 3 공급부(450)와, 클리닝 가스 또는 퍼지 가스를 공급하기 위한 제 4 공급부(460)를 포함한다. 또한, 클리닝 가스를 반응 챔버(400) 외부에서 활성화시키기 위한 원격 플라즈마 발생부(470)와, 가스 분배판(420)과 연결되어 공정 가스를 활성화시키기 위한 플라즈마 발생부(480)를 포함한다. 따라서, 가스 분배판(420)은 도전성 물질로 제작되며, 플라즈마 발생부(480)는 RF 전원(482)과 정합기(484)를 포함할 수 있다. 또한, 제 1 내지 제 4 공급부(430 내지 460) 각각은 소오스 저장부(432, 442, 452, 462)와 소오스 공급 라인(434, 444, 454, 464)를 포함하며, 도시되지 않았지만 소오스의 유량을 조절하기 위한 유량계를 포함할 수 있다. 그리고, 반응 챔버(400) 내부의 진공 유지를 위한 진공 라인(492) 및 진공 펌프(494)를 더 포함할 수 있다. 한편, 제 1 공급부(430)에는 TEOS, SiH4 등의 실리콘 소오스가 마련될 수 있고, 제 2 공급부(440)에는 O2, O3 등의 산화 소오스가 마련될 수 있으며, 제 3 공급부(450)에는 N2O, NH3 등의 질소 함유 소오스가 마련될 수 있다. 또한, 제 4 공급부(460)에는 NF3 등의 클리닝 가스 또는 Ar 등의 퍼지 가스가 마련될 수 있다.
상기 증착 장치를 이용하여 단일층 또는 다층의 보호막을 형성할 수 있다. 예를 들어 RF 전원을 인가하지 않고 TEOS와 O3를 이용하여 실리콘 옥사이드를 CVD 방식으로 형성함으로써 단일층의 보호막을 형성할 수 있다. 또한, RF 전원을 인가하지 않고 TEOS와 O3를 이용하여 제 1 실리콘 옥사이드를 CVD 방식으로 형성한 후 RF 전원을 인가하고 TEOS와 O2를 이용하여 제 2 실리콘 옥사이드를 PECVD 방식으로 형성할 수 있다. 그리고, RF 전원을 인가하지 않고 TEOS와 O3를 이용하여 실리콘 옥사이드를 CVD 방식으로 형성한 후 TEOS 또는 SiH4와 N2O 또는 NH3를 이용하여 실리콘 옥시나이트라이드를 PECVD 방식으로 형성할 수 있다. 즉, 보호막은 단일층 또는 다층으로 형성하더라도 활성층(130)과 접하는 부분은 CVD 방식으로 실리콘 옥사이드를 형성하고, 그 이외의 나머지 부분은 PECVD 방식으로 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이드라이드를 형성할 수 있다.
도 18 내지 도 21은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위해 순서적으로 도시한 단면도이다.
도 18을 참조하면, 기판(100) 상의 소정 영역에 게이트 전극(110)을 형성한 후 게이트 전극(110)을 포함한 전체 상부에 게이트 절연막(120)을 형성한다. 게이트 전극(110)을 형성하기 위해 예를 들어 CVD를 이용하여 기판(100) 상에 제 1 도전층을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 제 1 도전층을 패터닝한다. 여기서, 제 1 도전층은 금속, 금속 합금, 금속 산화물, 투명 도전막 또는 이들의 화합물 중 어느 하나를 이용할 수 있다. 또한, 제 1 도전층은 도전 특성과 저항 특성을 고려하여 복수의 층으로 형성할 수도 있다. 그리고, 게이트 절연막(120)은 게이트 전극(110)을 포함한 전체 상부에 형성될 수 있으며, 산화물 및/또는 질화물을 포함하는 무기 절연 물질 또는 유기 절연 물질을 이용하여 형성할 수도 있다.
도 19를 참조하면, 기판(100)을 예를 들어 도 13의 증착 장치 내로 로딩한 후 기판(100)의 온도가 약 300℃ 이하, 예를 들어 100∼300℃의 온도를 유지하도록 서셉터(310)의 온도를 조절한다. 이어서, 게이트 절연막(120)을 포함한 전체 상부에 제 1 IGZO 박막(132)을 형성한다. 제 1 IGZO 박막(132)은 도 15에 도시된 바와 같은 공정 사이클의 ALD 공정으로 형성한다. 즉, 인듐 소오스, 갈륨 소오스 및 징크 소오스를 동시에 반응 챔버(300) 내에 공급하여 기판(100) 상에 흡착시킨 후 퍼지 가스를 이용하여 미흡착 원료 가스를 퍼지하고, 산화 소오스를 반응 챔버 내에 공급하여 기판(100) 상에서 반응시켜 원자층의 IGZO 박막을 형성한 후 퍼지 가스를 이용하여 미반응 반응 가스를 퍼지한다. 여기서, 인듐 소오스, 갈륨 소오스 및 징크 소오스는 징크 소오스를 기준으로 예를 들어 3∼10:1∼5:1의 비율로 공급할 수 있는데, 예를 들어 150∼200sccm, 50∼100sccm, 20∼50sccm의 양으로 공급할 수 있다. 이러한 사이클을 반복하여 복수의 단일 원자층이 적층된 제 1 IGZO 박막(132)을 형성한다. 여기서, ALD 공정의 산화 소오스로는 산소를 포함하는 물질을 이용할 수 있으나, 오존(O3)을 이용하는 것이 바람직하고, 산소(O2), N2O, CO2를 플라즈마 상태로 여기시켜 이용할 수 있다. 또한, 제 1 IGZO 박막(132) 상에 CVD 공정 또는 사이클릭 CVD 공정으로 제 2 IGZO 박막(134)을 형성한다. 사이클릭 CVD 공정을 위해 도 17에 도시된 바와 같이 인듐 소오스, 갈륨 소오스 및 징크 소오스의 동시 유입 및 중단을 반복하고 산화 소오스를 계속 공급한다. 여기서, 인듐 소오스, 갈륨 소오스 및 징크 소오스는 징크 소오스를 기준으로 예를 들어 3∼10:1∼5:1의 비율로 공급할 수 있는데, 예를 들어 150∼200sccm, 50∼100sccm, 20∼50sccm의 양으로 공급할 수 있다.또한, 사이클릭 CVD 공정의 산화 소오스로는 산소, 오존, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합, 산소 플라즈마 등을 이용할 수 있는데, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합을 이용하는 것이 가장 바람직하다. 한편, 제 2 IGZO 박막(134)은 제 1 IGZO 박막(132)과 조성비를 다르게 하여 형성할 수 있는데, 인듐 소오스, 갈륨 소오스 및 징크 소오스의 적어도 어느 하나의 유입량을 제 1 IGZO 박막(132)보다 많거나 적게 조절하여 유입할 수 있고, 산화 소오스의 유입량 또한 조절하여 유입할 수 있다. 이렇게 하면 제 1 IGZO 박막(132)에 비하여 제 2 IGZO 박막(134)의 특성, 예를 들어 이동도, 전기 전도도 등을 조절할 수 있다. 한편, 제 1 IGZO 박막(132)은 5∼50Å의 두께로 형성할 수 있고, 제 2 IGZO 박막(134)은 200∼300Å의 두께로 형성할 수 있다.
도 20을 참조하면, 제 1 및 제 2 IGZO 박막(132, 134) 상에 도 14에 도시된 증착 장치를 이용하여 보호막(150)을 형성한다. 보호막(150)은 이후 소오스 전극 및 드레인 전극을 형성하기 위한 식각 공정에서 식각 정지막으로 작용하여 제 1 및 제 2 IGZO 박막(132, 134)이 노출되어 손상되는 것을 방지하기 위해 형성한다. 또한, 보호막(150)은 이후 소오스 전극 및 드레인 전극의 제조가 완료된 후 제 1 및 제 2 IGZO 박막(132, 134)가 대기중에 노출되는 것을 방지할 수 있다. 즉, 제 1 및 제 2 IGZO 박막(132, 134)은 대기중에 노출되면 산소 등이 침투하여 특성이 저하될 수 있는데, 식각 정지막(150)이 형성되어 있어 이를 방지할 수 있다. 보호막(150)은 산소의 침투를 방지하고 제 1 및 제 2 IGZO 박막(132, 134)과 식각 선택비가 차이나는 물질로 형성할 수 있는데, 예를 들어 실리콘 옥사이드, 실리콘 나이트라이드 등의 절연막을 이용할 수 있다. 이어서, 보호막(150)의 소정 영역을 식각하여 패터닝하는데, 보호막(150)은 이후 소오스 전극 및 드레인 전극이 이격되는 영역에 잔류하도록 패터닝한다. 이때, 보호막(150) 이들과 일부 중첩되도록 패터닝할 수도 있다.
도 21을 참조하면, 제 1 및 제 2 IGZO 박막(132, 134)을 게이트 전극(110)을 덮도록 패터닝하여 활성층(130)을 형성한다. 이어서, 활성층(130) 상부에 제 2 도전층을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 패터닝하여 소오스 전극(140a) 및 드레인 전극(140b)을 형성한다. 소오스 전극(140a) 및 드레인 전극(140b)은 게이트 전극(110)의 상부와 일부 중첩되고, 게이트 전극(110)의 상부에서 이격되도록 형성된다. 이때, 식각 공정은 식각 정지막(150)이 노출되도록 식각한다. 여기서, 제 2 도전층은 금속, 금속 합금, 금속 산화물, 투명 도전막 또는 이들의 화합물 중 어느 하나를 CVD를 이용하여 형성할 수 있다. 또한, 제 2 도전층은 도전 특성과 저항 특성을 고려하여 복수의 층으로 형성할 수도 있다. 한편, 소오스 전극(140a)와 드레인 전극(140b) 사이에 보호막(150)이 형성되어 있기 때문에 제 1 및 제 2 IGZO 박막(132, 134)이 대기중에 노출되는 것을 방지할 수 있고, 그에 따라 제 1 및 제 2 IGZO 박막(132, 134)의 특성 저하를 방지할 수 있다.
또한, 활성층(130)을 증착 방법이 다른 세개의 층을 적층하여 형성할 수 있는데, 제 1 IGZO 박막은 도 15에 도시된 공정 사이클의 ALD 공정으로 형성하고, 제 2 IGZO 박막은 도 16 및 도 17에 도시된 공정 사이클의 유사 ALD 공정 또는 사이클릭 CVD 공정으로 형성하며, 제 3 IGZO 박막은 CVD 공정으로 형성하여 3층 구조의 IGZO 박막을 형성할 수도 있다. 이 경우에도 상기 도 13에 도시된 증착 장치를 예로 들어 이용할 수 있다.
한편, 보호막(150)은 적어도 이중 구조로 형성할 수 있고, 보호막(150) 형성 이전 및 이후에 적어도 한번의 어닐링 공정을 실시할 수도 있는데, 이러한 실시 예를 도 22와 도 23 내지 도 26을 이용하여 설명하면 다음과 같다.
도 22는 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 흐름도이고, 도 23 내지 도 26은 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 단면도이다. 이하에서는 상기 설명과 중복되는 내용은 생략하기로 한다.
도 22 및 도 23을 참조하면, 기판(100) 상의 소정 영역에 게이트 전극(110)을 형성한 후(S110) 게이트 전극(110)을 포함한 전체 상부에 게이트 절연막(120)을 형성한다(S120).
도 22 및 도 24를 참조하면, 기판(100) 상에 제 1 및 제 2 IGZO 박막(132, 134)을 형성한다(S130).
도 22 및 도 25을 참조하면, 제 1 및 제 2 IGZO 박막(132, 134) 상에 보호막(150)을 형성한다(S150). 그런데, 보호막(150) 형성 이전에 어닐링 공정을 실시할 수 있다(S140). 어닐링 공정은 제 1 및 제 2 IGZO 박막(132, 134) 형성 후 오프 커런트를 확보하기 위해 실시한다. 여기서, 어닐링 공정은 진공 상태에서 실시하며 분위 가스로는 O2 또는 O3를 사용할 수 있다. 즉, 어닐링 공정은 대기압(760Torr) 보다 낮은 압력에서 실시할 수 있으며, 보다 바람직하게는 0.1Torr 내지 10Torr에서 실시할 수 있다. 이때, 공정 온도는 200∼450℃로 유지하고, 공정 시간은 요구되는 소자 특성에 따라 1분 내지 30분까지 다양하게 처리할 수 있다. 한편, 보호막(150)은 단일층 또는 다층으로 형성하며, 적어도 일부를 CVD 방식으로 형성한다. 예를 들어 보호막(150)은 도시된 바와 같이 제 1 및 제 2 보호막(150a, 150b)으로 형성하며, 제 1 보호막(150a)은 TEOS 및 O3를 이용하여 CVD 방식으로 형성하고, 제 2 보호막(150b)은 TEOS 및 O2를 이용하여 PECVD 방식으로 형성한다. 이어서, 보호막(150)의 소정 영역을 식각하여 패터닝하는데, 보호막(150)은 이후 소오스 전극 및 드레인 전극이 이격되는 영역에 잔류하도록 패터닝한다. 즉, 보호막(150) 소오스 전극 및 드레인 전극과 일부 중첩되도록 패터닝한다. 이때, 보호막(150)을 패터닝하기 이전에 어닐링 공정을 실시할 수도 있다(S160). 어닐링 공정은 보호막(150) 증착 후 오프 커런트가 변화될 수 있는데, 이를 보상하기 위해 어닐링 공정을 실시할 수 있다. 여기서, 어닐링 공정은 진공 상태에서 실시하며 분위 가스로는 O2 또는 O3를 사용할 수 있다. 즉, 어닐링 공정은 대기압(760Torr) 보다 낮은 압력에서 실시할 수 있으며, 보다 바람직하게는 0.1Torr 내지 10Torr에서 실시할 수 있다. 이때, 공정 온도는 200∼450℃로 유지하고, 공정 시간은 요구되는 소자 특성에 따라 1분 내지 30분까지 다양하게 처리할 수 있다. 즉, 어닐링 공정은 보호막(150) 형성 이전 및 이후에 적어도 한번 실시할 수 있다.
도 22 및 도 26을 참조하면, 제 1 및 제 2 IGZO 박막(132, 134)을 게이트 전극(110)을 덮도록 패터닝하여 활성층(130)을 형성한다. 이어서, 활성층(130) 상부에 제 2 도전층을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 패터닝하여 소오스 전극(140a) 및 드레인 전극(140b)을 형성한다(S170). 소오스 전극(140a) 및 드레인 전극(140b)은 게이트 전극(110)의 상부와 일부 중첩되고, 게이트 전극(110)의 상부에서 이격되도록 형성된다. 식각 공정은 보호막(150)이 노출되도록 실시한다. 이때, 소오스 전극(140a)와 드레인 전극(140b) 사이에 보호막(150)이 형성되어 있기 때문에 제 1 및 제 2 IGZO 박막(132, 134)이 대기중에 노출되는 것을 방지할 수 있고, 그에 따라 제 1 및 제 2 IGZO 박막(132, 134)의 특성 저하를 방지할 수 있다.
상기 실시 예는 게이트 전극(110)용 제 1 도전층, 게이트 절연막(120), 소오스/드레인 전극(140a 및 140b)용 제 2 도전층은 CVD법에 의해 형성할 수 있고, 물리적 증착법(Physical Vapor Deposition; PVD)으로도 형성할 수도 있다. 즉, 스퍼터링, 진공 증착법 또는 이온 플레이팅법(ion plating)으로 박막을 형성할 수 있다. 이때, 스퍼터링에 의해 상기 막들을 형성하는 경우 소정의 마스크를 이용하는 사진 및 식각 공정을 이용하지 않고, 스퍼터링 마스크(즉, 쉐도우 마스크)를 이용한 스퍼터링 공정을 통해 상기 구조물들을 형성할 수 있다. 또한, CVD 또는 PVD 이외의 다양한 코팅 방법, 즉 미세 입자가 분산된 콜로이드 용액이나, 전구체로 이루어진 솔-젤로 구성된 액상을 이용하여 스핀 코팅, 딥 코팅, 나노 임프린팅 등의 임프린팅, 스탬핑, 프린팅, 트랜스퍼 프린팅 등으로 코팅할 수도 있다. 또한, 원자층 증착 및 펄스 레이저 증착(Pulsed Laser Deposition; PLD)법으로 형성될 수 있다.
한편, 본 발명은 IGZO 박막 뿐만 아니라 인듐틴징크옥사이드(ITZO) 박막을 이용할 수도 있다. 즉, ITZO 박막을 ALD 공정 및 사이클릭 CVD 공정을 이용하여 적어도 두층 이상의 다층으로 형성할 수 있다. 예를 들어, 제 1 ITZO 박막은 ALD 공정으로 형성하고, 제 2 ITZO 박막은 CVD 공정 또는 사이클릭 CVD 공정으로 형성할 수 있다. 또한, 제 1 ITZO 박막은 ALD 공정으로 형성하고, 제 2 ITZO 박막은 유사 ALD 공정 또는 사이클릭 CVD 공정으로 형성하며, 제 3 ITZO 박막은 CVD 공정으로 형성할 수 있다. 이렇게 ITZO 박막을 형성하기 위해 도 12의 클러스터 장치 및 도 13의 증착 장치를 이용할 수 있으며, 도 13의 증착 장치는 갈륨 소오스를 공급하는 제 2 소오스 공급부(340)이 갈륨 소오스 대신에 틴 소오스를 공급한다.
또한, 본 발명은 IGZO 박막과 ITZO 박막을 적층하여 형성할 수도 있는데, 이때에도 ALD 공정과 사이클릭 CVD 공정을 이용한다. 예를 들어 ALD 공정으로 IGZO 박막을 형성한 후 CVD 공정 또는 사이클릭 CVD 공정으로 ITZO 박막을 형성할 수 있다. 또한, ALD 공정으로 제 1 IGZO 박막을 형성한 후 유사 ALD 공정 또는 사이클릭 CVD 공정으로 제 2 IGZO 박막을 형성하고 CVD 공정으로 ITZO 박막을 형성할 수 있다. 뿐만 아니라 ALD 공정으로 ITZO 박막을 형성한 후 CVD 공정 또는 사이클릭 CVD 공정으로 IGZO 박막을 형성할 수 있다. 즉, IGZO 박막 및 ITZO 박막을 순서에 관계없이 적층 형성하고 ALD 공정과 CVD 공정, 유사 ALD 공정 또는 사이클릭 CVD 공정을 이용하되, 최하층은 ALD 공정을 이용하여 형성할 수 있다. 이렇게 IGZO 박막 및 ITZO 박막을 동시에 이용하는 경우 도 13의 증착 장치를 이용할 수 있는데, 이 경우 틴 소오스를 공급하는 별도의 제 5 소오스 공급부가 더 필요하게 된다.
상기와 같은 본 발명의 실시 예들에 따른 박막 트랜지스터는 액정 표시 장치, 유기 EL 표시 장치 등의 표시 장치에서 화소를 구동하는 구동 회로로 이용될 수 있다. 즉, 복수의 픽셀이 매트릭스 형상으로 배치되는 표시 패널에서 각 픽셀 내에 박막 트랜지스터가 형성되고, 박막 트랜지스터를 통해 픽셀이 선택되어 선택된 픽셀에 화상 표시를 위한 데이터가 전달된다.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

Claims (35)

  1. 게이트 전극;
    상기 게이트 전극과 상하 방향으로 이격되고, 수평 방향으로 서로 이격된 소오스 전극 및 드레인 전극;
    상기 게이트 전극과 상기 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막; 및
    상기 게이트 절연막과 상기 소오스 전극 및 드레인 전극 사이에 형성된 활성층을 포함하고,
    상기 활성층은 적어도 둘 이상의 도핑된 산화아연 박막으로 형성된 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 도핑된 산화아연 박막에서 도핑 원소는 3족 또는 4족 원소인 박막 트랜지스터.
  3. 제 2 항에 있어서, 상기 도핑 원소는 갈륨, 인듐 및 주석 원소의 적어도 하나인 박막 트랜지스터.
  4. 제 3 항에 있어서, 상기 도핑된 산화아연 박막은 IGZO 박막 및 ITZO 박막의 적어도 어느 하나가 적어도 둘 이상 적층되어 형성된 박막 트랜지스터.
  5. 제 4 항에 있어서, 상기 적어도 둘 이상의 도핑된 산화아연 박막은 제 1 층이 ALD 공정으로 형성되고, 상기 제 1 층 이외의 나머지 층이 유사 ALD, 사이클릭 CVD 및 CVD 공정의 적어도 어느 하나로 형성된 박막 트랜지스터.
  6. 제 5 항에 있어서, 상기 ALD 공정은 원료 소오스와 반응 소오스가 교차하여 공급되는 공정으로 박막이 형성되고, 사이클릭 CVD 및 CVD 공정은 원료 소오스와 반응 소오스가 동시에 공급되는 공정으로 박막이 형성되는 박막 트랜지스터.
  7. 제 5 항에 있어서, 상기 제 1 층의 두께보다 상기 제 1 층 이외의 나머지 층의 두께가 더 두껍게 형성되는 박막 트랜지스터.
  8. 제 5 항에 있어서, 상기 제 1 층은 상기 게이트 전극 측에 형성되는 박막 트랜지스터.
  9. 제 8 항에 있어서, 상기 적어도 둘 이상의 도핑된 산화아연 박막은 조성비가 다른 박막 트랜지스터.
  10. 제 9 항에 있어서, 상기 제 1 층은 나머지 층들에 비해 이동도 및 전도도가 높은 박막 트랜지스터.
  11. 제 10 항에 있어서, 상기 제 1 층은 상기 나머지 층들에 비해 상기 도핑 원소의 함유량이 많은 박막 트랜지스터.
  12. 제 1 항 또는 제 11 항에 있어서, 상기 소오스 전극 및 드레인 전극 사이의 상기 활성층 상에 형성된 보호막을 더 포함하는 박막 트랜지스터.
  13. 제 12 항에 있어서, 상기 보호막은 단일층 또는 적어도 이중층으로 형성된 박막 트랜지스터.
  14. 제 13 항에 있어서, 상기 보호막은 적어도 일부가 플라즈마를 이용하지 않는 화학 증착 방식으로 형성된 박막 트랜지스터.
  15. 제 14 항에 있어서, 상기 보호막은 상기 활성층 상에 형성되며 상기 플라즈마를 이용하지 않는 상기 화학 증착 방식으로 형성된 제 1 보호막과 상기 제 1 보호막 상에 형성되며 플라즈마를 이용한 상기 화학 증착 방식으로 형성된 제 2 보호막을 포함하는 박막 트랜지스터.
  16. 기판이 제공되는 단계;
    상기 기판 상에 게이트 전극을 형성하고 그 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 활성층을 형성하는 단계;
    상기 활성층 상에 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하며,
    상기 활성층은 도핑된 산화아연 박막으로 형성되고, 상기 도핑된 산화아연 박막은 화학적 증착 공정으로 적어도 이중 구조로 형성되는 박막 트랜지스터의 제조 방법.
  17. 제 16 항에 있어서, 상기 활성층 상에 보호막을 형성한 후 상기 소오스 전극 및 드레인 전극 사이에 잔류하도록 패터닝하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  18. 제 16 항 또는 제 17 항에 있어서, 상기 산화아연 박막은 갈륨, 인듐 및 주석 원소의 적어도 어느 하나를 도핑하는 박막 트랜지스터의 제조 방법.
  19. 제 18 항에 있어서, 상기 도핑된 산화아연 박막은 IGZO 박막 및 ITZO 박막의 적어도 어느 하나를 적어도 둘 이상 적층하여 형성하는 박막 트랜지스터의 제조 방법.
  20. 제 19 항에 있어서, 상기 적어도 둘 이상의 도핑된 산화아연 박막은 제 1 층을 ALD 공정으로 형성하고, 상기 제 1 층 이외의 나머지 층을 유사 ALD 공정, 사이클릭 CVD 공정 및 CVD 공정의 적어도 어느 하나로 형성하는 박막 트랜지스터의 제조 방법.
  21. 제 20 항에 있어서, 상기 도핑된 산화아연 박막은 제 1 층을 ALD 공정으로 형성하고, 제 2 층을 CVD 공정으로 형성하는 박막 트랜지스터의 제조 방법.
  22. 제 20 항에 있어서, 상기 도핑된 산화아연 박막은 제 1 층을 ALD 공정으로 형성하고, 제 2 층을 사이클릭 CVD 공정으로 형성하는 박막 트랜지스터의 제조 방법.
  23. 제 20 항에 있어서, 상기 도핑된 산화아연 박막은 제 1 층을 ALD 공정으로 형성하고, 제 2 층을 유사 ALD 공정으로 형성하며, 제 3 층을 CVD 공정으로 형성하는 박막 트랜지스터의 제조 방법.
  24. 제 20 항에 있어서, 상기 도핑된 산화아연 박막은 제 1 층을 ALD 공정으로 형성하고, 제 2 층을 사이클릭 CVD 공정으로 형성하며, 제 3 층을 CVD 공정으로 형성하는 박막 트랜지스터의 제조 방법.
  25. 제 20 항에 있어서, 상기 적어도 둘 이상의 도핑된 산화아연 박막은 증착 소오스의 유입량을 조절하여 조성비를 다르게 형성하는 박막 트랜지스터의 제조 방법.
  26. 제 21 항에 있어서, 상기 제 1 층은 나머지 층들에 비해 도핑 원소의 함유량이 많은 박막 트랜지스터의 제조 방법.
  27. 제 22 항에 있어서, 상기 제 1 층은 나머지 층들에 비해 이동도 및 전도도가 높도록 형성된 박막 트랜지스터의 제조 방법.
  28. 제 17 항에 있어서, 상기 보호막은 단일층 또는 적어도 이중층으로 형성하는 박막 트랜지스터의 제조 방법.
  29. 제 28 항에 있어서, 상기 보호막은 상기 활성층과 접하는 제 1 층을 플라즈마를 이용하지 않는 화학 증착 방식으로 형성하고, 나머지 제 2 층은 플라즈마를 이용한 화학 증착 방식으로 형성하는 박막 트랜지스터의 제조 방법.
  30. 제 29 항에 있어서, 상기 보호막은 상기 제 1 층을 실리콘 소오스와 제 1 반응 소오스를 이용하여 형성하고, 상기 제 2 층을 실리콘 소오스와 제 2 반응 소오스를 이용하여 형성하는 박막 트랜지스터의 제조 방법.
  31. 제 30 항에 있어서, 상기 실리콘 소오스는 TEOS 및 SiH4를 포함하고, 상기 제 1 반응 소오스는 O3를 포함하며, 상기 제 2 소오스는 O2, N20 및 NH3를 포함하는 박막 트랜지스터의 제조 방법.
  32. 제 31 항에 있어서, 상기 보호막의 제 1 층은 TEOS 및 O3를 이용하여 형성하는 박막 트랜지스터의 제조 방법.
  33. 제 32 항에 있어서, 상기 보호막의 제 2 층은 TEOS 또는 SiH4와 O2, N2O 또는 NH3를 이용하여 형성하는 박막 트랜지스터의 제조 방법.
  34. 제 17 항에 있어서, 상기 보호막 형성 이전 및 이후의 적어도 어느 하나에 어닐링 공정을 실시하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  35. 제 34 항에 있어서, 상기 게이트 절연막 형성, 상기 활성층 형성, 상기 보호막 형성 및 상기 어닐링은 인시투로 실시하는 박막 트랜지스터의 제조 방법.
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