WO2021006565A1 - 박막 트랜지스터 - Google Patents

박막 트랜지스터 Download PDF

Info

Publication number
WO2021006565A1
WO2021006565A1 PCT/KR2020/008749 KR2020008749W WO2021006565A1 WO 2021006565 A1 WO2021006565 A1 WO 2021006565A1 KR 2020008749 W KR2020008749 W KR 2020008749W WO 2021006565 A1 WO2021006565 A1 WO 2021006565A1
Authority
WO
WIPO (PCT)
Prior art keywords
thin film
metal oxide
oxide thin
gallium
metal
Prior art date
Application number
PCT/KR2020/008749
Other languages
English (en)
French (fr)
Inventor
이재완
김용현
박창균
이동환
Original Assignee
주성엔지니어링(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주성엔지니어링(주) filed Critical 주성엔지니어링(주)
Priority to CN202080046208.0A priority Critical patent/CN114008793A/zh
Priority to US17/620,113 priority patent/US20220278234A1/en
Priority to JP2021577145A priority patent/JP2022539122A/ja
Publication of WO2021006565A1 publication Critical patent/WO2021006565A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01031—Gallium [Ga]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]

Definitions

  • the present invention relates to a thin film transistor, and more particularly, to a thin film transistor using a metal oxide thin film as an active layer.
  • a thin film transistor is used as a circuit for independently driving each pixel in a semiconductor device, a liquid crystal display (LCD), an organic EL (Electro Luminescence) display, and the like.
  • Such a thin film transistor is formed together with a gate line and a data line on a lower substrate of the display device. That is, the thin film transistor includes a gate electrode that is a part of a gate line, an active layer used as a channel, a source electrode and a drain electrode that are part of a data line, and a gate insulating film.
  • the active layer of the thin film transistor serves as a channel region between the gate electrode, the source electrode, and the drain electrode, and is formed using amorphous silicon or crystalline silicon.
  • the substrate of the thin film transistor using silicon has a disadvantage in that it is not only heavy in weight because a glass substrate is used, and cannot be used as a flexible display device because it is not bent.
  • the need to apply a crystalline thin film having a high carrier concentration and excellent electrical conductivity to the active layer to implement a high-speed device, that is, to improve mobility, is increasing, and for this purpose, a metal oxide thin film is used as an active layer. Research related to technology is being actively conducted.
  • the present invention provides a thin film transistor capable of improving stability while having high mobility by using a metal oxide thin film as an active layer.
  • a thin film transistor is a thin film transistor including a gate insulating layer and an active layer formed between source and drain electrodes, the active layer comprising: a first metal oxide thin film; A second metal oxide thin film provided between the first metal oxide thin film and the gate insulating film and having an electrical conductivity lower than that of the first metal oxide thin film; And a third metal oxide thin film provided between the first metal oxide thin film and the source and drain electrodes, and having an electrical conductivity lower than that of the first metal oxide thin film.
  • the first metal oxide thin film is formed of an oxide of a first metal material including indium (In) and zinc (Zn), and the second metal oxide thin film is indium (In), gallium (Ga), and zinc (Zn) It is formed of an oxide of a second metal material including, and the third metal oxide thin film may be formed of an oxide of a third metal material including indium (In), gallium (Ga), and zinc (Zn).
  • indium (In) may be included in an amount of 30 at% or more and less than 80 at% with respect to the entire first metal material.
  • gallium (Ga) is contained in an amount of 30 at% or more and less than 60 at% with respect to the entire second metal material, and in the third metal oxide thin film, gallium (Ga) is the entire third metal material. It may be included in more than 30 at% and less than 60 at%.
  • the third metal oxide thin film may have an electrical conductivity lower than that of the second metal oxide thin film.
  • the amount of gallium (Ga) included in the third metal material may be greater than the amount of gallium (Ga) included in the second metal material.
  • the first metal material may further include gallium (Ga), and in the first metal oxide thin film, gallium (Ga) may be included in an amount of less than 30 at% with respect to the entire first metal material.
  • gallium (Ga) may be included in an amount of 20 at% or more and less than 60 at% with respect to gallium (Ga) included in the entire active layer.
  • the thickness of the second metal oxide thin film may be thinner than that of the first metal oxide thin film, and the thickness of the third metal oxide thin film may be thicker than that of the first metal oxide thin film.
  • the first metal oxide thin film may be formed to a thickness of 100 ⁇ or more and less than 150 ⁇
  • the second metal oxide thin film may be formed to a thickness of less than 50 ⁇
  • the third metal oxide thin film may be formed to a thickness of 150 ⁇ or more and less than 200 ⁇ . .
  • the first metal oxide thin film includes a zinc oxide (ZnO) thin film doped with a first impurity
  • the second metal oxide thin film includes a zinc oxide (ZnO) thin film doped with a first impurity and a second impurity
  • the third metal oxide thin film includes a zinc oxide (ZnO) thin film doped with a first impurity and a second impurity
  • the first impurity includes indium (In)
  • the second impurity is gallium (Ga) and It may include at least one of tin (Sn).
  • the first metal oxide thin film may be further doped with a second impurity.
  • gallium (Ga) may be gradually changed.
  • the content of gallium (Ga) may have two or more discontinuous values.
  • high-speed operation and stability may be improved by varying the ratio of gallium in the metal oxide thin film constituting the active layer.
  • the active layer is formed of a plurality of metal oxide thin films
  • high-speed operation and stability may be improved by varying the ratio of gallium in the plurality of metal oxide thin films included in the active layer.
  • the mobility is improved by adjusting the composition and thickness of the first metal oxide thin film that forms the main transfer path of charges between the gate electrode and the source and drain electrodes, and an interface between the gate insulating film and the first metal oxide thin film is formed.
  • Device stability may be improved by controlling the composition and thickness of the second metal oxide thin film and the third metal oxide thin film forming an interface between the first metal oxide thin film and the source and drain electrodes.
  • FIG. 1 is a schematic diagram of a thin film transistor according to an embodiment of the present invention.
  • FIG. 2 is a view showing a state in which an active layer includes a metal oxide thin film according to an embodiment of the present invention.
  • FIG. 3 is a schematic diagram of a thin film transistor according to another embodiment of the present invention.
  • FIG. 4 is a diagram schematically illustrating a deposition apparatus applied to manufacturing a thin film transistor according to an embodiment of the present invention.
  • FIG. 1 is a view schematically showing a thin film transistor according to an embodiment of the present invention
  • FIG. 2 is a view showing a state in which an active layer according to an embodiment of the present invention includes a metal oxide thin film.
  • the thin film transistor according to an embodiment of the present invention is formed between the gate insulating layer 120, the source and drain electrodes 140, the gate insulating layer 120 and the source and drain electrodes 140
  • the active layer 130 is provided between the first metal oxide thin film 130a, the first metal oxide thin film 130a, and the gate insulating film 120, and the first A second metal oxide thin film 130b having an electrical conductivity lower than that of the metal oxide thin film 130a and provided between the first metal oxide thin film 130a and the source and drain electrodes 140, and the first metal oxide thin film ( And a third metal oxide thin film 130c having an electrical conductivity lower than 130a).
  • the thin film transistor according to an embodiment of the present invention includes a gate electrode 110 formed on the substrate 100, a gate insulating film 120 formed on the gate electrode 110, and , It may be a bottom gate type thin film transistor including an active layer 130 formed on the gate insulating layer 120 and source and drain electrodes 140 formed on the active layer 130 to be spaced apart from each other.
  • the substrate 100 may be a transparent substrate.
  • a silicon substrate, a glass substrate, or a plastic substrate may be used when implementing a flexible display.
  • the substrate 100 may be a reflective substrate, in which case a metal substrate may be used.
  • the metal substrate may be formed of stainless steel (SUS), titanium (Ti), molybdenum (Mo), or an alloy thereof. Meanwhile, when a metal substrate is used as the substrate 100, it is preferable to form an insulating film on the metal substrate.
  • the gate electrode 110 may be formed using a conductive material, for example, aluminum (Al), neodymium (Nd), silver (Ag), chromium (Cr), titanium (Ti), tantalum (Ta), molybdenum (Mo) and copper (Cu) can be formed of at least one metal or an alloy containing them.
  • the gate electrode 110 may be formed of a single layer as well as a multilayer including a plurality of metal layers.
  • metal layers such as chromium (Cr), titanium (Ti), tantalum (Ta), and molybdenum (Mo) with excellent physical and chemical properties, and aluminum (Al) series, silver (Ag) series, or copper (Cu) series with low specific resistance It may be formed as a double layer including a metal layer of.
  • the gate insulating layer 120 is formed on at least the gate electrode 110. That is, the gate insulating layer 120 may be formed on the substrate 100 including upper and side portions of the gate electrode 110.
  • the gate insulating film 120 is an inorganic insulating film including silicon oxide (SiO 2 ), silicon nitride (SiN), alumina (Al 2 O 3 ), and zirconia (ZrO 2 ) having excellent adhesion to metal materials and excellent dielectric breakdown voltage. It may be formed using one or more insulating materials.
  • the active layer 130 is formed between the gate insulating layer 120 and the source and drain electrodes 140, and at least a portion of the active layer 130 is formed to overlap the gate electrode 110.
  • the active layer 130 may be formed of a single metal oxide thin film 130 or may be formed of a plurality of metal oxide thin films. In the case of a plurality of metal oxide thin films, it is formed of a plurality of metal oxide thin films including a first metal oxide thin film 130a, a second metal oxide thin film 130b, and a third metal oxide thin film 130c.
  • a second metal oxide thin film 130b is formed between the gate insulating layer 120 and the source and drain electrodes 140, and a first metal oxide thin film 130b is formed between the gate insulating layer 120 and the second metal oxide thin film 130b.
  • a metal oxide thin film 130a may be formed, and a third metal oxide thin film 130c may be formed between the first metal oxide thin film 130a and the source and drain electrodes 140.
  • the second metal oxide thin film 130b and the third metal oxide thin film 130c may have lower electrical conductivity than the first metal oxide thin film 130a.
  • the second metal oxide thin film 130b and the third metal oxide thin film 130c have higher resistance values than the first metal oxide thin film 130a, whereby the second metal oxide thin film 130b and the third metal oxide thin film 130c 3
  • the metal oxide thin film 130c may have an electrical conductivity lower than that of the first metal oxide thin film 130a.
  • the electrical conductivity of the first metal oxide thin film 130a, the second metal oxide thin film 130b, and the third metal oxide thin film 130c is the first metal oxide thin film 130a, the second metal oxide thin film 130b, and It may be adjusted by controlling the type and content of the metal elements each contained in the third metal oxide thin film 130c and the thickness of each metal oxide thin film.
  • the first metal oxide thin film 130a forms a main channel between the gate electrode 110 and the source and drain electrodes 140.
  • the first metal oxide thin film 130a forms a main movement path of charges in the active layer 130, so that relatively high electrical conductivity is achieved in order to improve mobility. There is a need to have.
  • the second metal oxide thin film 130b forms an interface between the gate insulating film 120 and the first metal oxide thin film 130a.
  • the second metal oxide thin film 130b serves to prevent diffusion of hydrogen (H) ions included in the gate insulating film 120 into the first metal oxide thin film 130a. That is, in manufacturing the thin film transistor, hydrogen (H) ions must be present in the thin film according to the materials and process methods used, and these hydrogen (H) ions fill an empty area inside the active layer 130 to secure driving stability. However, if hydrogen (H) ions more than necessary are diffused from the gate insulating layer 120, a problem of deteriorating the interfacial charge characteristic occurs. Accordingly, the second metal oxide thin film 130b is required to have improved stability, and it is necessary to have a lower electrical conductivity than the first metal oxide thin film 130a.
  • the third metal oxide thin film 130c forms an interface between the first metal oxide thin film 130a and the source and drain electrodes 140.
  • the third metal oxide thin film 130c serves to shield hydrogen (H) ions and hydroxide (OH) ions penetrating from the external environment.
  • This third metal oxide thin film 130c is to prevent conductorization due to channel formation, and for this purpose, the third metal oxide thin film 130c is required to have high stability, and the first metal oxide thin film 130a There is a need to have a low electrical conductivity compared to.
  • the second metal oxide thin film 130b may have an electrical conductivity higher than that of the third metal oxide thin film 130c.
  • the second metal oxide thin film 130b is provided in a position adjacent to the gate insulating layer 120. Accordingly, charge is accumulated in the second metal oxide thin film 130b as a voltage is applied to the gate electrode 110, thereby forming a main movement path of charges through the first metal oxide thin film 130a.
  • the metal oxide thin film 130b is formed to have an electrical conductivity higher than that of the third metal oxide thin film 130c.
  • the third metal oxide thin film 130c is closely related to the conductorization of the thin film transistor.
  • the active layer 130 has a problem that a charge transfer path is formed between the source and drain electrodes 140 regardless of the voltage application of the gate electrode 110. As such, the resistance of the third metal oxide thin film 130c needs to be higher than that of the second metal oxide thin film 130b.
  • the electrical conductivity of the first metal oxide thin film 103a, the second metal oxide thin film 130b, and the third metal oxide thin film 130c is determined by the metal contained in each metal oxide thin film. It can be adjusted by controlling the type and content of elements.
  • Indium (In) is a metal having a relatively low band gap and a relatively high standard electrode potential, and has characteristics of improving mobility by lowering resistance and increasing electrical conductivity.
  • gallium (Ga) is a metal having a relatively high band gap and a relatively high standard electrode potential, and has characteristics of improving stability by increasing resistance and reducing electrical conductivity.
  • the first metal oxide thin film 130a contains indium (In) and zinc (Zn) to improve mobility, or a first metal containing indium (In), gallium (Ga), and zinc (Zn). It may be formed of an oxide of a material, and the second metal oxide thin film 130b may be formed of an oxide of a second metal material containing indium (In), gallium (Ga), and zinc (Zn) in order to improve stability.
  • the third metal oxide thin film 130b may be formed of an oxide of a third metal material containing indium (In), gallium (Ga), and zinc (Zn) to improve stability.
  • the first metal oxide thin film 130a includes a zinc oxide (ZnO) thin film doped with indium (In) or doped with indium (In) and gallium (Ga)
  • the second metal oxide thin film 130b is Including a zinc oxide (ZnO) thin film doped with indium (In) and gallium (Ga)
  • the third metal oxide thin film 130b is a zinc oxide (ZnO) thin film doped with indium (In) and gallium (Ga).
  • indium (In) or gallium (Ga) may be doped into the zinc oxide (ZnO) thin film as an impurity, and the gallium (Ga) doped into the zinc oxide (ZnO) thin film is at least partially or entirely tin (Sn). Can be replaced.
  • gallium (Ga) is contained in the second metal oxide thin film 130b and the third metal oxide thin film 130b will be described, but the following content is applied as it is even when tin (Sn) is contained. Of course you can.
  • the first metal oxide thin film 130a may include indium-zinc oxide (IZO; In-Zn-O) or indium-gallium-zinc oxide (IGZO; In-Ga-Zn-O), and ,
  • the second metal oxide thin film 130b and the third metal oxide thin film 130c may include indium-gallium-zinc oxide (IGZO; In-Ga-Zn-O).
  • the first metal oxide thin film 130a may include indium (In) and zinc (Zn). Indium (In) in the first metal oxide thin film 130a may be included in an amount of 30 at% (atomic %) or more and less than 80 at% with respect to the entire first metal material.
  • indium (In) when indium (In) is contained in less than 30 at%, the electrical conductivity decreases and mobility decreases, and when indium (In) is contained in 80 at% or more, electrical conductivity increases more than necessary, resulting in leakage current. There is a problem that the (leakage current) and the off current (off current) increase.
  • indium (In) in the first metal oxide thin film 130a may be included as a value within a range of 30 at% or more and less than 80 at% with respect to the entire first metal material, and at least having a discontinuous value within the range It may be included in an amount of two or more, or the content may continuously vary within the above range. In this case, while having improved mobility, leakage current and off current can be minimized.
  • the first metal material forming the first metal oxide thin film contains indium (In) and zinc (Zn), zinc (Zn) is 20 to 70 at% (atomic%) with respect to the entire first metal material. Can be included.
  • the first metal material forming the first metal oxide thin film 130a may further include gallium (Ga). That is, the first metal oxide thin film 130a may be formed of an oxide of a first metal material containing indium (In), gallium (Ga), and zinc (Zn), and at this time, in the first metal oxide thin film 130a Gallium (Ga) may be included in an amount of less than 30 at% with respect to the entire first metal material in the first metal oxide thin film 130a.
  • gallium (Ga) may be included in an amount of less than 30 at% with respect to the entire first metal material in the first metal oxide thin film 130a.
  • gallium (Ga) is included to improve the stability, and when the content of gallium (Ga) in the entire first metal material is 30 at% or more, the resistance becomes excessively high, so that the first metal oxide thin film In (130a), gallium (Ga) may be included in an amount greater than 0 at% and less than 30 at% with respect to the entire first metal material. Meanwhile, in order to improve stability and maintain the electrical conductivity of the first metal oxide thin film 130a forming the main channel, gallium (Ga) included in the first metal material is gallium contained in the entire active layer 130.
  • first metal oxide thin film 130a further contains tin (Sn) instead of gallium (Ga).
  • gallium (Ga) may be included in an amount of 30 at% or more and less than 60 at% with respect to the entire second metal material in the second metal oxide thin film 130b.
  • gallium (Ga) when gallium (Ga) is contained in less than 30 at%, there is a problem that stability-related characteristics such as NBTS (Negative Bias Temperature Instability) and PBTI (Positive Bias Temperature Instability) are deteriorated, and gallium (Ga) is 60 at When it is contained in an amount of% or more, a porous film is formed, thereby increasing the surface roughness and remarkably decreasing the mobility.
  • NBTS Negative Bias Temperature Instability
  • PBTI Personal Bias Temperature Instability
  • gallium (Ga) may be included as a value within a range of 30 at% or more and less than 60 at% with respect to the entire second metal material, and at least having a discontinuous value within the range It may be included in an amount of two or more, or may be continuously varied within the above range, and in this case, device stability may be improved.
  • gallium (Ga) may be included in an amount of 30 at% or more and less than 60 at% with respect to the entire third metal material in the third metal oxide thin film 130c.
  • gallium (Ga) is contained in less than 30 at%, there is a problem that the thin film transistor is easily conductive, and if the gallium (Ga) is contained in more than 60 at%, a porous film is formed, resulting in surface roughness. There is a problem in that the increase and mobility of the remarkably decrease.
  • gallium (Ga) when included in an amount of at least two or more having discontinuous values within a range of 30 at% or more and less than 60 at%, or is included so that the content continuously varies within the range, the active layer of the thin film transistor It is as described above that it is possible to improve device stability while preventing the conductor of 130.
  • the amount of gallium (Ga) included in the third metal material in the third metal oxide thin film 130c may be greater than the amount of gallium (Ga) included in the second metal material in the second metal oxide thin film 130b.
  • the second metal oxide thin film 130b is formed to have an electrical conductivity higher than that of the third metal oxide thin film 130c.
  • gallium (Ga) has a characteristic of improving stability by increasing resistance and reducing electrical conductivity, and the amount of gallium (Ga) contained in the third metal material in the third metal oxide thin film 130c 2
  • the stability of the third metal oxide thin film 130c is relatively improved compared to the second metal oxide thin film 130b by increasing the amount of gallium (Ga) included in the second metal material in the metal oxide thin film 130b. And, it is possible to prevent the thin film transistor from becoming a conductor.
  • the thin film transistor according to the embodiment of the present invention controls the electrical conductivity of the first metal oxide thin film 130a, the second metal oxide thin film 130b, and the third metal oxide thin film 130c to control the thickness of each metal oxide thin film. Can be adjusted.
  • the electrical conductivity of the first metal oxide thin film 130a may be controlled by adjusting the content of indium (In) contained in the first metal material forming the first metal oxide thin film 130a.
  • the electrical conductivity of the second metal oxide thin film 130b and the third metal oxide thin film 130c can be controlled by controlling the thickness of the second metal oxide thin film 130b and the third metal oxide thin film 130c. have.
  • the thickness (d2) of the second metal oxide thin film (130b) is smaller than the thickness (d1) of the first metal oxide thin film (130a), and the thickness (d3) of the third metal oxide thin film (130c) May be thicker than the thickness d1 of the first metal oxide thin film 130a.
  • the first metal oxide thin film 130a forms a main channel between the gate electrode 110 and the source and drain electrodes 140, and the second metal oxide thin film 130b and the third metal oxide thin film 130c are For stability, the first metal oxide thin film 130a increases the content of indium (In) compared to the second metal oxide thin film 130b and the third metal oxide thin film 130c, and gallium (Ga) When this is included, it is controlled to have a low resistance value and high electrical conductivity by reducing the content of gallium (Ga).
  • the second metal oxide thin film 130b is for device stability, but the second metal oxide thin film 130b is provided at a position adjacent to the gate insulating film 120, and thus needs to have an electrical conductivity of a certain level or higher.
  • the second metal oxide thin film 130 reduces the content of indium (In) compared to the first metal oxide thin film 130a, increases the content of gallium (Ga), and increases the content of the second metal oxide thin film.
  • the thickness d2 of (130b) is formed to be thinner than the thickness (d1) of the first metal oxide thin film 130a to have electrical conductivity of a certain level or higher.
  • the third metal oxide thin film 130c is the same for the stability of the device as the second metal oxide thin film 130b.
  • the thin film transistor is a conductor
  • the third metal oxide thin film 130c reduces the content of indium (In) and increases the content of gallium (Ga) compared to the first metal oxide thin film 130a.
  • the thickness d3 of the third metal oxide thin film 130c is formed thicker than the thickness d1 of the first metal oxide thin film 130a to increase resistance and secure device stability.
  • the first metal oxide thin film 130a may be formed to a thickness of 100 ⁇ or more and less than 150 ⁇ , and the second metal oxide thin film 130b may be formed to a thickness less than 50 ⁇ , and the third metal oxide thin film 130c ) May be formed to a thickness of 150 ⁇ or more and less than 200 ⁇ .
  • the source and drain electrodes 140 are formed on the active layer 130 and partially overlap the gate electrode 110 to form a source electrode and a drain electrode spaced apart from each other with the gate electrode 110 interposed therebetween.
  • the source and drain electrodes 140b may be formed by the same process using the same material, and may be formed using a conductive material.
  • the source electrode and the drain electrode 140 may be formed not only as a single layer but also as a multilayer including a plurality of metal layers.
  • FIG. 3 is a schematic diagram of a thin film transistor according to another embodiment of the present invention.
  • a thin film transistor according to another embodiment of the present invention includes source and drain electrodes 140 formed to be spaced apart from each other on a substrate 100, and an active layer 130 formed on the source and drain electrodes.
  • It may be a top gate type thin film transistor including a gate insulating layer 120 formed on the active layer and a gate electrode 110 formed on the gate insulating layer.
  • the active layer 130 may be formed of a plurality of metal oxide thin films. In this case, between the source and drain electrodes 140 and the first metal oxide thin film 130a. A third metal oxide thin film 130c is positioned in the, and a second metal oxide thin film 130b is positioned between the first metal oxide thin films 130b.
  • FIG. 4 is a diagram schematically illustrating a deposition apparatus applied to manufacturing a thin film transistor according to an embodiment of the present invention.
  • the thin film transistor performs a chemical vapor deposition process (CVD) or an atomic layer deposition process (ALD), or a chemical vapor deposition process (CVD) and an atomic layer deposition process (ALD). It is manufactured by a deposition apparatus capable of sequentially forming a plurality of metal oxide thin films in the same reaction chamber.
  • CVD chemical vapor deposition process
  • ALD atomic layer deposition process
  • CVD chemical vapor deposition process
  • ALD atomic layer deposition process
  • the deposition apparatus used in the embodiment of the present invention includes a reaction chamber 300 provided with a predetermined reaction space, a susceptor 310 provided below the reaction chamber 300, and an upper inside of the reaction chamber 300.
  • An injector 320 provided to correspond to the susceptor 310, a first source gas supply unit 330 for supplying indium (In) gas, and a second source gas supply unit 340 for supplying gallium (Ga) gas. ), a third source gas supply unit 350 for supplying zinc (Zn) gas, and a reactive gas supply unit 360 for supplying oxygen (O) gas.
  • the reaction gas a material containing oxygen (O) may be used, and O 2 , N 2 O, and CO 2 may be excited in a plasma state, or O 3 may be used.
  • the deposition apparatus may further include a purge gas supply unit supplying a purge gas such as an inert gas.
  • the first, second, and third source gas supply units 330, 340, and 350 are source material storage units 332, 342, 352 that store each source material, and bubbles that evaporate the source material to generate source gas. It may include the two (334, 344, 354) and raw material supply pipes (336, 346, 356) forming a supply path of the raw material.
  • the reaction gas supply unit 360 includes a reaction material storage unit 362 for storing a reaction material and a reaction material supply pipe 366 forming a supply path of the reaction material, and uses H 2 O as the reaction material. In case, it may further include a bubbler.
  • the susceptor 310 includes a heater (not shown) and a cooling means (not shown) to maintain the substrate 100 at a desired process temperature.
  • a gate electrode, a gate insulating film, etc. may be formed on the substrate 100, and at least one substrate 100 may be placed on the susceptor 310.
  • the first metal oxide thin film 330a of the thin film transistor may be formed by a chemical vapor deposition process (CVD) or an atomic layer deposition process (ALD) using the above deposition apparatus
  • the second metal oxide thin film 130b and the third metal oxide thin film 130c may also be formed by a chemical vapor deposition process (CVD) or an atomic layer deposition process (ALD) using the above deposition apparatus.
  • the first metal oxide thin film 330a may be formed by a chemical vapor deposition process (CVD) using the above deposition apparatus, and the second metal oxide thin film 130b and the third metal oxide thin film 130c are also , Of course, it may be formed by an atomic layer deposition process (ALD) using the above deposition apparatus.
  • CVD chemical vapor deposition process
  • ALD atomic layer deposition process
  • the thin film transistor according to the embodiment of the present invention by forming the active layer 130 through a chemical vapor deposition process or an atomic layer deposition process, it is possible to deposit a thin film while maintaining a uniform film quality, and control the supply amount of the source gas and the reaction gas. By doing so, it is possible to easily form an active layer having a multilayer structure.
  • the second metal oxide thin film 130b, the first metal oxide thin film 130a, and the third metal oxide thin film 130c that are sequentially stacked the second metal oxide thin film 130b and the first metal oxide thin film In the interface region of 130a and the interface region of the first metal oxide thin film 130a and the third metal oxide thin film 130c, the content of indium (In) or gallium (Ga) may gradually increase or decrease.
  • the content of indium (In) or gallium (Ga) in each of the second metal oxide thin film 130b, the first metal oxide thin film 130a, and the third metal oxide thin film 130c is discontinuous. It may increase or decrease gradually or gradually.
  • a deposition process such as a chemical vapor deposition process or an atomic layer deposition process is used for the active layer 130, and the active layer 130 is formed by a sputtering process in which a target must be changed according to the type of thin film to be formed. In this case, such content change does not occur.
  • the first metal oxide thin film 130a contains indium-zinc oxide (IZO)
  • Zinc (Zn) gas may be supplied
  • oxygen (O) gas may be supplied to the reaction chamber 300 through the reaction gas supply unit 360.
  • a source gas and a reaction gas are simultaneously supplied to the reaction chamber 300.
  • a raw material gas is supplied to the reaction chamber 300 to adsorb the raw material on the substrate 100. Then, supply of the raw material gas is stopped and a purge gas such as an inert gas is supplied to purify the unadsorbed raw material gas.
  • oxygen (O) gas is supplied into the reaction chamber 300 through the reaction gas supply unit 360 to oxidize the raw material adsorbed on the substrate 100 to form an atomic layer metal oxide thin film.
  • a purge gas such as an inert gas is supplied into the reaction chamber 300 to purify the unreacted gas.
  • the cycles of supplying and purging the source gas, supplying and purging the reaction gas are repeated a plurality of times to form a metal oxide thin film having a predetermined thickness.
  • the first metal oxide thin film 130a includes indium-gallium-zinc oxide (IGZO) or the second metal oxide thin film 130b and the third metal including indium-gallium-zinc oxide (IGZO)
  • IGZO indium-gallium-zinc oxide
  • the oxide thin film 130c since there is only a difference only in the point of using indium (In) gas, gallium (Ga) gas, and zinc (Zn) gas as source gases, and the amount of supply thereof, overlapping descriptions are omitted.
  • a process of forming the first metal oxide thin film 130a, the second metal oxide thin film 130b, and the third metal oxide thin film 130c may be performed in the same reaction chamber 200.
  • the third metal oxide thin film 130c is formed on the source and drain electrodes 140 and the second metal oxide thin film 130b is formed. Since there is a difference only in the point of forming the first metal oxide thin film 130a afterwards, a duplicate description will be omitted.
  • the thin film transistor according to the embodiment of the present invention high-speed operation is possible and stability is improved by differently controlling the electrical conductivity of the plurality of metal oxide thin films 130a, 103b, and 130c included in the active layer 130. I can make it.
  • the mobility is improved by adjusting the composition and thickness of the first metal oxide thin film 130a that forms the main movement path of charge between the gate electrode 110 and the source and drain electrodes 140, and the gate insulating film 120 ) And a second metal oxide thin film 130b forming an interface between the first metal oxide thin film 130a and a third metal forming an interface between the first metal oxide thin film 130a and the source and drain electrodes 140
  • Device stability may be improved by controlling the composition and thickness of the oxide thin film 130c.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 실시 예에 따른 박막 트랜지스터는 게이트 절연막과, 소스 및 드레인 전극 사이에 형성되는 활성층을 포함하는 박막 트랜지스터로서, 상기 활성층은 제 1 금속 산화물 박막; 상기 제1 금속 산화물 박막과 게이트 절연막 사이에 제공되며, 상기 제1 금속 산화물 박막보다 낮은 전기 전도도를 가지는 제2 금속 산화물 박막; 및 상기 제1 금속 산화물 박막과 소스 및 드레인 전극 사이에 제공되며, 상기 제1 금속 산화물 박막보다 낮은 전기 전도도를 가지는 제3 금속 산화물 박막;을 포함한다.

Description

박막 트랜지스터
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 금속 산화물 박막을 활성층으로 이용하는 박막 트랜지스터에 관한 것이다.
박막 트랜지스터(TFT: Thin Film Transistor)는 반도체 소자, 액정 표시 장치(Liquid Crystal Display; LCD), 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로로 사용된다.
이러한 박막 트랜지스터는 표시 장치의 하부 기판에 게이트 라인 및 데이터 라인과 함께 형성된다. 즉, 박막 트랜지스터는 게이트 라인의 일부인 게이트 전극, 채널로 이용되는 활성층, 데이터 라인의 일부인 소스 전극과 드레인 전극, 그리고 게이트 절연막 등으로 이루어진다.
박막 트랜지스터의 활성층은 게이트 전극과, 소스 전극 및 드레인 전극 사이에서 채널 영역을 하며, 비정질 실리콘(Amorphous Silicon) 또는 결정질 실리콘(crystalline silicon)을 이용하여 형성하였다. 그러나, 실리콘을 이용한 박막 트랜지스터의 기판은 유리 기판을 사용해야 하기 때문에 무게가 무거울 뿐만 아니라, 휘어지지 않아 가요성 표시 장치로 이용할 수 없는 단점이 있다. 또한, 고속 소자 구현, 즉 이동도(mobility) 향상을 위해 전하 농도(carrier concentration)가 높고 전기 전도도가 우수한 결정질 박막을 활성층에 적용할 필요성은 점점 높아지고 있으며, 이를 위하여 금속 산화물 박막을 활성층으로 사용하는 기술과 관련된 연구가 활발하게 진행되고 있다.
(선행기술문헌)
한국공개특허 제10-2004-0013273호
본 발명은 금속 산화물 박막을 활성층으로 이용하여 높은 이동도를 가짐과 동시에 안정성을 향상시킬 수 있는 박막 트랜지스터를 제공한다.
본 발명의 실시 예에 따른 박막 트랜지스터는 게이트 절연막과, 소스 및 드레인 전극 사이에 형성되는 활성층을 포함하는 박막 트랜지스터로서, 상기 활성층은 제 1 금속 산화물 박막; 상기 제1 금속 산화물 박막과 게이트 절연막 사이에 제공되며, 상기 제1 금속 산화물 박막보다 낮은 전기 전도도를 가지는 제2 금속 산화물 박막; 및 상기 제1 금속 산화물 박막과 소스 및 드레인 전극 사이에 제공되며, 상기 제1 금속 산화물 박막보다 낮은 전기 전도도를 가지는 제3 금속 산화물 박막;을 포함한다.
상기 제1 금속 산화물 박막은 인듐(In) 및 아연(Zn)을 포함하는 제1 금속 물질의 산화물로 형성되고, 상기 제2 금속 산화물 박막은 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 제2 금속 물질의 산화물로 형성되며, 상기 제3 금속 산화물 박막은 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 제3 금속 물질의 산화물로 형성될 수 있다.
상기 제1 금속 산화물 박막에서 인듐(In)은 상기 제1 금속 물질 전체에 대하여 30 at% 이상 80 at% 미만으로 포함될 수 있다.
상기 제2 금속 산화물 박막에서 갈륨(Ga)은 상기 제2 금속 물질 전체에 대하여 30 at% 이상 60 at% 미만으로 포함되고, 상기 제3 금속 산화물 박막에서 갈륨(Ga)은 상기 제3 금속 물질 전체에 대하여 30 at% 이상 60 at% 미만으로 포함될 수 있다.
상기 제3 금속 산화물 박막은 상기 제2 금속 산화물 박막보다 낮은 전기 전도도를 가질 수 있다.
상기 제3 금속 물질에 포함되는 갈륨(Ga)의 양은 상기 제2 금속 물질에 포함되는 갈륨(Ga)의 양보다 많을 수 있다.
상기 제1 금속 물질은 갈륨(Ga)을 더 포함하고, 상기 제1 금속 산화물 박막에서 갈륨(Ga)은 상기 제1 금속 물질 전체에 대하여 30 at% 미만으로 포함될 수 있다.
상기 제1 금속 산화물 박막에서 갈륨(Ga)은 상기 활성층 전체에 포함되는 갈륨(Ga)에 대하여 20 at% 이상 60 at% 미만으로 포함될 수 있다.
상기 제2 금속 산화물 박막의 두께는 상기 제1 금속 산화물 박막의 두께보다 얇으며, 상기 제3 금속 산화물 박막의 두께는 상기 제1 금속 산화물 박막의 두께보다 두꺼울 수 있다.
상기 제1 금속 산화물 박막은 100Å 이상 150Å 미만의 두께로 형성되고, 상기 제2 금속 산화물 박막은 50Å 미만의 두께로 형성되며, 상기 제3 금속 산화물 박막은 150Å 이상 200Å 미만의 두께로 형성될 수 있다.
상기 제1 금속 산화물 박막은 제1 불순물이 도핑된 산화아연(ZnO) 박막을 포함하고, 상기 제2 금속 산화물 박막은 제1 불순물 및 제2 불순물이 도핑된 산화아연(ZnO) 박막을 포함하고, 상기 제3 금속 산화물 박막은 제1 불순물 및 제2 불순물이 도핑된 산화아연(ZnO) 박막을 포함하며, 상기 제1 불순물은 인듐(In)을 포함하고, 상기 제2 불순물은 갈륨(Ga) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다.
상기 제1 금속 산화물 박막은 제2 불순물이 더 도핑될 수 있다.
상기 갈륨(Ga)의 함량은 점진적으로 변할 수 있다.
상기 갈륨(Ga)의 함량은 불연속적인 2개 이상의 값을 가질 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터에 의하면, 활성층을 구성하는 금속 산화물 박막 내의 갈륨의 비율을 다르게 함으로써 고속 동작이 가능하고 안정성을 향상시킬 수 있다.
또한, 활성층을 복수 개의 금속 산화물 박막층으로 형성하는 경우, 활성층에 포함되는 복수 개의 금속 산화물 박막의 갈륨의 비율을 각각 다르게 함으로써 고속 동작이 가능하고 안정성을 향상시킬 수 있다.
즉, 게이트 전극과 소스 및 드레인 전극 사이에서 전하의 주된 이동 경로를 형성하는 제1 금속 산화물 박막의 성분 및 두께를 조절하여 이동도를 향상시키고, 게이트 절연막과 제1 금속 산화물 박막 사이의 인터페이스를 형성하는 제2 금속 산화물 박막 및 제1 금속 산화물 박막과 소스 및 드레인 전극 사이의 인터페이스를 형성하는 제3 금속 산화물 박막의 성분 및 두께를 조절하여 소자 안정성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터를 개략적으로 나타내는 도면.
도 2는 본 발명의 일 실시 예에 따른 활성층이 금속 산화물 박막을 포함하는 모습을 나타내는 도면.
도 3은 본 발명의 다른 실시 예에 따른 박막 트랜지스터를 개략적으로 나타내는 도면.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터의 제조에 적용되는 증착 장치를 개략적으로 나타내는 도면.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 발명의 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다.
또한, "상부" 또는 "하부"와 같은 상대적인 용어들은 도면들에서 도시되는 것처럼 다른 요소들에 대한 어떤 요소들의 상대적인 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 여기서, 발명을 상세하게 설명하기 위해 도면은 과장되어 도시될 수 있으며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터를 개략적으로 나타내는 도면이고, 도 2는 본 발명의 일 실시 예에 따른 활성층이 금속 산화물 박막을 포함하는 모습을 나타내는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터는 게이트 절연막(120), 소스 및 드레인 전극(140), 게이트 절연막(120)과 소스 및 드레인 전극(140) 사이에 형성되는 활성층(130)을 포함하는 박막 트랜지스터로서, 상기 활성층(130)은 제1 금속 산화물 박막(130a), 상기 제1 금속 산화물 박막(130a)과 게이트 절연막(120) 사이에 제공되며, 상기 제1 금속 산화물 박막(130a)보다 낮은 전기 전도도를 가지는 제2 금속 산화물 박막(130b) 및 상기 제1 금속 산화물 박막(130a)과 소스 및 드레인 전극(140) 사이에 제공되며, 상기 제1 금속 산화물 박막(130a)보다 낮은 전기 전도도를 가지는 제3 금속 산화물 박막(130c)을 포함한다.
여기서, 본 발명의 일 실시 예에 따른 박막 트랜지스터는 도 1에 도시된 바와 같이 기판(100) 상에 형성되는 게이트 전극(110)과, 게이트 전극(110) 상에 형성되는 게이트 절연막(120)과, 게이트 절연막(120) 상에 형성되는 활성층(130)과, 활성층(130) 상에 상호 이격되어 형성되는 소스 및 드레인 전극(140)을 포함하는 바텀 게이트(bottom gate)형 박막 트랜지스터일 수 있다.
기판(100)은 투명 기판을 이용할 수 있으며, 예를 들어 실리콘 기판, 글래스 기판 또는 플렉서블(flexible) 디스플레이를 구현하는 경우에는 플라스틱 기판이 사용될 수 있다. 또한, 기판(100)은 반사형 기판이 이용될 수 있으며, 이 경우 메탈 기판을 사용할 수 있다. 메탈 기판은 스테인레스 스틸(SUS), 티타늄(Ti), 몰리브덴(Mo) 또는 이들의 합금으로 형성될 수 있다. 한편, 기판(100)으로 메탈 기판을 이용할 경우, 메탈 기판 상부에 절연막을 형성하는 것이 바람직하다.
게이트 전극(110)은 도전 물질을 이용하여 형성할 수 있는데, 예를 들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 구리(Cu) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 또한, 게이트 전극(110)은 단일층 뿐 아니라 복수 개의 금속층으로 이루어지는 다중층으로 형성할 수 있다. 즉, 물리 화학적 특성이 우수한 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 등의 금속층과 비저항이 작은 알루미늄(Al) 계열, 은(Ag) 계열 또는 구리(Cu) 계열의 금속층을 포함하는 이중층으로 형성할 수도 있다.
게이트 절연막(120)은 적어도 게이트 전극(110) 상부에 형성된다. 즉, 게이트 절연막(120)은 게이트 전극(110)의 상부 및 측부를 포함한 기판(100) 상에 형성될 수 있다. 게이트 절연막(120)은 금속 물질과의 밀착성이 우수하며 절연 내압이 우수한 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 알루미나(Al2O3), 지르코니아(ZrO2)를 포함하는 무기 절연막 중 하나 또는 그 이상의 절연 물질을 이용하여 형성할 수 있다.
활성층(130)은 게이트 절연막(120)과 소스 및 드레인 전극(140) 사이에 형성되며, 적어도 일부가 적어도 일부가 게이트 전극(110)과 중첩되도록 형성된다. 여기서, 활성층(130)은 단일 금속 산화물 박막(130)으로 형성될 수도 있고, 복수 개의 금속 산화물 박막으로 형성될 수도 있다. 복수 개의 금속 산화물 박막의 경우, 제1 금속 산화물 박막(130a), 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)를 포함하는 복수 개의 금속 산화물 박막으로 형성되며, 본 발명의 일 실시 예에 따르면, 게이트 절연막(120)과 소스 및 드레인 전극(140) 사이에는 제2 금속 산화물 박막(130b)이 형성되고, 게이트 절연막(120)과 제2 금속 산화물 박막(130b) 사이에는 제1 금속 산화물 박막(130a)이 형성되며, 제1 금속 산화물 박막(130a)과 소스 및 드레인 전극(140) 사이에는 제3 금속 산화물 박막(130c)이 형성될 수 있다.
여기서, 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)은 제1 금속 산화물 박막(130a)보다 낮은 전기 전도도를 가질 수 있다. 보다 상세하게는, 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)은 제1 금속 산화물 박막(130a)보다 높은 저항 값을 가지며, 이에 의하여 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)은 제1 금속 산화물 박막(130a)보다 낮은 전기 전도도를 가질 수 있다. 이와 같은 제1 금속 산화물 박막(130a), 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)의 전기 전도도는 제1 금속 산화물 박막(130a), 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)에 각각 함유되는 금속 원소의 종류 및 함량과, 각 금속 산화물 박막의 두께를 제어하여 조절될 수 있다.
여기서, 제1 금속 산화물 박막(130a)은 게이트 전극(110)과 소스 및 드레인 전극(140) 사이에서 메인 채널(main channel)을 형성한다. 제1 금속 산화물 박막(130a)은 게이트 전극(110)에 전압이 인가되는 경우 활성층(130) 내에서 전하의 주된 이동 경로를 형성하므로, 이동도(mobility)를 향상시키기 위하여 상대적으로 높은 전기 전도도를 가질 필요성이 있다.
한편, 제2 금속 산화물 박막(130b)은 게이트 절연막(120)과 제1 금속 산화물 박막(130a) 사이의 인터페이스를 형성한다. 또한, 제2 금속 산화물 박막(130b)은 게이트 절연막(120) 내부에 포함된 수소(H) 이온이 제1 금속 산화물 박막(130a)으로 확산(diffusion)하는 것을 방지하는 역할을 한다. 즉, 박막 트랜지스터를 제조함에 있어서 사용 재료 및 공정 방법에 의하여 박막 내에 수소(H) 이온이 반드시 존재하게 되는데, 이러한 수소(H) 이온은 활성층(130) 내부에서 비어 있는 영역을 채워서 구동 안정성을 확보하는 이점도 있으나, 게이트 절연막(120)으로부터 필요 이상의 수소(H) 이온이 확산되는 경우 계면 전하 특성을 악화 시키는 문제를 야기한다. 이에, 제2 금속 산화물 박막(130b)은 향상된 안정성(stability)을 가질 것이 요구되고, 제1 금속 산화물 박막(130a)에 비하여 낮은 전기 전도도를 가질 필요성이 있다.
제3 금속 산화물 박막(130c)은 제1 금속 산화물 박막(130a)과 소스 및 드레인 전극(140) 사이의 인터페이스를 형성한다. 또한, 제3 금속 산화물 박막(130c)은 외부 환경으로부터 침투하는 수소(H) 이온 및 수산화(OH) 이온을 차폐하는 역할을 한다. 이와 같은 제3 금속 산화물 박막(130c)은 채널 형성에 따른 도체화를 방지하기 위한 것으로, 이를 위하여 제3 금속 산화물 박막(130c)은 높은 안정성을 가질 것이 요구되고, 제1 금속 산화물 박막(130a)에 비하여 낮은 전기 전도도를 가질 필요성이 있다.
이때, 제2 금속 산화물 박막(130b)는 제3 금속 산화물 박막(130c)보다 높은 전기 전도도를 가질 수 있다. 전술한 바와 같이, 제2 금속 산화물 박막(130b)은 게이트 절연막(120)에 인접한 위치에 제공된다. 따라서, 제2 금속 산화물 박막(130b)에는 게이트 전극(110)에 전압이 인가됨에 따라 전하가 축적되며, 이에 의하여 제1 금속 산화물 박막(130a)을 통한 전하의 주된 이동 경로가 형성되기 때문에 제2 금속 산화물 박막(130b)은 제3 금속 산화물 박막(130c)보다 높은 전기 전도도를 가지도록 형성한다. 또한, 제3 금속 산화물 박막(130c)은 박막 트랜지스터의 도체화와 밀접한 연관이 있다. 즉, 제3 금속 산화물 박막(130c)의 전기 전도도가 높은 경우 활성층(130)은 게이트 전극(110)의 전압 인가와 무관하게 소스 및 드레인 전극(140) 사이에서 전하 이동 통로를 형성하게 되는 문제점이 있는 바, 제3 금속 산화물 박막(130c)의 저항은 제2 금속 산화물 박막(130b)에 비해 높은 값을 가져야 할 필요가 있다.
여기서, 본 발명의 실시 예에 따른 박막 트랜지스터는 제1 금속 산화물 박막(103a), 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)의 전기 전도도를 각 금속 산화물 박막에 함유되는 금속 원소의 종류 및 함량을 제어하여 조절할 수 있다.
인듐(In)은 밴드 갭(band gap)이 상대적으로 낮고, 표준 전극 전위(standard electrode potential)가 상대적으로 높은 금속으로 저항을 낮추고 전기 전도도를 증가시켜 이동도를 향상시키는 특징이 있다. 반면, 갈륨(Ga)은 밴드 갭이 상대적으로 높고, 표준 전극 전위가 상대적으로 높은 금속으로 저항을 높이고 전기 전도도를 감소시켜 안정성을 향상시키는 특징이 있다.
따라서, 제1 금속 산화물 박막(130a)은 이동도를 향상시키기 위하여 인듐(In) 및 아연(Zn)을 함유하거나, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 함유하는 제1 금속 물질의 산화물로 형성될 수 있으며, 제2 금속 산화물 박막(130b)은 안정성을 향상시키기 위하여 인듐(In), 갈륨(Ga) 및 아연(Zn)을 함유하는 제2 금속 물질의 산화물로 형성될 수 있으며, 제3 금속 산화물 박막(130b)은 안정성을 향상시키기 위하여 인듐(In), 갈륨(Ga) 및 아연(Zn)을 함유하는 제3 금속 물질의 산화물로 형성될 수 있다.
즉, 제1 금속 산화물 박막(130a)은 인듐(In)이 도핑되거나, 인듐(In) 및 갈륨(Ga)이 도핑된 산화아연(ZnO) 박막을 포함하고, 제2 금속 산화물 박막(130b)은 인듐(In) 및 갈륨(Ga)이 도핑된 산화아연(ZnO) 박막을 포함하고, 제3 금속 산화물 박막(130b)은 인듐(In) 및 갈륨(Ga)이 도핑된 산화아연(ZnO) 박막을 포함할 수 있다. 여기서, 인듐(In) 또는 갈륨(Ga)는 불순물로 산화아연(ZnO) 박막에 도핑될 수 있으며, 산화아연(ZnO) 박막에 도핑되는 갈륨(Ga)는 적어도 일부 또는 전부가 주석(Sn)으로 대체될 수 있다. 이하에서는 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130b)에 갈륨(Ga)이 함유되는 실시 예를 중심으로 설명하나, 주석(Sn)이 함유되는 경우에도 하기의 내용이 그대로 적용될 수 있음은 물론이다.
보다 상세하게는, 제1 금속 산화물 박막(130a)은 인듐-아연 산화물(IZO; In-Zn-O) 또는 인듐-갈륨-아연 산화물(IGZO; In-Ga-Zn-O)을 포함할 수 있으며, 상기 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)은 인듐-갈륨-아연 산화물(IGZO; In-Ga-Zn-O)을 포함할 수 있다.
제1 금속 산화물 박막(130a)은 인듐(In)과 아연(Zn)을 포함할 수 있다. 제1 금속 산화물 박막(130a)에서 인듐(In)은 제1 금속 물질 전체에 대하여 30 at%(atomic %) 이상 80 at% 미만으로 포함될 수 있다. 여기서, 인듐(In)이 30 at% 미만으로 함유되면, 전기 전도도가 감소하게 되어 이동도가 저하되며, 인듐(In)이 80 at% 이상으로 함유되면 전기 전도도가 필요 이상으로 증가하게 되어 누설 전류(leakage current) 및 오프 전류(off current)가 증가하게 되는 문제점이 있다. 이에, 제1 금속 산화물 박막(130a)에서 인듐(In)은 제1 금속 물질 전체에 대하여 30 at% 이상 80 at% 미만의 범위 내의 값으로 포함될 수 있으며, 상기 범위 내에서 불연속적인 값을 가지는 적어도 2개 이상의 함량으로 포함되거나, 상기 범위 내에서 함량이 연속적으로 달라질 수 있다. 이 경우 향상된 이동도를 가짐과 동시에 누설 전류 및 오프 전류가 최소화될 수 있다.
여기서, 제1 금속 산화물 박막을 형성하는 제1 금속 물질이 인듐(In) 및 아연(Zn)을 포함하는 경우 아연(Zn)은 제1 금속 물질 전체에 대하여 20 내지 70 at%(atomic %)로 포함될 수 있다.
또한, 제1 금속 산화물 박막(130a)을 형성하는 제1 금속 물질은 갈륨(Ga)을 더 포함할 수 있다. 즉, 제1 금속 산화물 박막(130a)은 인듐(In), 갈륨(Ga) 및 아연(Zn)을 함유하는 제1 금속 물질의 산화물로 형성될 수 있으며, 이때 제1 금속 산화물 박막(130a)에서 갈륨(Ga)은 상기 제1 금속 산화물 박막(130a)에서 상기 제1 금속 물질 전체에 대하여 30 at% 미만으로 포함될 수 있다. 제1 금속 물질에서 갈륨(Ga)은 안정성을 향상시키기 위하여 포함되며, 제1 금속 물질 전체에 대하여 갈륨(Ga)의 함량이 30 at% 이상으로 되면 저항이 과도하게 높아지게 되므로, 제1 금속 산화물 박막(130a)에서 갈륨(Ga)은 제1 금속 물질 전체에 대하여 0 at% 초과 30 at% 미만으로 포함될 수 있다. 한편, 안정성을 향상시킴과 동시에 메인 채널을 형성하는 제1 금속 산화물 박막(130a)의 전기 전도도를 유지하기 위하여 제1 금속 물질에 포함되는 갈륨(Ga)은 상기 활성층(130) 전체에 포함되는 갈륨(Ga)에 대하여 20 at% 이상 60 at% 미만으로 포함될수 있으며, 상기 범위 내에서 불연속적인 값을 가지는 적어도 2개 이상의 함량으로 포함되거나, 상기 범위 내에서 함량이 연속적으로 달라질 수 있다. 상기의 내용은 제1 금속 산화물 박막(130a)이 갈륨(Ga) 대신에 주석(Sn)을 더 함유하는 경우에도 동일하게 적용될 수 있다.
한편, 제2 금속 산화물 박막(130b)에서 갈륨(Ga)은 제2 금속 산화물 박막(130b)에서 제2 금속 물질 전체에 대하여 30 at% 이상 60 at% 미만으로 포함될 수 있다. 여기서, 갈륨(Ga)이 30 at% 미만으로 함유되면, NBTS(Negative Bias Temperature Instability), PBTI(Positive Bias Temperature Instability) 등과 같은 안정성과 관련된 특성이 저하되는 문제점이 있으며, 갈륨(Ga)이 60 at% 이상으로 함유되면, 다공성(porous) 막질을 형성하게 되어 표면 거칠기의 증가 및 이동도가 현저하게 저하되는 문제점이 있다. 이에, 제2 금속 산화물 박막(130b)에서 갈륨(Ga)은 제2 금속 물질 전체에 대하여 30 at% 이상 60 at% 미만의 범위 내의 값으로 포함될 수 있으며, 상기 범위 내에서 불연속적인 값을 가지는 적어도 2개 이상의 함량으로 포함되거나, 상기 범위 내에서 함량이 연속적으로 달라질 수 있으며, 이 경우 소자 안정성을 향상시킬 수 있다.
또한, 제3 금속 산화물 박막(130c)에서 갈륨(Ga)은 제3 금속 산화물 박막(130c)에서 제3 금속 물질 전체에 대하여 30 at% 이상 60 at% 미만으로 포함될 수 있다. 여기서, 갈륨(Ga)이 30 at% 미만으로 함유되면, 박막 트랜지스터가 도체화되기 쉬운 문제점이 있으며, 갈륨(Ga)이 60 at% 이상으로 함유되면, 다공성(porous) 막질을 형성하게 되어 표면 거칠기의 증가 및 이동도가 현저하게 저하되는 문제점이 있다. 여기서, 갈륨(Ga)이 30 at% 이상 60 at% 미만의 범위 내에서 불연속적인 값을 가지는 적어도 2개 이상의 함량으로 포함되거나, 상기 범위 내에서 함량이 연속적으로 달라지도록 포함되면, 박막 트랜지스터의 활성층(130)의 도체화를 방지하면서 소자 안정성을 향상시킬 수 있음은 전술한 바와 같다.
상기 제3 금속 산화물 박막(130c)에서 제3 금속 물질에 포함되는 갈륨(Ga)의 양은 상기 제2 금속 산화물 박막(130b)에서 제2 금속 물질에 포함되는 갈륨(Ga)의 양보다 많을 수 있다. 전술한 바와 같이, 상기 제2 금속 산화물 박막(130b)은 상기 제3 금속 산화물 박막(130c)보다 높은 전기 전도도를 가지도록 형성한다. 여기서, 갈륨(Ga)은 저항을 높이고 전기 전도도를 감소시켜 안정성을 향상시키는 특징이 있는 바, 상기 제3 금속 산화물 박막(130c)에서 제3 금속 물질에 포함되는 갈륨(Ga)의 양을 상기 제2 금속 산화물 박막(130b)에서 제2 금속 물질에 포함되는 갈륨(Ga)의 양보다 많게 하여 상대적으로 상기 제3 금속 산화물 박막(130c)의 안정성을 상기 제2 금속 산화물 박막(130b)에 비하여 향상시키고, 박막 트랜지스터의 도체화를 방지할 수 있다.
한편, 본 발명의 실시 예에 따른 박막 트랜지스터는 제1 금속 산화물 박막(130a), 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)의 전기 전도도를 각 금속 산화물 박막의 두께를 제어하여 조절할 수 있다.
보다 상세하게는, 제1 금속 산화물 박막(130a)의 전기 전도도는 상기 제1 금속 산화물 박막(130a)을 형성하는 제1 금속 물질에 함유되는 인듐(In)의 함량을 조절하여 제어될 수 있다. 또한, 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)의 전기 전도도는 상기 제2 금속 산화물 박막(130b) 및 상기 제3 금속 산화물 박막(130c)의 두께를 제어하여 제어될 수 있다. 이를 위하여, 상기 제2 금속 산화물 박막(130b)의 두께(d2)는 상기 제1 금속 산화물 박막(130a)의 두께(d1)보다 얇으며, 상기 제3 금속 산화물 박막(130c)의 두께(d3)는 상기 제1 금속 산화물 박막(130a)의 두께(d1)보다 두꺼울 수 있다.
제1 금속 산화물 박막(130a)은 게이트 전극(110)과 소스 및 드레인 전극(140) 사이에서 메인 채널을 형성하고, 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)은 소자의 안정성을 위한 것으로써 상기 제1 금속 산화물 박막(130a)은 상기 제2 금속 산화물 박막(130b) 및 상기 제3 금속 산화물 박막(130c)에 비해 인듐(In)의 함량을 증가시키고, 갈륨(Ga)이 포함되는 경우 갈륨(Ga)의 함량을 감소시켜 낮은 저항 값과 높은 전기 전도도를 가지게 제어된다.
반면, 상기 제2 금속 산화물 박막(130b)은 소자의 안정성을 위한 것이나, 상기 제2 금속 산화물 박막(130b)은 게이트 절연막(120)에 인접한 위치에 제공되는 바, 일정 수준 이상의 전기 전도도를 가질 필요가 있다. 이에, 상기 제2 금속 산화물 박막(130)은 상기 제1 금속 산화물 박막(130a)에 비해 인듐(In)의 함량을 감소시키고, 갈륨(Ga)의 함량을 증가시킴과 동시에 상기 제2 금속 산화물 박막(130b)의 두께(d2)를 제1 금속 산화물 박막(130a)의 두께(d1)보다 얇게 형성하여 일정 수준 이상의 전기 전도도를 가지게 한다.
또한, 상기 제3 금속 산화물 박막(130c)은 상기 제2 금속 산화물 박막(130b)과 동일하게 소자의 안정성을 위한 것이나, 상기 제3 금속 산화물 박막(130c)의 전기 전도도가 높은 경우 박막 트랜지스터는 도체화되는 문제점이 있는 바, 상기 제3 금속 산화물 박막(130c)는 상기 제1 금속 산화물 박막(130a)에 비해 인듐(In)의 함량을 감소시키고, 갈륨(Ga)의 함량을 증가시킴과 동시에 상기 제3 금속 산화물 박막(130c)의 두께(d3)를 상기 제1 금속 산화물 박막(130a)의 두께(d1)보다 두껍게 형성하여 저항을 증가시키고 소자의 안정성을 확보한다. 상기 제1 금속 산화물 박막(130a)은 100Å 이상 150Å 미만의 두께로 형성될 수 있으며, 상기 제2 금속 산화물 박막(130b)은 50Å 미만의 두께로 형성될 수 있으며, 상기 제3 금속 산화물 박막(130c)은 150Å 이상 200Å 미만의 두께로 형성될 수 있다.
소스 및 드레인 전극(140)은 활성층(130) 상부에 형성되며, 게이트 전극(110)과 일부 중첩되어 게이트 전극(110)을 사이에 두고 소스 전극과 드레인 전극이 상호 이격되어 형성된다. 소스 및 드레인 전극(140b)은 상호 동일 물질을 이용한 동일 공정에 의해 형성할 수 있으며, 도전성 물질을 이용하여 형성할 수 있는데, 예를 들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 즉, 게이트 전극(110)과 동일 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다. 또한, 소스 전극 및 드레인 전극(140)은 단일층 뿐 아니라 복수 금속층의 다중층으로 형성할 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 박막 트랜지스터를 개략적으로 나타내는 도면이다.
도 3을 참조하면, 본 발명의 다른 실시 예에 따른 박막 트랜지스터는 기판(100) 상에 상호 이격되어 형성되는 소스 및 드레인 전극(140)과, 소스 및 드레인 전극 상에 형성되는 활성층(130)과, 활성층 상에 형성되는 게이트 절연막(120)과, 게이트 절연막 상에 형성되는 게이트 전극(110)을 포함하는 탑 게이트(top gate)형 박막 트랜지스터일 수 있다.
이와 같은 탑 게이트(top gate)형 박막 트랜지스터의 경우에도, 도 1 및 도 2와 관련하여 전술한 내용이 그대로 적용될 수 있다. 즉, 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 경우에도 활성층(130)은 복수 개의 금속 산화물 박막으로 형성될 수 있으며, 이 경우 소스 및 드레인 전극(140)과 제1 금속 산화물 박막(130a) 사이에는 제3 금속 산화물 박막(130c)이 위치하고, 제1 금속 산화물 박막(130b) 사이에는 제2 금속 산화물 박막(130b)가 위치하게 된다. 이와 같이, 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 경우에도 금속 산화물 박막의 적층 순서만이 상이할 뿐, 전술한 본 발명의 일 실시 예에 따른 박막 트랜지스터에서 설명한 내용이 그대로 적용될 수 있으므로, 중복되는 설명은 생략하기로 한다.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터의 제조에 적용되는 증착 장치를 개략적으로 나타내는 도면이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터는 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)을 진행하거나, 화학 기상 증착 공정(CVD) 및 원자층 증착 공정(ALD)을 순차적으로 진행하여 복수 개의 금속 산화물 박막을 동일 반응 챔버에서 형성할 수 있는 증착 장치에 의하여 제조된다.
본 발명의 실시 예에 이용되는 증착 장치는 소정의 반응 공간이 마련된 반응 챔버(300)와, 반응 챔버(300)의 내부 하측에 마련된 서셉터(310)와, 반응 챔버(300)의 내부 상측에 서셉터(310)와 대응되도록 마련된 분사기(320)와, 인듐(In) 가스를 공급하기 위한 제 1 원료 가스 공급부(330)와, 갈륨(Ga) 가스를 공급하기 위한 제 2 원료 가스 공급부(340)와, 아연(Zn) 가스를 공급하기 위한 제 3 원료 가스 공급부(350)와, 산소(O) 가스를 공급하기 위한 반응 가스 공급부(360)를 포함한다. 여기서, 반응 가스는 산소(O)를 포함하는 물질을 이용할 수 있으며, O2, N2O, CO2를 플라즈마 상태로 여기시켜 이용하거나, O3를 이용할 수도 있음은 물론이다. 또한, 도시되지는 않았지만, 증착 장치는 불활성 가스 등의 퍼지 가스를 공급하는 퍼지 가스 공급부를 더 포함할 수 있다.
여기서, 제1, 제2 및 제3 원료 가스 공급부(330, 340, 350)는 각 원료 물질을 저장하는 원료 물질 저장부(332, 342, 352), 원료 물질을 기화시켜 원료 가스를 생성하는 버블러(334, 344, 354) 및 원료 물질의 공급 경로를 형성하는 원료 물질 공급 배관(336, 346, 356)을 포함할 수 있다. 또한, 반응 가스 공급부(360)는 반응 물질을 저장하는 반응 물질 저장부(362) 및 반응 물질의 공급 경로를 형성하는 반응 물질 공급 배관(366)을 포함하며, 반응 물질로 H2O 등을 이용하는 경우 버블러를 더 포함할 수 있다. 한편, 서셉터(310)는 히터(미도시) 및 냉각 수단(미도시)이 내장되어 기판(100)을 원하는 공정 온도로 유지할 수 있다. 여기서, 기판(100) 상에는 게이트 전극, 게이트 절연막 등이 형성될 수 있고, 서셉터(310) 상에는 적어도 하나의 기판(100)이 안치될 수 있다.
여기서, 본 발명의 실시 예에 따른 박막 트랜지스터의 제1 금속 산화물 박막(330a)은 상기의 증착 장치를 이용하여 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)에 의하여 형성할 수 있으며, 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c) 또한, 상기의 증착 장치를 이용하여 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)에 의하여 형성할 수 있다. 한편, 제1 금속 산화물 박막(330a)은 상기의 증착 장치를 이용하여 화학 기상 증착 공정(CVD)에 의하여 형성할 수 있으며, 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c) 또한, 상기의 증착 장치를 이용하여 원자층 증착 공정(ALD)에 의하여 형성할 수도 있음은 물론이다. 본 발명의 실시 예에 따른 박막 트랜지스터는 활성층(130)을 화학 기상 증착 공정 또는 원자층 증착 공정으로 형성함으로써 균일한 막질을 유지하면서 박막을 증착할 수 있게 되며, 원료 가스 및 반응 가스의 공급량을 조절하는 것에 의하여 용이하게 다층 구조의 활성층을 형성할 수 있다.
이때, 순차적으로 적층되는 제2 금속 산화물 박막(130b), 제1 금속 산화물 박막(130a) 및 제3 금속 산화물 박막(130c)에 대하여 상기 제2 금속 산화물 박막(130b)과 상기 제1 금속 산화물 박막(130a)의 계면 영역 및 상기 제1 금속 산화물 박막(130a)과 상기 제3 금속 산화물 박막(130c)의 계면 영역에서는 인듐(In) 또는 갈륨(Ga)의 함량이 점진적으로 증가하거나 감소할 수 있다. 또한, 상기 제2 금속 산화물 박막(130b)과 상기 제1 금속 산화물 박막(130a)과 상기 제3 금속 산화물 박막(130c) 각각의 박막 내에서 인듐(In) 또는 갈륨(Ga)의 함량이 불연속적으로 또는 점진적으로 증가하거나 감소할 수 있다. 본 발명의 실시 예에서는 활성층(130)을 화학 기상 증착 공정 또는 원자층 증착 공정 등의 증착 공정을 이용하기 때문이며, 형성되는 박막의 종류에 따라 타겟을 바꾸어야 하는 스퍼터링 공정에 의하여 활성층(130)을 형성하는 경우에는 이와 같은 함량 변화가 발생하지 않는다.
예를 들어, 제1 금속 산화물 박막(130a)이 인듐-아연 산화물(IZO)를 포함하는 경우, 제1 원료 가스 공급부(330) 및 제3 원료 가스 공급부(350)를 통해 인듐(In) 가스 및 아연(Zn) 가스를 공급하고, 반응가스 공급부(360)를 통해 산소(O) 가스를 반응 챔버(300)에 공급할 수 있다. 이때, 화학 기상 증착 공정에서는 원료 가스 및 반응 가스를 상기 반응 챔버(300)에 동시에 공급한다. 또한, 원자층 증착 공정에서는 원료 가스를 상기 반응 챔버(300)에 공급하여 기판(100) 상에 원료 물질을 흡착시킨다. 그리고, 원료 가스의 공급을 중단하고 불활성 가스 등의 퍼지 가스를 공급하여 미흡착 원료 가스를 퍼지한다. 이어서, 반응 가스 공급부(360)를 통해 산소(O) 가스를 상기 반응 챔버(300) 내에 공급하여 상기 기판(100) 상에 흡착된 원료 물질을 산화시켜 원자층의 금속 산화물 박막을 형성한다. 그리고, 반응 가스의 공급을 중단하고 불활성 가스 등의 퍼지 가스를 상기 반응 챔버(300) 내에 공급하여 미반응 반응 가스를 퍼지한다. 이러한 원료 가스 공급 및 퍼지, 반응 가스 공급 및 퍼지의 사이클을 복수 회 반복하여 소정 두께의 금속 산화물 박막을 형성하게 된다.
한편, 제1 금속 산화물 박막(130a)이 인듐-갈륨-아연 산화물(IGZO)를 포함하는 경우나, 인듐-갈륨-아연 산화물(IGZO)을 포함하는 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)의 경우 원료 가스로 인듐(In) 가스, 갈륨(Ga) 가스 및 아연(Zn) 가스를 사용하는 점 및 그 공급량에만 차이가 있을 뿐이므로, 중복되는 설명은 생략한다.
여기서, 제1 금속 산화물 박막(130a), 제2 금속 산화물 박막(130b) 및 제3 금속 산화물 박막(130c)를 형성하는 공정은 동일한 반응 챔버(200) 내에서 수행될 수 있다. 또한, 전술한 바텀 게이트(bottom gate)형 박막 트랜지스터를 형성하기 위하여는 소스 및 드레인 전극(140) 상에 제3 금속 산화물 박막(130c)을 형성하고, 제2 금속 산화물 박막(130b)을 형성한 후 제1 금속 산화물 박막(130a)을 형성하는 점에서만 차이가 있으므로, 중복되는 설명은 생략하기로 한다.
이와 같이, 본 발명의 실시 예에 따른 박막 트랜지스터에 의하면, 활성층(130)에 포함되는 복수 개의 금속 산화물 박막(130a, 103b, 130c)의 전기 전도도를 서로 다르게 조절함으로써 고속 동작이 가능하고 안정성을 향상시킬 수 있다.
즉, 게이트 전극(110)과 소스 및 드레인 전극(140) 사이에서 전하의 주된 이동 경로를 형성하는 제1 금속 산화물 박막(130a)의 성분 및 두께를 조절하여 이동도를 향상시키고, 게이트 절연막(120)과 제1 금속 산화물 박막(130a) 사이의 인터페이스를 형성하는 제2 금속 산화물 박막(130b) 및 제1 금속 산화물 박막(130a)과 소스 및 드레인 전극(140) 사이의 인터페이스를 형성하는 제3 금속 산화물 박막(130c)의 성분 및 두께를 조절하여 소자 안정성을 향상시킬 수 있다.
상기에서, 본 발명의 바람직한 실시 예가 특정 용어들을 사용하여 설명 및 도시되었지만 그러한 용어는 오로지 본 발명을 명확하게 설명하기 위한 것일 뿐이며, 본 발명의 실시 예 및 기술된 용어는 다음의 청구범위의 기술적 사상 및 범위로부터 이탈되지 않고서 여러 가지 변경 및 변화가 가해질 수 있는 것은 자명한 일이다. 이와 같이 변형된 실시 예들은 본 발명의 사상 및 범위로부터 개별적으로 이해되어져서는 안 되며, 본 발명의 청구범위 안에 속한다고 해야 할 것이다.

Claims (14)

  1. 게이트 절연막과, 소스 및 드레인 전극 사이에 형성되는 활성층을 포함하는 박막 트랜지스터로서,
    상기 활성층은,
    제 1 금속 산화물 박막;
    상기 제1 금속 산화물 박막과 게이트 절연막 사이에 제공되며, 상기 제1 금속 산화물 박막보다 낮은 전기 전도도를 가지는 제2 금속 산화물 박막; 및
    상기 제1 금속 산화물 박막과 소스 및 드레인 전극 사이에 제공되며, 상기 제1 금속 산화물 박막보다 낮은 전기 전도도를 가지는 제3 금속 산화물 박막;을 포함하는 박막 트랜지스터.
  2. 청구항 1에 있어서,
    상기 제1 금속 산화물 박막은 인듐(In) 및 아연(Zn)을 포함하는 제1 금속 물질의 산화물로 형성되고,
    상기 제2 금속 산화물 박막은 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 제2 금속 물질의 산화물로 형성되며,
    상기 제3 금속 산화물 박막은 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 제3 금속 물질의 산화물로 형성되는 박막 트랜지스터.
  3. 청구항 2에 있어서,
    상기 제1 금속 산화물 박막에서 인듐(In)은 상기 제1 금속 물질 전체에 대하여 30 at% 이상 80 at% 미만으로 포함되는 박막 트랜지스터.
  4. 청구항 2에 있어서,
    상기 제2 금속 산화물 박막에서 갈륨(Ga)은 상기 제2 금속 물질 전체에 대하여 30 at% 이상 60 at% 미만으로 포함되고,
    상기 제3 금속 산화물 박막에서 갈륨(Ga)은 상기 제3 금속 물질 전체에 대하여 30 at% 이상 60 at% 미만으로 포함되는 박막 트랜지스터.
  5. 청구항 2에 있어서,
    상기 제3 금속 산화물 박막은 상기 제2 금속 산화물 박막보다 낮은 전기 전도도를 가지는 박막 트랜지스터.
  6. 청구항 5에 있어서,
    상기 제3 금속 물질에 포함되는 갈륨(Ga)의 양은 상기 제2 금속 물질에 포함되는 갈륨(Ga)의 양보다 많은 박막 트랜지스터.
  7. 청구항 3에 있어서,
    상기 제1 금속 물질은 갈륨(Ga)을 더 포함하고,
    상기 제1 금속 산화물 박막에서 갈륨(Ga)은 상기 제1 금속 물질 전체에 대하여 30 at% 미만으로 포함되는 박막 트랜지스터.
  8. 청구항 7에 있어서,
    상기 제1 금속 산화물 박막에서 갈륨(Ga)은 상기 활성층 전체에 포함되는 갈륨(Ga)에 대하여 20 at% 이상 60 at% 미만으로 포함되는 박막 트랜지스터.
  9. 청구항 2에 있어서,
    상기 제2 금속 산화물 박막의 두께는 상기 제1 금속 산화물 박막의 두께보다 얇으며,
    상기 제3 금속 산화물 박막의 두께는 상기 제1 금속 산화물 박막의 두께보다 두꺼운 박막 트랜지스터.
  10. 청구항 9에 있어서,
    상기 제1 금속 산화물 박막은 100Å 이상 150Å 미만의 두께로 형성되고,
    상기 제2 금속 산화물 박막은 50Å 미만의 두께로 형성되며,
    상기 제3 금속 산화물 박막은 150Å 이상 200Å 미만의 두께로 형성되는 박막 트랜지스터.
  11. 청구항 1에 있어서,
    상기 제1 금속 산화물 박막은 제1 불순물이 도핑된 산화아연(ZnO) 박막을 포함하고,
    상기 제2 금속 산화물 박막은 제1 불순물 및 제2 불순물이 도핑된 산화아연(ZnO) 박막을 포함하고,
    상기 제3 금속 산화물 박막은 제1 불순물 및 제2 불순물이 도핑된 산화아연(ZnO) 박막을 포함하며,
    상기 제1 불순물은 인듐(In)을 포함하고,
    상기 제2 불순물은 갈륨(Ga) 및 주석(Sn) 중 적어도 하나를 포함하는 박막 트랜지스터.
  12. 청구항 11에 있어서,
    상기 제1 금속 산화물 박막은 제2 불순물이 더 도핑되는 박막 트랜지스터.
  13. 청구항 2, 청구항 5 또는 청구항 7에 있어서,
    상기 갈륨(Ga)의 함량은 점진적으로 변하는 것을 특징으로 하는 박막 트랜지스터.
  14. 청구항 2, 청구항 5 또는 청구항 7에 있어서,
    상기 갈륨(Ga)의 함량은 불연속적인 2개 이상의 값을 가지는 것을 특징으로 하는 박막 트랜지스터.
PCT/KR2020/008749 2019-07-05 2020-07-03 박막 트랜지스터 WO2021006565A1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202080046208.0A CN114008793A (zh) 2019-07-05 2020-07-03 薄膜晶体管
US17/620,113 US20220278234A1 (en) 2019-07-05 2020-07-03 Thin film transistor
JP2021577145A JP2022539122A (ja) 2019-07-05 2020-07-03 薄膜トランジスター

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190081423A KR102708310B1 (ko) 2019-07-05 2019-07-05 박막 트랜지스터
KR10-2019-0081423 2019-07-05

Publications (1)

Publication Number Publication Date
WO2021006565A1 true WO2021006565A1 (ko) 2021-01-14

Family

ID=74113897

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2020/008749 WO2021006565A1 (ko) 2019-07-05 2020-07-03 박막 트랜지스터

Country Status (6)

Country Link
US (1) US20220278234A1 (ko)
JP (1) JP2022539122A (ko)
KR (1) KR102708310B1 (ko)
CN (1) CN114008793A (ko)
TW (1) TW202103310A (ko)
WO (1) WO2021006565A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113809163B (zh) * 2021-09-17 2023-11-24 武汉天马微电子有限公司 金属氧化物晶体管、显示面板及显示装置
CN113889488A (zh) * 2021-09-18 2022-01-04 厦门天马显示科技有限公司 显示面板及显示装置
CN114582893A (zh) * 2022-03-10 2022-06-03 广州华星光电半导体显示技术有限公司 阵列基板、阵列基板的制作方法以及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
KR20120077288A (ko) * 2010-12-30 2012-07-10 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
KR20130093922A (ko) * 2012-02-15 2013-08-23 연세대학교 산학협력단 액상공정을 이용한 박막 트랜지스터 및 그 제조방법
US20160172508A1 (en) * 2014-12-10 2016-06-16 Samsung Display Co. Ltd. Thin film transistor with improved electrical characteristics
KR20190052925A (ko) * 2017-11-09 2019-05-17 엘지디스플레이 주식회사 수소 차단막을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040013273A (ko) 2002-08-05 2004-02-14 엘지.필립스 엘시디 주식회사 박막 트랜지스터 및 그 제조방법
KR20110139394A (ko) * 2010-06-23 2011-12-29 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
US8912536B2 (en) * 2010-11-19 2014-12-16 Samsung Electronics Co., Ltd. Transistors, methods of manufacturing the same and electronic devices including transistors
KR101761804B1 (ko) * 2011-11-22 2017-08-10 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
KR102161077B1 (ko) * 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2880690B1 (en) * 2012-08-03 2019-02-27 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device with oxide semiconductor stacked film
JP5951442B2 (ja) 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
KR101878161B1 (ko) * 2015-02-12 2018-07-13 주성엔지니어링(주) 박막 트랜지스터 및 그 제조방법
KR20170142982A (ko) * 2017-12-19 2017-12-28 주성엔지니어링(주) 박막 트랜지스터의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
KR20120077288A (ko) * 2010-12-30 2012-07-10 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
KR20130093922A (ko) * 2012-02-15 2013-08-23 연세대학교 산학협력단 액상공정을 이용한 박막 트랜지스터 및 그 제조방법
US20160172508A1 (en) * 2014-12-10 2016-06-16 Samsung Display Co. Ltd. Thin film transistor with improved electrical characteristics
KR20190052925A (ko) * 2017-11-09 2019-05-17 엘지디스플레이 주식회사 수소 차단막을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치

Also Published As

Publication number Publication date
CN114008793A (zh) 2022-02-01
KR20210004658A (ko) 2021-01-13
US20220278234A1 (en) 2022-09-01
TW202103310A (zh) 2021-01-16
JP2022539122A (ja) 2022-09-07
KR102708310B1 (ko) 2024-09-24

Similar Documents

Publication Publication Date Title
WO2021006565A1 (ko) 박막 트랜지스터
WO2012091297A1 (ko) 박막 트랜지스터 및 그 제조 방법
EP2195849B1 (en) Oxide semiconductor device including insulating layer and display apparatus using the same
WO2016129943A1 (ko) 박막 트랜지스터 및 그 제조방법
US8013339B2 (en) Thin film transistors and arrays with controllable threshold voltages and off state leakage current
KR20110139394A (ko) 박막 트랜지스터 및 그 제조 방법
CN102214698B (zh) 薄膜晶体管、显示装置以及电子单元
CN102456581A (zh) 薄膜晶体管及其制造方法
KR20120077288A (ko) 박막 트랜지스터 및 그 제조 방법
WO2016153172A1 (ko) 높은 전계 효과 이동도를 가지는 basno3 박막 트랜지스터 및 그의 제조 방법
WO2018205318A1 (zh) 一种tft阵列基板及其制作方法
WO2021172665A1 (ko) 텔루륨 산화물 및 이를 채널층으로 구비하는 박막트랜지스터
WO2020138975A1 (ko) 메모리 소자 및 그 제조 방법
KR102584243B1 (ko) 박막 트랜지스터 및 이의 제조 방법
KR20130084532A (ko) 반도체 디바이스 및 그 형성 방법
KR20160060848A (ko) 박막 트랜지스터 및 그 제조 방법
WO2022239948A1 (ko) 박막 형성 방법
KR101833951B1 (ko) 박막 트랜지스터 및 그 제조 방법
KR20130056686A (ko) 박막 트랜지스터 및 그 제조 방법
WO2022225525A1 (en) Methods and applications of novel amorphous high-k metal-oxide dielectrics by super-cycle atomic layer deposition
WO2024117712A1 (ko) 반도체 소자 및 이의 제조 방법
WO2014172853A1 (zh) 开关管及其制备方法、显示面板
WO2022245021A1 (ko) 박막 증착 방법
KR20180025882A (ko) 박막 트랜지스터 및 그 제조 방법
WO2022255833A1 (ko) 박막 증착 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20836876

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021577145

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 20836876

Country of ref document: EP

Kind code of ref document: A1