KR20190052925A - 수소 차단막을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

수소 차단막을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치 Download PDF

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KR20190052925A
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Abstract

본 발명의 일 실시예는, 기판 상의 산화물 반도체층, 상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 상기 기판 상의 제1 서브층, 상기 제1 서브층 상의 제2 서브층 및 상기 제2 서브층 상의 제3 서브층을 포함하고, 상기 제2 서브층은 상기 제1 서브층 및 상기 제3 서브층보다 큰 저항을 가지며 제1 서브층 및 상기 제3 서브층보다 낮은 캐리어 농도를 가지며, 상기 제1 서브층은 상기 제2 서브층 및 상기 제3 서브층보다 큰 수소 농도를 가지며, 상기 제1 서브층 및 상기 제2 서브층은 C축 결정성 및 우르자이트(wurtzite) 결정 구조를 갖는, 박막 트랜지스터를 제공한다.

Description

수소 차단막을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치{THIN FILM TRNASISTOR HAVING HYDROGEN BLOCKING LAYER AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 수소 차단막을 갖는 박막 트랜지스터, 이러한 박막 트랜지스터의 제조방법 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
비정질 실리콘 박막 트랜지스터(a-Si TFT)는, 짧은 시간 내에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있는 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에 능동 매트릭스 유기 발광 소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화 공정이 수행되기 때문에 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는, 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있고, 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 원하는 물성이 용이하게 얻어질 수 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 절연층 또는 보호층과의 접촉에 의한 수소 침투로 인해 산화물 반도체에서 산소 결핍 등이 생겨, 산화물 반도체의 신뢰성이 저하될 수 있다.
특히, 폴리이미드(PI)와 같은 플라스틱 기판은 다량의 수소를 포함한다. 따라서, 산화물 반도체층이 플렉서블 기판 상에 형성하는 경우, 플라스틱 기판으로부터 방출된 다량의 수소로 인해 산화물 반도체층이 손상될 수 있다. 이를 방지하기 위해, 플라스틱 기판 상에 버퍼층을 배치하고 그 위에 산화물 반도체층을 형성하는 방법이 있다. 이 경우에도, 버퍼층에 포함된 수소에 의해 산화물 반도체층이 손상될 수 있다. 따라서, 폴리이미드(PI)와 같은 플라스틱 기판 상에 산화물 반도체층을 안정적으로 형성하는 것이 용이하지 않다.
1. [반도체 장치 및 그 제조 방법] 한국공개특허 10-2017-0024130호 2. [어레이 기판 및 이의 제조 방법] 한국공개특허 10-2015-0061076호
본 발명의 일 실시예는, 우수한 수소 차단 특성을 갖는 수소 차단막을 포함하는 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는, 우수한 수소 차단 특성을 갖는 수소 차단막을 포함하여, 폴리이미드(PI)와 같은 플라스틱 기판 상에 형성되더라도 손상되지 않는 산화물 반도체층 포함하는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 이러한 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다. 본 발명의 또 다른 일 실시예는 특히, 이러한 박막 트랜지스터를 포함하는 플렉서블 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판 상의 산화물 반도체층, 상기 산화물 반도체층과 절연되어 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 상기 기판 상의 제1 서브층, 상기 제1 서브층 상의 제2 서브층 및 상기 제2 서브층 상의 제3 서브층을 포함하고, 상기 제2 서브층은 상기 제1 서브층 및 상기 제3 서브층보다 큰 저항을 가지며 상기 제1 서브층 및 상기 제3 서브층보다 낮은 캐리어 농도를 가지며, 상기 제1 서브층은 상기 제2 서브층 및 상기 제3 서브층보다 큰 수소 농도를 가지며, 상기 제1 서브층 및 상기 제2 서브층은 C축 결정성 및 우르자이트(wurtzite) 결정 구조를 갖는, 박막 트랜지스터를 제공한다.
상기 제1 서브층 및 제2 서브층은 동일한 금속 원소 조성을 갖는다.
상기 제3 서브층은 C축 결정성을 가지지 않는다.
상기 제1 서브층, 상기 제2 서브층 및 상기 제3 서브층은 각각 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하며, 상기 제3 서브층은 상기 제1 서브층 및 상기 제2 서브층보다 높은 인듐(In) 농도(at%)를 갖는다.
상기 제1 서브층 및 제2 서브층의 인듐(In), 갈륨(Ga) 및 아연(Zn)의 함량은 다음 식 1 및 2를 만족한다.
[식 1]
2 ≤ [Ga]/[In] ≤ 4
[식 2]
2 ≤ [Zn]/[In] ≤ 6
상기 식 1 및 식 2에서, [Ga]는 갈륨(Ga)의 원자수를 의미하고, [In]은 인듐(In)의 원자수를 의미하고, [Zn]는 아연(Zn)의 원자수를 의미한다.
상기 제1 서브층은 상기 제3 서브층보다 큰 테이퍼 각도를 갖는다.
상기 제1 서브층은 5 내지 15nm의 두께를 갖는다.
상기 제2 서브층은 15 내지 50nm의 두께를 갖는다.
상기 제3 서브층은 상기 게이트 전극과 중첩하지 않는 영역에 형성된 제3 도체화부를 갖는다.
상기 제2 서브층은 상기 게이트 전극과 중첩하지 않는 영역에 형성되며 상기 제3 도체화부와 접촉하는 제2 도체화부를 갖는다.
상기 제2 도체화부는 상기 제1 서브층과 접촉하지 않는다.
상기 기판은 플라스틱 기판이다.
상기 박막 트랜지스터는 상기 기판과 상기 산화물 반도체층 사이에 배치된 버퍼층 및 상기 기판과 상기 버퍼층 사이에 배치되며 상기 산화물 반도체층과 중첩하는 광차단층을 더 포함한다.
본 발명의 다른 일 실시예는, 기판, 상기 기판 상에 배치된 박막 트랜지스터 및 상기 박막 트랜지스터와 연결된 제1 전극을 포함하며, 상기 박막 트랜지스터는 상기 기판 상의 산화물 반도체층, 상기 산화물 반도체층과 절연되어 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 상기 기판 상의 제1 서브층, 상기 제1 서브층 상의 제2 서브층 및 상기 제2 서브층 상의 제3 서브층을 포함하고, 상기 제2 서브층은 상기 제1 서브층 및 제3 서브층보다 작은 저항 및 캐리어 농도를 가지며, 상기 제2 서브층은 상기 제1 서브층보다 작고 제3 서브층보다 큰 수소 농도를 가지며, 상기 제1 서브층 및 상기 제2 서브층은 C축 결정성 및 우르자이트(wurtzite) 결정 구조를 갖는, 표시장치를 제공한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 우수한 수소 차단 특성을 갖는 수소 차단막을 포함하여, 폴리이미드(PI)와 같은 플라스틱 기판 상에 형성되더라도 산화물 반도체층이 손상되지 않기 때문에 우수한 신뢰성을 갖는다. 이러한 박막 트랜지스터는 플라스틱 기판 상에서도 우수한 신뢰성을 갖기 때문에, 플렉서블 표시장치의 제조에 유용하게 사용될 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 제1 서브층 및 제2 서브층 형성 과정에 대한 개략도이다.
도 3은 우르자이트(wurtzite) 결정 구조에 대한 개략도이다.
도 4는 도 1의 "A" 부분에 대한 확대도이다.
도 5는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 10a 및 10b는 각각 제3 서브층 및 벌크층에 대한 투과형 전자 현미경(TEM) 사진이다.
도 11a 및 11b는 각각 비교예 1 및 실시예 1의 산화물 반도체층에 형성된 테이퍼 형상에 대한 전자 현미경(TEM) 사진이다.
도 12는 산화물 반도체층의 깊이에 따른 수소 함량에 대한 그래프이다.
도 13은 비교예 1-4 및 실시예 1-3에 따른 산화물 반도체층의 제3 서브층에 포함된 평균 수소 함량에 대한 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서 보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 기판(110) 상의 산화물 반도체층(130), 산화물 반도체층(130)과 절연되어 산화물 반도체층(130)의 적어도 일부와 중첩하는 게이트 전극(140), 산화물 반도체층(130)과 연결된 소스 전극(150), 및 소스 전극(150)과 이격되어 산화물 반도체층(130)과 연결된 드레인 전극(160)을 포함한다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드(PI)가 이용될 수 있다.
폴리이미드(PI)가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다. 이 경우, 박막 트랜지스터 형성을 위해, 폴리이미드 기판이 유리와 같은 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서, 증착, 식각 등의 공정이 진행될 수 있다.
폴리이미드(PI) 기판외에, 당업계에 알려진 다른 플라스틱 기판이 사용될 수도 있다. 예를 들어, 폴리카보네이트(PC) 기판, 폴리에테르술폰(PES) 기판, 폴리에틸렌나프탈레이트(PEN) 기판, 폴리에틸렌테레프탈레이트(PET)기판 또는 폴리스티렌(PS) 기판이 도 1의 기판(110)으로 사용될 수 있다.
보다 구체적으로, 본 발명의 일 실시예에 따른 기판(100)은, 폴리이미드(PI), 폴리카보네이트(PC), 폴리에테르술폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리에틸렌테레프탈레이트(PET) 및 폴리스티렌(PS) 중 적어도 하나를 포함할 수 있다.
이러한 플라스틱 기판은 플렉서블 표시장치의 제조에 사용될 수 있다. 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 플렉서블 기판 상에 형성되어, 플렉서블 표시장치의 구동용 또는 스위칭용 박막 트랜지스터로 사용될 수 있다.
플라스틱 기판은 유기 기판에 비해 많은 양의 수소를 포함하고 있다. 이러한 수소는 박막 트랜지스터(100)의 제조 공정 또는 표시장치(500, 600)의 제조공정 중 플라스틱 기판으로부터 누출되어 박막 트랜지스터(100) 또는 표시장치(500, 600)의 다른 구성요소에 영향을 줄 수 있다.
예를 들어, 플라스틱 기판에 포함된 수소는 산화물 반도체층(130)으로 이동하여, 산화물 반도체층(130)의 산소와 결합함으로써 산화물 반도체층(130)에서 산소 결손(O-vacancy)을 유발하거나, 산화물 반도체층(130)의 도체화를 유발할 수 있다. 이와 같이, 플라스틱 기판에 포함되어 있던 수소(H)가 산화물 반도체층(130)으로 이동하는 경우 산화물 반도체층(130)이 손상되어 박막 트랜지스터(100)의 신뢰성이 저하된다.
기판(110) 또는 외부로부터 유입된 수소(H), 산소(O2) 또는 수증기(H20)로부터 산화물 반도체층(130) 및 박막 트랜지스터(100)를 보호하기 위해, 기판(110) 상에 버퍼층(buffer layer)(미도시)이 배치될 수도 있다.
그러나, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 산화물 반도체층(130)에 구비된 제1 서브층(131)을 가지며, 제1 서브층(131)이 수소 차단막 역할을 한다. 따라서, 버퍼층은 생략될 수 있다.
도 1을 참조하면, 산화물 반도체층(130)은 기판(110) 상에 배치된다.
산화물 반도체층(130)은 기판(110) 상의 제1 서브층(131), 제1 서브층(131) 상의 제2 서브층(132) 및 제2 서브층(132) 상의 제3 서브층(133)을 포함한다.
본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)의 채널은 제3 서브층(133)에 형성된다. 따라서, 제3 서브층(133)을 채널층이라고 한다. 제3 서브층(133)은 산화물 반도체 물질을 포함한다. 예를 들어, 제3 서브층(133)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, ITZO(InSnZnO)계 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제3 서브층(133)이 만들어질 수도 있다.
제2 서브층(132)은 제1 서브층(131)과 제3 서브층(133) 사이에 배치되어 제1 서브층(131)과 제3 서브층(133)을 구분하며, 제1 서브층(131)을 지지하는 지지체 역할을 한다. 또한, 제2 서브층(132) 중 제3 서브층(133) 쪽의 일부 영역은 채널 역할을 할 수도 있다.
제1 서브층(131)은 채널층 역할을 하는 제3 서브층(133)으로 수소(H)가 유입되는 것을 방지하는 수소 차단막 역할을 한다. 제1 서브층(131)은 채널층 역할을 하는 제3 서브층(133)을 수소로부터 보호한다. 보다 구체적으로, 제1 서브층(131)은 수소(H)에 대해 장벽(barrier) 역할을 하여, 수소가 제3 서브층(133)으로 유입되는 것을 블락(blocking)한다.
제1 서브층(131)과 제2 서브층(132)은 동일한 산화물 반도체 물질로 만들어질 수 있다. 보다 구체적으로, 동일한 산화물 반도체 물질에 의해 제1 서브층(131)과 제2 서브층(132) 형성을 위한 벌크층(130B)이 만들어진 후, 기판(110)으로부터 방출되거나 외부 환경으로부터 유입된 수소에 의해 제1 층(131)이 형성될 수 있다.
도 2는 제1 서브층(131) 및 제2 서브층(132) 형성 과정에 대한 개략도이다.
도 2를 참조하면, 먼저, 동일한 산화물 반도체 물질에 의해 제1 서브층(131)과 제2 서브층(132) 형성을 위한 벌크층(130B)이 형성된다. 벌크층(130B)은 증착 및 패터닝에 의하여 만들어질 수 있다. 예를 들어, 유기 금속 화학 기상 증착(Metal Organic Chemical Vapor Deposition, MOCVD)에 의하여 벌크층(130B)이 형성될 수 있다. 유기 금속 화학 기상 증착(MOCVD)에 의하여 형성된 벌크층(130B)은 치밀한 막 구조를 가질 수 있다.
도 2를 참조하면(좌측), 박막 트랜지스터(100)의 제조 공정 중 기판(110)으로부터 방출된 수소(H)가 벌크층(130B)의 하부로 유입된다. 이 때, 외부로부터 유입된 수소(H) 또는 다른 절연층의 수소(H)가 벌크층(130B)의 하부로 유입될 수도 있다. 이러한 수소(H) 유입에 의해 벌크층(130B)의 하부에 얇은 두께의 수소 함유막이 형성됨으로써 제1 서브층(131)이 만들어진다(도 2의 우측). 그 결과, 제1 서브층(131)과 제2 서브층(132)이 서로 구별된다.
이와 같이 형성된 제1 서브층(131)은 안정적인 막 구조를 가지며, 수소를 차단할 수 있다. 따라서, 제1 서브층(131)을 수소 차단막 이라고도 한다.
본 발명의 일 실시예에 따르면, 제2 서브층(132)은 제1 서브층(131) 및 제3 서브층(132)보다 큰 저항을 가지며, 제1 서브층(131) 및 제3 서브층(132)보다 낮은 캐리어 농도를 가진다.
구체적으로, 제1 서브층(131)은 제2 서브층(132)과 동일한 산화물 반도체 물질로 만들어지되, 수소 유입에 의해 완성된 막이다. 따라서, 제1 서브층(131)은 제2 서브층(132)보다 작은 저항을 가지며 제2 서브층(132)보다 높은 캐리어 농도를 가진다. 한편, 제3 서브층(133)은 채널층 역할을 한다. 채널층 역할을 위해, 제3 서브층(133)은 제2 서브층(132)보다 작은 저항을 가지며 제2 서브층(132)보다 높은 캐리어 농도를 가지도록 설계된다. 그렇기 때문에, 제3 서브층(133)은 제1 서브층(131) 및 제2 서브층(132)과 다른 산화물 반도체 물질로 만들어질 수 있다.
또한, 제1 서브층(131)은 수소 유입에 의하여 형성된 막이지만, 제2 서브층(132) 및 제3 서브층(133)으로 수소가 유입되는 것을 차단한다. 따라서, 제1 서브층(131)은 제2 서브층(132) 및 제3 서브층(133)보다 큰 수소 농도를 갖는다.
제1 서브층(131) 및 제2 서브층(132)은 C축 결정성 및 우르자이트(wurtzite) 결정 구조를 갖는다. 도 2에 도시된 제1 서브층(131) 및 제2 서브층(132) 형성을 위한 벌크층(130B)이, 원자수 기준으로 인듐(In)보다 많은 양의 아연(Zn)을 포함하고, 소정의 온도에서 유기 금속 화학 기상 증착(MOCVD)에 의하여 형성될 경우 C축 결정성 및 우르자이트(wurtzite) 결정 구조를 가질 수 있다. 그에 따라, 제1 서브층(131) 및 제2 서브층(132) 역시 C축 결정성 및 우르자이트(wurtzite) 결정 구조를 가질 수 있다.
도 3은 우르자이트(wurtzite) 결정 구조에 대한 개략도이다. 우르자이트(wurtzite) 결정 구조는 A-B형 화합물의 결정 구조 중 하나로서, A 원소와 B 원소 각각의 주위에 사면체형 배위가 형성되는 육방 격자이다.
C축 결정성 및 우르자이트(wurtzite) 결정 구조를 갖는 벌크층(130B)의 하부로 유입된 수소(H)는 벌크층(130B)의 하부 표면으로부터 5 내지 15nm 정도 침투한 후 더 이상 벌크층(130B)의 내부로 이동하지 못하고, 안정적인 막을 형성한다. 즉, 벌크층(130B)의 하부로 유입된 수소(H)가 기존의 벌크층(130B)의 성분과 함께 안정적인 막을 형성함으로써, 제1 서브층(131)이 만들어진다.
그에 따라, 제1 서브층(131)은 5 내지 15nm 의 두께를 가질 수 있다.
이와 같이 형성된 제1 서브층(131)은 제2 서브층(132)에 비해 10배 이상의 수소 농도를 가질 수 있다. 보다 구체적으로, 제1 서브층(131)은 제2 서브층(132)에 비해 10배 내지 100배의 수소 농도를 가질 수 있다.
본 발명의 일 실시예에 따르면, 제1 서브층(131) 및 제2 서브층(132)은 동일한 금속 원소 조성을 가질 수 있다. 도 2을 참조하면, 제1 서브층(131) 및 제2 서브층(132)은 벌크층(130B)에 의해 형성되며, 다만 제1 서브층(131)은 수소를 더 포함할 뿐이다. 따라서, 제1 서브층(131) 및 제2 서브층(132)은 동일한 금속 원소 조성을 가질 수 있으며, 한 번의 증착 및 패터닝에 의하여 제1 서브층(131) 및 제2 서브층(132)이 함께 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제3 서브층(133)은 비결정질로 만들어질 수 있다. 예를 들어, 제3 서브층(133)은 C축 결정성을 가지지 않을 수 있다. 이와 같이, 제3 서브층(133)은 제1 서브층(131) 및 제2 서브층(132)과 구별되며, 우수한 전기적 특성을 가져 채널층 역할을 할 수 있다.
본 발명의 일 실시예에 따르면, 제1 서브층(131), 제2 서브층(132) 및 제3 서브층(133)은 각각 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함할 수 있다.
갈륨(Ga)은 산소와 안정적인 결합을 형성하여, 기체 침투에 대해 우수한 내성을 갖는다. 이러한 갈륨(Ga)은 막의 안정성에 기여하며, 특히, 제1 서브층(131)이 수소 차단막으로 기능할 수 있도록 하며, 제2 서브층(131)이 안정적인 지지체 역할을 할 수 있도록 한다.
아연(Zn)은 안정적인 막형성에 기여한다. 아연(Zn)에 의해 비정질 막 또는 결정질 막이 용이하게 형성될 수 있다. 그에 따라, 산화물 반도체층(130)이 안정적인 막 형태를 유지할 수 있다. 특히, 아연(Zn)은 산화물 반도체층(130)의 패터닝 과정에서, 산화물 반도체층(130)의 모서리에 안정적인 테이퍼 형상이 만들어지도록 한다. 만약, 산화물 반도체층(130)의 모서리에 안정적인 테이퍼 형상이 만들어지지 않는 경우, 계면을 통해 수소 또는 다른 기체가 유입되어, 산화물 반도체층(130)이 손상될 수 있다.
인듐(In)은 산화물 반도체층(130)의 이동도를 향상시키고 전하 밀도를 증가시킨다. 그러나, 인듐(In)은 산소와 약한 결합을 형성하기 때문에, 수소가 산화물 반도체층(130)으로 침투하는 경우, 인듐(In)과 결합되어 있던 산소가 인듐(In) 대신 수소와 결합하여, 산화물 반도체층(130)에서 산소 결핍(O-vacancy)이 유발된다.
본 발명의 일 실시예에 따르면, 제3 서브층(133)은 인듐(In)을 포함함으로써 원활한 채널층 역할을 할 수 있다. 또한, 제2 서브층(132)이 배리어 역할 뿐 아니라 채널 역할을 하기 위해 인듐(In)을 포함할 수 있다. 이 경우, 제2 서브층(132)과 동일한 금속 조성을 갖는 제1 서브층(131) 역시 인듐(In)을 포함한다.
메인 채널층 역할을 하는 제3 서브층(133)은 제1 서브층(131) 및 제2 서브층(132) 보다 높은 인듐(In) 농도를 갖는다. 여기서, 인듐의 농도는 제1 서브층(131), 제2 서브층(132) 및 제3 서브층(133) 각각에 포함된 전체 금속 원소 대비 인듐(In)의 함량비로 표시될 수 있다. 이 때, 함량비는 원자수를 기준으로 하는 원자%(at%)로 표시될 수 있다.
그에 따라, 제3 서브층(133)이 높은 이동도 및 전하 밀도를 가져, 메인 채널층 역할을 할 수 있다.
이미 설명한 바와 같이, 인듐(In)은 산소와 약한 결합을 형성하기 때문에, 수소가 산화물 반도체층(130)으로 침투하는 경우, 인듐(In)에 의해 산화물 반도체층(130)에서 산소 결핍(O-vacancy)이 유발된다. 따라서, 수소 차단막 역할을 하는 제1 서브층(131) 및 지지체 역할을 하는 제2 서브층(132)에서 인듐(In)의 함량은 갈륨(Ga) 및 아연(Zn) 대비 소정 범위 이하로 조정된다.
예를 들어, 제1 서브층(131) 및 제2 서브층(132)의 인듐(In), 갈륨(Ga) 및 아연(Zn)이 다음 식 1 및 2를 만족하도록 할 수 있다.
[식 1]
2 ≤ [Ga]/[In] ≤ 4
[식 2]
2 ≤ [Zn]/[In] ≤ 6
식 1 및 식 2에서, [Ga]는 갈륨(Ga)의 원자수를 의미하고, [In]은 인듐(In)의 원자수를 의미하고, [Zn]는 아연(Zn)의 원자수를 의미한다.
인듐(In) 대비 갈륨(Ga)의 함량 비가 2 미만인 경우([Ga]/[In] < 2), 갈륨(Ga) 함량의 부족으로 인해, 제1 서브층(131)의 수소 차단 능력이 저하될 수 있다. 반면, 인듐(In) 대비 갈륨(Ga)의 함량 비가 4를 초과하는 경우([Ga]/[In] > 4), 인듐(In) 함량의 부족으로 인해, 제2 서브층(132)의 일부가 채널층 역할을 하는데 어려움이 발생될 수 있다.
인듐(In) 대비 아연(Zn)의 함량이 2 미만인 경우([Zn]/[In] < 2), 아연(Zn) 함량의 부족으로 인해, 제1 서브층(131) 및 제2 서브층(132)의 막 안정성이 저하될 수 있다. 그에 따라, 제1 서브층(131) 및 제2 서브층(132)의 모서리에서 안정적인 테이퍼가 형성되지 않아, 제1 서브층(131) 및 제2 서브층(132)과 다른 층의 계면을 통해 수소 또는 다른 기체가 유입될 수 있다. 반면, 인듐(In) 대비 아연(Zn)의 함량이 4를 초과하는 경우([Zn]/[In] > 4), 인듐(In) 함량의 부족으로 인해, 제2 서브층(132)의 일부가 채널층 역할을 하는데 어려움이 발생될 수 있다.
이하, 도 4을 참조하여, 산화물 반도체층(130)을 보다 상세히 설명한다.
도 4은 도 1의 "A" 부분에 대한 확대도이다.
도 4을 참조하면, 제1 서브층(131)은 제3 서브층(133)보다 큰 테이퍼 각도를 갖는다(θ1> θ3). 본 발명의 일 실시예에 따르면, 제3 서브층(133)은 제1 서브층(131) 및 제2 서브층(132)보다 상대적으로 많은 양의 인듐(In)을 함유하는 반면, 상대적으로 적은 양의 아연(Zn)과 갈륨(Ga)을 포함한다. 그에 따라, 제3 서브층(133)은 제1 서브층(131) 및 제2 서브층(132)보다 큰 식각률을 가진다. 따라서, 제3 서브층(133)의 테이퍼 각도(θ3)는 제1 서브층(131)의 테이퍼 각도(θ1)보다 작다. 그렇지만, 제3 서브층(133) 역시 소정량의 아연(Zn)과 갈륨(Ga)을 포함하고 있기 때문에 모서리가 안정적인 테이퍼 형상을 가질 수 있다.
이미 설명한 바와 같이, 제1 서브층(131)과 제2 서브층(132)는 일괄 패너팅되어 형성된다. 따라서, 제1 서브층(131)과 제2 서브층(132)은 동일한 테이퍼 각도(θ1)를 가질 수 있다.
본 발명의 일 실시예에 따르면, 제3 서브층(133)이 채널층 역할을 하며, 소스 전극(150) 및 드레인 전극(160)과 접촉하기 위해, 제3 서브층(133)의 일부가 도체화될 수 있다. 보다 구체적으로, 제3 서브층(133)의 영역 중 게이트 전극(140)과 중첩하지 않는 영역의 일부를 도체화할 수 있다. 본 발명의 일 실시예에 따르면, 제3 서브층(133)형성된 도체화 영역을 제3 도체화부(133a, 133b)라 한다. 도체화의 방법에 특별한 제한이 있는 것은 아니며, 공지의 도체화 방법에 의해 산화물 반도체층(130)의 일부가 도체화될 수 있다. 예를 들어, 아르곤(Ar) 플라즈마의 선택적 조사에 의해 산화물 반도체층(130)의 일부가 도체화될 수 있다.
도 4을 참조하면, 제3 서브층(133)은 게이트 전극(140)과 중첩하지 않는 영역에 형성된 제3 도체화부(133a, 133b)를 갖는다. 그에 따라, 제3 서브층(133)과 소스 전극(150) 및 데이터 전극(160)의 접촉 특성이 향상되고, 제3 서브층(133)이 원활하게 채널층 역할을 할 수 있다.
도 4을 참조하면, 제2 서브층(132)은 게이트 전극(140)과 중첩하지 않는 영역에 형성되며, 제3 도체화부(133a, 133b)와 접촉하는 제2 도체화부(132a, 132b)를 갖는다. 그에 따라, 제2 서브층(132)도 채널층 역할을 할 수 있다.
한편, 제1 서브층(131)은 많은 양의 수소를 포함하여 큰 도전성을 갖는다. 따라서, 제2 도체화부(132a, 132b)가 제1 서브층(131)과 접촉하는 경우, 산화물 반도체층(130)의 양단이 통전되어 박막 트랜지스터(100)가 스위칭 기능을 하지 못할 수 있다. 따라서, 제2 도체화부(132a, 132b)는 제1 서브층(131)과 접촉하지 않도록 설계된다.
제2 서브층(132)의 일부가 채널층 역할을 하면서, 동시에 제2 서브층(132)에 형성된 제2 도체화부(132a, 132b)가 제1 서브층(131)과 접촉하지 않도록 하기 위해, 제2 서브층(132)은 소정의 두께를 가져야 한다. 이를 위해, 제2 서브층(132)은, 예를 들어, 15 내지 50nm의 두께를 가질 수 있다.
산화물 반도체층(130) 상에 게이트 절연막(120)이 배치된다. 게이트 절연막(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(120)은 산화 알루미늄(Al2O3)을 포함할 수도 있다.
게이트 절연막(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 예를 들어, 산화 알루미늄 층, 실리콘 산화물 층 및 실리콘 질화물 층이 각각 단독으로 게이트 절연막(120)을 형성할 수도 있고, 이들이 적층되어 게이트 절연막(120)을 형성할 수도 있다.
도 1을 참조하면, 게이트 전극(140)은 게이트 절연막(120) 상에 배치된다. 구체적으로, 게이트 전극(140)은 산화물 반도체층(130)과 절연되어, 산화물 반도체층(130)과 적어도 일부 중첩한다. 도 1에 도시된 바와 같이, 게이트 전극(140)이 산화물 반도체층(130) 위에 배치된 박막 트랜지스터(100)의 구조를 탑 게이트 구조 라고도 한다.
게이트 전극(140)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(140) 상에 층간 절연막(170)이 배치된다. 층간 절연막(170)은 절연물질로 이루어진다. 구체적으로, 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(170) 상에 소스 전극(150) 및 드레인 전극(160)이 배치된다. 소스 전극(150)과 드레인 전극(160)은 서로 이격되어 각각 산화물 반도체층(130)과 연결된다. 도 1을 참조하면, 층간 절연막(170)에 형성된 콘택홀을 통하여 소스 전극(150)과 드레인 전극(160)이 각각 산화물 반도체층(130)과 연결된다. 보다 구체적으로, 소스 전극(150)과 드레인 전극(160)은 각각 산화물 반도체층(130)의 제3 서브층(133)과 연결된다.
소스 전극(150) 및 드레인 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(150) 및 드레인 전극(160)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
산화물 반도체층(130), 게이트 전극(140), 소스 전극(150) 및 드레인 전극(160)은 박막 트랜지스터(100)를 형성한다.
도 5는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
도 5의 박막 트랜지스터(200)는, 도 1의 박막 트랜지스터(100)와 비교하여, 기판(110) 상의 광차단층(180) 및 버퍼층(121)을 더 포함한다. 광차단층(180)은 산화물 반도체층(130)과 중첩한다.
광차단층(180)은 외부로부터 박막 트랜지스터(200)의 산화물 반도체층(130)으로 입사되는 광을 차단하여, 외부 입사 광에 의한 산화물 반도체층(130)의 손상을 방지한다.
일반적으로 광차단층(180)은 금속과 같은 전기 전도성 물질로 만들어지기 때문에, 광차단층(180)과 산화물 반도체층(130)을 절연시키기 위해 광 차단층(180) 상에 버퍼층(121)이 배치된다. 이 경우, 버퍼층(121)에 포함된 수소가 산화물 반도체층(130) 내부로 확산되어 산화물 반도체층(130)에서 산소 결손(O-vacancy)이 발생하거나 산화물 반도체층(130)의 도체화될 수 있다.
수소에 의한 산화물 반도체층(130)의 산소 결손 또는 도체화를 방지하기 위해, 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)는 제1 서브층(131)을 포함한다. 구체적으로, 산화물 반도체층(130)은 제1 서브층(131), 제2 서브층(132) 및 제3 서브층(133)을 포함하며, 제1 서브층(131)은 버퍼층(121)과 접촉하여 배치된다. 여기서, 제1 서브층(131)은 수소 차단막이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 6의 따른 박막 트랜지스터(300)는 기판(110) 상의 게이트 전극(140), 게이트 전극(140)과 절연되어 게이트 전극(130)의 적어도 일부와 중첩하는 산화물 반도체층(130), 게이트 전극(140)과 산화물 반도체층(130) 사이에 배치된 게이트 절연막(120), 산화물 반도체층(130)과 연결된 소스 전극(150) 및 소스 전극(150)과 이격되어 산화물 반도체층(130)과 연결된 드레인 전극(160)을 포함한다.
도 6에 도시된 바와 같이, 게이트 전극(140)이 산화물 반도체층(130)의 아래에 배치된 구조를 바텀 게이트(bottom gate) 구조라고도 한다. 여기서, 산화물 반도체층(130), 게이트 전극(140), 소스 전극(150) 및 드레인 전극(160)이 박막 트랜지스터(300)를 형성한다.
도 6을 참조하면, 게이트 전극(140) 상에 게이트 절연막(120)이 배치되고, 게이트 절연막(120) 상에 산화물 반도체층(130)이 배치된다. 이 경우, 게이트 절연막(120)에 포함된 수소가 산화물 반도체층(130) 내부로 확산되어 산화물 반도체층(130)에서 산소 결손(O-vacancy)이 발생하거나 산화물 반도체층(130)이 도체화될 수 있다.
수소에 의한 산화물 반도체층(130)의 산소 결손 또는 도체화를 방지하기 위해, 산화물 반도체층(130)은 수소 차단막 역할을 하는 제1 서브층(131)을 포함한다. 제1 서브층(131)은 게이트 절연막(120)과 접촉하여 배치된다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 7에 도시된 박막 트랜지스터(400)는 도 6에 도시된 박막 트랜지스터(300)와 비교하여, 산화물 반도체층(130) 상에 배치된 에치 스토퍼(185)를 더 포함한다. 에치 스토퍼(185)는 절연 물질로 만들어질 수 있다. 에치 스토퍼(185)는 산화물 반도체층(130)의 채널 영역을 보호할 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 표시장치(500)의 개략적인 단면도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(500)는 기판(110), 박막 트랜지스터(100) 및 박막 트랜지스터(100)와 연결된 유기 발광 소자(270)를 포함한다.
도 8에는 도 1의 박막 트랜지스터(100)를 포함하는 표시장치(500)가 도시되어 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 도 5, 도 6 및 도 7에 도시된 박막 트랜지스터들(200, 300, 400)이 도 8의 표시장치(500)에 적용될 수도 있다.
도 8을 참조하면, 표시장치(500)는 기판(110), 기판(110) 상에 배치된 박막 트랜지스터(100), 박막 트랜지스터(100)와 연결된 제1 전극(271)을 포함한다. 또한, 표시장치(500)는 제1 전극(271) 상에 배치된 유기층(272) 및 유기층(272) 상에 배치된 제2 전극(273)을 포함한다.
구체적으로, 기판(110)은 유리 또는 플라스틱으로 만들어질 수 있다. 기판(110)이 플라스틱인 경우, 플렉서블 표시장치가 만들어질 수 있다. 이 때 기판(110)은, 폴리이미드(PI), 폴리카보네이트(PC), 폴리에테르술폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리에틸렌테레프탈레이트(PET) 및 폴리스티렌(PS) 중 적어도 하나를 포함할 수 있다.
박막 트랜지스터(100)는 기판(110) 상에 배치된다. 박막 트랜지스터(100)는 산화물 반도체층(130), 산화물 반도체층(130)과 절연되어 산화물 반도체층(130)의 적어도 일부와 중첩하는 게이트 전극(140), 산화물 반도체층(130)과 연결된 소스 전극(150), 및 소스 전극(150)과 이격되어 산화물 반도체층(130)과 연결된 드레인 전극(160)을 포함한다. 산화물 반도체층(130)은 제1 서브층(131), 제1 서브층(131) 상의 제2 서브층(132) 및 제2 서브층(132) 상의 제3 서브층(133)를 포함한다. 제1 서브층(131)은 수소 차단막 역할을 한다.
도 8을 참조하면, 게이트 전극(140)과 산화물 반도체층(130) 사이에 게이트 절연막(120)이 배치된다.
평탄화막(190)은 박막 트랜지스터(100) 상에 배치되어 기판(110)의 상부를 평탄화시킨다. 평탄화막(190)은 감광성을 갖는 아크릴 수지와 같은 유기 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
제1 전극(271)은 평탄화막(190) 상에 배치된다. 제1 전극(271)은 평탄화막(190)에 구비된 콘택홀을 통해 박막 트랜지스터(100)의 드레인 전극(160)과 연결된다.
뱅크층(250)은 제1 전극(271) 및 평탄화막(190) 상에 배치되어 화소 영역 또는 발광 영역을 정의한다. 예를 들어, 뱅크층(250)이 복수의 화소들 사이의 경계 영역에 매트릭스 구조로 배치됨으로써, 뱅크층(250)에 의해 화소 영역이 정의될 수 있다.
유기층(272)은 제1 전극(271) 상에 배치된다. 유기층(272)은 뱅크층(250) 상에도 배치될 수 있다. 즉, 유기층(272)은 화소 별로 분리되지 않고 인접하는 화소 사이에 서로 연결될 수 있다.
유기층(272)은 유기 발광층을 포함한다. 유기층(272)은 하나의 유기 발광층을 포함할 수도 있고, 상하로 적층된 2개의 유기 발광층 또는 그 이상의 유기 발광층을 포함할 수도 있다. 이러한 유기층(272)에서는 적색, 녹색 및 청색 중 어느 하나의 색을 갖는 광이 방출될 수 있으며, 백색(White) 광이 방출될 수도 있다.
제2 전극(273)은 유기층(272) 상에 배치된다.
제1 전극(271), 유기층(272) 및 제2 전극(273)이 적층되어 유기 발광 소자(270)가 이루어질 수 있다. 유기 발광 소자(270)는 표시장치(500)에서 광량 조절층 역할을 할 수 있다.
도시되지 않았지만, 유기층(272)이 백색(White) 광을 발광하는 경우, 개별 화소는 유기층(272)에서 방출되는 백색(White) 광을 파장 별로 필터링하기 위한 컬러 필터를 포함할 수 있다. 컬러 필터는 광의 이동경로 상에 형성된다. 유기층(272)에서 방출된 광이 하부의 기판(110) 방향으로 진행하는 소위 바텀 에미션(Bottom Emission) 방식인 경우에는 컬러 필터가 유기층(272)의 아래에 배치되고, 유기층(272)에서 방출된 광이 상부의 제2 전극(273) 방향으로 진행하는 소위 탑 에미션(Top Emission) 방식인 경우에는 컬러 필터가 유기층(272)의 위에 배치된다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치(600)의 개략적인 단면도이다.
도 9을 참조하면, 본 발명의 또 다른 일 실시예에 따른 표시장치(600)는 기판(110), 기판(110) 상에 배치된 박막 트랜지스터(100), 박막 트랜지스터(100)와 연결된 제1 전극(381)을 포함한다. 또한, 표시장치(600)는 제1 전극(381) 상의 액정층(382) 및 액정층(382) 상의 제2 전극(383)을 포함한다.
액정층(382)은 광량 조절층으로 작용한다. 이와 같이, 도 9에 도시된 표시장치(600)는 액정층(382)을 포함하는 액정 표시장치다.
구체적으로, 도 9의 표시장치(600)는, 기판(110), 박막 트랜지스터(100), 평탄화막(190), 제1 전극(381), 액정층(382), 제2 전극(383), 배리어층(320), 컬러필터(341, 342), 차광부(350) 및 대향 기판(310)을 포함한다.
기판(110)은 유리 또는 플라스틱으로 만들어질 수 있다.
도 9을 참조하면, 박막 트랜지스터(100)는 기판(110) 상에 배치된다. 박막 트랜지스터(100)는 산화물 반도체층(130), 산화물 반도체층(130)과 절연되어 산화물 반도체층(130)의 전극의 적어도 일부와 중첩하는 게이트 전극(140), 산화물 반도체층(130)과 연결된 소스 전극(150) 및 소스 전극(150)과 이격되어 산화물 반도체층(130)과 연결된 드레인 전극(160)을 포함한다.
산화물 반도체층(130)은 제1 서브층(131), 제1 서브층(131) 상의 제2 서브층(132) 및 제2 서브층(132) 상의 제3 서브층(133)를 포함한다. 또한, 도 9을 참조하면, 게이트 전극(140)과 산화물 반도체층(130) 사이에 게이트 절연막(120)이 배치된다.
평탄화막(190)은 박막 트랜지스터(200) 상에 배치되어 기판(110)의 상부를 평탄화시킨다.
제1 전극(381)은 평탄화막(190) 상에 배치된다. 제1 전극(381)은 평탄화막(190)에 구비된 콘택홀(CH)을 통해 박막 트랜지스터(100)의 드레인 전극(160)과 연결된다.
대향 기판(310)은 기판(110)에 대향되어 배치된다.
대향 기판(310) 상에 차광부(350)가 배치된다. 차광부(350)는 복수의 개구부들을 갖는다. 복수의 개구부들은 화소 전극인 제1 전극(381)에 대응하여 배치된다. 차광부(350)는 개구부들을 제외한 부분에서의 광을 차단한다. 차광부(350)는 반드시 필요한 것은 아니며, 생략될 수도 있다.
컬러필터(341, 342)는 대향 기판(310) 상에 배치되며, 백라이트부(미도시)로부터 입사된 광의 파장을 선택적으로 차단한다. 구체적으로, 컬러필터(341, 342)는 차광부(350)에 의해 정의되는 복수의 개구부에 배치될 수 있다. 각각의 컬러필터(341, 342)는 적색, 녹색, 청색 중 어느 하나의 색을 표현할 수 있다. 각각의 컬러필터(341, 342)는 적색, 녹색, 청색 이외의 다른 색을 표현할 수도 있다.
컬러필터(341, 342)와 차광부(350) 상에 배리어층(320)이 배치될 수 있다. 배리어층(320)은 생략될 수 있다.
제2 전극(383)은 배리어층(320) 상에 배치된다. 예를 들어, 제2 전극(383)은 대향 기판(310)의 전면에 위치할 수 있다. 제2 전극(383)은 ITO 또는 IZO 등의 투명한 도전물질로 이루어질 수 있다.
제1 전극(381)과 제2 전극(383)은 대향되어 배치되며, 그 사이에 액정층(382)이 배치된다. 제2 전극(383)은 제1 전극(381)과 함께 액정층(382)에 전계를 인가한다.
기판(110)과 대향 기판(310) 사이의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 기판(110)의 하부면과 대향 기판(310)의 하부면에 각각 편광판이 배치될 수 있다.
이하, 실시예, 비교예 및 시험예를 참조하여 본 발명을 보다 상세히 설명한다.
[실시예 1-3 및 비교예 1-3]
폴리이미드(PI)로 된 플라스틱 기판(110) 상에 유기 금속 화학 기상 증착(MOCVD) 의해 30nm 두께의 벌크층(130B)용 박막을 형성하고, 그 위에 30nm 두께의 제3 서브층(133)을 박막을 형성한 후 패터닝하여 벌크층(130B)과 제3 서브층(133)을 형성하였다. 다음, 300℃에서 열처리를 하였다. 그 결과, 산화물 반도체층(130)이 제조되었다.
여기서, 제3 서브층(133)은, 원자수 기준으로, 인듐(In) 갈륨(Ga)과 아연(Zn)의 비가 1:1:1인 IGZO계 산화물 반도체 물질로 이루어져 있다. 벌크층(130B) 역시 인듐(In) 갈륨(Ga) 및 아연(Zn)을 포함하되, 아래 표 1과 같이 원자수 기준 함량비를 달리하였다. 표 1의 조성에 따라 제조된 박막 트랜지스터를 각각 실시예 1-3 및 비교예 1-4라 하였다.
구분 벌크층
(In:Ga:Zn)		 제3 서브층
(In:Ga:Zn)
실시예 1 1:3:2 1:1:1
실시예 2 1:3:3 1:1:1
실시예 3 1:3:4 1:1:1
비교예 1 4:1:4 1:1:1
비교예 2 1:1:1 1:1:1
비교예 3 1:2:1 1:1:1
비교예 4 1:3:1 1:1:1
[시험예 1] C축 결정성 측정
투과형 전자 현미경(TEM, Transmission Electron Microscope)을 이용하여 실시예 1에 따른 산화물 반도체층의 제3 서브층(133)과 벌크층(130B)을 촬영하여, 이들의 결정성을 확인하였다. 도 10a 및 10b는 각각 제3 서브층(133) 및 벌크층(130B)에 대한 투과형 전자 현미경(TEM) 사진이다.
도 10a를 참조하면, 제3 서브층(133)은 결정성을 가지지 못한다는 것을 확인할 수 있다. 반면, 도 10b를 참조하면, 벌크층(130B)은 C축 방향의 결정성을 가진다는 것을 확인할 수 있다.
[시험예 2] 테이퍼 형상
전자 현미경을 이용하여 실시예 1 및 비교예 1에 따른 산화물 반도체층의 제3 서브층(133)과 벌크층(130B) 모서리의 테이퍼 형상을 확인하였다.
도 11a 및 11b는 각각 비교예 1 및 실시예 1의 테이퍼 형상에 대한 전자 현미경 사진이다.
도 11a를 참조하면, 비교예 1에 따른 산화물 반도체층에서 제3 서브층(133)의 모서리에 역테이퍼 형상의 단부가 형성되었다. 이러한 역테이퍼 형상의 모서리는 벌크층(130B)의 식각 속도가 빨라, 제3 서브층(133)과 벌크층(130B)의 계면에서 과도한 식각이 발생한 결과로 판단된다.
반면, 도 11b를 참조하면, 실시예 1에 따른 산화물 반도체층(130)의 벌크층(130B)과 제3 서브층(133)의 모서리에서 순테이퍼 형상의 단부가 형성되었음을 확인할 수 있다.
[시험예 3] 수소 함량 측정
실시예 1-3의 샘플들을 이용하여, 깊이(depth)에 따른 수소 함량을 측정하였다. 이때, D-SIMS (Dynamic Secondary Ion Mass Spectrometry)를 이용하였다. D-SIMS는 일정한 에너지를 가진 일차 이온을 고체표면에 입사시킨 후 방출되어 나오는 이차이온을 분석하여 재료 표면을 구성하고 있는 원자나 분석을 분석하는 장치이다.
구체적으로, D-SIMS 장치인 CAMECA社의 7f-Auto 모델을 이용하여, 실시예 1-3에 따른 반도체층의 표면에 일정한 에너지를 가하면서 표면을 식각하면서, 이 때 방출되는 이온을 분석하여, 해당 깊이별 수소 함량을 측정하였다(Model: 7f-Auto(CAMECA社), Source: Cs 10keV, Sample: -5keV, Primary Current: 10nA, Raster: 100μm). 그 결과는 도 12에 도시되어 있다.
도 12는 산화물 반도체층의 깊이에 따른 수소 함량에 대한 그래프이다. 도 12에서, Ex1, Ex2, Ex3는 각각 실시예 1, 실시예 2 및 실시예 3을 나타낸다.
도 12에 도시된 그래프에 있어서, 가로축은 깊이(depth)를 나타낸다. 세로축은 단위 시간(초, sec)당 검출된 수소 원자수를 나타내며, 수소 농도에 대응된다.
도 12의 그래프에서 깊이 0 내지 30nm의 범위는 제3 서브층(133)에 해당되고, 깊이 30 내지 47nm의 범위는 제2 서브층(132)에 해당되고, 깊이 47 내지 60nm의 범위는 제1 서브층(131)에 해당된다. 도 12를 참조하면, 실시예 1 내지 3에 있어서, 기판(110)으로부터 방출된 수소(H)가 벌크층(130B)의 하부로 유입되어 제1 서브층(131)이 형성되었음을 확인할 수 있다.
구체적으로, 도 12를 참조하면, 제1 서브층(131)에서 수소 농도가 높기는 하지만, 제2 서브층(132) 쪽으로 갈수록 제1 서브층(131) 내의 수소 농도가 급격히 저하되며, 제3 서브층(133)에서는 수소 농도가 낮은 수준으로 유지되는 것을 확인할 수 있다. 제3 서브층(133)의 수소 농도는 제1 서브층(131)의 수소 농도 대비 1/10 미만이다. 이상의 결과에 의해, 제1 서브층(131)이 우수한 수소 차단 능력을 가진다는 것을 확인할 수 있다.
도 13은 비교예 1-4 및 실시예 1-3에 따른 산화물 반도체층(130)의 제3 서브층(133)에 포함된 평균 수소 함량에 대한 그래프이다. 도 13에서, Ex1, Ex2, Ex3는 각각 실시예 1, 실시예 2 및 실시예 3을 나타낸다. 또한, Comp1, Comp2, Comp3 및 Comp4는 각각 비교예 1, 비교예 2, 비교예 3 및 비교예 4를 나타낸다.
도 13을 참조하면, 실시예 1-3예 따른 산화물 반도체층의 제3 서브층(133)에 포함된 평균 수소 함량은 비교예 1-4에 따른 산화물 반도체층의 제3 서브층(133)에 포함된 평균 수소 함량에 비해 적다는 것을 확인할 수 있다.
이상의 결과로부터, 실시예 1-3예 따른 산화물 반도체층의 경우, 300℃에서의 열처리에 의해 기판(110)으로부터 방출된 수소(H)가 벌크층(130B)의 하부로 유입되어 수소 차단막인 제1 서브층(131)이 형성되었음을 확인할 수 있다.
이러한, 본 발명의 일 실시예에 따른 산화물 반도체층(130)을 포함하는 박막 트랜지스터는 우수한 신뢰성 및 구동 특성을 갖는다. 또한, 이러한 박막 트랜지스터를 포함하는 본 발명의 일 실시예에 따른 표시장치는 우수한 신뢰성을 가지며 얇은 두께를 가질 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400: 박막 트랜지스터
110: 기판 120: 게이트 절연막
130: 산화물 반도체층 131: 제1 서브층
132: 제2 서브층 133: 제3 서브층
140: 게이트 전극 150: 소스 전극
160: 드레인 전극 180: 광 차단층
185: 에치 스토퍼 190: 평탄화막
250: 뱅크층 270: 유기 발광 소자
271, 381: 제1 전극 272: 유기층
273, 383: 제2 전극 310: 대향 기판
341, 342: 컬러 필터 350: 차광부
382: 액정층 500, 600: 표시장치

Claims (14)

  1. 기판 상의 산화물 반도체층;
    상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극;
    상기 산화물 반도체층과 연결된 소스 전극; 및
    상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극;을 포함하며,
    상기 산화물 반도체층은,
    상기 기판 상의 제1 서브층;
    상기 제1 서브층 상의 제2 서브층; 및
    상기 제2 서브층 상의 제3 서브층;을 포함하고,
    상기 제2 서브층은 상기 제1 서브층 및 상기 제3 서브층보다 큰 저항을 가지며, 상기 제1 서브층 및 상기 제3 서브층보다 낮은 캐리어 농도를 가지며,
    상기 제1 서브층은 상기 제2 서브층 및 상기 제3 서브층보다 큰 수소 농도를 가지며,
    상기 제1 서브층 및 상기 제2 서브층은 C축 결정성 및 우르자이트(wurtzite) 결정 구조를 갖는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 서브층 및 제2 서브층은 동일한 금속 원소 조성을 갖는, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제3 서브층은 C축 결정성을 가지지 않는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 서브층, 상기 제2 서브층 및 상기 제3 서브층은 각각 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하며,
    상기 제3 서브층은 상기 제1 서브층 및 상기 제2 서브층보다 높은 인듐(In) 농도(at%)을 갖는, 박막 트랜지스터.
  5. 제5항에 있어서,
    상기 제1 서브층 및 제2 서브층의 인듐(In), 갈륨(Ga) 및 아연(Zn)의 함량은 다음 식 1 및 2를 만족하는 박막 트랜지스터:
    [식 1]
    2 ≤ [Ga]/[In] ≤ 4
    [식 2]
    2 ≤ [Zn]/[In] ≤ 6
    상기 식 1 및 식 2에서, [Ga]는 갈륨(Ga)의 원자수를 의미하고, [In]은 인듐(In)의 원자수를 의미하고, [Zn]는 아연(Zn)의 원자수를 의미한다.
  6. 제1항에 있어서,
    상기 제1 서브층은 상기 제3 서브층보다 큰 테이퍼 각도를 갖는, 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 제1 서브층은 5 내지 15nm의 두께를 갖는, 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 제2 서브층은 15 내지 50nm의 두께를 갖는, 박막 트랜지스터.
  9. 제1항에 있어서,
    상기 제3 서브층은, 상기 게이트 전극과 중첩하지 않는 영역에 형성된 제3 도체화부를 갖는, 박막 트랜지스터.
  10. 제9항에 있어서,
    상기 제2 서브층은, 상기 게이트 전극과 중첩하지 않는 영역에 형성되며, 상기 제3 도체화부와 접촉하는 제2 도체화부를 갖는, 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 제2 도체화부는 상기 제1 서브층과 접촉하지 않는, 박막 트랜지스터.
  12. 제1항에 있어서,
    상기 기판은 플라스틱 기판인, 박막 트랜지스터.
  13. 제1항에 있어서,
    상기 기판과 상기 산화물 반도체층 사이에 배치된 버퍼층; 및
    상기 기판과 상기 버퍼층 사이에 배치되며, 상기 산화물 반도체층과 중첩하는 광차단층;
    을 더 포함하는, 박막 트랜지스터.
  14. 기판;
    상기 기판 상에 배치된 박막 트랜지스터; 및
    상기 박막 트랜지스터와 연결된 제1 전극;을 포함하며,
    상기 박막 트랜지스터는,
    상기 기판 상의 산화물 반도체층;
    상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극;
    상기 산화물 반도체층과 연결된 소스 전극; 및
    상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극;을 포함하며,
    상기 산화물 반도체층은,
    상기 기판 상의 제1 서브층;
    상기 제1 서브층 상의 제2 서브층; 및
    상기 제2 서브층 상의 제3 서브층;을 포함하고,
    상기 제2 서브층은 상기 제1 서브층 및 제3 서브층보다 작은 저항 및 캐리어 농도를 가지며,
    상기 제2 서브층은 상기 제1 서브층보다 작고 제3 서브층보다 큰 수소 농도를 가지며,
    상기 제1 서브층 및 상기 제2 서브층은 C축 결정성 및 우르자이트(wurtzite) 결정 구조를 갖는, 표시장치.
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