KR20130137851A - 산화물 반도체의 전구체 조성물, 산화물 반도체를 포함하는 박막 트랜지스터 기판, 그리고 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 방법 - Google Patents
산화물 반도체의 전구체 조성물, 산화물 반도체를 포함하는 박막 트랜지스터 기판, 그리고 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 방법 Download PDFInfo
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Abstract
본 발명의 한 실시예에 따른 박막 트랜지스터 기판은 절연 기판 위에 배치되어 있는 금속을 포함하는 반도체층, 상기 반도체층과 중첩하는 게이트 전극, 상기 반도체층과 중첩하는 소스 전극 및 드레인 전극을 포함하고, 상기 반도체층 내의 금속은 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어지고, 상기 반도체층 내의 금속 중 인듐(In)의 몰 비율(R, 
은 약 20% 미만이고, 더욱 구체적으로, 상기 반도체층 내의 금속 중 인듐(In)의 몰 비율(R, 
은 약 5% 내지 약 13%일 수 있다.
Description
본 발명은 산화물 반도체의 전구체 조성물, 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 영상을 표시하는 장치이다.
일반적으로, 액정 표시 장치는 각 화소를 스위칭하기 위한 박막 트랜지스터를 포함한다. 박막 트랜지스터는 스위칭 신호를 인가 받는 게이트 전극과, 데이터 전압이 인가되는 소스 전극과, 데이터 전극을 출력하는 드레인 전극을 삼단자로 하여 스위칭 소자를 이룬다. 또한 이러한 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극과 중첩되어 있는 액티브층을 채널층으로 포함하며, 액티브층은 반도체 재료로서 비정질 실리콘이 주로 사용되고 있다.
그러나, 디스플레이의 대형화가 이루어짐에 따라 초고속 구동이 가능한 박막 트랜지스터의 개발이 절실해지고 있다. 특히 액티브층으로 현재 주로 사용되고 있는 비정질 실리콘은 전자 이동도가 낮고 화학 기상 증착법(Chemical vapor deposition; CVD), 스퍼터링 방법 등을 적용하기 위한 고가의 진공 공정 기반의 증착 장비들을 필요로 한다.
따라서, 전자 이동도가 높고 코팅 공정 또는 초저가 프린팅 공정을 통하여 진행하기 위해 용액 공정이 가능한 산화물 반도체 재료의 개발이 요구되고 있다. 그러나, 산화물 반도체를 용액 공정으로 형성하기 위해서는 400도 이상의 고온에서 열처리를 필요로 하여 에너지 소모가 크다. 또한, 저온 공정을 위해, 고비용의 첨가제를 산화물 반도체의 전구체에 첨가해야 하기 때문에, 비용 절감이 어렵다.
한편, 전자 종이 등 플렉서블 표시 장치에 사용 가능한 저온 공정으로 형성 가능한 박막 트랜지스터 기판에 대한 개발이 요구되고 있다.
따라서, 본 발명이 해결하고자 하는 과제는 높은 비용의 첨가제가 없이 저온 공정으로 형성하여, 박막 트랜지스터 특성을 가질 수 있는 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 산화물 반도체의 전구체 조성물은 하기 화학식 (1)로 표시되는 금속 화합물을 포함하고,
MXn 화학식 (1)
여기서, M은 금속 이온으로, 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어지고, X은 유기 또는 무기 음이온이고, n은 자연수이고,
상기 산화물 반도체의 전구체 조성물 내의 상기 금속 중 인듐(In)의 몰 비율(R, 
은 약 5% 내지 약 13%이다.
상기 음이온은 아세테이트(acetate), 핼라이드(halide), 나이트레이트(nitrate), 퍼클로레이트(perchlorate) 중 적어도 하나를 포함할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 기판은 절연 기판 위에 배치되어 있는 금속을 포함하는 반도체층, 상기 반도체층과 중첩하는 게이트 전극, 상기 반도체층과 중첩하는 소스 전극 및 드레인 전극을 포함하고, 상기 반도체층 내의 금속은 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어지고, 상기 반도체층 내의 금속 중 인듐(In)의 몰 비율(R, 
은 약 5% 내지 약 13%이다.
상기 기판은 플렉서블할 수 있다.
상기 기판은 플라스틱을 포함할 수 있다.
상기 박막 트랜지스터 기판은 상기 게이트선에 연결된 게이트선, 상기 소스 전극에 연결된 데이터선, 그리고 상기 드레인 전극에 연결된 화소 전극을 더 포함할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 산화물 반도체의 전구체 조성물과 용매를 포함하는 산화물 반도체의 전구체 조성물 용액을 준비하는 단계, 상기 산화물 반도체의 전구체 조성물 용액을 기판 위에 코팅하는 단계, 그리고 상기 코팅된 산화물 반도체의 전구체 조성물 용액을 열처리하는 단계를 포함하고, 상기 산화물 반도체의 전구체 조성물 용액 내의 금속은 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어지고, 상기 금속 화합물 용액 내의 금속 중 인듐(In)의 몰 비율(R, 
은 약 5% 내지 약 13%이다.
상기 열처리 단계는 약 100℃ 내지 약 300℃에서 수행될 수 있다.
상기 열처리 단계는 약 100℃ 내지 약 250℃에서 수행될 수 있다.
상기 기판은 플렉서블할 수 있다.
상기 기판은 플라스틱을 포함할 수 있다.
상기 박막 트랜지스터 기판의 제조 방법은 상기 열처리된 산화물 반도체의 전구체 조성물을패터닝하여 산화물 반도체 패턴을 형성하는 단계, 상기 반도체 패턴과 중첩하는 게이트 전극을 형성하는 단계, 그리고 상기 기판 위에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 전극을 형성하는 단계는 상기 게이트 전극에 연결된 게이트선을 동시에 형성하고, 상기 소스 전극 및 드레인 전극을 형성하는 단계는 상기 소스 전극에 연결된 데이터선을 동시에 형성하고, 상기 박막 트랜지스터 기판을 형성하는 단계는 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 더 포함할 수 있다.
상기 산화물 반도체의 전구체 조성물 용액 내의 금속들의 총 몰 농도는 약 0.05M 내지 약 1.0M일 수 있다.
이와 같이, 본 발명의 실시예에 따르면, 인듐(In), 아연(Zn) 및 주석(Sn)의 금속을 포함하는 산화물 반도체를 형성하고, 산화물 반도체 내의 인듐 비율을 조절함으로써, 높은 비용의 첨가제가 없이 저온 공정으로 형성하여, 박막 트랜지스터 특성을 가지는 박막 트랜지스터 기판 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판에 포함되는 산화물 반도체의 제조 방법을 나타내는 흐름도이다.
도 4는 본 발명의 한 실험예에 따른 따른 박막 트랜지스터의 전달 곡선(transfer curve)을 나타내는 그래프이다.
도 5 내지 도 9는 본 발명의 다른 한 실험예에 따른 따른 박막 트랜지스터의 전달 곡선(transfer curve)을 나타내는 그래프이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판에 포함되는 산화물 반도체의 제조 방법을 나타내는 흐름도이다.
도 4는 본 발명의 한 실험예에 따른 따른 박막 트랜지스터의 전달 곡선(transfer curve)을 나타내는 그래프이다.
도 5 내지 도 9는 본 발명의 다른 한 실험예에 따른 따른 박막 트랜지스터의 전달 곡선(transfer curve)을 나타내는 그래프이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 1을 참고하면, 박막 트랜지스터 표시판(100)은 절연 기판(110), 게이트 전극(120), 게이트 절연막(130), 소스 전극(144), 드레인 전극(146), 및 산화물 반도체층(150)을 포함한다.
절연 기판(110)은 플라스틱일 수 있다. 절연 기판(110) 위에 게이트 전극(120)이 배치되어 있다. 게이트 전극(120)은 게이트 신호를 전달하는 게이트 배선과 연결될 수 있다. 게이트 전극(120)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등을 포함할 수 있다.
또한, 게이트 전극(120)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어지고, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막, 또는 티타늄 하부막과 구리 상부막을 들 수 있다.
그러나, 본 발명의 실시예에 따른 게이트 전극(120)은 이에 한정되지 않고, 게이트 전극(120)은 다른 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(110), 그리고 게이트 전극(120)을 포함하는 게이트 배선의 위에는 게이트 절연막(130)이 형성되어 있다. 게이트 절연막(130)은 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON) 등으로 형성될 수 있다. 또한 게이트 절연막(130)은 산화 규소와 질화 규소가 적층된 다층막 구조를 가질 수 있다. 이 경우, 절연 기판(110)의 상부에는 질화 규소층이 형성되고, 질화 규소층의 상부에 산화 규소층이 형성됨으로써 산화 규소층이 후술할 산화물 반도체층과 접할 수 있다.
산질화 규소 단일막을 사용하는 경우에도 산화물 반도체 층과 인접할수록 산질화 규소에서 산소의 조성비가 높아지도록 산소 농도에 분포를 가지게 할 수 있다. 이처럼, 산화물 반도체 층과 산화 규소 층이 접하게 되는 경우 산화물 반도체 내의 산소 결핍(oxygen deficiency) 농도를 일정하게 유지할 수 있게 되어 채널층의 열화를 방지할 수 있다.
게이트 절연막(130) 위에는 소스 전극(144) 및 드레인 전극(146)이 배치되어 있다. 소스 전극(144)은 데이터 신호를 전달하는 데이터 배선과 연결될 수 있다.
소스 전극(144) 및 드레인 전극(146)의 위에는 산화물 반도체층(150)이 배치되어 있다.
도시하지는 않았지만, 산화물 반도체층(150)의 위에는 보호층이 배치될 수 있다.
본 실시예에서는 게이트 전극(120), 게이트 절연막(130), 소스 전극(144) 및 드레인 전극(146), 산화물 반도체층(150)이 순서대로 적층되어 있으나, 본 발명은 이에 한정되지 않으며, 박막 트랜지스터의 적층 구조는 이와 다를 수 있다.
소스 전극(144) 및 드레인 전극(146)은 서로 이격되어 배치되어 있으며, 산화물 반도체층(150)과 적어도 일부 중첩한다. 즉, 소스 전극(144)은 산화물 반도체층(150)과 적어도 일부분이 중첩되고, 드레인 전극(146)은 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(144)과 대향하도록 배치되어, 산화물 반도체층(150)과 적어도 일부분이 중첩된다.
소스 전극(144) 및 드레인 전극(146)은 산화물 반도체층(150)과 직접 접촉하여 오믹 콘택(Ohmic contact)을 형성하는 물질로 이루어질 수 있다. 예를 들어, 소스 전극(144) 및 드레인 전극(146)을 이루는 물질이 산화물 반도체층(150)을 이루는 물질보다 일함수(work function)가 작은 경우, 오믹 콘택이 이루어질 수 있다. 그러나, 이와는 달리, 소스 전극(144) 및 드레인 전극(146)과 산화물 반도체층(150)이 중첩하는 영역에만 형성되어 있는 저항성 접촉층(미도시)을 더 포함할 수 있다. 저항성 접촉층은 오믹 콘택이 이루어지도록 도움을 주는 역할을 수행한다.
소스 전극(144) 및 드레인 전극(146)은 게이트 전극(120)과 마찬가지로 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등을 포함할 수 있다. 또한 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)과 같은 투명 도전성 물질로 이루어질 수도 있다.
또한, 데이터 배선은 서로 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있으며, 이러한 조합의 예로는 Mo(Mo 합금)/Al(Al 합금), Ti(Ti 합금)/Al(Al 합금), Ta(Ta 합금)/Al(Al 합금), Ni(Ni 합금)/Al(Al 합금), Co(Co 합금)/Al(Al 합금), Ti(Ti 합금)/Cu(Cu 합금), Cu(Cu 합금)/Mn(Mn 합금) 등과 같은 이중막 또는 Ti(Ti 합금)/Al(Al 합금)/Ti(Ti 합금), Ta(Ta 합금)/ Al(Al 합금)/Ta(Ta 합금), Ti(Ti 합금)/Al(Al 합금)/TiN, Ta(Ta 합금)/Al(Al 합금)/TaN, Ni(Ni 합금)/Al(Al 합금)/Ni(Ni 합금), Co(Co 합금)/Al(Al 합금)/Co(Co 합금), Mo(Mo 합금)/Al(Al 합금)/Mo(Mo 합금) 등과 같은 삼중막을 들 수 있다.
그러나, 본 발명의 실시예에 따른 소스 전극(144) 및 드레인 전극(146)은 이에 한정되지 않고, 소스 전극(144) 및 드레인 전극(146)은 다른 여러 가지 금속과 도전체로 만들어질 수 있다.
드레인 전극(146)은 화소 전극(도시하지 않음)과 전기적으로 연결될 수 있으며, 화소 전극에 인가된 전압과 대향 전극(도시하지 않음)에 의하여 전계가 형성되며, 그 전계에 따라서 계조 표현이 가능하다.
소스 전극(144) 및 드레인 전극(146)의 위에는 금속 산화물을 포함하는 산화물 반도체층(150)이 형성되어 있다. 산화물 반도체층(150)은 금속을 포함할 수 있다. 산화물 반도체층(150)은 게이트 전극(120)과 중첩한다. 산화물 반도체층(150)과 게이트 전극(120)의 사이에는 게이트 절연막(130)과 소스 전극(144) 및 드레인 전극(146)이 배치되어 있다.
산화물 반도체층(150)은 하기 화학식 (1)로 표시되는 산화물 반도체의 전구체 조성물과 용매를 포함하는 금속 화합물 용액을 코팅한 후 열처리하여 형성된다.
MXn 화학식 (1)
여기서, M은 금속 양이온이고, X는 다양한 유기 또는 무기 음이온이고, n은 자연수이다.
X는 다양한 음이온으로서, 예를 들어, 아세테이트(CH3COO), 핼라이드(halide), 나이트레이트(nitrate), 퍼클로레이트(perchlorate) 등이 있다.
산화물 반도체층(150)의 전구체 조성물 중의 금속은 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어진다. 또한, 산화물 반도체층(150)의 전구체 조성물 내의 금속 중 인듐(In)의 몰 비율은 아래와 같다.
즉, 산화물 반도체층(150)의 금속은 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어지고, 산화물 반도체층(150) 내의 금속 전체에 대한 인듐(In)의 몰 비율은 몰비로 약 5.0% 내지 약 13.0%인 것이다.
한편, 도시하지는 않았으나 산화물 반도체층(150)의 상부에는 보호막이 배치될 수 있다. 보호막은 산화 규소(SiOx) 및 질화 규소(SiNx)가 적층된 다층막을 사용할 수 있으며, 산화 규소(SiOx)층이 산화물 반도체층(150)과 접하게 함으로써, 채널층의 열화를 방지할 수 있다.
이하에서는 도 2를 참조하여 본 발명의 다른 한 실시예에 대하여 설명한다. 도 2는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 2를 참조하면, 박막 트랜지스터 기판(200)은 절연 기판(210), 게이트 전극(220), 게이트 절연막(230), 소스 전극(244), 드레인 전극(246), 그리고 산화물 반도체층(250)을 포함한다.
절연 기판(210) 위에 게이트 신호를 전달하는 게이트 배선의 일부인 게이트 전극(220)이 배치되어 있다. 절연 기판(210) 및 게이트 전극(220)의 위에는 게이트 절연막(230)이 배치되어 있다. 게이트 절연막(230)의 위에는 게이트 전극(220)과 중첩하는 산화물 반도체층(250)이 배치되어 있다. 산화물 반도체층(250)의 위에는 소스 전극(244) 및 드레인 전극(246)이 배치되어 있다. 소스 전극(244) 및 드레인 전극(246)은 산화물 반도체층(250)과 적어도 일부 중첩하고 서로 이격되어 형성된다. 즉, 산화물 반도체층(250)은 게이트 절연막(230)과 상기 소스 전극(244) 및 드레인 전극(246)의 사이에 배치되어 있다. 소스 전극(244) 및 드레인 전극(246)의 위에는 산화 규소층을 포함하는 보호막(미도시)이 배치될 수 있다.
산화물 반도체층(250)은 하기 화학식 (1)로 표시되는 산화물 반도체의 전구체 조성물과 용매를 포함하는 금속 화합물 용액을 코팅한 후 열처리하여 형성된다.
MXn 화학식 (1)
여기서, M은 금속 양이온이고, X는 다양한 유기 또는 무기 음이온이고, n은 자연수이다.
X는 다양한 음이온으로서, 예를 들어, 아세테이트(CH3COO), 핼라이드(halide), 나이트레이트(nitrate), 퍼클로레이트(perchlorate) 등이 있다.
산화물 반도체층(250)의 전구체 조성물 중의 금속은 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어진다. 또한, 산화물 반도체층(150)의 전구체 조성물 내의 금속 중 인듐(In)의 몰 비율은 아래와 같다.
즉, 산화물 반도체층(250)의 금속은 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어지고, 산화물 반도체층(250) 내의 금속 전체에 대한 인듐(In)의 몰 비율은 몰비로 약 5.0% 내지 약 13.0%인 것이다.
앞서 설명한 실시예들에서는 게이트 전극이 산화물 반도체층 아래에 배치된 바텀 게이트 구조(bottom gate structure)에 대해서 설명하였으나, 본 발명은 이에 한정되지 않으며 게이트 전극이 산화물 반도체층 위에 배치된 탑 게이트 구조(top gate structure)에서도 적용될 수 있다.
그러면, 도 3을 참고하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다. 도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판에 포함되는 산화물 반도체의 제조 방법을 나타내는 흐름도이다.
도 3을 참고하면, 본 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 금속 이온염 화합물과 용매를 포함하는 금속 화합물 용액을 준비하는 단계(S1), 금속 화합물 용액을 기판 위에 코팅하는 단계(S2), 그리고 금속 화합물 용액을 열처리하는 단계(S3)를 포함한다.
먼저, 금속 화합물 용액을 준비하는 단계(S1)에서, 하기 화학식 (1)로 표시되는 산화물 반도체의 전구체 조성물과 용매를 혼합한다.
MXn 화학식 (1)
여기서, M은 금속 양이온이고, X는 다양한 유기 또는 무기 음이온이고, n은 자연수이다.
M은 금속 양이온으로서, 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어지고, X는 다양한 음이온으로서, 아세테이트(acetate), 핼라이드(halide), 나이트레이트(nitrate), 퍼클로레이트(perchlorate) 등에서 적어도 어느 하나를 포함할 수 있다.
이 때, 산화물 반도체의 전구체 조성물 내의 금속은 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어진다. 또한, 산화물 반도체의 전구체 조성물 내의 금속 중 인듐(In)의 몰 비율은 아래와 같다.
또한, 산화물 반도체의 전구체 조성물 용액 내의 금속의 총 몰 농도 범위는 약 0.05M 내지 약 1.0M일 수 있다. 그러나, 금속 이온염 화합물 용액 내의 금속의 총 몰 농도 범위는 이에 한정되지 않고, 변화 가능하다.
만일, 금속 이온염 화합물 용액 내의 금속의 총 몰 농도 범위가 0.05M 보다 작아지면, 산화물 반도체층 내에 금속이 충분하지 않아, 채널층으로 작용하기 어려울 수 있고, 금속 이온염 화합물 용액 내의 금속의 총 몰 농도 범위가 1.0M 보다 커지면, 금속 이온염 화합물 용액에서 금속의 농도가 너무 많아져서, 금속 이온이 포화될 수 있어, 반도체로 작동하지 않고, 도전층으로 작동하게 된다.
그러나, 이러한 농도 범위는 금속의 용해도에 따라 달라질 수 있으며, 금속의 용해도는 온도나 압력, 용매의 변화 등에 따라 달라질 수 있음은 자명하다.
다음으로 준비된 금속 화합물 용액을 기판 위에 코팅한다(S2). 이때, 기판 위에는 게이트 전극, 게이트 절연막, 소스 전극 및 드레인 전극이 형성되어 있을 수도 있고, 기판 위에 게이트 전극 및 게이트 절연막이 형성될 수도 있다. 그러나, 본 발명은 이에 한정되지 않으며 제조하고자 하는 박막 트랜지스터의 구조에 따라 기판이 포함하는 구조체는 달라질 수 있다.
이러한 금속 화합물 용액을 기판 위에 코팅하는 단계(S2)는 스핀 코팅(spin coating), 딥 코팅(dip coating), 바 코팅(bar coating), 스크린 프린팅(screen printing), 슬라이드 코팅(slide coating), 롤 코팅(roll coating), 스프레이 코팅(spray coating), 슬롯 코팅(slot coating), 딥-펜(dip-pen), 잉크젯(ink jet), 나노 디스펜싱(nano dispensing) 중 어느 하나의 방법을 이용할 수 있다.
다음으로, 금속 화합물 용액이 코팅되어 있는 기판을 열처리한다(S3). 이 때, 열처리는 약 100℃ 내지 약 300℃에서 수행되고, 보다 구체적으로, 약 250℃이하에서 수행될 수 있다.
열처리 온도가 100℃도 보다 낮은 경우, 금속 산화물의 형성이 원활하게 이루어지지 않아, 형성된 산화물 반도체층이 박막 트랜지스터의 채널층으로 작동할 수 없다. 또한, 만일 열처리 온도가 약 300℃도 보다 높은 경우, 플라스틱 기판의 내열 온도보다 높아져서, 플라스틱 기판을 사용할 수 없게 된다.
이러한 열처리 단계(S3)를 수행함으로써, 금속 화합물 용액의 용매가 제거되고, 금속 산화물을 포함하는 산화물 반도체층이 형성된다.
도시하지는 않았지만, 이러한 열처리 단계(S3) 후에 산화물 반도체층을 식각하여 원하는 형태를 가지는 반도체 패턴을 형성하는 공정을 수행할 수 있다. 산화물 반도체층을 식각함에 있어서는 다양한 방식으로 식각(건식 식각, 습식 식각 등)할 수 있다. 예를 들어, 산화물 반도체층 위에 감광막을 적층하고, 감광막을 마스크 등으로 노광하고 현상하여 특정 패턴을 형성하고, 패터닝된 감광막을 기초로 식각액을 제공하여 습식 식각하여 원하는 패턴을 형성할 수도 있다.
또한 도시하지는 않았지만, 반도체 패턴과 중첩하는 게이트 전극을 형성하는 단계, 그리고 반도체 패턴과 중첩하고 서로 이격되어 있는 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다. 또한, 게이트 전극을 형성하는 단계에서는 게이트 전극과 연결된 게이트선을 함께 형성할 수 있고, 소스 전극 및 드레인 전극을 형성하는 단계에서는 소스 전극과 연결된 데이터선을 함께 형성할 수 있다. 또한, 도시하지는 않았지만, 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 더 포함할 수 있다.
이하 실험예를 통하여, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 성능에 대하여 설명한다. 그러나, 아래의 실험예는 하나의 예에 불과하며, 본 발명의 범위는 이에 한정되는 것은 아니다.
실험예
1
본 실험예에서는 아래의 금속 이온염 화합물을 메톡시에탄올(methoxyethanol) 용매에 녹여서 코팅하여 형성한 반도체를 포함하는 박막 트랜지스터를 형성하였다.
InCl3 + Zn(NO3)6H2O + SnCl2
이 때, 금속 이온염 화합물 내의 금속 중 인듐(In)의 몰 비율(R)은 약 10%이었다.
여기서, R은 아래와 같다.
반도체를 형성할 때, 약 250℃에서 한시간 정도 어닐링하여 열처리하였다.
이렇게 형성한 반도체의 특성을 측정하여, 그 결과를 도 4에 나타내었다. 도 4는 본 발명의 한 실험예에 따른 박막 트랜지스터의 전달 곡선(transfer curve)을 나타내는 그래프이다. 게이트 전압(Vg)의 인가에 따라 본 실험예에서 형성한 반도체층을 통하여 흐르는 전류(Id)값을 측정하여 도 4에 그래프로 나타내었다. 이 때, 전하 이동도는 약 4.027cm2/Vs이었다.
도 4를 참고하면, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 산화물 반도체 내의 금속은 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어지고, 반도체의 금속 내의 인듐(In) 비율을 조절함으로써, 약 1.0E-4의 온 전류를 얻었으며, 약 2.0X104의 온-오프 전류 비율을 가짐을 알 수 있었다. 본 실험예에서는 반도체층을 패터닝하지 않아, 반도체 표면에 흐르는 전하량이 많으나, 만일 반도체층을 일정 크기로 패터닝하여 반도체 패턴을 형성하게 되면 반도체 표면에 흐르는 전하량이 줄어 들어, 오프 전류 값이 더욱 낮아지고, 이에 의해 온-오프 전류 비율은 약 107 이상의 값을 가질 수 있다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 기판과 같이, 산화물 반도체 내의 금속은 인듐(In), 아연(Zn) 및 주석(Sn)으로 형성하고, 반도체의 금속 내의 인듐(In) 비율을 조절함으로써, 스위칭 특성이 우수한 박막 트랜지스터를 형성할 수 있음을 알 수 있었다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법에 따르면, 반도체 형성 시 용매에 금속 이온염 화합물 만을 혼합하고, 추가적인 첨가제를 추가하지 않기 때문에, 재료 선택이 어렵지 않고, 비용이 높지 않다.
실험예
2
본 실험예에서는 실험예 1과 같은 금속 이온염 화합물을 실험예 1과 같은 용매에 녹여 코팅한 후, 약 250℃에서 한시간 정도 어닐링하여 열처리하여 반도체층을 형성하였다.
이 때 다른 조건은 모두 동일하게 하고, 금속 이온염 화합물 내의 금속 중 인듐(In)의 몰 비율(R)을 다르게 한 후, 형성된 박막 트랜지스터의 특성을 측정하여 도 5 내지 도 9에 도시하였다.
구체적으로, 금속 이온염 화합물 내의 금속 중 인듐(In)의 몰 비율(R)이 약 5%(경우 A), 약 8%(경우 B), 약 10%(경우 C), 약 13%(경우 D), 그리고 약 20%(경우 E)인 산화물 반도체를 포함하는 박막 트랜지스터 기판을 각기 형성하였다.
여기서, R은 아래와 같다.
먼저, 도 5를 참고하면, 금속 이온염 화합물 내의 금속 중 인듐(In)의 몰 비율(R)을 약 5%로 형성한 경우(경우 A), 전하 이동도는 약 1.887cm2/Vs이었고, 온-오프 전류 비* Ion/Ioff)는 약 1E+4이었다. 본 실험예에서는 반도체층을 패터닝하지 않아, 반도체 표면에 흐르는 전하량이 많으나, 만일 반도체층을 일정 크기로 패터닝하여 반도체 패턴을 형성하게 되면 반도체 표면에 흐르는 전하량이 줄어 들어, 오프 전류 값이 더욱 낮아지고, 이에 의해 온-오프 전류 비율은 약 107 이상의 값을 가질 수 있다.
다음으로, 도 6을 참고하면, 금속 이온염 화합물 내의 금속 중 인듐(In)의 몰 비율(R)을 약 8%로 형성한 경우(경우 B), 전하 이동도는 약 2.105cm2/Vs이었고, 온-오프 전류 비(Ion/Ioff)는 약 1E+3이었다. 본 실험예에서는 반도체층을 패터닝하지 않아, 반도체 표면에 흐르는 전하량이 많으나, 만일 반도체층을 일정 크기로 패터닝하여 반도체 패턴을 형성하게 되면 반도체 표면에 흐르는 전하량이 줄어 들어, 오프 전류 값이 더욱 낮아지고, 이에 의해 온-오프 전류 비율은 약 107 이상의 값을 가질 수 있다.
다음으로, 도 7을 참고하면, 금속 이온염 화합물 내의 금속 중 인듐(In)의 몰 비율(R)을 약 10%로 형성한 경우(경우 C), 전하 이동도는 약 4.027cm2/Vs 이었고, 온-오프 전류 비(Ion/Ioff)는 약 2E+4이었다. 본 실험예에서는 반도체층을 패터닝하지 않아, 반도체 표면에 흐르는 전하량이 많으나, 만일 반도체층을 일정 크기로 패터닝하여 반도체 패턴을 형성하게 되면 반도체 표면에 흐르는 전하량이 줄어 들어, 오프 전류 값이 더욱 낮아지고, 이에 의해 온-오프 전류 비율은 약 107 이상의 값을 가질 수 있다.
다음으로, 도 8을 참고하면, 금속 이온염 화합물 내의 금속 중 인듐(In)의 몰 비율(R)을 약 13%로 형성한 경우(경우 D), 전하 이동도는 약 2.175 cm2/Vs이었고, 온-오프 전류 비(Ion/Ioff)는 약 6E+3이었다. 본 실험예에서는 반도체층을 패터닝하지 않아, 반도체 표면에 흐르는 전하량이 많으나, 만일 반도체층을 일정 크기로 패터닝하여 반도체 패턴을 형성하게 되면 반도체 표면에 흐르는 전하량이 줄어 들어, 오프 전류 값이 더욱 낮아지고, 이에 의해 온-오프 전류 비율은 약 107 이상의 값을 가질 수 있다.
다음으로, 도 9를 참고하면, 금속 이온염 화합물 내의 금속 중 인듐(In)의 몰 비율(R)을 약 20%로 형성한 경우(경우 E), 온-오프 전류 비(Ion/Ioff)가 약 1E+01에 불과하여, 스위칭의 기능이 불가능함을 알 수 있었다.
또한, 도시하지는 않았지만, 만일 금속 이온염 화합물 내의 금속 중 인듐(In)의 몰 비율(R)을 약 5% 이하로 형성하게 되면, 전하 이동도가 너무 낮아, 박막 트랜지스터의 활성층으로 기능하지 못함을 알 수 있었다.
이처럼, 실험예 2를 통해, 본 발명의 실시예에 따른 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법과 같이, 박막 트랜지스터의 활성층으로 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어진 금속을 포함하는 산화물 반도체를 형성하고, 산화물 반도체층(250) 내의 인듐(In)의 몰 비율(R)을 20% 미만, 더욱 구체적으로 약 5.0% 내지 약 13.0%으로 형성하는 경우, 스위칭 소자로서 동작할 수 있는 온-오프 전류비와 전하 이동도를 가짐을 알 수 있었다.
여기서, R은 아래와 같다.
이처럼, 본 발명의 실시예에 따르면, 인듐(In), 아연(Zn) 및 주석(Sn)의 금속을 포함하는 산화물 반도체를 형성하고, 산화물 반도체 내의 인듐 비율을 조절함으로써, 높은 비용의 첨가제가 없이 저온 공정으로 형성하여, 박막 트랜지스터 특성을 가지는 박막 트랜지스터 기판 및 그 제조 방법을 제공할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110, 210: 절연 기판 120, 220: 게이트 전극
130, 230: 게이트 절연막 144, 244: 소스 전극
146, 246: 드레인 전극 150, 250: 산화물 반도체층
130, 230: 게이트 절연막 144, 244: 소스 전극
146, 246: 드레인 전극 150, 250: 산화물 반도체층
Claims (16)
- 금속 이온과 음이온에 의해 형성된 금속 화합물을 포함하고, 하기 화학식 (1)로 표시되는 산화물 반도체의 전구체 조성물로서,
MXn 화학식 (1)
여기서, M은 금속 이온으로, 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어지고, X은 유기 또는 무기 음이온이고, n은 자연수이고,
상기 산화물 반도체의 전구체 조성물 내의 상기 금속 중 인듐(In)의 몰 비율(R,은 약 5% 내지 약 13%인 산화물 반도체의 전구체 조성물.
- 제1항에서,
상기 음이온은 아세테이트(acetate), 핼라이드(halide), 나이트레이트(nitrate), 퍼클로레이트(perchlorate) 중 적어도 하나를 포함하는 산화물 반도체의 전구체 조성물.
- 절연 기판 위에 배치되어 있는 금속을 포함하는 반도체층,
상기 반도체층과 중첩하는 게이트 전극,
상기 절연 기판 위에 배치되어 있는 소스 전극 및 드레인 전극을 포함하고,
상기 반도체층 내의 금속은 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어지고,
상기 반도체층 내의 금속 중 인듐(In)의 몰 비율(R,은 약 5% 내지 약 13%인 박막 트랜지스터 기판.
- 제3항에서,
상기 게이트선에 연결된 게이트선,
상기 소스 전극에 연결된 데이터선, 그리고
상기 드레인 전극에 연결된 화소 전극을 더 포함하는 박막 트랜지스터 기판.
- 제4항에서,
상기 기판은 플렉서블한 박막 트랜지스터 기판.
- 제5항에서,
상기 기판은 플라스틱을 포함하는 박막 트랜지스터 기판.
- 제3항에서,
상기 기판은 플렉서블한 박막 트랜지스터 기판.
- 제7항에서,
상기 기판은 플라스틱을 포함하는 박막 트랜지스터 기판.
- 산화물 반도체의 전구체 조성물과 용매를 포함하는 산화물 반도체의 전구체 조성물 용액을 준비하는 단계,
상기 산화물 반도체의 전구체 조성물 용액을 기판 위에 코팅하는 단계, 그리고
상기 코팅된 산화물 반도체의 전구체 조성물 용액을 열처리하는 단계를 포함하고,
상기 산화물 반도체의 전구체 조성물 내의 금속은 인듐(In), 아연(Zn) 및 주석(Sn)으로 이루어지고,
상기 산화물 반도체의 전구체 조성물 내의 금속 중 인듐(In)의 몰 비율(R,은 약 5% 내지 약 13%인 박막 트랜지스터 기판의 제조 방법.
- 제9항에서,
상기 열처리 단계는 약 100℃ 내지 약 300℃에서 수행되는 박막 트랜지스터 기판의 제조 방법.
- 제10항에서
상기 열처리 단계는 약 100℃ 내지 약 250℃에서 수행되는 박막 트랜지스터 기판의 제조 방법.
- 제11항에서
상기 기판은 플렉서블한 박막 트랜지스터 기판의 제조 방법.
- 제12항에서,
상기 기판은 플라스틱을 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제9항에서,
상기 열처리된 산화물 반도체의 전구체 조성물을 패터닝하여 산화물 반도체 패턴을 형성하는 단계,
상기 반도체 패턴과 중첩하는 게이트 전극을 형성하는 단계,
상기 기판 위에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제14항에서,
상기 게이트 전극을 형성하는 단계는 상기 게이트 전극에 연결된 게이트선을 동시에 형성하고,
상기 소스 전극 및 드레인 전극을 형성하는 단계는 상기 소스 전극에 연결된 데이터선을 동시에 형성하고, 그리고
상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제9항에서,
상기 금속 화합물 용액 내의 금속들의 총 몰 농도는 약 0.05M 내지 약 1.0M인 박막 트랜지스터 기판의 제조 방법.
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