JP5528734B2 - 電子素子及びその製造方法、表示装置、並びにセンサー - Google Patents

電子素子及びその製造方法、表示装置、並びにセンサー Download PDF

Info

Publication number
JP5528734B2
JP5528734B2 JP2009162508A JP2009162508A JP5528734B2 JP 5528734 B2 JP5528734 B2 JP 5528734B2 JP 2009162508 A JP2009162508 A JP 2009162508A JP 2009162508 A JP2009162508 A JP 2009162508A JP 5528734 B2 JP5528734 B2 JP 5528734B2
Authority
JP
Japan
Prior art keywords
film
etching
igzo
electronic device
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009162508A
Other languages
English (en)
Other versions
JP2011018777A (ja
Inventor
文彦 望月
淳 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Corp
Original Assignee
Fujifilm Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Corp filed Critical Fujifilm Corp
Priority to JP2009162508A priority Critical patent/JP5528734B2/ja
Priority to KR1020100065943A priority patent/KR101654663B1/ko
Priority to US12/832,077 priority patent/US8222158B2/en
Publication of JP2011018777A publication Critical patent/JP2011018777A/ja
Application granted granted Critical
Publication of JP5528734B2 publication Critical patent/JP5528734B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Description

本発明は、電子素子及びその製造方法、表示装置、並びにセンサーに関する。
一般に、電子素子（例えば、薄膜トランジスタ（Thin Film Transistor；ＴＦＴ））は、半導体層上に形成された金属膜を、フォトリソグラフィ及びエッチングによりパターニング（パターン加工）して電極を形成する工程を有して製造される。
一方、近年、電子機器の小型化、軽量化および低消費電力化が進む中で、特にディスプレイ（表示装置）の分野においては、半導体層の材料として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯ）が注目されている。
ＩＧＺＯ（ＩＧＺＯ膜）は、低温で樹脂基板上に成膜することが可能であるため、フレキシブルディスプレイをはじめとする様々なアプリケーションへの展開が期待されている。
前記ＩＧＺＯ膜（特に、アモルファスＩＧＺＯ膜）は、酸により容易にエッチングされる。上記酸としては、例えば、塩酸及び硝酸の混合系エッチング液（多結晶ＩＴＯ（Indium Tin Oxide）用のエッチング液として知られている）や、シュウ酸系エッチング液（アモルファスＩＴＯ用又はＩＺＯ（Indium Zinc Oxide）用のエッチング液として知られている）、等が挙げられる。
また、前記ＩＧＺＯ膜は、アルカリ性のエッチング液によってもエッチングされることが報告されている（例えば、特許文献１参照）。
以上のように、ＩＧＺＯ膜は、各種のエッチング液によって容易にエッチングされるため、ＩＧＺＯ膜自体のエッチング性という点においては大きな課題はないと考えられる。
しかしながら、前記ＩＧＺＯ膜をＴＦＴ等の電子素子として用いる場合、ＩＧＺＯ膜上に、直接又は他の膜を介して金属膜を形成し、形成された金属膜をフォトリソグラフィ及びエッチングによりパターニングすることが行われる。この場合、前記金属膜をエッチングする際に、下地膜であるＩＧＺＯ膜が膜減りし易い傾向がある。このＩＧＺＯ膜の膜減りにより、電子素子の素子特性（例えば、ＴＦＴのトランジスタ特性）が劣化する場合がある。
ここで、金属膜としては、例えば、モリブデン（Ｍｏ）やタングステン（Ｗ）等の高融点金属膜が選択される（例えば、特許文献２参照）。
ＩＧＺＯ膜の膜減りを検討した例として、半導体層としてＩＧＺＯ膜を用い、ソース・ドレイン電極としてＭｏを用い、液晶表示装置（ＬＣＤ）用ＴＦＴとしてのボトムゲート型ＴＦＴを作製した例が報告されている（例えば、非特許文献１参照）。この例では、ＩＧＺＯ膜上にＭｏ膜を成膜し、該Ｍｏ膜をウェットエッチング又はドライエッチングによりパターニングしている。
上記報告によれば、Ｍｏ膜をウェットエッチングによりパターニングした場合、及び、Ｍｏ膜をドライエッチングによりパターニングした場合、のいずれにおいても、下地膜であるＩＧＺＯ膜がエッチングされているが、ドライエッチングによりパターニングした場合の方がＩＧＺＯ膜の膜減りは少ない。
具体的には、上記報告では、ウェットエッチングの場合、Ｍｏのエッチングレート（エッチング速度）が１００〜１５０Å／ｓｅｃ、ＩＧＺＯのエッチングレートが１０〜３０Å／ｓｅｃ、エッチング選択比〔Ｍｏのエッチングレート／ＩＧＺＯのエッチングレート〕が５〜１０となっている。また、上記報告では、ドライエッチングの場合、Ｍｏのエッチングレートが３０〜４０Å／ｓｅｃ、ＩＧＺＯのエッチングレートが２〜３Å／ｓｅｃ、エッチング選択比〔Ｍｏのエッチングレート／ＩＧＺＯのエッチングレート〕が１０〜２０となっている。
しかしながら、ＩＧＺＯ膜上のＭｏ膜をドライエッチングによりパターニングする場合、フラットパネルディスプレイ（ＦＰＤ）用途のような大面積の基板を処理するドライエッチング装置が高価であるという問題や、プラズマ密度のムラにより、大面積の全ての領域を均一に制御することは非常に困難であるという問題がある。
また、ドライエッチングの場合、ＩＧＺＯ膜が高密度のプラズマに晒されるため、ＩＧＺＯ膜の抵抗が低くなる（キャリアが増加する）傾向があり、素子特性（例えば、トランジスタ特性）が劣化する場合がある。例えば、実験的に、ＩＧＺＯ膜にＡｒプラズマを照射すると、プラズマ照射時間が増えるにつれ、ＩＧＺＯ膜の抵抗が下がることが報告されている（例えば、非特許文献２参照）。この原因は、Ａｒプラズマ中に生じるＡｒ＋イオンがＩＧＺＯ内の酸素欠陥を増やし、その結果、抵抗が低下（キャリアが増加）したものと考えられる。一般的に、プラズマダメージと呼称されるのは、ほとんどがこの現象である。また、プラズマエネルギーを増大させると、酸素、Ｉｎ、Ｇａ、又はＺｎの含有量が変化し、素子特性の劣化を招く恐れがある。
以上のように、ＩＧＺＯ膜上の金属をドライエッチングによりパターニングする方法は、コストや製造適性の面で課題が多い。
一方、ドライエッチングを用いず、ＩＧＺＯ膜のダメージが少ない方法として、ＩＧＺＯ膜上へのレジストパターン形成、Ｍｏ膜成膜、レジストパターン剥離をこの順に行うリフトオフ法を用いることも可能ではある。
しかしながら、リフトオフ法は、（１）原理的にゴミが発生し易く、歩留まりの低下を招きやすい、（２）レジストパターン断面を逆テーパー状に形成する必要があり、レジストパターン形状の制御が難しい、（３）Ｍｏ膜が、レジストパターンの逆テーパー部分の一部（本来成膜されるべきでない部分）に回りこんで成膜されることがあり、本来直線状に形成されるべきパターンエッジに湾曲が生じやすい（即ち、直線状に形成できない）、等の製造上の問題がある。
以上より、ＩＧＺＯ膜上のＭｏ膜をパターニングする方法としては、コスト及び製造適性の両面から、ウェットエッチングが望まれる。
Ｍｏ膜用のエッチング液としては、一般に、リン酸及び硝酸の混合系エッチング液が用いられている。このリン酸及び硝酸の混合系エッチング液は、例えば、関東化学（株）より「Ｍｏエッチング液」として市販されている。
また、Ｍｏ膜は、過酸化水素水によりエッチングされる旨も報告されている（例えば、非特許文献３、４参照）。
また、Ｗ膜も、過酸化水素水によりエッチングされる旨が報告されている（例えば、非特許文献５参照）。
特開２００８−１４１１１３号公報 特開２００７−１３４４９６号公報
SID 08 DIGEST p.625-628 Applied Physics Letters 90,262106(2007) 大阪大学ナノファウンダリ平成１９年度成果報告、「機器利用、F阪大H19-009」、［平成２１年４月２０日検索］、インターネット＜http://foundry.osaka-u.ac.jp/isir/theme/report/H19/H19-009.pdf＞ Journal of the Korean Physical Society,Vol.53,No.5,November 2008,p.2603-2606 Journal of microelectromechanical systems, Vol12, No6,December 2003,p.761-778
しかしながら、上記従来の技術では、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜上に設けられた金属膜をウェットエッチングする際、エッチング選択比〔前記金属膜のエッチングレート／前記酸化物半導体膜のエッチングレート〕が１０以下であるため、前記酸化物半導体膜の膜減り抑制の観点、及び、該膜減りに起因する素子特性の劣化抑制の観点からは、更なる改良が望まれている。
特に、ウェットエッチングでは、予め設定した時間分のエッチング処理が終了しても、基板上に残存したエッチング液により下地膜（前記酸化物半導体膜）がエッチングされ続けること、等を考慮すると、エッチング選択比〔前記金属膜のエッチングレート／前記酸化物半導体膜のエッチングレート〕は極力大きいことが好ましい。
本発明は上記に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、Ｗ及びＭｏの少なくとも１種を含む金属膜をウェットエッチングする際、下地膜である、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜の膜減りを抑制でき、該膜減りによる素子特性の劣化を抑制できる電子素子の製造方法を提供することである。
また、本発明の目的は、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜の膜減りが抑制され、素子特性に優れた電子素子を提供することである。
また、本発明の目的は、素子特性に優れた電子素子を備え、表示品質に優れた表示装置を提供することである。
また、本発明の目的は、素子特性に優れた電子素子を備え、感度が高いセンサーを提供することである。
前記課題を解決するための具体的手段は以下のとおりである。
＜１＞ 基板上に、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と、Ｗ及びＭｏの少なくとも１種を含む金属膜と、をこの順に有する膜付き基板を用意する工程と、
前記膜付き基板の前記金属膜を、過酸化水素を主成分とするエッチング液として、溶媒を除いた全成分中における過酸化水素の含有量が８０質量％以上であるエッチング液により、エッチング選択比〔前記金属膜のエッチングレート／前記酸化物半導体膜のエッチングレート〕が１００以上の条件でウェットエッチングする工程と、
を有する電子素子の製造方法である。
＜２＞ 前記エッチング液は、過酸化水素の濃度が２５質量％以上４５質量％以下の過酸化水素水である＜１＞に記載の電子素子の製造方法である。
＜３＞ 前記基板が、樹脂基板である＜１＞又は＜２＞に記載の電子素子の製造方法である。
＜４＞ 前記酸化物半導体膜が、アモルファス酸化物半導体膜である＜１＞〜＜３＞のいずれか１つに記載の電子素子の製造方法である。
＜５＞ 前記酸化物半導体が、下記一般式（Ｉ）で表される化合物である＜１＞〜＜４＞のいずれか１つに記載の電子素子の製造方法である。
（Ｉｎ２−ＸＧａＸ）Ｏ３・（ＺｎＯ）ｍ … 一般式（Ｉ）
〔一般式（Ｉ）中、Ｘは２未満であり、ｍは正の整数である。〕
＜６＞ ＜１＞〜＜５＞のいずれか１つに記載の電子素子の製造方法によって製造された電子素子である。
＜７＞ 薄膜トランジスタである＜６＞に記載の電子素子である。
＜８＞ ＜６＞又は＜７＞に記載の電子素子を備えた表示装置である。
＜９＞ ＜６＞又は＜７＞に記載の電子素子を備えたセンサーである。
本発明によれば、Ｗ及びＭｏの少なくとも１種を含む金属膜をウェットエッチングする際、下地膜である、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜の膜減りを抑制でき、該膜減りによる素子特性の劣化を抑制できる電子素子の製造方法を提供することができる。
また、本発明によれば、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜の膜減りが抑制され、素子特性に優れた電子素子を提供することができる。
また、本発明によれば、素子特性に優れた電子素子を備え、表示品質に優れた表示装置を提供することができる。
また、本発明によれば、素子特性に優れた電子素子を備え、感度が高いセンサーを提供することができる。
本発明の一実施形態である、薄膜トランジスタ（ＴＦＴ）の製造方法の一例を示す工程図である。 トップゲート型ＴＦＴの構成の一例を示す概略図である。 本発明の表示装置の一例を示す概略構成図である。 本発明のセンサーの一例を示す概略断面図である。 本発明の実施形態において、ＩＧＺＯ膜の成膜に用いるスパッタ装置の成膜室の概念図である。 熱酸化膜上のＭｏ膜をパターニングしたときの光学顕微鏡写真である。 熱酸化膜及びＩＧＺＯ膜上のＭｏ膜をパターニングしたときの光学顕微鏡写真である。
≪電子素子及びその製造方法≫
本発明の電子素子の製造方法は、基板上に、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜（以下、「ＩＧＺＯ膜」ともいう）と、Ｗ及びＭｏの少なくとも１種を含む金属膜と、をこの順に有する膜付き基板を用意する工程と、前記膜付き基板の前記金属膜を、過酸化水素を主成分とするエッチング液により、エッチング選択比〔前記金属膜のエッチングレート／前記酸化物半導体膜のエッチングレート〕が１００以上の条件でウェットエッチングする工程（以下、「エッチング工程」ともいう）と、を有する。
また、本発明の電子素子は、上記本発明の電子素子の製造方法により製造されたものである。
電子素子の製造方法を上記本発明の構成とすることにより、前記金属膜をウェットエッチングする際、下地膜であるＩＧＺＯ膜の膜減りを抑制でき、該膜減りに起因する素子特性（例えば、トランジスタ特性。以下同じ。）の劣化を抑制できる。
また、本発明の電子素子の製造方法は、ドライエッチングを用いずに金属膜をパターニングできるため、ドライエッチングによるＩＧＺＯ膜の劣化（例えば、抵抗低下、等）を抑制でき、素子特性の劣化を抑制できる。
更に、本発明の電子素子の製造方法は、ドライエッチングを用いずに金属膜をパターニングできるため低コストであり、また、大面積の基板に電子素子を製造できる。
また、ＩＧＺＯ膜においては、酸素含有量が低下すると、キャリアが増加し、抵抗が低下する傾向がある。
この点に関し、本発明の電子素子の製造方法では、過酸化水素を主成分とするエッチング液により、ＩＧＺＯ膜中の酸素欠陥を、Ｏ、ＯＨ、Ｈ等でターミネートすることができるので、ＩＧＺＯ膜中のキャリアを減少させることができ、前記ＩＧＺＯ膜の抵抗低下を抑制できる。このため、ＩＧＺＯ膜の抵抗低下による素子特性劣化（例えば、薄膜トランジスタにおけるオフ電流の上昇）を抑制できる。
以下、本発明の電子素子の製造方法の各工程について説明し、引き続き、本発明の電子素子及びその製造方法の更に具体的な実施形態について説明する。
＜膜付き基板を用意する工程＞
本発明の電子素子の製造方法は、基板上に、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と、Ｗ及びＭｏの少なくとも１種を含む金属膜と、をこの順に有する膜付き基板を用意する工程を有する。
本発明の電子素子の製造方法では、予め準備された膜付き基板を用いてもよいし、電子素子の作製の度に膜付き基板を作製し（即ち、基板上に、ＩＧＺＯ膜と、前記金属膜と、をこの順に形成して膜付き基板を作製し）、作製された膜付き基板を用いてもよい。
前記膜付き基板は、ＩＧＺＯ膜及び前記金属膜以外にも、必要に応じ、その他の膜を有していてもよい。その他の膜としては、例えば、薄膜トランジスタ（ＴＦＴ）の構成要素である、ゲート電極やゲート絶縁膜等である。
（基板）
本発明における基板としては特に限定はなく、例えば、ＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機基板；ポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の樹脂基板（以下、これらの樹脂基板を「プラスチック基板」ともいう）；等を用いることができる。
中でも、軽量である点、可撓性を有する点から、樹脂基板が好ましい。
また、前記樹脂基板は、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。
なお、一般的に、樹脂基板は耐熱性に乏しいため、樹脂基板上に電子素子を作製する場合には、電子素子の製造過程におけるプロセス温度を、好ましくは２００℃以下、より好ましくは１５０℃以下にする。
この点に関し、本発明の電子素子は、半導体層として低温成膜（例えば、スパッタによる成膜）が可能なＩＧＺＯ膜を用いるため、電子素子の製造過程におけるプロセス温度を２００℃以下とすることができる。
従って、例えば、本発明の電子素子として樹脂基板上にＴＦＴを形成することができ、得られたＴＦＴ基板を用いてフレキシブルディスプレイを作製することができる。
前記樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層、等を備えていてもよい。
また、本発明における基板の厚みは、５０μｍ以上５００μｍ以下が好ましい。
前記厚みが５０μｍ以上であると、基板自体の平坦性がより向上する。
また、前記厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルディスプレイ用基板としての使用がより容易となる。
（Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜（ＩＧＺＯ膜））
本発明におけるＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜（ＩＧＺＯ膜）は、基板上に、直接又は他の層を介して設けられた膜であり、電子素子における半導体層（活性層）として好適に用いられる膜である。
また、前記ＩＧＺＯ膜は、パターニングされていない膜（いわゆるベタ膜）であってもよいし、例えば島状（アイランド状）にパターニングされた膜であってもよい。
本発明におけるＩＧＺＯ膜としては、例えば、特開２００６−１６５５２９号公報等に開示されている公知のＩＧＺＯ膜を用いることができる。
前記ＩＧＺＯ膜は、パターニング（エッチング）の容易性の観点、プロセス温度の低温化の観点、表面ラフネスの向上の観点等から、アモルファス（非晶質）であることが好ましい。
前記ＩＧＺＯ膜が、アモルファス（非晶質）であるかどうかは、Ｘ線回折により確認することができる。即ち、Ｘ線回折により、結晶構造を示す明確なピークを検出できなかった場合に、アモルファスであると判断することができる。
また、本発明におけるＩＧＺＯ膜の膜厚は、素子特性の観点等からは、２０ｎｍ〜１５０ｎｍが好ましい。
ここで、膜厚は、触針式表面形状測定により求めることができる。後述の金属膜やその他の膜の膜厚も同様である。
また、本発明における酸化物半導体（ＩＧＺＯ）は、素子特性の点や、前記エッチング選択比を１００以上に調整し易い点から、下記一般式（Ｉ）で表される化合物であることが好ましい。
（Ｉｎ２−ＸＧａＸ）Ｏ３・（ＺｎＯ）ｍ … 一般式（Ｉ）
一般式（Ｉ）中、Ｘは２未満であり、ｍは正の整数である。
前記Ｘとしては、素子特性の点や、前記エッチング選択比を１００以上に調整し易い点から、０．５以上１．５以下が好ましく、０．８以上１．２以下がより好ましい。
前記ｍとしては、素子特性の点や、前記エッチング選択比を１００以上に調整し易い点から、３以下の整数が好ましく、２以下の整数がより好ましく、１が特に好ましい。
下記一般式（Ｉ）で表される化合物としては、ＩｎＧａＺｎＯ４が最も好ましい。
ＩＧＺＯ膜の組成比は、ＲＢＳ（ラザフォード後方散乱）分析法、ＸＲＦ（蛍光Ｘ線分析）等により求めることができる。
本発明におけるＩＧＺＯ膜を形成する方法には特に限定はないが、ＩＧＺＯの多結晶焼結体のターゲット（ＩＧＺＯターゲット）を少なくとも用い、気相成膜法により成膜することが好ましい。気相成膜法の中でも、スパッタ及びパルスレーザー蒸着（ＰＬＤ）がより好ましく、量産性の観点から、スパッタが特に好ましい。
次に、前記エッチング選択比を１００以上に調整し易い点からみた、前記スパッタの好ましい条件について説明する。
スパッタの形態としては、アルゴン（Ａｒ）と、酸素（Ｏ２）と、を導入しながら行う反応性スパッタの形態が好適である。
このとき、Ａｒ流量は、５０〜１５０ｓｃｃｍが好ましい。
また、Ｏ２流量は、０．５〜５．０ｓｃｃｍが好ましい。
また、流量比〔Ａｒ流量／Ｏ２流量〕は、１０〜２００が好ましい（例えば、Ａｒ流量が１００ｓｃｃｍであるときは、Ｏ２流量は０．５〜１０ｓｃｃｍが好ましい）。
到達真空度（ガス非導入時）は、４×１０−６Ｐａ〜８×１０−６Ｐａが好ましく、５×１０−６Ｐａ〜７×１０−６Ｐａがより好ましい。
成膜圧力（ガス導入時）としては、０．１Ｐａ〜５．０Ｐａが好ましく、０．１Ｐａ〜１．０Ｐａがより好ましい。
成膜温度（基板温度）は、１５℃〜４０℃が好ましく、１５℃〜３０℃がより好ましい。
なお、本発明において、「ｓｃｃｍ」は「ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ」の略であり、１分間に真空装置（例えば、成膜室）に導入される気体の体積（ｃｃ）を、標準状態（１０１３．２５ｈＰａ（１気圧）、０℃）に換算した値である。
例えば、本発明において「１ｓｃｃｍ」は、１０１３．２５ｈＰａ（１気圧）、０℃における気体の流量が、１ｃｃ／ｍｉｎに相当することをいう。
また、前記スパッタの形態は、ＩＧＺＯターゲットを単独で用いる形態であってもよいし、上記ＩＧＺＯターゲットとともにＧａ２Ｏ３ターゲット及びＺｎＯターゲットを用いる共スパッタの形態であってもよい。
共スパッタの形態とすることにより、組成比（モル比）の調整をより容易に行うことができる。
共スパッタの際、ＩＧＺＯターゲット及びＺｎＯターゲットには、ＤＣ電源又はＲＦ電源により電力を供給することができる。また、Ｇａ２Ｏ３ターゲットには、ＲＦ電源により電力を供給することができる。
ＩＧＺＯターゲットへの投入電力（ＲＦ）は、例えば、１００Ｗ〜３００Ｗ（例えば、１５０Ｗ〜２５０Ｗ）とすることができる。
ＺｎＯターゲットへの投入電力（ＤＣ）は、例えば、２Ｗ〜１０Ｗ（例えば、２Ｗ〜６Ｗ）とすることができる。
Ｇａ２Ｏ３ターゲットへの投入電力（ＲＦ）は、例えば、４０Ｗ〜１００Ｗ（例えば、６０Ｗ〜８０Ｗ）とすることができる。
（Ｗ及びＭｏの少なくとも１種を含む金属膜）
本発明におけるＷ及びＭｏの少なくとも１種を含む金属膜は、前記ＩＧＺＯ膜上に、直接又は他の層を介して設けられた膜である。
本発明における金属膜は、Ｗ及びＭｏの少なくとも１種を含む限り特に限定はなく、Ｗ膜又はＭｏ膜であってもよいし、Ｍｏ−Ｗ膜等の合金膜であってもよい。更には、Ｗ及びＭｏの少なくとも１種と、その他の金属からなる合金膜（例えば、Ｍｏ−Ｎｂ膜等のＭｏ合金膜）であってもよい。
中でも、前記エッチング選択比を１００以上に調整し易い点からは、Ｍｏ膜又はＭｏ合金膜が好ましく、Ｍｏ膜が特に好ましい。
前記金属膜はパターニング（ウェットエッチング）された状態で、電子素子における電極として用いられる。
例えば、本発明の電子素子がボトムゲート型ＴＦＴである場合には、前記金属膜はソース電極及びドレイン電極である。
また、前記金属膜の膜厚は、成膜性、エッチングによるパターニング性、導電性（低抵抗化）などを考慮すると、１０ｎｍ〜１０００ｎｍが好ましい。
前記金属膜を形成する方法には特に限定はないが、Ｗ及びＭｏの少なくとも１種を含む金属ターゲットを用い、気相成膜法により成膜することが好ましい。気相成膜法の中でも、スパッタ及びパルスレーザー蒸着（ＰＬＤ）がより好ましく、量産性の観点から、スパッタが特に好ましい。
次に、前記エッチング選択比を１００以上に調整し易い点からみた、前記スパッタの好ましい条件について説明する。
到達真空度（ガス非導入時）は、４×１０−６Ｐａ〜８×１０−６Ｐａが好ましく、５×１０−６Ｐａ〜７×１０−６Ｐａがより好ましい。
成膜圧力（ガス導入時）は、０．１Ｐａ〜５．０Ｐａが好ましく、０．１Ｐａ〜０．５Ｐａがより好ましい。
成膜温度（基板温度）は、１５０℃以下が好ましく、２０℃〜４０℃がより好ましい。
＜エッチング工程＞
本発明におけるエッチング工程は、前記膜付き基板の前記金属膜を、過酸化水素を主成分とするエッチング液を用い、エッチング選択比〔前記金属膜のエッチングレート／前記酸化物半導体膜のエッチングレート〕が１００以上の条件でウェットエッチングする工程である。
本発明では、前記「エッチング選択比〔前記金属膜のエッチングレート／前記酸化物半導体膜のエッチングレート〕」を、単に「エッチング選択比」と略称することがある。
エッチング工程の具体的形態としては、前記金属膜上に予めフォトリソグラフィによりレジストパターンを形成しておき、該レジストパターンをエッチングマスクとして金属膜をエッチングする形態が好適である。
前記エッチングレート（「エッチング速度」ともいう）は、１分間当たりの膜厚方向についてのエッチング量（単位：ｎｍ／ｍｉｎ）を指す。ここで、「膜厚方向についてのエッチング量」は、後述する「膜減り量」と同義である。
エッチングレートは、分光エリプソメータ及び触針式膜厚計を用いて算出する。
前記エッチング選択比は、エッチング液の組成はもちろんのこと、エッチング液の温度、金属膜の組成及び膜質（例えば、膜密度）、酸化物半導体膜の組成及び膜質（例えば、膜密度）、等によって変わる場合がある。このため、本発明の電子素子の製造方法では、これらを調整し、前記エッチング選択比を１００以上とすることが好ましい。
エッチング選択比を１００以上に調整し易い観点から、エッチング液の温度は、１５℃〜４０℃が好ましく、１５℃〜３０℃がより好ましい。
酸化物半導体膜の組成等、その他の条件の好ましい範囲については前述の通りである。
前記エッチング選択比が１００未満であると、下地膜であるＩＧＺＯ膜の膜減り量が増大し、作製される電子素子の素子特性（電子素子として薄膜トランジスタ（ＴＦＴ）を作製する場合にはトランジスタ特性）が劣化する場合がある。
ＩＧＺＯ膜の膜減り量を更に抑制する観点からは、前記エッチング選択比は、５００以上が好ましく、１０００以上がより好ましく、５０００以上であることが更に好ましく、１００００以上であることが特に好ましい。
本発明では、過酸化水素を主成分とするエッチング液を用いる。
本発明におけるエッチング液は、必要に応じ、過酸化水素以外の他の成分を含んでいてもよい。但し、前記エッチング選択比をより大きくする観点からは、本発明におけるエッチング液は、溶媒としての水と、溶質としての過酸化水素と、からなる過酸化水素水が好ましい。
ここで、主成分とは、エッチング液から水等の溶媒を除いた全成分のうち、最も含有量が多い成分を指す。具体的には、前記溶媒を除いた全成分中における、過酸化水素の含有量は、８０質量％以上であることが好ましく、９０質量％以上であることがより好ましく、９５質量％以上であることが特に好ましい。
また、エッチング液の全量における、溶剤を除いた全成分の割合（例えば、エッチング液として過酸化水素水を用いる場合には過酸化水素の濃度）は、２０質量％以上５０質量％以下が好ましく、２５質量％以上４５質量％以下であることがより好ましく、２５質量％以上４０質量％以下であることが特に好ましい。
＜その他の工程＞
本発明の電子素子の製造方法は、必要に応じ上記以外のその他の工程を有していてもよい。
その他の工程としては、絶縁膜等のその他の膜を形成する工程や、電子素子としてＴＦＴを形成する場合における各工程（ゲート電極形成工程、ゲート絶縁膜形成工程、保護膜形成工程、層間絶縁膜形成工程、コンタクトホール形成工程、画素電極形成工程、等）等が挙げられる。
以上、本発明の電子素子及びその製造方法について説明したが、本発明の電子素子としては、基板上に、ＩＧＺＯ膜と、前記ウェットエッチングによりパターニングされた金属膜と、を含んで構成される素子であれば特に限定はない。
本発明の電子素子の具体的形態としては、例えば、薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」ともいう）が好適である。
本発明の電子素子がＴＦＴである場合、該ＴＦＴは、半導体層（活性層）としてのＩＧＺＯ膜と、ソース電極及びドレイン電極としての前記金属膜（前記ウェットエッチングによりパターニングされた前記金属膜）と、ゲート電極と、ゲート絶縁膜と、を少なくとも有して構成される。更に、必要に応じ、層間絶縁膜や画素電極を有していてもよい。
＜実施形態＞
以下、本発明の電子素子及びその製造方法の具体的な実施形態について説明する。但し、本発明は以下の実施形態に限定されることはない。
図１は、本発明の一実施形態である、薄膜トランジスタ（ＴＦＴ）の製造方法の一例を示す工程図である。
−基板−
まず、ＴＦＴを形成するための基板１０を用意する（図１（Ａ））。
基板１０の形状、構造、大きさ等については特に制限はなく、目的等に応じて適宜選択することができる。基板１０の構造は、単層構造であってもよいし、積層構造であってもよい。
−ゲート電極−
基板１０上にゲート電極１２を形成する（図１（Ｂ））。
ゲート電極１２は、導電性及び耐熱性（５００℃以上）を有するものを用い、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ（（株）フルヤ金属製のＡｇ合金）等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することができる。
例えば、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１０上に成膜する。ゲート電極１２の厚みは、１０ｎｍ〜１０００ｎｍとすることが好ましい。
成膜後、フォトリソグラフィ法及びエッチングによって所定の形状にパターニングを行う。このとき、ゲート電極１２及びゲート配線（不図示）を同時にパターニングすることが好ましい。
−ゲート絶縁膜−
基板１０上にゲート電極１２を形成した後、ゲート絶縁膜１４を形成する（図１（Ｃ））。
ゲート絶縁膜１４は、絶縁性及び耐熱性（５００℃以上）を有するものとし、例えば、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁膜、又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。
ゲート絶縁膜１４も、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１０上に成膜し、必要に応じてフォトリソグラフィ法によって所定の形状にパターニングを行う。
なお、ゲート絶縁膜１４は、リーク電流の低下及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁膜１４の厚みが大き過ぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜１４の材質にもよるが、ゲート絶縁膜１４の厚みは１０ｎｍ〜１０μｍが好ましく、５０ｎｍ〜１０００ｎｍがより好ましい。
−活性層（半導体層）−
ゲート絶縁膜１４を形成した後、前述のＩＧＺＯ膜１６を成膜する（図１（Ｄ））。
次いで、ＩＧＺＯ膜１６をパターニングして活性層１８を形成する（図１（Ｅ））。ここで、活性層１８は、基板１０の法線方向からみたときに、ゲート電極１２に対して重なり部を有するような、例えば島状（アイランド状）のパターンに形成する。
ＩＧＺＯ膜１６のパターニングは、フォトリソグラフィ法とエッチング法により行うことができる。具体的には、ゲート絶縁膜１４上に成膜したＩＧＺＯ膜１６を、活性層１８として残存させる部分にフォトリソグラフィによってレジストパターン形成し、塩酸、硝酸、希硫酸、又は、燐酸、硝酸、及び酢酸の混合液（Ａｌエッチング液；関東化学（株）製）等の酸溶液によりエッチングすることにより活性層１８を形成する。例えば、燐酸、硝酸、及び酢酸を含む水溶液を用いれば、ＩＧＺＯ膜１６の露出部分を確実に除去することができるため好ましい。
−ソース・ドレイン電極−
次に、活性層１８及びゲート絶縁膜１４の上にソース・ドレイン電極２０Ａ，２０Ｂを形成するための金属膜を形成する。
金属膜としては、前述のＷ及びＭｏの少なくとも１種を含む金属膜を用いる。
前記金属膜の膜厚は、成膜性、エッチングによるパターニング性、導電性（低抵抗化）などを考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
次いで、前記金属膜をエッチングしてパターニングすることにより活性層１８と接触するソース電極２０Ａ及びドレイン電極２０Ｂを形成する（図１（Ｆ））。
ここで、ソース・ドレイン電極２０Ａ，２０Ｂは、基板１０の法線方向からみたときに、ゲート電極１２及び活性層１８に対して重なり部を有するように形成する。
ここでは、金属膜を残留させる部分にフォトリソグラフィ法によってレジストパターンを形成し、前述の過酸化水素を主成分とするエッチング液を用いてウェットエッチングを行い、ソース・ドレイン電極を形成する。この際、ソース・ドレイン電極及びこれらの電極に接続する配線（データ配線など）を同時にパターニングすることが好ましい。
前記ウェットエッチングは、既述のとおり、エッチング選択比〔前記金属膜のエッチングレート／前記ＩＧＺＯ膜のエッチングレート〕が１００以上の条件で行う。これにより、ＩＧＺＯ膜の膜減りが抑制され、該膜減りに起因するトランジスタ特性の劣化（例えば、オン電流の低下）が抑制される。
また、前記ウェットエッチングでは、過酸化水素により、ＩＧＺＯ膜中の酸素欠陥を、Ｏ、ＯＨ、Ｈ等でターミネートすることができるので、ＩＧＺＯ膜中のキャリアを減少させることができ、前記ＩＧＺＯ膜の抵抗低下を抑制できる。
このため、ＩＧＺＯ膜の抵抗低下によるオフ電流の上昇を抑制できる。
以上により、前記ウェットエッチングにより、形成されるＴＦＴのオンオフ比〔オン電流／オフ電流〕が向上し、トランジスタ特性（素子特性）が向上する。
−保護膜−
ソース・ドレイン電極２０Ａ，２０Ｂ及び配線を形成した後、保護膜２２を形成する（図１（Ｇ））。
保護膜２２を形成する材料としては、ＭｇＯ、ＳｉＯ、ＳｉＯ２、Ａｌ２Ｏ３、ＧｅＯ、ＮｉＯ、ＣａＯ、ＢａＯ、Ｆｅ２Ｏ３、Ｙ２Ｏ３、又はＴｉＯ２等の金属酸化物、ＳｉＮｘ、ＳｉＮｘＯｙ等の金属窒化物、ＭｇＦ２、ＬｉＦ、ＡｌＦ３、又はＣａＦ２等の金属フッ化物、ポリエチレン、ポリプロピレン、ポリメチルメタクリレート、ポリイミド、ポリウレア、ポリテトラフルオロエチレン、ポリクロロトリフルオロエチレン、ポリジクロロジフルオロエチレン、クロロトリフルオロエチレンとジクロロジフルオロエチレンとの共重合体、テトラフルオロエチレンと少なくとも１種のコモノマーとを含むモノマー混合物を共重合させて得られる共重合体、共重合主鎖に環状構造を有する含フッ素共重合体、吸水率１％以上の吸水性物質、吸水率０．１％以下の防湿性物質等が挙げられる。
また、保護膜２２の形成方法は特に限定はなく、例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、ＭＢＥ（分子線エピタキシ）法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法（高周波励起イオンプレーティング法）、プラズマＣＶＤ法、レーザーＣＶＤ法、熱ＣＶＤ法、ガスソースＣＶＤ法、コーティング法、印刷法、転写法などが挙げられ、材料に応じて選択すればよい。
保護膜２２の厚みはその材質等にもよるが、通常は５０〜１０００ｎｍである。
−画素電極−
表示装置（液晶表示装置や有機ＥＬ表示装置等）用のＴＦＴとする場合には、保護膜２２の形成に次いで、保護膜２２にフォトリソグラフィ及びエッチングによりコンタクトホール２４を形成した後、画素電極２６等を形成する（図１（Ｈ））。
例えば、酸化インジウム錫（ＩＴＯ）をスパッタリングにより成膜した後、フォトリソグラフィ法及びエッチングによりパターニングを行うことにより、画素電極２６をパターン形成することができるとともに、コンタクトホール２４を通じて画素電極２６をドレイン電極２０Ｂと接続させることができる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではない。
例えば、本発明はボトムゲート型のＴＦＴの製造に限定されず、例えば、図２に示すような構成のトップゲート型のＴＦＴを製造する場合にも適用することできる。この場合、基板１０上にＩＧＺＯ膜を形成して活性層１８にパターン加工を行った後、スパッタ、レジストパターン形成、及び前述のウェットエッチングにより、ソース・ドレイン電極２０Ａ，２０Ｂを形成し、その後、ゲート絶縁膜１４及びゲート電極１２を順次形成すればよい。
また、本発明の電子素子の用途には特に限定はないが、例えば、表示装置（例えば、液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置等の表示装置、等）における駆動素子として好適である。
更に、本発明の電子素子は、樹脂基板を用いた低温プロセスで作製可能なデバイス（例えば、フレキシブルディスプレイ等）、Ｘ線センサー等の各種センサー、ＭＥＭＳ（Micro Electro Mechanical Systems）、アクチュエータ、内視鏡（カプセル内視鏡を含む）、医療分野に用いる形状記憶金属を用いたカテーテル、超音波探触子（ＭＥＭＳ型含）等、種々の電子デバイスにおける駆動素子（駆動回路）として、好適に用いられるものである。
≪表示装置又はセンサー≫
本発明の表示装置又はセンサーは、前述の本発明の電子素子を備えて構成される。
表示装置の例としては、例えば、液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置等の表示装置、等が好適である。
センサーの例としては、ＣＣＤ（Charge Coupled Device）又はＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のイメージセンサーや、Ｘ線センサー等が好適である。
本発明の表示装置は、ＩＧＺＯ膜の膜減りが抑制され、素子特性に優れた本発明の電子素子を備えるため、表示品質に優れる。
本発明のセンサーは、ＩＧＺＯ膜の膜減りが抑制され、素子特性に優れた本発明の電子素子を備えるため、高感度である。
図３は、本発明の表示装置の一例である液晶表示装置２００を示す概略構成図である。
図３に示すように、液晶表示装置２００は、互いに平行な複数のゲート配線２１０と、該ゲート配線２１０と交差する、互いに平行なデータ配線２２０と、を備えている。ここで、ゲート配線２１０とデータ配線２２０とは電気的に絶縁されている。ゲート配線２１０とデータ配線２２０との交差部付近には、薄膜トランジスタ（ＴＦＴ）２３０が備えられている。
薄膜トランジスタ２３０のゲート電極は、ゲート配線２１０に接続されており、薄膜トランジスタ２３０のソース電極は、データ配線２２０に接続されている。また、薄膜トランジスタ２３０のドレイン電極は、画素電極に接続されており、該画素電極と図示しない対向電極との間には液晶２５０が保持されている。更に、該画素電極は、接地された対向電極とともにコンデンサ２４０を構成している。
本発明の電子素子は、前記薄膜トランジスタ２３０として好適に用いられるものである。
前記薄膜トランジスタ２３０は、ＩＧＺＯ膜を用いて形成された半導体層の膜減りが抑制されており、優れたトランジスタ特性を示すため、液晶表示装置２００の表示品質を向上させる。
また、本発明によると、半導体層として低温（例えば、２００℃以下）での成膜が可能なＩＧＺＯ膜を用いて薄膜トランジスタ２３０を作製することができるため、基板として樹脂基板（プラスチック基板）を用いることができる。
このため、本発明によれば、表示品質に優れフレキシブルな液晶表示装置や、表示品質に優れフレキシブルなＥＬ表示装置（有機ＥＬ表示装置又は無機ＥＬ表示装置）を提供できる。
図４は、本発明のセンサーの一例であるＸ線センサー３００の概略断面図である。より具体的には、Ｘ線センサーアレイの一部を拡大した概略断面図である。
図４に示すように、Ｘ線センサー３００は、基板３１０上に形成されたＴＦＴ３２０及びキャパシタ３３０と、キャパシタ３３０上に形成された電荷収集用電極３５０と、Ｘ線変換層３６０と、上層電極３７０と、を備えて構成される。
図４中のＴＦＴ３２０は、図２に示したＴＦＴと同様のトップゲート型のＴＦＴであるが、本発明のセンサーはトップゲート型に限定されることはなく、ボトムゲート型のＴＦＴであってもよい。
ＴＦＴ３２０上には、パッシベーション膜３４０が設けられている。
キャパシタ３３０は、キャパシタ用下部電極とキャパシタ用上部電極とで絶縁膜３１４を挟んだ構造となっている。前記キャパシタ用下部電極は、ＴＦＴ３２０のソース・ドレイン電極と同一の材料であり、該ソース・ドレイン電極と同時にパターニングされて形成されている。前記キャパシタ用上部電極は、絶縁膜３１４に設けられたコンタクトホールを介し、ＴＦＴ３２０のソース電極及びドレイン電極のいずれか一方と接続されている。
電荷収集用電極３５０は、キャパシタ３３０におけるキャパシタ用上部電極上に設けられており、該キャパシタ用上部電極に接している。
Ｘ線変換層３６０はアモルファス・セレンからなる層であり、ＴＦＴ３２０及びキャパシタ３３０を覆うように設けられている。
上層電極３７０は、Ｘ線変換層３６０上に設けられており、Ｘ線変換層３６０に接している。
上記構成のＸ線センサー３００においては、Ｘ線は、図４の上部（上層電極３７０側）から照射され、Ｘ線変換層３６０で電子−正孔対を生成する。このＸ線変換層３６０に上層電極３７０によって高電界を印加しておくことにより、生成した電荷はキャパシタ３３０に蓄積され、ＴＦＴ３２０を順次走査することによって読み出される。
ＴＦＴ３２０は、ＩＧＺＯ膜を用いて形成された半導体層の膜減りが抑制されており、優れたトランジスタ特性を示すため、Ｘ線センサー３００の感度を向上させる。
以下、本発明を実施例により更に具体的に説明するが、本発明は以下の実施例に限定されるものではない。なお、特に断りのない限り、「部」及び「％」は質量基準である。
〔実施例１〕
≪エッチングレートの測定≫
実施例１として、ＩＧＺＯ膜、Ｍｏ膜、Ｗ膜、Ａｌ膜（参考用）、ＩＴＯ膜（参考用）のそれぞれの、過酸化水素水に対するエッチングレート（ｎｍ／ｍｉｎ）を測定した。
まず、シリコンウエハ（以下、「成膜基板」や「基板」ともいう）上に、ＩＧＺＯ膜、Ｍｏ膜、Ｗ膜、Ａｌ膜、ＩＴＯ膜をそれぞれ形成した。
＜ＩＧＺＯ膜の成膜＞
ＩＧＺＯ膜は、組成比（モル比）がＩｎ：Ｇａ：Ｚｎ＝１：１：１である単相のＩＧＺＯ焼結体ターゲット（密度６．３ｇ／ｃｍ３）、Ｇａ２Ｏ３ターゲット、及びＺｎＯターゲット、の３種のターゲットを用い、共スパッタで、組成比（モル比）がＩｎ：Ｇａ：Ｚｎ＝１：１：１となるように成膜した。
成膜されたＩＧＺＯ膜の組成比（モル比）を、蛍光Ｘ線分析装置（ＸＲＦ）にて測定し、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１であることを確認した。
更に、酸素も含めた組成比（モル比）としては、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４であった。
以下、得られたＩＧＺＯ膜を、「ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）」と証することがある。
また、ＩＧＺＯ膜の膜厚は５０ｎｍとした。膜厚の調整は、成膜時間の調整により行った（後述のＭｏ膜も同様である）。
また、得られたＩＧＺＯ膜のキャリア密度を、ＡＣホール測定システム（東陽テクニカ製；ＲＥＳＩＴＥＳＴ８３００）を用いて測定したところ、２×１０１６個／ｃｍ３であった。
また、得られたＩＧＺＯ膜についてＸ線回折を行ったところ、結晶構造を示す明確なピークは検出されず、該ＩＧＺＯ膜がアモルファス膜（非晶質膜）であることが確認された。
本実施例では、上記のように、ＩＧＺＯ膜の組成比（モル比）をＩｎ：Ｇａ：Ｚｎ＝１：１：１とするために、上記ＩＧＺＯターゲットとともにＧａ２Ｏ３ターゲット及びＺｎＯターゲットを用いて共スパッタによりＩＧＺＯ膜を成膜した。
この理由は、組成比（モル比）がＩｎ：Ｇａ：Ｚｎ＝１：１：１である単相のＩＧＺＯターゲットのみを用いてスパッタによりＩＧＺＯ膜を成膜すると、ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝１：０．８〜０．９：０．６５〜０．７５となり、ＩＧＺＯターゲットと同じ組成にはならないためである。これは、各元素（Ｉｎ、Ｇａ、Ｚｎ）のスパッタ率が異なることによるものである。
そこで、本実施例のＩＧＺＯ膜のスパッタは、Ｇａ量及びＺｎ量を補うために、上記ＩＧＺＯターゲットとともにＧａ２Ｏ３ターゲット及びＺｎターゲットを用いる共スパッタとした。
具体的には、図５の概念図に示すように、スパッタ装置の成膜室１００において、ＩＧＺＯターゲット、Ｇａ２Ｏ３ターゲット及びＺｎＯターゲットのそれぞれを、基板１０に対し対向配置させ、基板１０を回転させながら（図５中、実線の矢印参照）、各ターゲットにより共スパッタ（Co-sputter）を行った（図５中、破線の矢印参照）。
本実施例では、ＩＧＺＯターゲット及びＧａ２Ｏ３ターゲットにはＲＦ電源から電力を投入し、ＺｎＯターゲットには、ＤＣ電源から電力を投入した。但し、本発明はこの形態に限定されることはない。例えば、ＩＧＺＯターゲットにはＤＣ電源から電力を投入してもよく、ＺｎＯターゲットにはＲＦ電源から電力を投入してもよい。
ＩＧＺＯ膜スパッタ条件の詳細を以下に示す。
〜ＩＧＺＯ膜スパッタ条件〜
・到達真空度（ガス非導入時）： ６×１０−６Ｐａ
・成膜圧力（ガス導入時）： ４．０７×１０−１Ｐａ
・成膜温度： 室温（基板温度２３〜２５℃）
・Ａｒ流量： １００ｓｃｃｍ
・Ｏ２流量： ０．９ｓｃｃｍ
・基板回転速度： ２５ｒｐｍ
・投入電力： ＩＧＺＯターゲット…ＲＦ２００Ｗ、Ｇａ２Ｏ３ターゲット…ＲＦ６９Ｗ、ＺｎＯターゲット…ＤＣ４Ｗ
＜Ｍｏ膜の成膜＞
下記条件のスパッタにより、シリコンウエハ上に膜厚１００ｎｍのＭｏ膜を成膜した。
〜Ｍｏ膜スパッタ条件〜
・ターゲット：４インチのＭｏターゲット（純度４Ｎ）
・スパッタ方式： ＤＣマグネトロンスパッタ
・到達真空度（ガス非導入時）： ６×１０−６Ｐａ
・成膜圧力（ガス導入時）： ４．１×１０−１Ｐａ
・成膜温度： 室温（基板温度２３〜２５℃）
・Ａｒ流量： １００ｓｃｃｍ
・投入電力： ＤＣ２６０Ｗ
＜Ｗ膜の成膜＞
下記条件の蒸着により、シリコンウエハ上に膜厚１００ｎｍのＷ膜を成膜した。
〜Ｗ膜蒸着条件〜
・ＥＢ蒸着法
・蒸着材料Ｗ純度４Ｎ（高純度化学社製）
・到達真空度：２．０×１０−４Ｐａ
・成膜レート：２０ｎｍ／ｍｉｎ
＜Ａｌ膜（参考用）の成膜＞
下記条件の蒸着により、シリコンウエハ上に膜厚１００ｎｍのＡｌ膜を成膜した。
〜Ａｌ膜蒸着条件〜
・ＥＢ蒸着法
・蒸着材料Ａｌ純度４Ｎ（高純度化学社製）
・到達真空度：５．０×１０−５Ｐａ
・成膜レート：１０ｎｍ／ｍｉｎ
＜ＩＴＯ膜（参考用）の成膜＞
下記条件のスパッタにより、シリコンウエハ上に膜厚１００ｎｍのアモルファスＩＴＯ膜を成膜した。
〜ＩＴＯ膜スパッタ条件〜
・ターゲット：４インチのＩＴＯターゲット（純度４Ｎ、Ｉｎ２Ｏ３（９０質量％）＋ＳｎＯ２（１０質量％）の組成比）
・スパッタ方式： ＤＣマグネトロンスパッタ
・到達真空度（ガス非導入時）： ６×１０−６Ｐａ
・成膜圧力（ガス導入時）： ４．１×１０−１Ｐａ
・成膜温度： 室温（基板温度２３〜２５℃）
・Ａｒ流量： １００ｓｃｃｍ
・Ｏ２流量： ７．５ｓｃｃｍ
・投入電力： ＤＣ５００Ｗ
＜エッチングレートの測定＞
前記４種の膜それぞれについて、下記エッチング液（液温２０〜２５℃）に対するエッチングレート（エッチング速度）を算出した。
エッチングレートは、分光エリプソメータ及び触針式膜厚計を用いて算出した。
〜エッチング液の種類〜
・Ｈ２Ｏ２水 ・・・ 関東化学（株）製の過酸化水素水（Ｈ２Ｏ２を３０〜３５．５質量％含む水溶液）
・ＡＬＥ（参考用） ・・・ 関東化学（株）製の混酸アルミエッチング液（リン酸を７３質量％、硝酸を３質量％、酢酸を７質量％含む水溶液）
・Ｈ２ＳＯ４（９．６％）（参考用） ・・・ Ｈ２ＳＯ４を９．６質量％含む水溶液
各エッチング液による各膜のエッチングレート（ｎｍ／ｍｉｎ）を表１に示す。
表１に示すように、エッチング液としてＨ２Ｏ２水を用いた場合、Ｍｏ及びＷのみがエッチングされ、ＩＧＺＯ、Ａｌ、ＩＴＯはエッチングされないことがわかった。ここで、ＩＧＺＯ、ＩＴＯのエッチングレートは測定誤差と考えられる。
表１より、Ｈ２Ｏ２水におけるエッチング選択比（Ｍｏのエッチングレート／ＩＧＺＯのエッチングレート）は５×１０４と算出されるが、ＩＧＺＯのエッチングレートを測定誤差と考えると、前記エッチング選択比は実質的には∞（無限大）である。
同様に、Ｈ２Ｏ２水におけるエッチング選択比（Ｗのエッチングレート／ＩＧＺＯのエッチングレート）も５×１０４と算出されるが、ＩＧＺＯのエッチングレートを測定誤差と考えると、前記エッチング選択比は実質的には∞（無限大）である。
一方、エッチング液としてＡＬＥを用いた場合、５種の膜全てエッチングされたが、特に、ＩＧＺＯ、Ｍｏ、及びＷのエッチングレートが大きかった。
ＡＬＥにおけるエッチング選択比（Ｍｏのエッチングレート／ＩＧＺＯのエッチングレート）は、１．８６であった。また、ＡＬＥにおけるエッチング選択比（Ｗのエッチングレート／ＩＧＺＯのエッチングレート）は、１．７４であった。
なお、本実施例では、混酸アルミエッチング液であるＡＬＥを用いたが、Ｍｏ専用のエッチング液として市販されている関東化学（株）製「Ｍｏエッチング液」についても、成分はＡＬＥと同様に、リン酸及び硝酸の混合系である。
従って、「Ｍｏエッチング液」を用いた場合にも本実施例と同様の結果となるものと考えられる。
また、エッチング液としてＨ２ＳＯ４（９．６％）を用いた場合、５種の膜全てエッチングされるが、特に、ＩＧＺＯのエッチングレートが非常に大きかった。
次に、下記の追加実験も含め、本実施例１と非特許文献１（SID 08 DIGEST p.625-628）との対比を行った。詳細を以下に説明する。
非特許文献１では、Ｍｏのエッチングレートが１００〜１５０Å／ｓｅｃ（６００〜９００ｎｍ／ｍｉｎ）、ＩＧＺＯのエッチングレートが１０〜３０Å／ｓｅｃ（６０〜１８０ｎｍ／ｍｉｎ）となっている。非特許文献１には、エッチング液の情報は記載されていないが、上記Ｍｏのエッチングレート及び上記ＩＧＺＯのエッチングレートより、エッチング液としては、Ｍｏ専用エッチング液（リン酸及び硝酸の混合系エッチング液）を用いていることが容易に推定される。
次に、追加実験として、前述したＩＧＺＯターゲットを単独で用い、組成比（モル比）がＩｎ：Ｇａ：Ｚｎ＝１：０．８〜０．９：０．６５〜０．７５であるＩＧＺＯ膜を成膜し、このＩＧＺＯ膜のＡＬＥに対するエッチングレートを測定した。
得られたＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：０．８〜０．９：０．６５〜０．７５）のエッチングレートは７８ｎｍ／ｍｉｎであり、表１に示したＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）のエッチングレート１５５．５ｎｍ／ｍｉｎの１／２程度であった。Ｚｎの含有量が少ないＩＧＺＯ膜でエッチングレートが小さくなった理由は、Ｚｎ元素が酸によりエッチングされ易いため、と考えられる。
本実施例における２種の組成のＩＧＺＯ膜のエッチングレートと、非特許文献１のＩＧＺＯ膜のエッチングレートと、を対比すると大きな差は見られないため、非特許文献１のＩＧＺＯ膜の組成も、ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：０．８〜０．９：０．６５〜０．７５）又はＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）に近い組成であることが推定される。
以上より、非特許文献１では、本実施例に近い組成のＩＧＺＯ膜上にＭｏ膜を成膜し、該Ｍｏ膜を、リン酸及び硝酸の混合系エッチング液によりウェットエッチングしてソース・ドレイン電極を形成することによりＴＦＴを作製しているものと推定される。
しかしながら、ＬＣＤ用等の大面積の基板上にＴＦＴを形成する場合には、上記非特許文献１のウェットエッチングではＩＧＺＯ膜の膜減りが生じるため、エッチング液の濃度ムラやＩＧＺＯ膜組成のムラの影響により、面内でＴＦＴ特性のバラツキが大きくなる場合がある。
そこで、Ｍｏのウェットエッチングに、本実施例１で説明したＨ２Ｏ２水を用いることで、ＩＧＺＯ膜の膜減りを実質的にゼロとすることができるため、上記の問題を解決することができる。
〔実施例２〕
≪エッチング性の確認≫
次に、実施例２として、実施例１で用いた過酸化水素水により、Ｍｏ膜のエッチング性の確認を行った。
＜熱酸化膜上でのＭｏ膜のエッチング性（参考）＞
まず、ＩＧＺＯ膜上でのＭｏ膜のエッチング性を確認する前に、事前検討として、熱酸化膜上でのＭｏ膜のエッチング性を確認した。
具体的には、熱酸化膜（ＳｉＯ２膜）付きシリコンウエハーの熱酸化膜上に、実施例１と同様の条件で膜厚２００ｎｍのＭｏ膜を成膜した。ここで、実施例１のＭｏ膜の成膜条件では成膜レート（成膜速度）は１０ｎｍ／ｍｉｎであるため、成膜時間を２０ｍｉｎとしてＭｏ膜を成膜した。
次に、形成されたＭｏ膜上に、フォトレジストを塗布して塗布膜を形成し、形成された塗布膜をプリベーク（１２０℃）し、プリベーク後の塗布膜に対し、パターン露光、現像、ポストベーク（１２０℃）をこの順に行って、レジストパターンを形成した。
次に、形成されたレジストパターンをエッチングマスクとして、実施例１で用いたＨ２Ｏ２水を用い、液温２０〜２５℃、エッチング時間１２０秒（Ｍｏ膜を十分に除去可能な時間）の条件で、Ｍｏ膜のエッチングを行った。
その後、レジストパターンを除去した。
図６は、レジストパターン除去後、シリコンウエハーをＭｏ膜形成面側から観察したときの光学顕微鏡写真である。
図６に示すように、Ｍｏ膜のパターンエッジには特に乱れは無く、Ｍｏ膜は綺麗にパターニングされていた。
＜ＩＧＺＯ膜上でのＭｏ膜のエッチング性＞
熱酸化膜（ＳｉＯ２膜）付きシリコンウエハーの熱酸化膜上に、実施例１と同様の条件で、膜厚５０ｎｍのＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を成膜した。このとき、ＩＧＺＯ膜は、メタルマスク（シャドウマスク）を用い、パターン状に成膜した。
次に、上記「熱酸化膜上でのＭｏ膜のエッチング性」の項と同様の条件で、Ｍｏ膜の成膜、レジストパターン形成、エッチング、レジストパターン除去の各処理を行った。
図７は、レジストパターン除去後、シリコンウエハーをＭｏ膜形成面側から観察したときの光学顕微鏡写真である。
図７に示すように、ＩＧＺＯ膜上のＭｏ膜のパターンエッジにも特に乱れは無く、ＩＧＺＯ膜上においてもＭｏ膜は綺麗にパターニングされていた。
また、膜厚確認の結果、ＩＧＺＯ膜には膜減りが生じていないことが確認された。
〔実施例３〕
次に、実施例３として、既述の薄膜トランジスタの製造方法の一例（図１（Ａ）〜（Ｈ））に従って、実際にＴＦＴを作製した。
ここで、基板１０としては、厚さ１５０μｍのＰＥＮフィルム（ポリエチレンナフタレートフィルム；帝人デュポン社製Ｑ６５ＦＡ）を用いた。
ここで、ゲート電極１２は、膜厚９０ｎｍのＡｌ膜をスパッタにより成膜し、ウェットエッチングによりパターニングして形成した。
ゲート絶縁膜１４は、膜厚１００ｎｍのＳｉＯ２膜をスパッタにより成膜して作製した。
ＩＧＺＯ膜１６は、実施例１のＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）と同様の条件で、成膜時間の調整により膜厚５０ｎｍの膜として成膜した。
ＩＧＺＯ膜１６の、活性層１８へのパターニングは、ウェットエッチングにより行った。
ソース電極２０Ａ及びドレイン電極２０Ｂは、Ｍｏ膜を成膜し、該Ｍｏ膜をフォトリソグラフィ及びウェットエッチングによりパターニングし、その後レジストパターンを除去することにより形成した。
前記Ｍｏ膜は、実施例２のＭｏ膜の成膜条件と同様の条件で、膜厚２００ｎｍの膜として成膜した。
前記ウェットエッチングは、実施例１で用いたＨ２Ｏ２水を用い、液温２０〜２５℃、エッチング時間１２０秒の条件で行った。
保護膜２２は、膜厚１００ｎｍのＳｉＯ２膜をスパッタにより成膜して作製した。
コンタクトホール２４は、フォトリソグラフィ及びエッチングにより形成した。該エッチングとしては、今回はドライエッチングを用いた。
画素電極２６は、膜厚１００ｎｍのＡｌ膜をスパッタにより成膜し、ウェットエッチングによりパターニングして形成した。
以上で作製したＴＦＴについて、膜厚確認を行ったところ、ＩＧＺＯ膜には膜減りが生じていないことが確認された。
また、以上で作製したＴＦＴは、オンオフ比〔オン電流／オフ電流〕が高く、優れたトランジスタ特性を示した。
更に、以上で作製したＴＦＴ（ＴＦＴ付き基板）を一部材として用いることで、表示品質に優れフレキシブルな、液晶表示装置又は有機ＥＬ表示装置を作製できる。
以上、実施例２及び実施例３では、本発明の一例として、Ｗ及びＭｏの少なくとも１種を含む金属膜としてＭｏ膜を用いた例を説明したが、実施例１のＷ膜のエッチングレートやエッチング選択比（Ｗのエッチングレート／ＩＧＺＯのエッチングレート）から明らかなように、Ｗ膜や、その他の「Ｗ及びＭｏの少なくとも１種を含む金属膜」を用いた場合も、上記実施例２及び３と同様にＩＧＺＯ膜の膜減りを抑制でき、優れたトランジスタ特性を示すＴＦＴを作製できる。
１０ 基板
１２ ゲート電極
１４ ゲート絶縁膜
１６ ＩＧＺＯ膜
１８ 半導体層（活性層）
２０Ａ ソース電極
２０Ｂ ドレイン電極
２２ 保護膜
２４ コンタクトホール
２６ 画素電極
１００ 成膜室
２００ 液晶表示装置
２１０ ゲート配線
２２０ データ配線
２３０、３２０ 薄膜トランジスタ（ＴＦＴ）
２５０ 液晶
３００ Ｘ線センサー
３３０ キャパシタ
３５０ 電荷収集用電極
３６０ Ｘ線変換層
３７０ 上層電極

Claims (9)

  1. 基板上に、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と、Ｗ及びＭｏの少なくとも１種を含む金属膜と、をこの順に有する膜付き基板を用意する工程と、
    前記膜付き基板の前記金属膜を、過酸化水素を主成分とするエッチング液として、溶媒を除いた全成分中における過酸化水素の含有量が８０質量％以上であるエッチング液を用い、エッチング選択比〔前記金属膜のエッチングレート／前記酸化物半導体膜のエッチングレート〕が１００以上の条件でウェットエッチングする工程と、
    を有する電子素子の製造方法。
  2. 前記エッチング液は、過酸化水素の濃度が２５質量％以上４５質量％以下の過酸化水素水である請求項１に記載の電子素子の製造方法。
  3. 前記基板が、樹脂基板である請求項１又は請求項２に記載の電子素子の製造方法。
  4. 前記酸化物半導体膜が、アモルファス酸化物半導体膜である請求項１〜請求項３のいずれか１項に記載の電子素子の製造方法。
  5. 前記酸化物半導体が、下記一般式（Ｉ）で表される化合物である請求項１〜請求項４のいずれか１項に記載の電子素子の製造方法。
    （Ｉｎ２−ＸＧａＸ）Ｏ３・（ＺｎＯ）ｍ … 一般式（Ｉ）
    〔一般式（Ｉ）中、Ｘは２未満であり、ｍは正の整数である。〕
  6. 請求項１〜請求項５のいずれか１項に記載の電子素子の製造方法によって製造された電子素子。
  7. 薄膜トランジスタである請求項６に記載の電子素子。
  8. 請求項６又は請求項７に記載の電子素子を備えた表示装置。
  9. 請求項６又は請求項７に記載の電子素子を備えたセンサー。
JP2009162508A 2009-07-09 2009-07-09 電子素子及びその製造方法、表示装置、並びにセンサー Active JP5528734B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009162508A JP5528734B2 (ja) 2009-07-09 2009-07-09 電子素子及びその製造方法、表示装置、並びにセンサー
KR1020100065943A KR101654663B1 (ko) 2009-07-09 2010-07-08 전자소자와 그 제조방법, 표시장치, 및 센서
US12/832,077 US8222158B2 (en) 2009-07-09 2010-07-08 Electronic device, method of manufacturing the same, display and sensor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009162508A JP5528734B2 (ja) 2009-07-09 2009-07-09 電子素子及びその製造方法、表示装置、並びにセンサー

Publications (2)

Publication Number Publication Date
JP2011018777A JP2011018777A (ja) 2011-01-27
JP5528734B2 true JP5528734B2 (ja) 2014-06-25

Family

ID=43426796

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009162508A Active JP5528734B2 (ja) 2009-07-09 2009-07-09 電子素子及びその製造方法、表示装置、並びにセンサー

Country Status (3)

Country Link
US (1) US8222158B2 (ja)
JP (1) JP5528734B2 (ja)
KR (1) KR101654663B1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102157249B1 (ko) * 2009-09-16 2020-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5562891B2 (ja) 2011-03-30 2014-07-30 富士フイルム株式会社 撮像装置
US8946066B2 (en) 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
CN102208453A (zh) * 2011-06-02 2011-10-05 上海大学 基于氧化物薄膜晶体管阵列制备的复合叠层电极
JP5827045B2 (ja) * 2011-06-29 2015-12-02 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP6078063B2 (ja) * 2011-07-13 2017-02-08 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 薄膜トランジスタデバイスの製造方法
WO2013089115A1 (en) * 2011-12-15 2013-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20130137851A (ko) 2012-06-08 2013-12-18 삼성디스플레이 주식회사 산화물 반도체의 전구체 조성물, 산화물 반도체를 포함하는 박막 트랜지스터 기판, 그리고 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 방법
WO2014005841A1 (en) * 2012-07-03 2014-01-09 Imec A method for fabricating a thin film transistor
US9935152B2 (en) 2012-12-27 2018-04-03 General Electric Company X-ray detector having improved noise performance
JP6128020B2 (ja) * 2013-04-10 2017-05-17 ソニー株式会社 電子デバイス及び固体撮像装置、並びに、電子デバイスにおける電極形成方法
CN103337462B (zh) * 2013-06-13 2017-03-22 北京大学深圳研究生院 一种薄膜晶体管的制备方法
US9425217B2 (en) * 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9917133B2 (en) 2013-12-12 2018-03-13 General Electric Company Optoelectronic device with flexible substrate
US10732131B2 (en) 2014-03-13 2020-08-04 General Electric Company Curved digital X-ray detector for weld inspection
JP2016054171A (ja) * 2014-09-02 2016-04-14 株式会社神戸製鋼所 薄膜トランジスタの酸化物半導体薄膜、薄膜トランジスタ、およびスパッタリングターゲット
JP6501385B2 (ja) * 2014-10-22 2019-04-17 日本放送協会 薄膜トランジスタおよびその製造方法
US9548327B2 (en) * 2014-11-10 2017-01-17 Semiconductor Energy Laboratory Co., Ltd. Imaging device having a selenium containing photoelectric conversion layer
CN105097943A (zh) * 2015-06-24 2015-11-25 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
US20200035957A1 (en) * 2018-07-24 2020-01-30 Samsung Display Co., Ltd. Display apparatus manufacturing method and display apparatus manufacturing system
GB201905743D0 (en) * 2019-04-24 2019-06-05 Univ Manchester Device and method
KR102431923B1 (ko) * 2020-11-30 2022-08-11 김성진 Tft 제작 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107015A (ja) * 1996-09-26 1998-04-24 Sharp Corp パターン形成方法
US6074960A (en) * 1997-08-20 2000-06-13 Micron Technology, Inc. Method and composition for selectively etching against cobalt silicide
JP4288852B2 (ja) * 2000-12-27 2009-07-01 住友電気工業株式会社 バイポーラトランジスタの製造方法
JP2006019935A (ja) * 2004-06-30 2006-01-19 Toshiba Corp 薄膜圧電共振器及びその製造方法
TW200709294A (en) * 2005-06-13 2007-03-01 Advanced Tech Materials Compositions and methods for selective removal of metal or metal alloy after metal silicide formation
JP4793679B2 (ja) 2005-11-10 2011-10-12 富士電機株式会社 薄膜トランジスタ
JP2007212699A (ja) * 2006-02-09 2007-08-23 Idemitsu Kosan Co Ltd 反射型ｔｆｔ基板及び反射型ｔｆｔ基板の製造方法
KR101270837B1 (ko) * 2006-04-20 2013-06-05 동우 화인켐 주식회사 텅스텐 또는 티타늄-텅스텐 합금 식각용액
US7741230B2 (en) * 2006-08-08 2010-06-22 Intel Corporation Highly-selective metal etchants
US7927991B2 (en) * 2006-08-25 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP4785721B2 (ja) 2006-12-05 2011-10-05 キヤノン株式会社 エッチング方法、パターン形成方法、薄膜トランジスタの製造方法及びエッチング液
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
US7682882B2 (en) * 2007-06-20 2010-03-23 Samsung Electronics Co., Ltd. Method of manufacturing ZnO-based thin film transistor
JP5642967B2 (ja) * 2007-11-22 2014-12-17 関東化学株式会社 エッチング液組成物
TWI577027B (zh) * 2008-07-31 2017-04-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8980706B2 (en) * 2008-09-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Double treatment on hard mask for gate N/P patterning

Also Published As

Publication number Publication date
US20110006300A1 (en) 2011-01-13
KR20110005217A (ko) 2011-01-17
KR101654663B1 (ko) 2016-09-06
US8222158B2 (en) 2012-07-17
JP2011018777A (ja) 2011-01-27

Similar Documents

Publication Publication Date Title
JP5528734B2 (ja) 電子素子及びその製造方法、表示装置、並びにセンサー
JP5322787B2 (ja) 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
JP4982620B1 (ja) 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
JP5466940B2 (ja) 電界効果型トランジスタ及び電界効果型トランジスタの製造方法
JP5606787B2 (ja) 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
TWI355746B (en) Bottom gate type thin film transistor, method of m
JP5615744B2 (ja) 電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法
KR101795194B1 (ko) 박막 트랜지스터 및 그의 제조 방법
US20150357480A1 (en) Stable metal-oxide thin film transistor and method of making
JP5657433B2 (ja) 薄膜トランジスタの製造方法、薄膜トランジスタ、表示装置、センサ及びｘ線デジタル撮影装置
JP5795551B2 (ja) 電界効果型トランジスタの製造方法
JP2010199307A (ja) トップゲート型の電界効果型トランジスタ及びその製造方法並びにそれを備えた表示装置
JP2011249674A (ja) 薄膜トランジスタおよびその製造方法
RU2692401C1 (ru) Полевой транзистор, способ его изготовления, элемент отображения, устройство отображения и система
JP5424724B2 (ja) 電界効果型トランジスタの製造方法、電界効果型トランジスタ、表示装置、及び電磁波検出器
US7977214B2 (en) Method of manufacturing field-effect transistor, field-effect transistor, and method of manufacturing display device
JP2012028481A (ja) 電界効果型トランジスタ及びその製造方法
JP5478963B2 (ja) 電子素子及び電子素子の製造方法
JP2010182929A (ja) 電界効果型トランジスタの製造方法
KR101851428B1 (ko) 박막 트랜지스터, 표시 장치, 이미지 센서 및 x 선 센서
TW201207953A (en) Method for producing field-effect transistor, method for producing display device, method for producing X-ray imaging device, and method for producing optical sensor
JP2010073880A (ja) 薄膜電界効果型トランジスタ及びその製造方法
JP5523897B2 (ja) 薄膜トランジスタおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130924

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140325

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140416

R150 Certificate of patent or registration of utility model

Ref document number: 5528734

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250