JP2005268798A - 酸化物薄膜を製造する方法 - Google Patents

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Abstract

【課題】 薄膜酸化物を製造する方法を提供すること。
【解決手段】 本方法は、基板を形成するステップと、高密度（ＨＤ）プラズマ源を用いて、３６０℃以下の温度で基板を処理するステップと、基板上に位置するＭ酸化物層を形成するステップであって、Ｍは、化学的に固体と定義され、かつ、＋２〜＋５の範囲の酸化状態を有する元素を含む群から選択された元素である、ステップとを包含する。いくつかの局面では、前記方法は、誘導結合プラズマ（ＩＣＰ）源を用いる。いくつかの局面では、基板をプラズマ酸化するためにＩＣＰ源が用いられる。他の局面では、基板上にＭ酸化物層を堆積するために、ＨＤプラズマ化学気相成長法が用いられる。本方法のいくつかの局面では、Ｍはシリコンであり、シリコン層および酸化物層は、ＴＦＴに組み込まれる。
【選択図】 図６

Description

本発明は、一般に集積回路（ＩＣ）および液晶ディスプレイ（ＬＣＤ）の製造プロセスに関し、より具体的には、高密度プラズマを用いる酸化物薄膜の製造方法に関する。
二成分酸化物および多成分酸化物は、電子、光および電気化学分野等において多数の用途に使用され、その微細構造、光学および電気特性が活用されている。例えば、ＩＣデバイスの適正な性能は、部分的に、酸化物ゲート絶縁層の特性に依存する。酸化物薄膜特性は製造技術に依存する。なぜなら、これらの技術が膜のバルクおよび界面特性に影響を及ぼすからである。
現在、酸化物薄膜を基板上に成長または堆積させるために多くの従来の物理的および化学的技術が用いられる。例えば、薄膜は、酸化性雰囲気中で適切な基板上に成長させることができるし、あるいは、反応活性種をソースから基板に移送することによって、基板上に直接堆積することができる。上述の技術の場合、酸化物の成長または堆積（さらにはその結果として生じる酸化物）の特性を制御する重要な要素は、プロセスにおいて利用可能な活性酸素種のエネルギー状態である。Ｏ２の結合エネルギーは５．１ｅＶ（電子ボルト）である。従って、Ｏ２分子と選択された前駆体とを解離し、これにより、活性酸素種を生成するために、成長または堆積技術は、上述の５．１ｅＶを含む電子温度／イオンエネルギー分布を供給しなくてはならない。
熱酸化またはプラズマ化学気相成長（ＰＥＣＶＤ）等の従来の物理的および化学的技術は、基板に熱エネルギーを供給することによって、および／または、プラズマ媒体中に反応活性種を生成することによって、必要な電子温度／イオンエネルギー分布を取得する。例えば、熱酸化は、基板に高い熱エネルギーを供給し、かつ酸素分子を基板中に拡散させることによって必要な電子温度／イオンエネルギー分布を取得することによって、基板表面上に酸化物層を生成する。熱酸化は、実用的な成長速度を達成するために高い温度を必要とする。例えば、Ｓｉ基板上に二酸化シリコン（ＳｉＯ２）を実用的な成長速度で生成するには少なくとも８００℃の温度が必要である。
酸化膜の基板として熱感受性材料、すなわち４００℃を超える温度によってダメージを受ける材料を使用することが注目されている。熱感受性材料は、ガラスやポリマー等の透明材料、および、プラスチック等の可撓性材料を含む。残念ながら、熱酸化は、少なくとも８００℃の温度を必要とするので熱感受性材料に適さない。他の従来の物理的および化学的技術は、前駆体およびエネルギー源を適切に選択することによって４００℃より低い温度（以下において低温と呼ぶ）で酸化物を成長または堆積し得る。残念ながら、従来のプラズマベースの物理的および化学的技術は、プラズマエネルギーと密度とを別々には制御しない。従って、これらの従来技術は、薄膜成長および堆積機構の制御が制限されていた。その結果、堆積膜のバルクおよび界面特性が劣化し、さらには通常の低温堆積速度はコスト面で適していない。
図１は、ＰＥＣＶＤシステム（従来技術）の模式図である。残念ながら、低温ＰＥＣＶＤプロセスパラメータを改変して堆積速度を大きくすると、得られる酸化物のバルクおよび界面特性の品質はさらに低下する。このことを図１のシステムによって示す。図１のシステムは、容量結合プラズマを用いる。すなわち、高周波パワーが上部電極に直接接続され、かつ下部電極に容量結合される。２つの電極が結合されるので、上部および下部電極に向けられたエネルギーを別々に制御することは不可能である。残念ながら、エネルギー制御が十分でないので、得られる酸化物の品質が低下する。例えば、高周波パワーを増加させて酸化物の成長速度を上げると、シース（ｓｈｅａｔｈ）電位が増加し、得られる酸化物のバルクおよび界面特性に悪影響を及ぼす。
低温堆積または成長プロセスが、ＰＥＣＶＤ等の従来の低温法によって形成された二成分酸化物層および多成分酸化物層よりも優れたバルクおよび界面特性を有する二成分酸化物層および多成分酸化物層を形成し得るならば有利である。
低温堆積または成長プロセスが、熱酸化物のバルクおよび界面特性に近いバルクおよび界面特性を有する二成分酸化物層および多成分酸化物層を形成し得るならば有利である。
低温堆積または成長プロセスが、ＰＥＣＶＤ等の従来の低温法の速度よりも大きい速度で二成分酸化物層および多成分酸化物層を堆積し得るならば有利である。
低温堆積または成長プロセスが、プラズマエネルギーと密度とを別々に制御して、得られる二成分酸化物および多成分酸化物薄膜のバルクおよび界面特性を改善し得るならば有利である。
本発明は、３６０℃以下の温度で製造される酸化物薄膜の界面をもたらすプロセスを記載する。この界面は、バルク酸化物のバルクおよび界面特性に近いバルクおよび界面特性を有する。本発明は、高密度（ＨＤ）プラズマ源を用いて酸化物薄膜を成長または堆積させて達成される。本発明は、薄膜トランジスタ（ＴＦＴ）等の集積回路（ＩＣ）デバイスを、ガラスおよびポリマー等の透明基板、あるいは、プラスチック等の可撓性基板上に形成することを可能にする。
従って、薄膜酸化物を製造する方法が提供される。この方法は、基板を形成するステップと、３６０℃以下の温度で基板を処理するステップと、高密度（ＨＤ）プラズマ源を用いるステップと、基板上に位置するＭ酸化物層を形成するステップであって、Ｍは、化学的に固体と定義され、かつ＋２〜＋５の範囲の酸化状態を有する元素を含む群から選択される、ステップとを包含する。いくつかの局面では、本方法は、誘導結合プラズマ（ＩＣＰ）源を用いる。いくつかの局面では、基板をプラズマ酸化するためにＩＣＰ源が用いられる。他の局面では、Ｍ酸化物層を堆積するためにＨＤプラズマ化学気相成長が用いられる。プラズマ酸化および堆積プロセスは、パワー密度、圧力、プロセスガス組成、およびプロセスガス流を含む特定のパラメータで実行される。本方法のいくつかの局面では、Ｍはシリコンであり、シリコン層およびＭ酸化物層は、透明基板層を形成し、この基板上に拡散バリアを配置し、この拡散バリアの上にシリコン層を配置することによってＴＦＴに組み込まれる。従って、シリコン層にトランジスタのチャネル、ソースおよびドレイン領域が形成され、酸化物層はゲート誘電体層を形成し、このゲート誘電体層上に位置するゲート電極が形成される。
本発明の薄膜酸化物を製造する方法は、基板を形成するステップと、高密度（ＨＤ）プラズマ源を用いて、該基板を３６０℃以下の温度で処理するステップと、該基板上に位置するＭ酸化物層を形成するステップであって、Ｍは、化学的に固体と定義され、かつ、＋２〜＋５の範囲の酸化状態を有する元素を含む群から選択される元素である、ステップと
を包含する、方法であって、これにより上記目的を達成する。
前記ＨＤプラズマ源を用いて基板を３６０℃以下の温度で処理するステップは、誘導結合プラズマ（ＩＣＰ）源を用いるステップを包含してもよい。
前記基板を形成するステップは、Ｍを含む基板を形成するステップを包含し、前記ＩＣＰ源を用いるステップは、該基板をプラズマ酸化するステップを包含してもよい。
前記基板をプラズマ酸化するステップは、３６０℃の温度で、１０Ｗ／ｃｍ２（１平方センチメートルあたりのワット数）までのパワー密度で１３．５６〜３００ＭＨｚ（メガヘルツ）の範囲で、５００ｍＴｏｒｒ（ミリトル）までの圧力で、約１０：１〜２００：１の比率の不活性ガスと酸素との混合物と、約５０〜２００ｓｃｃｍ（１分あたり標準立法メートル数）の全ガス流でプラズマを誘導結合するステップを包含してもよい。
前記プラズマを誘導結合するステップは、３Ｗ／ｃｍ２までのパワー密度で５０ＫＨｚ（キロヘルツ）〜１３．５６ＭＨｚの範囲の基板バイアスを変化させるステップを包含してもよい。
前記プラズマを不活性ガスと酸素との混合物と誘導結合するステップは、酸素を、ヘリウム、アルゴン、およびクリプトンを含む群から選択される不活性ガスと混合するステップを包含してもよい。
前記Ｍを含む基板を形成するステップは、シリコン層を形成するステップを包含してもよい。
透明基板層を形成するステップと、該透明基板層の上に位置し、かつ、前記シリコン層の下に位置する拡散バリアを形成するステップとをさらに包含する方法であって、前記シリコン層を形成するステップは、該シリコン層にトランジスタのチャネル、ソース、およびドレイン領域を形成するステップを包含し、前記Ｍ酸化物層を形成するステップは、前記酸化物のゲート誘電体層を形成するステップを包含し、前記方法は、前記ゲート誘電体層の上に位置するゲート電極を形成するステップをさらに包含してもよい。
前記酸化物のゲート誘電体層を形成するステップは、５×１０１１／ｃｍ２（１平方センチメートルあたり）未満の固定した酸化物電荷密度と、約９×１０１０〜８×１０１０／ｃｍ２ｅＶ（１平方センチメートル・電子ボルトあたり）の界面トラップ密度と、１Ｖ未満のフラットバンド電圧シフトと、８ＭＶ／ｃｍ（１センチメートルあたりのメガボルト数）の印加された電界での１０−７Ａ／ｃｍ２（１平方センチメートルあたりのアンペア数）未満のリーク電流密度と、１０ＭＶ／ｃｍよりも大きい破壊電界強度 を有する誘電体層を形成するステップを包含してもよい。
前記Ｍ酸化物層を形成するステップは、約１．４５〜１．４７の屈折率のシリコン酸化物層を形成するステップを包含してもよい。
前記Ｍを含む基板を形成するステップは、所定材料のベース層を形成するステップと、該ベース層上に元素Ｍの薄膜を堆積するステップとを包含し、前記基板をプラズマ酸化するステップは、該Ｍの薄膜をプラズマ酸化するステップを包含してもよい。
前記ＩＣＰ源を用いるステップは、高密度プラズマ化学気相成長（ＨＤ−ＰＥＣＶＤ）プロセスを用いて前記基板を処理するステップを包含し、前記基板上に位置するＭ酸化物層を形成するステップは、該Ｍ酸化物層を堆積するステップを包含してもよい。
前記ＨＤ−ＰＥＣＶＤプロセスを用いて前記基板を処理するステップは、１０Ｗ／ｃｍ２までのパワー密度で１３．５６〜３００ＭＨｚの範囲で、５００ｍＴｏｒｒまでの圧力で、分解可能な形態のＭを有する反応ガスと前駆体化合物との混合物であって、前記ガスと前駆体化合物とは、Ｍの価電子状態により選択される比率である、混合物とプラズマを誘導結合するステップを包含してもよい。
前記プラズマを誘導結合するステップは、３Ｗ／ｃｍ２までのパワー密度で５０ＫＨｚ〜１３．５６ＭＨｚの範囲の基板バイアスを変更するステップを包含してもよい。
前記基板を形成するステップは、シリコン層を形成するステップを包含してもよい。
分解可能な形態のＭを有する反応ガスと前駆体化合物との混合物とプラズマを誘導結合するステップであって、前記Ｍの価電子状態により選択される比率の前記ガスと前駆体化合物は、約１０：１００：５０〜２５：１００：５０の比率のＳｉＨ４、Ｎ２ＯおよびＮ２ガスの混合物とプラズマを誘導結合するステップを包含してもよい。
透明基板層を形成するステップと、該透明基板上に位置し、かつ、前記シリコン層の下に位置する拡散バリアを形成するステップとをさらに包含する方法であって、前記シリコン層を形成するステップは、該シリコン層にトランジスタのチャネル、ソース、およびドレイン領域を形成するステップを包含し、前記Ｍ酸化物層を堆積するステップは、ゲート誘電体層を堆積するステップを包含し、前記方法は、前記ゲート誘電体層の上にゲート電極を形成するステップをさらに包含してもよい。
前記ゲート誘電体層を形成するステップは、５×１０１１／ｃｍ２未満の固定した酸化物電荷密度と、約２×１０１０〜８×１０１０／ｃｍ２ ｅＶの界面トラップ密度と、１Ｖ未満のフラットバンド電圧シフトと、８ＭＶ／ｃｍの印加された電界での１０−７Ａ／ｃｍ２未満のリーク電流密度と、１０ＭＶ／ｃｍよりも大きい破壊電界強度とを有する誘電体層を形成するステップを包含してもよい。
前記Ｍ酸化物層を堆積するステップは、約１．４５〜１．４７の屈折率のシリコン酸化物層を堆積するステップを包含してもよい。
前記基板を形成するステップは、Ｍがアモルファスシリコン、微細結晶シリコン、および多結晶シリコンを含む群から選択されるシリコンである、基板を形成するステップを包含してもよい。
前記基板上に位置するＭ酸化物を形成するステップは、Ｍ二成分酸化物およびＭ多成分酸化物を含む群から選択されるＭ酸化物を形成するステップを包含してもよい。
前記ＨＤプラズマ源を用いて、３６０℃以下の温度で前記基板を処理するステップは、電子サイクロトロン共鳴（ＥＣＲ）プラズマ源およびカソード結合プラズマ源を含む群から選択されるプラズマ源を用いるステップを包含してもよい。
あるいは、本発明の薄膜酸化物を製造する方法は、基板を形成するステップと、トランスミッション／トランスフォーマ結合プラズマ（ＴＣＰ）源を用いて、３６０℃以下の温度で前記基板を処理するステップと、該基板上にＭ酸化物層を形成するステップであって、Ｍは、化学的に固体と定義され、かつ＋２〜＋５の範囲の酸化状態を有する元素を含む群から選択される、ステップとを包含する、方法である。
また、本発明の薄膜酸化物を製造するｉｎ−ｓｉｔｕ法は、薄膜プロセスチャンバ内で、基板を形成するステップと、該薄膜プロセスチャンバ内に基板を放置し、高密度（ＨＤ）プラズマ源を用いて、３６０℃以下の温度で該基板を処理するステップと、該薄膜プロセスチャンバ内で、該基板上に位置するＭ酸化物層を形成するステップであって、Ｍは、化学的に固体と定義され、かつ＋２〜＋５の範囲の酸化状態を有する元素を含む群から選択される、ステップとを包含する、ｉｎ−ｓｉｔｕ法である。
以下において、上述の方法のさらなる詳細が示される。
図２は、本発明の方法によって生成された一般的な薄膜酸化物界面の部分断面図である。
図３は、誘導結合プラズマ（ＩＣＰ）源を用いる高密度プラズマ化学気相成長（ＨＤ−ＰＥＣＶＤ）システムの模式図である。以下の記載は、図２および図３を参照して考察される。図２は、本発明の方法によって生成される薄膜酸化物界面の一般的な場合を示す。Ｍ酸化物界面２００は、基板２０２およびその上に配置された厚さ２０６のＭ酸化物層２０４から構成される。Ｍ酸化物層２０４は、基板２０２を、ＨＤプラズマ源を用いて３６０℃以下の温度で処理することによって形成される。図２について、処理のタイプは指定されないが、以下において、処理方法がさらに説明される。一般的または平均的な場合として３６０℃が選択されることが理解される。プロセスパラメータに依存して、基板２０２または酸化物層２０４のいくつかの部分は３６０℃よりも高い温度であり得る。例えば、図３に示されるシステム等のＩＣＰプラズマ源を伴うシステムが以下において例示される。しかしながら、本発明の方法は、ＩＣＰプラズマ源に限定されないことが理解される。例えば、電子サイクロトロン共鳴（ＥＣＲ）システムまたはカソード結合システム（図示せず）等の他のＨＤプラズマ源も用いられ得る。
元素Ｍの基準は２つある：元素が室温（約２０℃）および１気圧の圧力で、化学的に固体と定義されること、かつ元素が＋２〜＋５の範囲の酸化状態を有することである。上述の基準は、所望の特性を有するＭ酸化物層２０４を生成するために選択される。例えば、＋２の酸化状態の固体元素である亜鉛は、適切に酸化された場合、亜鉛酸化物（ＺｎＯ）を生成する。ＺｎＯは、弾性表面波（ＳＡＷ）デバイスを製造するために有用である。シリコンは、＋４の酸化状態の固体元素である。適切に酸化された場合、シリコンは、二酸化ケイ素（ＳｉＯ２）を生成し、例えば、集積回路（ＩＣ）デバイスの誘電体層として、電気分野の用途が多い。シリコンの典型的な形態は、アモルファスシリコン、微結晶シリコン、および多結晶シリコンを含むが、これらに限定されない。元素の周期表からのＭの他の例は、４ａ族の元素、および遷移元素の最初の３行における元素を含む。Ｍ酸化物層２０４は、二成分酸化物および多成分酸化物であり得る。
図４ａは、プラズマ酸化を用いる本発明の方法によって生成された薄膜酸化物界面の部分断面図である。以下の記載は、図３および図４ａを参照して考察される。図４ａにおいて、Ｍ酸化物界面４１０は、基板４１２およびその上に配置される厚さ４１６のＭ酸化物層４１４を備える。基板４１２は元素Ｍで製造される。Ｍ酸化物層４１４は、例えば、図３に示されるＨＤ−ＰＥＣＶＤシステム等のＩＣＰプラズマ源を用いて基板４１２をプラズマ酸化することによって形成される。
図４ｂは、プラズマ酸化を用いる本発明の方法によって生成された薄膜酸化物界面の部分断面図である。以下の記載は、図３および図４ｂを参照して考察される。図４ｂにおいて、Ｍ酸化物界面４２０は、基板４２２およびベース層４２４、さらにその上に配置されるＭ薄膜４２６を備える。薄膜４２６の上には厚さ４３０のＭ酸化物層４２８が配置される。厚さ４３０は、通常１０００オングストローム（Å）未満である。この薄膜４２６は、化学気相成長法（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、電子サイクロトロン共鳴プラズマ化学気相成長法（ＥＣＲ−ＰＥＣＶＤ）、誘導結合プラズマ−プラズマ化学気相成長法（ＩＣＰ−ＰＥＣＶＤ）、光ＰＥＣＶＤ、スパッタリング（例えば、無線周波数（ＲＦ）、直流、イオンアシストまたはカソード結合を含むが、これらに限定されない）、電子ビーム、原子層堆積法（ＡＬＤ）、ラジカル酸化、およびＨＤ−ＰＥＣＶＤを含む当該分野にて公知の任意の物理的または化学的薄膜堆積法によって堆積され得る。薄膜４２６の堆積に続いて、薄膜４２６は、例えば、図３に示されるＨＤ−ＰＥＣＶＤシステム等のＩＣＰプラズマ源を用いてプラズマ酸化され、酸化物層４２８を生成する。１０００Å未満の厚さの酸化物層は、キャパシタ等の電子部品の製造および光学的応用において特に有用である。
図４ｃは、酸化物堆積を用いる本発明の方法によって生成された薄膜酸化物界面の部分断面図である。以下の記載は、図３および図４ｃを参照して考察される。Ｍ酸化物界面４４０は、適切な材料から形成された基板４４２およびその上に位置するＭ酸化物層４４４を備える。酸化物層４４４は、厚さ４４６を有する。適切な基板材料は、金属半導体、セラミックス、ガラス、ポリマー、およびプラスチックを含むが、これらに限定されない。これらの材料は、界面４４０の所望の用途にしたがって選択され得る。基板タイプは、以下においてさらに記載される。酸化物層４４４を堆積するために、例えば、図３に示されるＨＤ−ＰＥＣＶＤシステム等のＩＣＰプラズマ源が用いられ得る。層４４を堆積するために、例えば、図４ｂの説明において述べられる技術等の任意の適切な物理的または化学的堆積技術が用いられ得る。
堆積プロセスの場合、生成されるＭ酸化物のタイプは、使用される前駆体ガスによって決まる。一般に、前駆体ガスは、分解可能な形態のＭを有する反応ガスと前駆体化合物との混合物である。ガスおよび前駆体化合物は、Ｍの価電子状態にしたがって選択された比率で組み合わせられる。ＳｉＯ２を堆積するために、適切な前駆体は、例えば、テトラエトキシシラン、および他のシリコン含有化合物である。酸化ガスのために元素酸素（Ｏ２）、オゾン（Ｏ３）、および窒素酸化物が用いられ得る。前駆体ガスに他のガスが加えられ、得られる酸化物に所望の特性を与え得る。例えば、窒素およびフッ素を酸化物層４４４に取り入れるために、元素窒素、フロン、またはアンモニア等の元素を含む適切な前駆体が用いられ得る。
図２に戻って、３６０℃以下の温度のＭ酸化物層２０４を形成することによって、酸化物界面２００を有する透明または可撓性基板の使用が可能になる。このような基板は、通常、熱酸化（８００℃〜１２００℃）および従来の物理的および化学的堆積プロセス（３６０℃よりも高い）と関連した温度と適合しない。透明基板は、ガラスまたはポリマーであり得るが、これらの材料に限定されない。シリコンまたはガラス等の典型的な基板と比較して可撓性の基板は、プラスチックであり得るが、プラスチックに限定されない。液晶ディスプレイ（ＬＣＤ）を有するデバイス等のディスプレイデバイスにおけるＭ酸化物界面２００の使用を容易にする。いくつかの局面では、基板２０２は、透明または可撓性材料であり得る。いくつかの局面では、基板２０２は、例えば、シリコン等の硬質材料で構成され、かつ、透明または可撓性層が上に位置する。
バルク特性は、Ｍ酸化物層２０４の物理組成を定量化する一方で、界面特性は、例えば、ＩＣデバイスにおいて、Ｍ酸化物層２０４の電気的性能の尺度となる。厚さ２０６に依存して、Ｍ酸化物層２０４は、通常、バルクＭ酸化物のバルクおよび電気的特性に近いバルクおよび電気的特性を有する。Ｍがシリコンである局面の場合、酸化物層２０４は、熱酸化ケイ素のバルクおよび電気的特性に近いバルクおよび電気的特性を有する。以下の記載は、Ｍがシリコンである局面に当てはまる。約１０ナノメートル（ｎｍ）よりも大きい厚さ２０６の層２０４は、約１．４５〜１．４７の屈折率値（バルク特性）を有する。比較として、熱酸化ケイ素は通常、１．４６の屈折率値を有する。例えば、フラットバンド電圧シフト、リーク電流密度、および破壊電界強度等の、Ｍ酸化物層２０４の界面特性は、以下においてさらに記載されるように、熱酸化物のものとほぼ同じである。
いくつかの局面では、厚さ２０６は２０ｎｍよりも大きい。いくつかの局面では、厚さ２０６は２０ｎｍ未満である。この局面では、Ｍ酸化物層２０６は、例えば、ＩＣ用途等の薄膜を必要とする用途において用いるために特に良く適している。上述のように、Ｍ酸化物層２０４は、二成分酸化物および多成分酸化物であり得る。Ｍがシリコンである局面では、酸化物層２０４は、酸化ケイ素または酸窒化ケイ素であり得る。しかしながら、層２０４は、これらの材料に限定されないことが理解される。
図５は、３６０℃での種々の不活性ガス雰囲気のＳｉＯ２プラズマ酸化速度を示す。以下の記載は、図４ａ、図４ｂおよび図５を参照して考察される。いくつかの局面では、Ｍはシリコンである。次に、図５に示されるように、いくつかの局面では、Ｍ酸化物層４１２および４３０は、３５０℃の温度での最初の１０分の酸化において約７０〜１００Åの厚さに達する。この初期成長速度は、１０００℃での熱酸化物の成長速度よりも早い。
いくつかの局面では、厚さ４４６は最大１００ｎｍである。しかしながら、堆積酸化物の厚さ４４６は１００ｎｍに限定されない。例えば、酸化物界面４４０を組み込む薄膜トランジスタ（ＴＦＴ）（図示せず）等のＩＣデバイスの典型的な厚さ４４６を示すために１００ｎｍが選択される。
（機能の説明）
Ｍ酸化物薄膜海面を生成する本発明の方法は、３６０℃以下の基板温度で動作する高密度（ＨＤ）プラズマ源を用いる。いくつかの局面では、ＨＤプラズマ源は、誘導結合プラズマ（ＩＣＰ）源である。いくつかの局面では、ＨＤプラズマ源は、電子サイクロトロン共鳴（ＥＣＲ）プラズマ源である。基板をプラズマ酸化し、基板上にＭ酸化物を堆積するためにＨＤプラズマ源が用いられる。本発明の方法のプラズマ酸化の局面は、従来の熱酸化物の成長速度よりもはるかに高い成長速度で高品質のＭ酸化物層を生成する。
本発明の方法は、ｉｎ−ｓｉｔｕプロセスである。Ｍがシリコンである局面では、本発明の方法は、薄膜トランジスタ（ＴＦＴ）および他の集積回路（ＩＣ）に適用するためのゲート酸化物層を形成し得る。３６０℃以下の基板温度（以下、低温と呼ぶ）のＨＤプラズマ源を動作させることによって、ガラスまたはポリマー等の透明基板、およびプラスチック等の可撓性基板上に集積できる。さらに、ＩＣデバイスを製造するために、本発明の方法は、熱収支を著しく低減し、デバイスのスループットを増加させ得る。
本発明は、Ｍ酸化物薄膜のプラズマ酸化および堆積の両方についての図３に示される高密度プラズマ気相成長（ＨＤ−ＰＥＣＶＤ）システムの構成を用い得る。ＨＤ−ＰＥＣＶＤシステム構成の使用により、図３における電極を減結合することが可能になり、その結果、基板における自己バイアスが減少する。従って、ＨＤ−ＰＥＣＶＤシステム構成は、プラズマイオン／電子密度およびエネルギーを別々に制御して、薄膜成長速度とバルクおよび界面特性とを向上することを可能にする。
本発明の方法によって形成されたＭ酸化物は、より良好なバルクおよび界面特性、ならびに、３６０℃以下での従来プロセスによって生成されたＭ酸化物よりも少ない不純物を有する。例えば、Ｍがシリコンである背景技術で述べられたように、熱酸化物は、良好なバルクおよび界面特性の酸化物を生成する。しかしながら、熱ＳｉＯ２成長速度は、８００℃よりも低い温度では実行不可能である。図５に示されるように、本発明のシリコンの高密度プラズマ酸化は、最初の１０分間に約７０〜１００オングストローム（Å）の成長速度を示している。プラズマ酸化成長速度は、１０００℃での熱酸化の成長速度よりもかなり高い。
ＨＤ−ＰＥＣＶＤプロセスは、低い処理温度での堆積の間、薄膜に添加される不純物、かつ薄膜内の不純物と関連した結合をできるだけ少なくするのに有効である。これは、プラズマ密度およびエネルギー準位が従来のＰＥＣＶＤプロセスのものよりもＨＤ−ＰＥＣＶＤプロセスの場合のほうがより高いために可能である。
図６は、Ｍ酸化物薄膜を製造する本発明の方法を示すフローチャートである。図６（および以下の図７、図８、図９および図１０）の方法は、分かりやすいように複数のステップの連続として示されるが、明示されない限り、番号付けから順序が推測されるべきでない。これらのステップのいくつかは省かれてもよいし、並行して実行されてもよいし、シーケンスの順序を維持することを必要とせずに実行されてもよいことが理解されるべきである。この方法は、ステップ６００で開始する。ステップ６０２は基板を形成する。ステップ６０４は、ＨＤプラズマ源を用いて３６０℃以下の温度で基板を処理する。ステップ６０６は、基板上に位置するＭ酸化物層を形成し、ここで、Ｍは、化学的に固体と定義され、かつ＋２〜＋５の範囲の酸化状態を有する元素を含む群から選択される。
本発明のいくつかの局面では、ステップ６０２における基板を形成するステップは、アモルファスシリコン、微結晶シリコン、および多結晶シリコンを含む群から選択されたシリコンの基板を形成するステップを包含する。本発明のいくつかの局面では、ステップ６０４においてＨＤプラズマ源を用いて３６０℃以下の温度で基板を処理するステップは、ＩＣＰ源を用いるステップを包含する。いくつかの局面では、ステップ６０４における基板を処理するステップは、基板をプラズマ酸化するステップか、または基板を堆積技術で処理するステップを包含する。本発明のいくつかの局面では、ステップ６０４における基板を処理するステップは、ＥＣＲプラズマ源を用いるステップを包含する。本発明のいくつかの局面では、ステップ６０６におけるＭ酸化物層を形成するステップは、Ｍ二成分およびＭ多成分酸化物を含む群から選択されたＭ酸化物を形成するステップを包含する。
図７は、図６に示される方法のさらなる詳細を示すフローチャートである。この方法は、ステップ７００で開始する。ステップ７０４は、Ｍを含む基板を形成する。ステップ７０６は、ＩＣＰ源を用いて基板を酸化させる。ステップ７０８は、基板上に位置するＭ酸化物層を形成する。
本発明のいくつかの局面では、ステップ７０４における基板を形成するステップは、ある材料のベース層を形成するステップと、ベース層の上に位置するＭの薄膜を堆積するステップとを包含する。従って、ステップ７０６における基板をプラズマ酸化させるステップは、Ｍ薄膜をプラズマ酸化するステップを包含する。
本発明のいくつかの局面では、ステップ７０６における基板をプラズマ酸化するステップは、３６０℃の温度で、１０Ｗ／ｃｍ２（１平方センチメートルあたりのワット数）までのパワー密度で１３．５６〜３００ＭＨｚ（メガヘルツ）の範囲の、５００ｍＴｏｒｒ（ミリトル）までの圧力で、約１０：１〜２００：１の比率の不活性ガスと酸素との混合物と、約５０〜２００ｓｃｃｍ（１分あたり標準立法メートル数）の全ガス流でプラズマを誘導結合するステップを包含する。
いくつかの局面では、プラズマを誘導結合するステップは、３Ｗ／ｃｍ２までのパワー密度で、５０キロヘルツ（ＫＨｚ）〜１３．５６ＭＨｚの範囲の基板バイアスを変更するステップを包含する。いくつかの局面では、不活性ガスと酸素との混合物とプラズマを誘導結合するステップは、ヘリウム、アルゴン、およびクリプトンを含む群から選択される不活性ガスと酸素とを混合するステップを包含する。
いくつかの局面では、ステップ７０４におけるＭを含む基板を形成するステップは、シリコン層を形成するステップを包含する。その後、本発明のいくつかの局面では、ステップ７０８におけるＭ酸化物層を形成するステップは、約１．４５〜１．４７の屈折率のシリコン酸化物層を形成するステップを包含する。
以下の記載は、本発明の方法を用いてＴＦＴを形成するためのある可能なシーケンスを説明する。図７について他のシーケンスもまた可能であることが理解される。以下のシーケンスの場合、Ｍはシリコンである。ステップ７０１は、透明基板層を形成する。ステップ７０２は、透明基板上に位置し、かつシリコン層の下に位置する拡散バリアを形成する。その後、シリコン層を形成するステップは、シリコン層にトランジスタのチャネル、ソース、およびドレイン領域を形成するステップを包含する。ステップ７１０は、ステップ７０８における基板上に位置するＭ酸化物層を形成するステップに続いて、５×１０１１／ｃｍ２（１平方センチメートルあたり）未満の固定した酸化物電荷密度と、約９×１０１０〜８×１０１０／ｃｍ２ ｅＶ（１平方センチメートル・電子ボルトあたり）の界面トラップ密度と、１Ｖ未満のフラットバンド電圧シフトと、８ＭＶ／ｃｍ（１センチメートルあたりのメガボルト数）の印加された電界での１０−７Ａ／ｃｍ２（１平方センチメートルあたりのアンペア数）未満のリーク電流密度と、１０ＭＶ／ｃｍよりも大きい破壊電界強度とを有するゲート誘電体層を形成する。ステップ７１２は、ゲート誘電体層の上に位置するゲート電極を形成する。
図８は、図５に示される方法のさらなる詳細を示すフローチャートである。この方法は、ステップ８００で開始される。ステップ８０４は、基板を形成する。ステップ８０６は、ＨＤ−ＰＥＣＶＤプロセスを用いて基板を処理する。ステップ８０８は、基板上にＭ酸化物層を堆積する。
いくつかの局面では、ステップ８０６におけるＨＤ−ＰＥＣＶＤプロセスを用いて基板を処理するステップは、１０Ｗ／ｃｍ２までのパワー密度で１３．５６〜３００ＭＨｚの範囲の、５００ｍＴｏｒｒまでの圧力で、分解可能な形態のＭを有する反応ガスと前駆体化合物との混合物であって、前記ガスと前駆体化合物とは、Ｍの価電子状態により選択される比率である、混合物とプラズマを誘導結合するステップを包含する。いくつかの局面では、プラズマを誘導結合するステップは、３Ｗ／ｃｍ２までのパワー密度で５０ＫＨｚ〜１３．５６ＭＨｚの範囲の基板バイアスを変更するステップを包含する。
本発明のいくつかの局面では、ステップ８０４における基板を形成するステップは、シリコン層を形成するステップを包含する。その後、プラズマを反応ガスと前駆体化合物との混合物と誘導結合させるステップは、約１０：１００：５０〜２５：１００：５０の比率のＳｉＨ４、Ｎ２ＯおよびＮ２ガスの混合物とプラズマを誘導結合するステップを包含する。その後さらに、本発明のいくつかの局面で、ステップ８０８におけるＭ酸化物層を堆積するステップは、約１．４５〜１．４７の屈折率のシリコン酸化物層を堆積する。
本発明のさらなる局面では、ステップ８０８におけるＭ酸化物層を堆積するステップは、１０〜１００ｎｍの厚さのＭ酸化物層を堆積するステップを包含する。本発明は、この範囲の厚さに限定されないことが理解される。
以下の記載は、本発明の方法を用いてＴＦＴを形成するためのある可能なシーケンスを説明する。図８についてのシーケンスも可能であることが理解される。以下のシーケンスの場合、Ｍはシリコンである。ステップ８０１は、透明基板層を形成する。ステップ８０２は、透明基板上に位置し、シリコン層の下に位置する拡散バリアを形成する。従って、シリコン層を形成するステップは、シリコン層にトランジスタのチャネル、ソース、およびドレイン領域を形成するステップを包含する。ステップ８１０は、ステップ８０８におけるＭ酸化物層の堆積に続いて、５×１０１１／ｃｍ２（１平方センチメートルあたり）未満の固定した酸化物電荷密度と、約９×１０１０〜８×１０１０／ｃｍ２ ｅＶ（１平方センチメートル・電子ボルトあたり）の界面トラップ密度と、１Ｖ未満のフラットバンド電圧シフトと、８ＭＶ／ｃｍ（１センチメートルあたりのメガボルト数）の印加された電界での１０−７Ａ／ｃｍ２（１平方センチメートルあたりのアンペア数）未満のリーク電流密度と、１０ＭＶ／ｃｍよりも大きい破壊電界強度とを有する誘電体層を形成する。ステップ８１２は、ゲート誘電体層の上に位置するゲート電極を形成する。
図９は、Ｍ酸化物薄膜を製造する本発明の方法を示すフローチャートである。この方法は、ステップ９００で開始される。ステップ９０２は基板を形成する。ステップ９０４は、トランスミッション／トランスフォーマ結合プラズマ（ＴＣＰ）源を用いて３６０℃以下の温度で基板を処理する。ステップ９０６は、基板上にＭ酸化物層を形成し、ここで、Ｍは化学的に固体と定義され、かつ＋２〜＋５の範囲の酸化状態を有する元素を含む群から選択される。本発明のいくつかの局面では、ステップ９０２における基板を形成するステップは、アモルファスシリコン、微細結晶シリコン、および多結晶シリコンを含む群から選択されるシリコン基板を形成するステップを包含する。いくつかの局面では、ステップ６０４における基板を処理するステップは、基板をプラズマ酸化するステップか、または、堆積技術で基板を処理するステップを包含する。本発明のいくつかの局面では、ステップ６０６におけるＭ酸化物層を形成するステップは、Ｍ二成分酸化物およびＭ多成分酸化物を含む群から選択されるＭ酸化物を形成するステップを包含する。
図７および図８の説明は、一般に図９に適用可能であることが理解される。
図１０は、Ｍ酸化物薄膜をｉｎ−ｓｉｔｕ製造する本発明の方法を示すフローチャートである。この方法は、ステップ１０００で開始する。ステップ１００２は、薄膜プロセスチャンバ内で基板を形成する。ステップ１００４は、薄膜プロセスチャンバ内に基板を放置するステップは、ＨＤプラズマ源を用いて３６０℃以下の温度で基板を処理する。ステップ１００６は、薄膜プロセスチャンバ内で、基板上にＭ酸化物層を形成し、ここで、Ｍは、化学的に固体と定義され、かつ＋２〜＋５の範囲の酸化状態を有する元素を含む群から選択される。第１のチャンバに基板を放置するステップ（ステップ１００４およびステップ１００６）は、ステップ１００４および１００６が前のステップ１００２および１００４でそれぞれｉｎ−ｓｉｔｕで実行されることを意味する。
本発明のいくつかの局面では、ステップ１００２における基板を形成するステップは、モルファスシリコン、微結晶シリコン、および多結晶シリコンを含む群から選択されるシリコンの基板を形成するステップを包含する。本発明のいくつかの局面では、ステップ１００４におけるＨＤプラズマ源を用いて３６０℃以下の温度で基板を処理するステップは、ＩＣＰ源またはＥＣＲ源を用いるステップを包含する。いくつかの局面では、ステップ１００４における基板を処理するステップは、基板をプラズマ酸化するステップか、または堆積技術で基板を処理するステップを包含する。本発明のいくつかの局面では、ステップ１００４における基板を処理するステップは、ＴＣＰ源を用いるステップを包含する。本発明のいくつかの局面では、ステップ１００６におけるＭ酸化物層を形成するステップは、Ｍ二成分酸化物およびＭ多成分酸化物を含む群から選択されるＭ酸化物を形成するステップを包含する。
図７および図８の説明は、一般に図１０に適用可能であることが理解される。
薄膜Ｍ酸化物を製造する方法が提供される。透明または可撓性基板を用いる例が提供される。しかしながら、本発明の使用は、透明または可撓性基板に限定されない。本発明は、約３６０℃よりも高い温度でダメージを受けやすい任意の基板と共にしようするために、特に適切である。しかしながら、本発明は、約３６０℃よりも高い温度でダメージを受けやすい基板に限定されない。ＴＦＴを形成するための例が提供された。しかし、本発明の電気的用途は、ＴＦＴの形成に限定されない。本発明は、さらに、ディスクリートデバイスまたは他のＩＣデバイス用の拡散バリア、および弾性表面波（ＳＡＷ）等の他の電気的アプリケーションのためのＭ酸化物層を形成するために用いられ得る。種々の低周波数および高周波数ディスクリート、ならびに、例えば、抵抗器、キャパシタ、およびバリスタ等の集積コンポーネントは、本発明の方法を用いて成長および堆積される金属酸化膜上に製造され得る。このような金属酸化物薄膜は、絶縁膜から半導体まで幅広い範囲の導電特性を有する。例えば、これらの薄膜は、パシベーション層または電極、ならびに拡散バリアに用いられ得る。
本発明の方法を用いて種々の単層および多層コンポーネントが製造され得る。種々の金属層の堆積および次のプラズマ酸化によって、例えば、多層キャパシタが製造され得る。
本発明の方法を用いて製造されたＭ酸化物薄膜は、薄膜の化学安定性、および幅広い範囲の屈折率により、光学薄膜フィルタおよび導波管等の光デバイスにおいて用いられ得る。本発明の方法を用いて製造されたＭ酸化物膜は、さらに、例えば、化学、生物、およびマイクロ機械電気（ｍｉｃｒｏ−ｍｅｃｈａｎｉｃａｌ ｅｌｅｃｔｒｉｃａｌ）分野等における幅広いセンサの用途にも魅力的である。
本発明をＨＤ−ＰＥＣＶＤシステムを用いて例示した。しかしながら、本発明の方法は、１０１０ｃｍ−３（１立方センチメートルあたり）よりも大きい電子密度、および５ｅＶ（電子ボルト）よりも大きい電子温度／イオンエネルギーを生成することができる任意のＨＤプラズマ源を用いて実行され得る。すなわち、二成分酸化物および多成分酸化物の堆積または成長のための活性酸素種を生成するために十分な電子密度および温度である。
本発明の方法ＨＤプラズマプロセスは、適切な線源、すなわち、３００ｎｍよりも小さい波長の線源と組み合わされて、プラズマエネルギーおよび密度分布を制御し得る。このようにして、得られる酸化物の成長または堆積運動が制御され得る。適切な線源の例はエキシマランプである。
ＴＦＴ等のいくつかのプロセスおよびいくつかの構成の例が提供された。同様に、基本コンセプトを明瞭に説明するためにいくつかのプロセスの詳細が示された。しかしながら、本発明は、厚さ、構成および詳細のみに限定されない。本発明の他の変形および実施形態は、当業者に明らかである。
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
図１は、ＰＥＣＶＤシステム（従来技術）の模式図である。 図２は、本発明の方法によって生成された一般的な薄膜酸化物界面の部分断面図である。 図３は、誘導結合プラズマ（ＩＣＰ）源を用いる高密度プラズマ気相成長（ＨＤ−ＰＥＣＶＤ）システムの模式図である。 図４ａは、プラズマ酸化を用いる本発明の方法によって生成された薄膜酸化物界面の部分断面図である。 図４ｂは、プラズマ酸化を用いる本発明の方法によって生成された薄膜酸化物界面の部分断面図である。 図４ｃは、酸化物の堆積を用いる本発明によって生成された薄膜酸化物界面の部分断面図である。 図５は、３６０℃の種々の不活性ガス雰囲気のＳｉＯ２プラズマ酸化速度を示す。 図６は、Ｍ酸化物薄膜を製造する本発明の方法を示すフローチャートである。 図７は、図６に示される方法のさらなる詳細を示すフローチャートである。 図８は、図６に示される方法のさらなる詳細を示すフローチャートである。 図９は、Ｍ酸化物薄膜を製造する本発明の方法を示すフローチャートである。 図１０は、Ｍ酸化物薄膜をｉｎ−ｓｉｔｕ製造する本発明の方法を示すフローチャートである。
符号の説明
２００ Ｍ酸化物界面
２０２ 基板
２０４ Ｍ酸化物
２０６ 酸化物の厚さ
４１０ Ｍ酸化物界面
４１２ 基板
４１４ Ｍ酸化物
２１６ 酸化物の厚さ
４２０ Ｍ酸化物界面
４２２ 基板
４２４ ベース層
４２６ Ｍ薄膜
４２８ Ｍ酸化物
４３０ 酸化物層
４４０ Ｍ酸化物界面
４４２ 基板
４４４ Ｍ酸化物
４４６ 酸化物の厚さ

Claims (24)

  1. 薄膜酸化物を製造する方法であって、該方法は、
    基板を形成するステップと、
    高密度（ＨＤ）プラズマ源を用いて、該基板を３６０℃以下の温度で処理するステップと、
    該基板上に位置するＭ酸化物層を形成するステップであって、Ｍは、化学的に固体と定義され、かつ、＋２〜＋５の範囲の酸化状態を有する元素を含む群から選択される元素である、ステップと
    を包含する、方法。
  2. 前記ＨＤプラズマ源を用いて基板を３６０℃以下の温度で処理するステップは、誘導結合プラズマ（ＩＣＰ）源を用いるステップを包含する、請求項１に記載の方法。
  3. 前記基板を形成するステップは、Ｍを含む基板を形成するステップを包含し、
    前記ＩＣＰ源を用いるステップは、該基板をプラズマ酸化するステップを包含する、請求項２に記載の方法。
  4. 前記基板をプラズマ酸化するステップは、
    ３６０℃の温度で、
    １０Ｗ／ｃｍ２（１平方センチメートルあたりのワット数）までのパワー密度で１３．５６〜３００ＭＨｚ（メガヘルツ）の範囲で、
    ５００ｍＴｏｒｒ（ミリトル）までの圧力で、
    約１０：１〜２００：１の比率の不活性ガスと酸素との混合物と、
    約５０〜２００ｓｃｃｍ（１分あたり標準立法メートル数）の全ガス流で
    プラズマを誘導結合するステップを包含する、請求項３に記載の方法。
  5. 前記プラズマを誘導結合するステップは、３Ｗ／ｃｍ２までのパワー密度で５０ＫＨｚ（キロヘルツ）〜１３．５６ＭＨｚの範囲の基板バイアスを変化させるステップを包含する、請求項４に記載の方法。
  6. 前記プラズマを不活性ガスと酸素との混合物と誘導結合するステップは、酸素を、ヘリウム、アルゴン、およびクリプトンを含む群から選択される不活性ガスと混合するステップを包含する、請求項４に記載の方法。
  7. 前記Ｍを含む基板を形成するステップは、シリコン層を形成するステップを包含する、請求項４に記載の方法。
  8. 透明基板層を形成するステップと、
    該透明基板層の上に位置し、かつ、前記シリコン層の下に位置する拡散バリアを形成するステップとをさらに包含する方法であって、
    前記シリコン層を形成するステップは、該シリコン層にトランジスタのチャネル、ソース、およびドレイン領域を形成するステップを包含し、
    前記Ｍ酸化物層を形成するステップは、前記酸化物のゲート誘電体層を形成するステップを包含し、
    前記方法は、
    前記ゲート誘電体層の上に位置するゲート電極を形成するステップをさらに包含する、請求項７に記載の方法。
  9. 前記酸化物のゲート誘電体層を形成するステップは、
    ５×１０１１／ｃｍ２（１平方センチメートルあたり）未満の固定した酸化物電荷密度と、
    約９×１０１０〜８×１０１０／ｃｍ２ ｅＶ（１平方センチメートル・電子ボルトあたり）の界面トラップ密度と、
    １Ｖ未満のフラットバンド電圧シフトと、
    ８ＭＶ／ｃｍ（１センチメートルあたりのメガボルト数）の印加された電界での１０−７Ａ／ｃｍ２（１平方センチメートルあたりのアンペア数）未満のリーク電流密度と、
    １０ＭＶ／ｃｍよりも大きい破壊電界強度と
    を有する誘電体層を形成するステップを包含する、請求項８に記載の方法。
  10. 前記Ｍ酸化物層を形成するステップは、約１．４５〜１．４７の屈折率のシリコン酸化物層を形成するステップを包含する、請求項７に記載の方法。
  11. 前記Ｍを含む基板を形成するステップは、
    所定材料のベース層を形成するステップと、
    該ベース層上に元素Ｍの薄膜を堆積するステップとを包含し、
    前記基板をプラズマ酸化するステップは、該Ｍの薄膜をプラズマ酸化するステップを包含する、請求項３に記載の方法。
  12. 前記ＩＣＰ源を用いるステップは、高密度プラズマ化学気相成長（ＨＤ−ＰＥＣＶＤ）プロセスを用いて前記基板を処理するステップを包含し、
    前記基板上に位置するＭ酸化物層を形成するステップは、該Ｍ酸化物層を堆積するステップを包含する、請求項２に記載の方法。
  13. 前記ＨＤ−ＰＥＣＶＤプロセスを用いて前記基板を処理するステップは、
    １０Ｗ／ｃｍ２までのパワー密度で１３．５６〜３００ＭＨｚの範囲で、
    ５００ｍＴｏｒｒまでの圧力で、
    分解可能な形態のＭを有する反応ガスと前駆体化合物との混合物であって、前記ガスと前駆体化合物とは、Ｍの価電子状態により選択される比率である、混合物と
    プラズマを誘導結合するステップを包含する、請求項１２に記載の方法。
  14. 前記プラズマを誘導結合するステップは、３Ｗ／ｃｍ２までのパワー密度で５０ＫＨｚ〜１３．５６ＭＨｚの範囲の基板バイアスを変更するステップを包含する、請求項１３に記載の方法。
  15. 前記基板を形成するステップは、シリコン層を形成するステップを包含する、請求項１３に記載の方法。
  16. 分解可能な形態のＭを有する反応ガスと前駆体化合物との混合物とプラズマを誘導結合するステップであって、前記Ｍの価電子状態により選択される比率の前記ガスと前駆体化合物は、約１０：１００：５０〜２５：１００：５０の比率のＳｉＨ４、Ｎ２ＯおよびＮ２ガスの混合物とプラズマを誘導結合するステップを包含する、請求項１５に記載の方法。
  17. 透明基板層を形成するステップと、
    該透明基板上に位置し、かつ、前記シリコン層の下に位置する拡散バリアを形成するステップとをさらに包含する方法であって、
    前記シリコン層を形成するステップは、該シリコン層にトランジスタのチャネル、ソース、およびドレイン領域を形成するステップを包含し、
    前記Ｍ酸化物層を堆積するステップは、ゲート誘電体層を堆積するステップを包含し、
    前記方法は、
    前記ゲート誘電体層の上にゲート電極を形成するステップをさらに包含する、請求項１６に記載の方法。
  18. 前記ゲート誘電体層を形成するステップは、
    ５×１０１１／ｃｍ２未満の固定した酸化物電荷密度と、
    約２×１０１０〜８×１０１０／ｃｍ２ ｅＶの界面トラップ密度と、
    １Ｖ未満のフラットバンド電圧シフトと、
    ８ＭＶ／ｃｍの印加された電界での１０−７Ａ／ｃｍ２未満のリーク電流密度と、
    １０ＭＶ／ｃｍよりも大きい破壊電界強度と
    を有する誘電体層を形成するステップを包含する、請求項１７に記載の方法。
  19. 前記Ｍ酸化物層を堆積するステップは、約１．４５〜１．４７の屈折率のシリコン酸化物層を堆積するステップを包含する、請求項１５に記載の方法。
  20. 前記基板を形成するステップは、Ｍがアモルファスシリコン、微細結晶シリコン、および多結晶シリコンを含む群から選択されるシリコンである、基板を形成するステップを包含する、請求項１に記載の方法。
  21. 前記基板上に位置するＭ酸化物を形成するステップは、Ｍ二成分酸化物およびＭ多成分酸化物を含む群から選択されるＭ酸化物を形成するステップを包含する、請求項１に記載の方法。
  22. 前記ＨＤプラズマ源を用いて、３６０℃以下の温度で前記基板を処理するステップは、電子サイクロトロン共鳴（ＥＣＲ）プラズマ源およびカソード結合プラズマ源を含む群から選択されるプラズマ源を用いるステップを包含する、請求項１に記載の方法。
  23. 薄膜酸化物を製造する方法であって、該方法は、
    基板を形成するステップと、
    トランスミッション／トランスフォーマ結合プラズマ（ＴＣＰ）源を用いて、３６０℃以下の温度で前記基板を処理するステップと、
    該基板上にＭ酸化物層を形成するステップであって、Ｍは、化学的に固体と定義され、かつ＋２〜＋５の範囲の酸化状態を有する元素を含む群から選択される、ステップと
    を包含する、方法。
  24. 薄膜酸化物を製造するｉｎ−ｓｉｔｕ法であって、該方法は、
    薄膜プロセスチャンバ内で、基板を形成するステップと、
    該薄膜プロセスチャンバ内に基板を放置し、高密度（ＨＤ）プラズマ源を用いて、３６０℃以下の温度で該基板を処理するステップと、
    該薄膜プロセスチャンバ内で、該基板上に位置するＭ酸化物層を形成するステップであって、Ｍは、化学的に固体と定義され、かつ＋２〜＋５の範囲の酸化状態を有する元素を含む群から選択される、ステップと
    を包含する、ｉｎ−ｓｉｔｕ法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7439649B2 (en) 2006-06-22 2008-10-21 Seiko Epson Corporation Acoustic wave device and method of manufacturing acoustic wave device
JP2009283446A (ja) * 2008-05-23 2009-12-03 Sharp Corp 中間バンドギャップ遷移層を有するシリコンナノ結晶含有酸化シリコン膜を備えた電界発光素子の製造方法および電界発光素子の操作方法
JP2009283447A (ja) * 2008-05-23 2009-12-03 Sharp Corp 傾斜接合シリコンナノ結晶を有するシリコン酸化物を備えた発光装置およびその製造方法
JP2010098311A (ja) * 2008-10-11 2010-04-30 Sharp Corp 高量子効率のシリコンナノ粒子含有ＳｉＯＸＮＹフィルムの製造方法および発光素子
US8349745B2 (en) 2004-03-15 2013-01-08 Sharp Laboratory of America, Inc. Fabrication of a semiconductor nanoparticle embedded insulating film luminescence device
JP2022537958A (ja) * 2019-06-17 2022-08-31 アプライド マテリアルズ インコーポレイテッド 薄膜トランジスタを形成する方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7916986B2 (en) * 2004-03-15 2011-03-29 Sharp Laboratories Of America, Inc. Erbium-doped silicon nanocrystalline embedded silicon oxide waveguide
US7501352B2 (en) * 2005-03-30 2009-03-10 Tokyo Electron, Ltd. Method and system for forming an oxynitride layer
US7517814B2 (en) * 2005-03-30 2009-04-14 Tokyo Electron, Ltd. Method and system for forming an oxynitride layer by performing oxidation and nitridation concurrently
US20060228898A1 (en) * 2005-03-30 2006-10-12 Cory Wajda Method and system for forming a high-k dielectric layer
US20070066084A1 (en) * 2005-09-21 2007-03-22 Cory Wajda Method and system for forming a layer with controllable spstial variation
US20070065593A1 (en) * 2005-09-21 2007-03-22 Cory Wajda Multi-source method and system for forming an oxide layer
US7857907B2 (en) * 2007-01-25 2010-12-28 Au Optronics Corporation Methods of forming silicon nanocrystals by laser annealing
US20080179762A1 (en) * 2007-01-25 2008-07-31 Au Optronics Corporation Layered structure with laser-induced aggregation silicon nano-dots in a silicon-rich dielectric layer, and applications of the same
KR100948603B1 (ko) * 2007-10-31 2010-03-24 한국전자통신연구원 박막형 바리스터 소자 및 그의 제조 방법
DE102012201953A1 (de) * 2012-02-09 2013-08-14 Singulus Technologies Ag Verfahren und Vorrichtung zur Passivierung von Solarzellen mit einer Aluminiumoxid-Schicht
US9093389B2 (en) * 2013-01-16 2015-07-28 Applied Materials, Inc. Method of patterning a silicon nitride dielectric film
KR102098573B1 (ko) * 2013-07-19 2020-05-27 삼성디스플레이 주식회사 표시패널 및 그 제조방법
US10312475B2 (en) 2017-05-15 2019-06-04 Applied Materials, Inc. CVD thin film stress control method for display application
CN112376024B (zh) * 2020-10-26 2022-08-16 北京北方华创微电子装备有限公司 一种氧化物薄膜的制备方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292329A (ja) * 1985-10-17 1987-04-27 Sharp Corp 絶縁膜形成方法
JPH07235535A (ja) * 1993-12-27 1995-09-05 Sony Corp 絶縁膜の形成方法
JP2000286259A (ja) * 1999-03-30 2000-10-13 Seiko Epson Corp 絶縁膜の形成方法とそれを用いた半導体装置
JP2000286260A (ja) * 1999-03-30 2000-10-13 Seiko Epson Corp 薄膜トランジスタデバイスおよびその製造方法
JP2001326352A (ja) * 2000-03-09 2001-11-22 Lsi Logic Corp ゲート酸化物の上側表面の窒化物形成により向上した信頼性を有する薄いゲート酸化物を形成してゲート酸化物の上側表面に窒素原子のバリヤを形成する方法及びその結果得られる製品
JP2001525604A (ja) * 1997-12-01 2001-12-11 アプライド マテリアルズ インコーポレイテッド 混合周波数ｃｖｄプロセスおよび装置
JP2002170820A (ja) * 2000-11-30 2002-06-14 Sharp Corp 薄膜トランジスタの製造方法およびそれに用いられるプラズマ処理装置
JP2002237598A (ja) * 2001-02-08 2002-08-23 Seiko Epson Corp 薄膜トランジスタの製造方法
JP2002261096A (ja) * 2001-03-02 2002-09-13 Hitachi Cable Ltd プラズマｃｖｄ装置を用いたガラス膜の製造方法
WO2004017396A1 (ja) * 2002-08-14 2004-02-26 Tokyo Electron Limited 半導体基体上の絶縁膜を形成する方法
JP2004165628A (ja) * 2002-11-14 2004-06-10 Sharp Corp 酸化薄膜の界面構造とその形成方法、及び薄膜トランジスタ
JP2004165625A (ja) * 2002-11-14 2004-06-10 Sharp Corp 酸化物薄膜を製造するプラズマ方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6123791A (en) * 1998-07-29 2000-09-26 Applied Materials, Inc. Ceramic composition for an apparatus and method for processing a substrate
US6716740B2 (en) * 2001-10-09 2004-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for depositing silicon oxide incorporating an outgassing step
US6514865B1 (en) * 2002-01-11 2003-02-04 Advanced Micro Devices, Inc. Method of reducing interlayer dielectric thickness variation feeding into a planarization process

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292329A (ja) * 1985-10-17 1987-04-27 Sharp Corp 絶縁膜形成方法
JPH07235535A (ja) * 1993-12-27 1995-09-05 Sony Corp 絶縁膜の形成方法
JP2001525604A (ja) * 1997-12-01 2001-12-11 アプライド マテリアルズ インコーポレイテッド 混合周波数ｃｖｄプロセスおよび装置
JP2000286259A (ja) * 1999-03-30 2000-10-13 Seiko Epson Corp 絶縁膜の形成方法とそれを用いた半導体装置
JP2000286260A (ja) * 1999-03-30 2000-10-13 Seiko Epson Corp 薄膜トランジスタデバイスおよびその製造方法
JP2001326352A (ja) * 2000-03-09 2001-11-22 Lsi Logic Corp ゲート酸化物の上側表面の窒化物形成により向上した信頼性を有する薄いゲート酸化物を形成してゲート酸化物の上側表面に窒素原子のバリヤを形成する方法及びその結果得られる製品
JP2002170820A (ja) * 2000-11-30 2002-06-14 Sharp Corp 薄膜トランジスタの製造方法およびそれに用いられるプラズマ処理装置
JP2002237598A (ja) * 2001-02-08 2002-08-23 Seiko Epson Corp 薄膜トランジスタの製造方法
JP2002261096A (ja) * 2001-03-02 2002-09-13 Hitachi Cable Ltd プラズマｃｖｄ装置を用いたガラス膜の製造方法
WO2004017396A1 (ja) * 2002-08-14 2004-02-26 Tokyo Electron Limited 半導体基体上の絶縁膜を形成する方法
JP2004165628A (ja) * 2002-11-14 2004-06-10 Sharp Corp 酸化薄膜の界面構造とその形成方法、及び薄膜トランジスタ
JP2004165625A (ja) * 2002-11-14 2004-06-10 Sharp Corp 酸化物薄膜を製造するプラズマ方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8349745B2 (en) 2004-03-15 2013-01-08 Sharp Laboratory of America, Inc. Fabrication of a semiconductor nanoparticle embedded insulating film luminescence device
US7439649B2 (en) 2006-06-22 2008-10-21 Seiko Epson Corporation Acoustic wave device and method of manufacturing acoustic wave device
JP2009283446A (ja) * 2008-05-23 2009-12-03 Sharp Corp 中間バンドギャップ遷移層を有するシリコンナノ結晶含有酸化シリコン膜を備えた電界発光素子の製造方法および電界発光素子の操作方法
JP2009283447A (ja) * 2008-05-23 2009-12-03 Sharp Corp 傾斜接合シリコンナノ結晶を有するシリコン酸化物を備えた発光装置およびその製造方法
JP2010098311A (ja) * 2008-10-11 2010-04-30 Sharp Corp 高量子効率のシリコンナノ粒子含有ＳｉＯＸＮＹフィルムの製造方法および発光素子
JP2022537958A (ja) * 2019-06-17 2022-08-31 アプライド マテリアルズ インコーポレイテッド 薄膜トランジスタを形成する方法
JP7394887B2 (ja) 2019-06-17 2023-12-08 アプライド マテリアルズ インコーポレイテッド 薄膜トランジスタを形成する方法

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