JP7424268B2 - トランジスタ - Google Patents

Description

本開示は、トランジスタに関するものである。

グラフェンは、炭素原子がｓｐ^２混成軌道を形成して平面的に結合した物質である。このような炭素原子の結合状態に起因して、グラフェンにおけるキャリア（電子および正孔）の移動度は、極めて高い。グラフェンをトランジスタのチャネルとして有効に利用することができれば、高周波での利用等、トランジスタの性能の向上を図ることができる。グラフェンを含むトランジスタに関する技術が、たとえば非特許文献１および非特許文献２に開示されている。非特許文献１および非特許文献２に開示されたトランジスタにおいては、グラフェン上にゲート絶縁膜が形成され、その上にゲート電極が形成されている。非特許文献１では、ゲート長方向において、ソース電極とドレイン電極との間に配置されるグラフェン膜が全てゲート絶縁膜と同じ絶縁膜で覆われている。非特許文献２では、ゲート長方向において、ゲート絶縁膜とソース電極との間の領域に配置されるグラフェン膜およびゲート絶縁膜とドレイン電極との間の領域に配置されるグラフェン膜が全て露出している。

Ｏｍｉｄ Ｈａｂｉｂｐｏｕｒ ｅｔ ａｌ．、"Ｍｏｂｉｌｉｔｙ Ｉｍｐｒｏｖｅｍｅｎｔ ａｎｄ Ｍｉｃｒｏｗａｖｅ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ａ Ｇｒａｐｈｅｎｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｗｉｔｈ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃｓ"、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．３２，ＮＯ．７，ＪＵＬＹ ２０１１ Ｊｉｎｇ Ｔｉａｎ ｅｔ ａｌ．、"Ｇｒａｐｈｅｎｅ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｍｏｄｅｌ Ｗｉｔｈ Ｉｍｐｒｏｖｅｄ Ｃａｒｒｉｅｒ Ｍｏｂｉｌｉｔｙ Ａｎａｌｙｓｉｓ"、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．６２，ＮＯ．１０，ＯＣＴＯＢＥＲ ２０１５

グラフェンをチャネルとして利用したトランジスタにおいては、安定した動作を確保することができると共に、高周波特性の向上が望まれる。

そこで、安定した動作を確保することができると共に、高周波特性の向上を図ることができるトランジスタを提供することを本開示の目的の１つとする。

本開示に従ったトランジスタは、ゲート電極と、ソース電極と、ソース電極と離れて配置されるドレイン電極と、を備え、ソース電極からドレイン電極へ向かう方向をゲート長方向とする。トランジスタは、第１面を有する絶縁性のベース部と、第１面上に配置されるグラフェン膜と、ゲート長方向と垂直なゲート幅方向に延びる帯状の形状を有し、第１面と対向する面と反対側の面であるグラフェン膜の第２面上に配置されるゲート絶縁膜と、を備える。ソース電極は、ベース部に搭載され、ゲート絶縁膜と間隔をあけて、グラフェン膜と接触するように配置される。ドレイン電極は、ベース部に搭載され、ゲート絶縁膜と間隔をあけて、グラフェン膜と接触し、ゲート長方向においてゲート絶縁膜を挟んでソース電極と反対側に配置される。ゲート電極は、ゲート幅方向に延びる帯状の形状を有し、第２面と対向する面と反対側の面であるゲート絶縁膜の第３面上に配置される。トランジスタは、ゲート絶縁膜と同じ材質であって、ゲート絶縁膜とソース電極との間に位置する第１領域およびゲート絶縁膜とドレイン電極との間に位置する第２領域において、第２面の一部を露出するよう第２面上に配置される絶縁層を備える。

上記トランジスタによれば、安定した動作を確保することができると共に、高周波特性の向上を図ることができる。

図１は、実施の形態１におけるトランジスタの構造を示す概略断面図である。 図２は、実施の形態１におけるトランジスタの製造方法の代表的な工程を示すフローチャートである。 図３は、グラフェン膜が形成されたベース部（基板）の概略断面図である。 図４は、グラフェン膜がパターニングされた状態を示す概略断面図である。 図５は、ソース電極およびドレイン電極を形成した状態を示す概略断面図である。 図６は、絶縁膜を形成した状態を示す概略断面図である。 図７は、ゲート電極を形成した状態を示す概略断面図である。 図８は、本発明の範囲外であるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧（Ｖｄ）とドレイン電流（Ｉｄ）との関係を示すグラフである。 図９は、実施の形態１におけるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧（Ｖｄ）とドレイン電流（Ｉｄ）との関係を示すグラフである。 図１０は、本発明の範囲外であるトランジスタにおいて、ゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。 図１１は、本発明の範囲外であるトランジスタにおいて、ゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。 図１２は、実施の形態１におけるトランジスタにおいて、ゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。 図１３は、実施の形態１におけるトランジスタにおいて、ゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。本開示に係るトランジスタは、ゲート電極と、ソース電極と、ソース電極と離れて配置されるドレイン電極と、を備え、ソース電極からドレイン電極へ向かう方向をゲート長方向とする。トランジスタは、第１面を有する絶縁性のベース部と、第１面上に配置されるグラフェン膜と、ゲート長方向と垂直なゲート幅方向に延びる帯状の形状を有し、第１面と対向する面と反対側の面であるグラフェン膜の第２面上に配置されるゲート絶縁膜と、を備える。ソース電極は、ベース部に搭載され、ゲート絶縁膜と間隔をあけて、グラフェン膜と接触するように配置される。ドレイン電極は、ベース部に搭載され、ゲート絶縁膜と間隔をあけて、グラフェン膜と接触し、ゲート長方向においてゲート絶縁膜を挟んでソース電極と反対側に配置される。ゲート電極は、ゲート幅方向に延びる帯状の形状を有し、第２面と対向する面と反対側の面であるゲート絶縁膜の第３面上に配置される。トランジスタは、ゲート絶縁膜と同じ材質であって、ゲート絶縁膜とソース電極との間に位置する第１領域およびゲート絶縁膜とドレイン電極との間に位置する第２領域において、第２面の一部を露出するよう第２面上に配置される絶縁層を備える。

本開示のトランジスタは、絶縁性のベース部上に配置されるグラフェン膜を含む。グラフェン膜におけるキャリア（電子および正孔）の移動度は、極めて高い。したがって、トランジスタのチャネルとしてグラフェン膜を利用することにより、高周波での動作が可能となる。

本発明者らは、グラフェン膜をチャネルとして利用するトランジスタにおいて、安定した動作を確保することができると共に、高周波特性を向上させる方策について検討を行った。ここで、本発明者らは、ゲート長方向において、ソース電極とドレイン電極との間に配置されるグラフェン膜が全てゲート絶縁膜と同じ絶縁膜で覆われている構成について、以下の点に着目した。ゲート絶縁膜は、高い印加電圧に耐えることができるよう緻密な構造を有する絶縁膜が採用される場合が多い。このような絶縁膜は、グラフェン膜との間で強い共有結合を有することになる。そうすると、電荷輸送を担うπ軌道が、絶縁膜とグラフェン膜との間の共有結合で捉えられてしまい、グラフェン膜の電荷輸送能力を低減させることとなる。その結果、電極間のアクセス抵抗を増大させることとなり、流れる電流量を増加させることができず、トランジスタの高周波特性の向上を図ることができないと考えた。

また、本発明者らは、ゲート長方向において、ゲート絶縁膜とソース電極との間の領域に配置されるグラフェン膜およびゲート絶縁膜とドレイン電極との間の領域に配置されるグラフェン膜が全て露出している構成について、以下の点に着目した。ゲート絶縁膜とソース電極との間の領域およびゲート絶縁膜とドレイン電極との間の領域におけるグラフェン膜が全て露出すれば、グラフェン膜が外部の雰囲気の影響を多大に受けることとなる。その結果、トランジスタのフェルミ準位が変化してトランジスタの特性が変化してしまい、安定した動作を確保するのが困難となると考えた。

そして、本発明者らは、アクセス抵抗の増大を抑制しながらフェルミ準位が変化するおそれを低減すべく鋭意検討し、ゲート長方向において、ゲート電極とソース電極との間の領域およびゲート電極とドレイン電極との間の領域におけるグラフェン膜上に、部分的にゲート絶縁膜と同じ材質の絶縁膜を配置すれば良いことを見出した。

本開示のトランジスタは、ゲート絶縁膜と同じ材質であって、ゲート絶縁膜とソース電極との間に位置する第１領域およびゲート絶縁膜とドレイン電極との間に位置する第２領域において、第２面の一部を露出するよう第２面上に配置される絶縁層を備える。第１領域および第２領域において、絶縁層が配置されず、グラフェン膜の露出した領域は、電荷輸送能力が高い。よって、電極間におけるアクセス抵抗の低減を図ることができ、流れる電流量を増加させることができる。また、第１領域および第２領域において、グラフェン膜の一部は、絶縁層によって覆われているため、トランジスタのフェルミ準位が変化してトランジスタの特性が変化するおそれを低減することができる。よって、トランジスタの安定した動作を確保することができる。なお、絶縁層は、ゲート絶縁膜と同じ材質である。よって、たとえばソース電極とドレイン電極との間の領域の全面にわたって絶縁膜を形成した後、ゲート絶縁膜に相当する領域の絶縁膜を残すと共に、第１領域および第２領域の一部の絶縁膜を残し、他の部分を除去してグラフェン膜の一部を露出させることにより、絶縁層を形成することができる。したがって、絶縁層を比較的容易に形成することができる。

以上より、このようなトランジスタによると、安定した動作を確保することができると共に、高周波特性の向上を図ることができる。

上記トランジスタにおいて、絶縁層は、第２面から突出するよう、それぞれ間隔をあけて配置される複数の突出部を含んでもよい。このような複数の突出部を含む絶縁層は、第１領域および第２領域に絶縁膜を形成し、エッチングして一部を残し、他の部分を除去してグラフェン膜の第２面の一部を露出させることにより形成することができる。したがって、比較的容易に形成することができる。したがって、生産性の向上を図ることができる。

上記トランジスタにおいて、突出部の形状は、半球状であってもよい。このような形状の突出部は、ウェットエッチングにより容易に形成することができる。したがって、生産性の向上を図ることができる。

上記トランジスタにおいて、突出部の直径は、１ｎｍ以上１０ｎｍ以下であってもよい。突出部の直径として上記した範囲のものを採用することにより、より確実に安定した動作を確保しながら、高周波特性の向上を図ることができる。

上記トランジスタにおいて、第１領域および第２領域のうちの少なくともいずれか一方の領域において、絶縁層によって覆われる第２面の領域の全体に占める割合は、３０％以上８０％以下であってもよい。絶縁層によってグラフェン膜を覆う領域が多くなると、電荷輸送能力が低下することとなる。一方、絶縁層によってグラフェン膜を覆う領域が少なくなると、トランジスタのフェルミ準位が変化してトランジスタの特性が変化しやすくなる。このように絶縁層によってグラフェン膜を覆う領域の全体に対する比率を上記範囲内とすることにより、より確実に安定した動作を確保しながら、高周波特性の向上を図ることができる。

上記トランジスタにおいて、ゲート絶縁膜の長さに対する第１領域の長さおよび第２領域の長さの比率はそれぞれ、１／３以上であってもよい。このようにすることにより、第１領域および第２領域を広く確保して、絶縁層を容易に形成することができる。したがって、より確実に安定した動作を確保しながら、高周波特性の向上を図ることができる。

上記トランジスタにおいて、ゲート長方向において、第１領域の長さおよび第２領域の長さのうちの少なくともいずれか一方は、１μｍ以上であってもよい。このようにすることにより、絶縁層を形成する際の十分な大きさを確保することができる。したがって、より確実に安定した動作を確保しながら、高周波特性の向上を図ることができる。

上記トランジスタにおいて、グラフェン膜の原子層の数は、１以上５以下であってもよい。このようにすることにより、キャリアの高い移動度を安定して確保することができるグラフェン膜を備えるトランジスタとすることができる。

［本開示の実施形態の詳細］
次に、本開示のトランジスタの一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。

（実施の形態１）
本開示の実施の形態１に係るトランジスタについて説明する。図１は、実施の形態１におけるトランジスタの構造を示す概略断面図である。図１において、ベース部およびグラフェン膜の厚さ方向は、矢印Ｔで示す向きまたはその逆の向きで示される。トランジスタのゲート長方向は、後述するソース電極１６からドレイン電極１７へ向かう方向としている。ゲート長方向は、矢印Ｗで示す向きまたはその逆の向きで示される。図１は、ゲート幅方向に垂直な平面で切断した場合の断面図である。図１は、ゲート長方向に垂直な方向であるゲート幅方向に垂直であってゲート電極を含む断面である。

図１を参照して、実施の形態１におけるトランジスタ１１は、ＭＯＳＦＥＴ（Ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。トランジスタ１１は、絶縁性のベース部１２と、グラフェン膜１３と、ゲート絶縁膜１４と、ゲート電極１５と、ソース電極１６と、ドレイン電極１７と、を含む。

ベース部１２は、炭化珪素（ＳｉＣ）から構成されている。炭化珪素は、六方晶ＳｉＣであって、たとえば６Ｈ構造を有する。なお、ベース部１２は、六方晶であって４Ｈ構造を有してもよい。ベース部１２は、ベース部１２の厚さ方向の一方に位置する第１面１２ａを有する。

グラフェン膜１３は、ベース部１２の第１面１２ａ上に配置される。グラフェン膜１３は、ベース部１２上の所定の箇所に配置されている。グラフェン膜１３は、厚さ方向における一方の主面１３ｂが第１面１２ａと対向して配置される。グラフェン膜１３は、厚さ方向において主面１３ｂと反対側に位置する他方の主面である第２面１３ａを有する。グラフェン膜１３の原子層の数は、１以上５以下である。このようにすることにより、キャリアの高い移動度を安定して確保することができるグラフェン膜１３を備えるトランジスタ１１とすることができる。

ゲート絶縁膜１４は、グラフェン膜１３の第２面１３ａ上に配置される。ゲート絶縁膜１４は、一方の主面１４ｂが第２面１３ａと対向して配置される。ゲート絶縁膜１４は、ベース部１２の厚さ方向において主面１４ｂと反対側に位置する他方の主面である第３面１４ａを有する。ゲート絶縁膜１４は、ゲート幅方向に延びる帯状の形状を有する。ゲート絶縁膜１４は、たとえばアルミナ（Ａｌ_２Ｏ_３）から構成されている。ゲート絶縁膜１４は、たとえばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜されている。ゲート絶縁膜１４の厚さＤ_１としては、たとえば３０ｎｍが選択される。ゲート絶縁膜１４のゲート長方向の長さＬ_１は、ゲート電極１５のゲート長方向の長さと同じである。

ゲート電極１５は、ゲート絶縁膜１４の第３面１４ａ上に配置される。ゲート電極１５は、一方の主面１５ｂが第３面１４ａと対向して配置される。ゲート電極１５は、ゲート幅方向に延びる帯状の形状を有する。ゲート電極１５は、ソース電極１６およびドレイン電極１７のそれぞれと間隔をあけて配置される。ゲート電極１５は、たとえばニッケル（Ｎｉ）／金（Ａｕ）から構成されている。

ソース電極１６は、ベース部１２に搭載されている。具体的には、ソース電極１６は、第１面１２ａおよび第２面１３ａ上に配置されている。ソース電極１６は、グラフェン膜１３と接触するように配置されている。ソース電極１６は、ゲート長方向において、ゲート絶縁膜１４と間隔をあけて配置されている。すなわち、ゲート長方向において、ソース電極１６とゲート絶縁膜１４との間に、空隙１８ａを有する。ソース電極１６は、グラフェン膜１３とオーミック接触が可能な導電体、たとえばニッケル（Ｎｉ）／金（Ａｕ）から構成されている。ソース電極１６は、蒸着法により形成されている。具体的には、ニッケルの厚さが２５ｎｍとなり、金の厚さが１００ｎｍとなるように各元素が蒸着され、成膜されている。

ドレイン電極１７は、ベース部１２に搭載されている。具体的には、ドレイン電極１７は、第１面１２ａおよび第２面１３ａ上に配置されている。ドレイン電極１７は、グラフェン膜１３と接触するように配置されている。ドレイン電極１７は、ゲート長方向において、ゲート絶縁膜１４と間隔をあけて配置されている。すなわち、ゲート長方向において、ドレイン電極１７とゲート絶縁膜１４との間に、空隙１８ｂを有する。ドレイン電極１７は、ソース電極１６と離れて配置されている。具体的には、図１に示す断面において、ドレイン電極１７は、ゲート絶縁膜１４を挟んでソース電極１６と反対側に配置される。ドレイン電極１７は、グラフェン膜１３とオーミック接触が可能な導電体、たとえばニッケル（Ｎｉ）／金（Ａｕ）から構成されている。ソース電極１６は、蒸着法により形成されている。具体的には、ニッケルの厚さが２５ｎｍとなり、金の厚さが１００ｎｍとなるように各元素が蒸着され、成膜されている。

なお、グラフェン膜１３は、ゲート絶縁膜１４とソース電極１６との間に位置する第１領域２３ａを有する。ソース電極１６とゲート絶縁膜１４のゲート長方向の間隔、すなわちゲート長方向における第１領域２３ａの長さＬ_２は、１μｍ以上である。また、ゲート長方向において、ゲート絶縁膜１４の長さＬ_１に対する第１領域２３ａの長さＬ_２の比率は、１／３以上である。グラフェン膜１３は、ゲート絶縁膜１４とドレイン電極１７との間に位置する第２領域２３ｂを有する。ドレイン電極１７とゲート絶縁膜１４のゲート長方向の間隔、すなわちゲート長方向における第２領域２３ｂの長さＬ_３は、１μｍ以上である。また、ゲート長方向において、ゲート絶縁膜１４の長さＬ_１に対する第２領域２３ｂの長さＬ_３の比率は、１／３以上である。

ここで、トランジスタ１１は、絶縁層２１を備える。絶縁層２１は、ゲート絶縁膜１４と同じ材質である。すなわち、絶縁層２１の材質は、アルミナである。絶縁層２１は、第１領域２３ａおよび第２領域２３ｂにおいて、第２面１３ａの一部を露出するよう第２面１３ａ上に配置される。絶縁層２１は、グラフェン膜１３の第１領域２３ａ上および第２領域２３ｂのそれぞれに点在するように配置される。

絶縁層２１は、第２面１３ａから突出するよう、それぞれ間隔をあけて配置される複数の突出部２２ａ，２２ｂ，２２ｃ，２２ｄを含む。本実施形態においては、絶縁層２１は、突出部２２ａ，２２ｂ，２２ｃ，２２ｄから構成されている。絶縁層２１の形状、すなわち、突出部２２ａ，２２ｂ，２２ｃ，２２ｄの形状はそれぞれ、半球状である。突出部２２ａ，２２ｂ，２２ｃ，２２ｄの直径は、１ｎｍ以上１０ｎｍ以下である。なお、突出部２２ａの直径は、図１における長さＬ_４で示される。

第１領域２３ａおよび第２領域２３ｂのうちの少なくともいずれか一方の領域において、絶縁層２１によって覆われる第２面１３ａの領域の全体に占める割合は、３０％以上８０％以下である。本実施形態においては、第１領域２３ａおよび第２領域２３ｂの双方の領域において、絶縁層２１によって覆われる第２面１３ａの領域の全体に占める割合は、３０％以上８０％以下である。

上記トランジスタ１１において、ゲート電極１５に印加される電圧が閾値電圧未満の状態、すなわち、トランジスタ１１がオフの状態では、ソース電極１６とドレイン電極１７との間（チャネル領域）に位置するグラフェン膜１３にはキャリアとなる電子が十分に存在しない。よって、ソース電極１６とドレイン電極１７との間に電圧が印加されても、非導通の状態が維持される。一方、ゲート電極１５に印加される電圧が閾値電圧以上の状態、すなわち、トランジスタ１１がオンの状態となると、チャネル領域にキャリアとなる電子が生成する。よって、キャリアとなる電子が生成したチャネル領域によってソース電極１６とドレイン電極１７とが電気的に接続された状態となる。このような状態でソース電極１６とドレイン電極１７との間に電圧が印加されると、ソース電極１６とドレイン電極１７との間に電流が流れる。

次に、実施の形態１におけるトランジスタ１１の製造方法について、簡単に説明する。図２は、実施の形態１におけるトランジスタ１１の製造方法の代表的な工程を示すフローチャートである。

図２を参照して、実施の形態におけるトランジスタ１１の製造方法では、まず工程（Ｓ１０）として、ベース部１２を準備する基板準備工程が実施される。ベース部１２として、たとえば基板が用いられる。この工程（Ｓ１０）では、たとえば直径２インチ（５０．８ｍｍ）の６Ｈ－ＳｉＣから構成される基板が準備される。具体的には、たとえばＳｉＣから構成されるインゴットをスライスすることにより、ＳｉＣから構成される基板が得られる。基板の表面が研磨された後、洗浄等のプロセスを経て、主面の平坦性および清浄性が確保される。

次に、工程（Ｓ２０）としてグラフェン膜形成工程が実施される。図３は、グラフェン膜が形成されたベース部１２（基板）の概略断面図である。この工程（Ｓ２０）は、たとえばチャンバーを含む加熱装置（図示せず）を用いて実施することができる。加熱装置に含まれるチャンバー内にベース部１２を配置し、チャンバー内の雰囲気を不活性ガスに置換した後、チャンバー内を減圧下で昇温する。そして、チャンバー内のベース部１２をたとえば１７００℃程度に加熱して１０分間維持する。そうすると、ベース部１２の第１面１２ａ側から珪素原子が離脱し、第１面１２ａを含むベース部１２の表層部がグラフェン膜１３に変換される。このようにして、第２面１３ａを有するグラフェン膜１３が形成される。

次に、工程（Ｓ３０）としてグラフェン膜パターニング工程が実施される。図４は、グラフェン膜１３がパターニングされた状態を示す概略断面図である。図４を参照して、この工程（Ｓ３０）は、たとえばグラフェン膜１３を所定の構造にパターニングすることにより実施することができる。具体的には、たとえば残すべきグラフェン膜１３上にマスクを形成し、露出したグラフェン膜１３をドライエッチングにより除去した後、マスクを除去することにより実施することができる。第１面１２ａ上に残ったグラフェン膜１３が、後にトランジスタ１１のチャネル領域を構成する。

次に、工程（Ｓ４０）としてオーミック電極形成工程が実施される。図５は、ソース電極１６およびドレイン電極１７を形成した状態を示す概略断面図である。図５を参照して、この工程（Ｓ４０）では、オーミック電極、本実施形態においては、ソース電極１６およびドレイン電極１７が形成される。ソース電極１６およびドレイン電極１７は、グラフェン膜パターニング工程において露出させたベース部１２の第１面１２ａおよびこの露出させたベース部１２の第１面１２ａに隣り合う領域に配置されるグラフェン膜１３の一部を覆うように形成される。この場合、具体的には、たとえば厚さが２５ｎｍとなるようにニッケルを蒸着させ、その後、たとえば厚さが１００ｎｍとなるように金を蒸着させる。

次に、工程（Ｓ５０）として絶縁膜形成工程が実施される。図６は、絶縁膜を形成した状態を示す概略断面図である。図６を参照して、この工程（Ｓ５０）は、形成されたソース電極１６およびドレイン電極１７を含む第１面１２ａ側のベース部１２の全面を覆うように絶縁膜１９を成膜することにより実施される。具体的には、パターニングされたグラフェン膜１３の第２面１３ａと、ソース電極１６の上面１６ａと、ドレイン電極１７の上面１７ａと、を全て覆うように絶縁膜１９を成膜する。成膜方法は、たとえばＡＬＤを用いることができる。絶縁膜１９としては、たとえばアルミナ（Ａｌ_２Ｏ_３）が用いられる。この場合、具体的には、たとえば第２面１３ａから絶縁膜１９の上面１９ａにまでの厚さが３０ｎｍとなるように成膜する。

次に、工程（Ｓ６０）としてゲート電極形成工程が実施される。図７は、ゲート電極１５を形成した状態を示す概略断面図である。図７を参照して、この工程（Ｓ６０）は、ゲート電極１５は、ゲート電極１５を配置する領域以外の領域にマスクを形成し、ゲート電極１５を構成する各元素を蒸着させて導電膜を形成する。この場合、具体的には、たとえば厚さが２５ｎｍとなるようにニッケルを蒸着させ、その後、たとえば厚さが１００ｎｍとなるように金を蒸着させる。その後、マスクを除去することにより実施することができる。

次に、工程（Ｓ７０）として絶縁膜除去工程が実施される。この工程は、形成したゲート電極１５をマスクとしたウェットエッチングにより実施することができる。アルカリ性の溶液を用いてウェットエッチングを実施すると、マスク（ゲート電極１５）によって覆われていない部分の絶縁膜１９が除去される。ここで、絶縁膜１９の除去に際し、ウェットエッチングにより、まずソース電極１６の上面１６ａおよびドレイン電極１７の上面１７ａが露出するまで、厚さ方向に絶縁膜１９が除去される。その後、ウェットエッチングを続けると、ゲート長方向において、ゲート電極１５とソース電極１６との間に位置する第１領域２３ａ上の絶縁膜１９およびゲート電極とドレイン電極１７との間に位置する第２領域２３ｂ上の絶縁膜１９が除去される。

ここで、第１領域２３ａ上および第２領域２３ｂ上に絶縁膜１９が一部残るように時間を調整してウェットエッチングを実施する。すなわち、グラフェン膜１３の第２面１３ａの一部を露出するようウェットエッチングを実施する。残った絶縁膜１９が、絶縁層２１となる。このようにして、図１に示す実施の形態１におけるトランジスタ１１が製造される。

上記トランジスタ１１によると、絶縁性のベース部１２上に配置されるグラフェン膜１３を含む。グラフェン膜１３におけるキャリア（電子および正孔）の移動度は、極めて高い。したがって、トランジスタ１１のチャネル領域としてグラフェン膜１３を利用することにより、高周波での動作が可能となる。また、上記トランジスタ１１によれば、ゲート絶縁膜１４と同じ材質であって、ゲート絶縁膜１４とソース電極１６との間に位置する第１領域２３ａおよびゲート絶縁膜１４とドレイン電極１７との間に位置する第２領域２３ｂにおいて、第２面１３ａの一部を露出するよう第２面１３ａ上に配置される絶縁層２１を備える。第１領域２３ａおよび第２領域２３ｂにおいて、絶縁層２１が配置されず、グラフェン膜１３の露出した領域は、電荷輸送能力が高い。よって、電極間におけるアクセス抵抗の低減を図ることができ、流れる電流量を増加させることができる。また、第１領域２３ａおよび第２領域２３ｂにおいて、グラフェン膜１３の一部は、絶縁層２１によって覆われているため、トランジスタ１１のフェルミ準位が変化してトランジスタ１１の特性が変化するおそれを低減することができる。よって、トランジスタ１１の安定した動作を確保することができる。なお、絶縁層２１は、ゲート絶縁膜１４と同じ材質である。よって、たとえばソース電極１６とドレイン電極１７との間の領域の全面にわたって絶縁膜１９を形成した後、ゲート絶縁膜１４に相当する領域の絶縁膜１９を残すと共に、第１領域２３ａおよび第２領域２３ｂの一部の絶縁膜１９を残し、他の部分を除去してグラフェン膜１３の一部を露出させることにより、絶縁層２１を形成することができる。したがって、絶縁層２１を比較的容易に形成することができる。

以上より、このようなトランジスタ１１によると、安定した動作を確保することができると共に、高周波特性の向上を図ることができる。

本実施形態においては、第１領域２３ａおよび第２領域２３ｂの双方の領域において、絶縁層２１によって覆われる第２面１３ａの領域の全体に占める割合は、３０％以上８０％以下である。絶縁層２１によってグラフェン膜１３を覆う領域が多くなると、電荷輸送能力が低下することとなる。一方、絶縁層２１によってグラフェン膜１３を覆う領域が少なくなると、トランジスタ１１のフェルミ準位が変化してトランジスタ１１の特性が変化しやすくなる。このように絶縁層２１によってグラフェン膜１３を覆う領域の全体に対する比率を上記範囲内とすることにより、上記したトランジスタ１１は、より確実に安定した動作を確保しながら、高周波特性の向上を図ることができるトランジスタとなっている。なお、絶縁層２１によって覆われる第２面１３ａの領域の全体に占める割合は、４５％以上６５％以下とするのが、より好ましい。

本実施形態においては、絶縁層２１は、第２面１３ａから突出するよう、それぞれ間隔をあけて配置される複数の突出部２２ａ，２２ｂ，２２ｃ，２２ｄを含む。このような複数の突出部２２ａ，２２ｂ，２２ｃ，２２ｄを含む絶縁層２１は、第１領域２３ａおよび第２領域２３ｂに絶縁膜１９を形成し、エッチングして一部を残し、他の部分を除去してグラフェン膜１３の第２面１３ａの一部を露出させることにより形成することができる。したがって、比較的容易に形成することができる。したがって、上記トランジスタ１１は、生産性の向上を図ることができるトランジスタとなっている。

本実施形態においては、突出部２２ａ，２２ｂ，２２ｃ，２２ｄの直径は、１ｎｍ以上１０ｎｍ以下である。突出部の直径として上記した範囲のものを採用することにより、より確実に安定した動作を確保しながら、高周波特性の向上を図ることができる。さらに好ましくは、突出部２２ａ，２２ｂ，２２ｃ，２２ｄの直径は、１ｎｍ以上５ｎｍ以下とするのがよい。

本実施形態においては、ゲート絶縁膜１４の長さに対する第１領域２３ａの長さおよび第２領域２３ｂの長さの比率はそれぞれ、１／３以上である。このようにすることにより、第１領域２３ａおよび第２領域２３ｂを広く確保して、絶縁層２１を容易に形成することができる。したがって、上記トランジスタ１１は、より確実に安定した動作を確保しながら、高周波特性の向上を図ることができるトランジスタとなっている。さらに好ましくは、ゲート絶縁膜１４の長さに対する第１領域２３ａの長さおよび第２領域２３ｂの長さの比率はそれぞれ、１以上とするのがよい。

本実施形態においては、ゲート長方向において、第１領域２３ａの長さおよび第２領域２３ｂの長さはそれぞれ、１μｍ以上である。このようにすることにより、絶縁層２１を形成する際の十分な大きさを確保することができる。したがって、上記トランジスタ１１は、より確実に安定した動作を確保しながら、高周波特性の向上を図ることができるトランジスタとなっている。さらに好ましくは、第１領域２３ａの長さおよび第２領域２３ｂの長さはそれぞれ、２μｍ以上とするのがよい。

図８は、本発明の範囲外であるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧（Ｖｄ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図８において、縦軸は、ドレイン電流（Ａ）を示し、横軸は、ドレイン電圧（Ｖ）を示す。以下、図９に示すグラフにおける縦軸および横軸についても、同様である。図８は、上記第１領域２３ａおよび上記第２領域２３ｂが同一の材質の絶縁膜で覆われた場合のトランジスタにおけるＶｄとＩｄとの関係を示すグラフである。図８において、線５１ａで、ゲート電圧が５Ｖの場合を示し、線５２ａで、ゲート電圧が２．５Ｖの場合を示し、線５３ａで、ゲート電圧が０Ｖの場合を示し、線５４ａで、ゲート電圧が－２．５Ｖの場合を示し、線５５ａで、ゲート電圧が－５Ｖの場合を示す。

図８を参照して、ゲート電圧が５Ｖから－５Ｖまで変化させた場合においても、印加するドレイン電圧の大きさに応じて流れるドレイン電流の値の変化が小さい。図８に示すグラフにおいては、線５５ａで示すゲート電圧が－５Ｖの場合について、ドレイン電圧が５Ｖのときに最大でも３５ｍＡ程度であり、４０ｍＡには至らない。

図９は、実施の形態１におけるトランジスタ１１において、ゲート電圧を変化させた場合のドレイン電圧（Ｖｄ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図９は、上記第１領域２３ａおよび上記第２領域２３ｂにおいて、グラフェン膜１３の一部が、絶縁層２１によって覆われた場合のトランジスタにおけるＶｄとＩｄとの関係を示すグラフである。図９において、線５１ｂで、ゲート電圧が５Ｖの場合を示し、線５２ｂで、ゲート電圧が２．５Ｖの場合を示し、線５３ｂで、ゲート電圧が０Ｖの場合を示し、線５４ｂで、ゲート電圧が－２．５Ｖの場合を示し、線５５ｂで、ゲート電圧が－５Ｖの場合を示す。

図９を参照して、ゲート電圧が５Ｖから－５Ｖまで変化させた場合においても、印加するドレイン電圧の大きさに応じて流れるドレイン電流の値の変化が大きい。図９に示すグラフにおいては、線５５ｂで示すゲート電圧が－５Ｖの場合について、ドレイン電圧が５Ｖのときに最大で４５ｍＡを超えている。すなわち、実施の形態１におけるトランジスタ１１においては、電極間のアクセス抵抗が低減し、大きな電流が流れていることが把握できる。

図１０および図１１は、本発明の範囲外であるトランジスタにおいて、ゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図１０は、エッチング前において上記第１領域２３ａおよび上記第２領域２３ｂが絶縁膜により覆われた場合のトランジスタにおけるＶｄとＩｄとの関係を示すグラフである。図１１は、エッチング後において上記第１領域２３ａおよび上記第２領域２３ｂのグラフェン膜１３の第２面１３ａを完全に露出させた場合のトランジスタにおけるＶｄとＩｄとの関係を示すグラフである。図１０および図１１において、縦軸は、ドレイン電流（Ａ）を示し、横軸は、ゲート電圧（Ｖ）を示す。以下、図１２および図１３に示すグラフにおける縦軸および横軸についても、同様である。図１０において、線５１ｃで、ゲート電圧を低い値から高い値へ変化させた場合を示し、線５２ｃで、ゲート電圧を高い値から低い値へ変化させた場合を示す。図１１において、線５１ｄで、ゲート電圧を低い値から高い値へ変化させた場合を示し、線５２ｄで、ゲート電圧を高い値から低い値へ変化させた場合を示す。

図１０を参照して、エッチング前においては、線５１ｃに示すように、ゲート電圧を下げていった場合にゲート電圧が０Ｖの時に流れるドレイン電流が最も低く、線５２ｃに示すようにゲート電圧を上げていった場合にゲート電圧が－２Ｖの時に流れるドレイン電流が最も低い傾向がある。一方、図１１を参照して、エッチング後においては、線５１ｄ，５２ｄに示すように、ゲート電圧を下げていった場合でも上げていった場合でも、印加するゲート電圧が大きければ流れるドレイン電流が小さくなるといった傾向は同じである。このようにエッチング前後において、Ｉｄ－Ｖｇによって表れるトランジスタの特性が大きく変化している。

図１２および図１３は、実施の形態１におけるトランジスタ１１において、ゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図１２は、エッチング前において上記第１領域２３ａおよび上記第２領域２３ｂが絶縁膜により覆われた場合のトランジスタにおけるＶｄとＩｄとの関係を示すグラフである。図１３は、エッチング後において上記第１領域２３ａおよび上記第２領域２３ｂのグラフェン膜１３の第２面１３ａを完全に露出させた場合のトランジスタにおけるＶｄとＩｄとの関係を示すグラフである。図１２において、線５１ｅで、ゲート電圧を低い値から高い値へ変化させた場合を示し、線５２ｅで、ゲート電圧を高い値から低い値へ変化させた場合を示す。図１３において、線５１ｆで、ゲート電圧を低い値から高い値へ変化させた場合を示し、線５２ｆで、ゲート電圧を高い値から低い値へ変化させた場合を示す。

図１２および図１３を参照して、エッチング前の状態とエッチング後の状態において、Ｉｄ－Ｖｇによって表れるトランジスタの特性はほとんど変化していない。具体的には、図１２において、エッチング前においては、線５１ｅ，５２ｆに示すように、ゲート電圧を下げていった場合でも上げていった場合でも、印加するゲート電圧が大きければ流れるドレイン電流が小さくなるといった傾向がある。そして、図１３において、エッチング後においても、線５１ｆ，５２ｆに示すように、ゲート電圧を下げていった場合でも上げていった場合でも、印加するゲート電圧が大きければ流れるドレイン電流が小さくなるといった傾向は同じである。よって、実施の形態１におけるトランジスタ１１においては、安定した動作を確保することができる。

（他の実施の形態）
なお、上記の実施の形態においては、絶縁層２１を構成する突出部２２ａ，２２ｂ，２２ｃ，２２ｄは、半球状であることとしたが、これに限らず、他の形状、たとえば、直方体形状や立方体形状であってもよい。さらには、帯状に連なっていてもよい。また、ウェットエッチングを途中で止めて形成した絶縁膜１９を一部グラフェン膜１３の第２面１３ａに残すことにより絶縁層２１を形成することとしたが、これに限らず、一旦第１領域２３ａおよび第２領域２３ｂ上に形成した絶縁膜１９を全て除去した後、改めて第１領域２３ａの一部の上および第２領域２３ｂの一部の上に上記構成の絶縁層２１を形成することにしてもよい。

また、上記の実施の形態においては、ゲート絶縁膜１４および絶縁層２１としてアルミナを用いることとしたが、これに限らず、他の材質の絶縁膜を用いてもよい。ゲート電極１５等、電極を構成する材質についても、他の材料を用いることにしてもよい。

なお、上記の実施の形態においては、トランジスタは、ＭＯＳＦＥＴである場合について説明したが、これに限らず、本開示のトランジスタは、たとえばＭＥＳＦＥＴ（Ｍｅｔａｌ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってもよいし、ＭＩＳＦＥＴ（Ｍｒｔａｌ－ｉｎｓｕｌａｔｏｒ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。

また、上記の実施の形態においては、ベース部としての基板の材質として炭化珪素を用いることとしたが、これに限らず、基板の材質は、たとえばサファイアであってもよいし、シリコン単体であってもよい。すなわち、基板としてサファイア基板やシリコン基板を用いることにしてもよい。

今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本開示のトランジスタは、安定した動作の確保および高周波特性の向上が求められる場合に特に有利に適用され得る。

１１ トランジスタ
１２ ベース部
１２ａ 第１面
１３ｂ，１４ｂ，１５ｂ 主面
１３ グラフェン膜
１３ａ 第２面
１４ ゲート絶縁膜
１４ａ 第３面
１５ ゲート電極
１６ ソース電極
１６ａ，１７ａ，１９ａ 上面
１７ ドレイン電極
１８ａ，１８ｂ 空隙
１９ 絶縁膜
２１ 絶縁層
２２ａ，２２ｂ，２２ｃ，２２ｄ 突出部
２３ａ 第１領域
２３ｂ 第２領域
５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆ，５２ａ，５２ｂ，５２ｃ，５２ｄ，５２ｅ，５２ｆ，５３ａ，５３ｂ，５４ａ，５４ｂ，５５ａ，５５ｂ 線
Ｔ，Ｗ 矢印
Ｌ_１，Ｌ_２，Ｌ_３，Ｌ_４ 長さ
Ｄ_１ 厚さ

Claims (7)

1. ゲート電極と、ソース電極と、前記ソース電極と離れて配置されるドレイン電極と、を備え、前記ソース電極から前記ドレイン電極へ向かう方向をゲート長方向とするトランジスタであって、
   第１面を有する絶縁性のベース部と、
   前記第１面上に配置されるグラフェン膜と、
   ゲート長方向と垂直なゲート幅方向に延びる帯状の形状を有し、前記第１面と対向する面と反対側の面である前記グラフェン膜の第２面上に配置されるゲート絶縁膜と、を備え、
   前記ソース電極は、前記ベース部に搭載され、前記ゲート絶縁膜と間隔をあけて、前記グラフェン膜と接触するように配置され、
   前記ドレイン電極は、前記ベース部に搭載され、前記ゲート絶縁膜と間隔をあけて、前記グラフェン膜と接触し、ゲート長方向において前記ゲート絶縁膜を挟んで前記ソース電極と反対側に配置され、
   前記ゲート電極は、ゲート幅方向に延びる帯状の形状を有し、第２面と対向する面と反対側の面である前記ゲート絶縁膜の第３面上に配置され、
   前記トランジスタは、前記ゲート絶縁膜と同じ材質であって、前記ゲート絶縁膜と前記ソース電極との間に位置する第１領域および前記ゲート絶縁膜と前記ドレイン電極との間に位置する第２領域において、前記第２面の一部を露出するよう前記第２面上に配置される絶縁層と、を備え、
   前記絶縁層は、前記第２面から突出するよう、それぞれ間隔をあけて配置される複数の突出部を含む、トランジスタ。
2. 前記突出部の形状は、半球状である、請求項１に記載のトランジスタ。
3. 前記突出部の直径は、１ｎｍ以上１０ｎｍ以下である、請求項２に記載のトランジスタ。
4. 前記第１領域および前記第２領域のうちの少なくともいずれか一方の領域において、前記絶縁層によって覆われる前記第２面の領域の全体に占める割合は、３０％以上８０％以下である、請求項１から請求項３のいずれか１項に記載のトランジスタ。
5. ゲート長方向において、前記ゲート絶縁膜の長さに対する前記第１領域の長さおよび前記第２領域の長さの比率はそれぞれ、１／３以上である、請求項１から請求項４のいずれか１項に記載のトランジスタ。
6. ゲート長方向において、前記第１領域の長さおよび前記第２領域の長さのうちの少なくともいずれか一方は、１μｍ以上である、請求項１から請求項５のいずれか１項に記載のトランジスタ。
7. 前記グラフェン膜の原子層の数は、１以上５以下である、請求項１から請求項６のいずれか１項に記載のトランジスタ。
   

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