JP6461523B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えばグラフェン層を用いた半導体装置に関する。

グラフェンは、炭素が形成する六員環をシート状にしたカーボン材料である。グラフェンの電子移動度は非常に高い。そこで、グラフェンをチャネルに用いたトランジスタが知られている（特許文献１、非特許文献１）。ＳｉＣ上に形成する。ＳｉＣの（１００）面上に形成されたグラフェンは金属性を有し、ＳｉＣの（１１１）面上に形成されたグラフェン半導体性を有することが知られている（非特許文献２）。

特開２０１１−１９２６６７号公報

Proceedings of IEEE, vol. 101, p.1567 (2013) Appl. Phys. Express vol. 4, p.115104 (2011)

グラフェン層をチャネルとするトランジスタは、高い遮断周波数ｆｔを有する（非特許文献１）。しかしながら、グラフェン層を有するトランジスタは、最大発振周波数ｆｍａｘが他のトランジスタに対して低い（非特許文献１）。

本発明は、上記課題に鑑みなされたものであり、性能の高い半導体装置を提供することを目的とする。

本願発明は、上面に第１面および前記第１面と面方位が異なる第２面を有するＳｉＣ層と、前記ＳｉＣ層上に前記第１面および前記第２面を覆うように設けられたグラフェン層と、前記グラフェン層上に前記第１面および前記第２面を挟み設けられたソース電極およびドレイン電極と、前記第１面および前記第２面の前記グラフェン層上に設けられたゲート電極と、を具備し、前記第１面は前記ソース電極と前記ドレイン電極との間の前記ソース電極側に設けられ、前記第２面は前記ソース電極と前記ドレイン電極との間の前記ドレイン電極側に設けられ、前記第１面上に設けられた前記グラフェン層は金属性であり、前記第２面上に設けられた前記グラフェン層は半導体性である、半導体装置である。

本発明によれば、性能の高い半導体装置を提供することができる。

図１は、比較例１に係るＦＥＴの断面図である。 図２は、比較例１におけるドレイン電圧に対するドレイン電流を示す図である。 図３は、比較例１における各ドレイン電圧におけるチャネル内の電子濃度およびホール濃度を示す図である。 図４は、実施例１に係るＦＥＴの断面図である。 図５Ａは、実施例１に係るＦＥＴの製造方法を示す断面図（その１）である。 図５Ｂは、実施例１に係るＦＥＴの製造方法を示す断面図（その２）である。 図５Ｃは、実施例１に係るＦＥＴの製造方法を示す断面図（その３）である。 図５Ｄは、実施例１に係るＦＥＴの製造方法を示す断面図（その４）である。 図５Ｅは、実施例１に係るＦＥＴの製造方法を示す断面図（その５）である。 図５Ｆは、実施例１に係るＦＥＴの製造方法を示す断面図（その６）である。 図６Ａは、実施例１に係るＦＥＴの製造方法を示す断面図（その７）である。 図６Ｂは、実施例１に係るＦＥＴの製造方法を示す断面図（その８）である。 図６Ｃは、実施例１に係るＦＥＴの製造方法を示す断面図（その９）である。 図６Ｄは、実施例１に係るＦＥＴの製造方法を示す断面図（その１０）である。 図６Ｅは、実施例１に係るＦＥＴの製造方法を示す断面図（その１１）である。 図７Ａは、図７Ａは、実施例１の変形例１に係る半導体装置の断面図である。 図７Ｂは、実施例１の変形例２に係る半導体装置の断面図である。

［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
本願発明は、上面に第１面および前記第１面と面方位が異なる第２面を有するＳｉＣ層と、前記ＳｉＣ層上に前記第１面および前記第２面を覆うように設けられたグラフェン層と、前記グラフェン層上に前記第１面および前記第２面を挟み設けられたソース電極およびドレイン電極と、前記第１面および前記第２面の前記グラフェン層上に設けられたゲート電極と、を具備し、前記第１面は前記ソース電極と前記ドレイン電極との間の前記ソース電極側に設けられ、前記第２面は前記ソース電極と前記ドレイン電極との間の前記ドレイン電極側に設けられ、前記第１面上に設けられた前記グラフェン層は金属性であり、前記第２面上に設けられた前記グラフェン層は半導体性である、半導体装置である。ＳｉＣ層上に第２面を設けることで、第２面上のグラフェン層が半導体性となる。これにより、ドレイン電極からチャネルへのホールの注入が抑制され、半導体装置のドレインコンダクタンスが抑制される。よって、半導体装置の最大発振周波数等の性能を向上できる。

前記第１面は（１００）面であり、前記第２面は（１１１）面であることが好ましい。これにより、第１面上のグラフェン層を金属性とし、第２面上のグラフェン層を半導体性とすることができる。

前記ＳｉＣ層の前記上面は、前記第１面の前記ソース電極側に前記第２面の面方位と等価な面方位を有する第３面を有し、前記ゲート電極は前記第３面の前記グラフェン上に設けられていてもよい。これにより、第２面を簡単に形成できる。

ＳｉＣ層にリセスが形成され、前記第１面は前記リセスの底面であり、前記第２面および前記第３面は前記リセスの側面であることが好ましい。これにより、第２面を簡単に形成できる。

前記ソース電極および前記ドレイン電極は、金属性のグラフェン層上に設けられることが好ましい。これにより、半導体装置の性能を向上できる。

前記グラフェン層と前記ゲート電極との間に設けられた酸化アルミニウム膜を含むゲート絶縁膜を具備することが好ましい。これにより、半導体装置の性能をより向上できる。

前記酸化アルミニウム膜は、前記グラフェン層上に形成されたアルミニウム膜を酸化させた膜であることが好ましい。これにより、半導体装置の性能をより向上できる。

［本願発明の実施形態の詳細］

本発明の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

（比較例１）
まず、最大発振周波数が低い原因を調査した。図１は、比較例１に係るＦＥＴ（Field Effect Transistor）の断面図である。図１に示すように、基板１０上にグラフェン層１２が設けられている。基板１０としてはＳｉＣ（炭化シリコン）基板を用いる。グラフェン層１２上にゲート絶縁膜１４を介しゲート電極２０が設けられている。ゲート電極２０を挟むように、グラフェン層１２上にソース電極２４およびドレイン電極２６が設けられている。

比較例１について、ドリフト拡散モデルに基づきシミュレーションを行なった。基板１０をＳｉＣ基板、グラフェン層１２の膜厚を０．３５ｎｍ、ゲート絶縁膜１４を膜厚が５ｎｍの酸化アルミニウムおよび膜厚が３０ｎｍの酸化シリコン膜とした。ゲート長を３．０μｍとした。

図２は、比較例１におけるドレイン電圧に対するドレイン電流を示す図である。ゲート電圧を０Ｖから５Ｖまで０．５Ｖステップで印加した。図２に示すように、ドレイン電圧が０．４Ｖを越えると、ドレイン電流が非常に大きくなり、ピンチオフ特性が悪くなる。また、ドレインコンダクタンスが非常に大きい。最大発振周波数ｆｍａｘは、ドレインコンダクタンスが大きくなると劣化する。ドレインコンダクタンスが大きいことが比較例１において低い最大発振周波数の原因と考えられる。

次に、比較例１において各ドレイン電圧におけるチャネル内の電子濃度およびホール濃度についてシミュレーションした。図３は、比較例１における各ドレイン電圧におけるチャネル内の電子濃度およびホール濃度を示す図である。基板１０上にグラフェン層１２が設けられ、グラフェン層１２上にゲート絶縁膜１４が設けられている。ゲート絶縁膜１４と基板１０との間がグラフェン層１２からなるチャネル４０である。ゲート絶縁膜１４の両側のグラフェン層１２上には、ソース電極２４およびドレイン電極２６が設けられている。ゲート電圧は１Ｖとしている。ドレイン電圧ＶＤが２Ｖのとき、チャネル４０内はほとんど電子濃度が１×１０^２０ｃｍ^−３の領域４０ａである。ドレイン電圧ＶＤが４Ｖになると、チャネル４０内のドレイン電極２６側に電子濃度が１×１０^１９ｃｍ^−３の領域４０ｂが形成される。ドレイン電圧ＶＤが８Ｖになると、ドレイン電極２６側の領域４０ｂがさらに広くなる。

ドレイン電圧ＶＤが２Ｖのとき、チャネル４０内のゲート絶縁膜１４側にホール濃度が１×１０^１８ｃｍ^−３の領域４０ｃと基板１０側にホール濃度が１×１０^１９ｃｍ^−３の領域４０ｄが形成される。ドレイン電圧ＶＤが４Ｖとなると、チャネル４０はほとんどホール濃度が１×１０^１９ｃｍ^−３の領域４０ｄとなる。ソース電極２４側の一部にホール濃度が１×１０^１８ｃｍ^−３の領域４０ｃが形成される。ドレイン電圧ＶＤが８Ｖとなると、チャネル４０内のドレイン電極２６側にホール濃度が１×１０^１９ｃｍ^−３の領域４０ｄが形成されるが、チャネル４０のほとんどはホール濃度が１×１０^２０ｃｍ^−３の領域４０ｅとなる。

以下、ドレインコンダクタンスを抑制し、性能を向上させた実施例１について説明する。

図４は、実施例１に係るＦＥＴの断面図である。図３に示すように、基板１０の上面にリセス３２が形成されている。基板１０のリセス３２の各面を覆うように、基板１０上に３Ｃ−ＳｉＣ層１１が形成されている。ＳｉＣ層１１の上面のリセス３２は、第１面３４、第２面３６および第３面３８を有する。第１面３４は（１００）面であり、第２面３６および第３面３８は、（１１１）面である。ＳｉＣ層１１上に第１面３４、第２面３６および第３面３８を覆うようにグラフェン層１２が設けられている。活性領域以外のグラフェン層１２は除去されている。グラフェン層１２上にリセス３２を挟みソース電極２４およびドレイン電極２６が設けられている。第１面３４、第２面３６および第３面３８のグラフェン層１２上にゲート電極２０が形成されている。グラフェン層１２とゲート電極２０との間にゲート絶縁膜１４が設けられている。ゲート絶縁膜１４は、グラフェン層１２上に形成された酸化アルミニウム膜１６と酸化アルミニウム膜１６上に形成された酸化シリコン膜１８とを有している。非活性領域からソース電極２４およびドレイン電極２６上にパッド３０が設けられている。

非特許文献２に記載されているように、ＳｉＣの（１００）面上に形成されたグラフェン層１２は金属性を有する。このため、第１面３４上に形成されたグラフェン層１２は金属性を有する。（１１１）面上に形成されたグラフェン層１２は半導体性を有する。このため、第２面３６および第３面３８上に形成されたグラフェン層１２は半導体性を有する。金属性を有するグラフェンは、ｋ空間におけるディラック点で伝導帯と価電子帯とが接続している。半導体性を有するグラフェンは、伝導帯と価電子帯との間にエネルギーギャップがある。金属性を有するグラフェンは、半導体性を有するグラフェンに比べ電子の移動度が高くなる。

チャネルとなるグラフェン層１２の電子移動度は高いことが好ましい。よって、グラフェン層１２は、金属性を有することが好ましい。しかしながら、グラフェン層１２が金属性を有すると、比較例１のように、ドレイン電極２６からチャネルにホールが注入し、ドレインコンダクタンスが高くなる。実施例１では、第１面３４上に設けられたグラフェン層１２は金属性を有する。このためＦＥＴ特性が向上する。ドレイン電極２６側の第２面３６上に設けられたグラフェン層１２は半導体性を有する。このため、ドレイン電圧が高くなってもドレイン電極２６からチャネルへのホールの注入が抑制される。このため、高ドレイン電圧においてドレイン電流が飽和し、ドレインコンダクタンスを抑制できる。よって、最大発振周波数等のＦＥＴ性能を向上させることができる。

次に、実施例１に係るＦＥＴを製造する一例を説明する。図５Ａから図６Ｅは、実施例１に係るＦＥＴの製造方法を示す断面図である。図５Ａに示すように、（１００）面を主面とするシリコン基板１０の上面にリセス３２を形成する。リセス３２は、例えばＴＭＡＨ（テトラメチルアンモニアハイドロオキサイド）を用いて異方性エッチングすることにより形成する。これにより、リセス３２の底面３４ａは（１００）面に、側面３６ａおよび３８ａは（１１１）面となる。

図５Ｂに示すように、基板１０上に膜厚が２００ｎｍの３Ｃ−ＳｉＣ層１１を形成する。ＳｉＣ層１１は原料ガスをモノメチルシランとしＣＶＤ（Chemical Vapor Deposition）法を用い形成する。原料ガスおよび成長法は他でもよい。ＳｉＣ層の上面にはリセス３２が形成される。リセス３２の底面はＳｉＣの（１００）面を有する第１面３４となり、リセス３２の側面はＳｉＣの（１１１）面を有する第２面３６および第３面３８となる。リセス３２の深さは例えば５０ｎｍである。リセス３２の幅は例えば３５０ｎｍである。リセス幅のうち、第１面３４の幅は例えば２５０ｎｍである。３Ｃ−ＳｉＣ層１１の表面を洗浄する。洗浄の条件は、アセトン処理を５分、エタノール処理を５分、および水洗を５分である。基板１０の洗浄として、例えばＲＣＡ処理を行なってもよい。

図５Ｃに示すように、ＳｉＣ層１１上に熱昇華法を用いグラフェン層１２を形成する。ＳｉＣ層１１をＡｒ雰囲気中において、１２５０℃１分熱処理する。これにより、基板１０上に膜厚が０．３５ｎｍのグラフェン層１２が形成される。このように、ＳｉＣを熱処理することにより、ＳｉＣ基板１０内のＳｉ原子が昇華し、Ｃ原子同士がＳＰ２結合する。これにより、ＳｉＣよりグラフェン層１２が形成される。熱処理雰囲気、熱処理温度および熱処理時間は、グラフェン層１２の膜厚および膜質に応じ適宜設定することができる。例えば熱処理雰囲気を真空とすることもできる。グラフェン層１２を薄くするためには、成長速度が遅くなる不活性ガス中の熱処理が好ましい。グラフェン層１２の形成には例えばＣＶＤ法を用いることもできる。

図５Ｄに示すように、蒸着法を用い、第１面３４、第２面３６および第３面３８上に形成されたグラフェン層１２上に膜厚が５ｎｍのＡｌ（アルミニウム）膜１５を形成する。Ａｌ膜１５の形成は、例えばスパッタリング法を用いることもできる。

図５Ｅに示すように、Ａｌ膜１５を例えば２４時間大気に曝す。これにより、Ａｌ膜１５が自然酸化し、第１面３４、第２面３６および第３面３８上に形成されたグラフェン層１２上に酸化アルミニウム（Ａｌ_２Ｏ_３）膜１６が形成される。ゲート絶縁膜１４のうちグラフェン層１２に接する膜として、自然酸化以外の方法でＡｌ膜を酸化させた酸化アルミニウム膜、酸化以外の方法で形成した酸化アルミニウム膜、または酸化アルミニウム膜以外の膜を用いてもよい。発明者は、ゲート絶縁膜１４として、ＣＶＤ法を用い形成した酸化シリコン膜、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成した酸化アルミニウム膜、および自然酸化により形成した酸化アルミニウム膜を検討した。各絶縁膜を形成した場合に、ラマン分光法を用いたグラフェン層１２の評価およびゲート絶縁膜１４としてのリーク電流を評価した。評価の結果、自然酸化により形成した酸化アルミニウム膜が最もリーク電流が少なかった。

図５Ｆに示すように、酸化アルミニウム膜１６上にフォトレジスト５０を塗布する。フォトレジスト５０を露光現像する。これにより、活性領域上のフォトレジスト５０が残存し、非活性領域のフォトレジスト５０は除去される。フォトレジスト５０を現像するときのアルカリ系の現像液により酸化アルミニウム膜１６が除去される。さらに、フォトレジスト５０をマスクにグラフェン層１２を除去する。グラフェン層１２の除去には、酸素プラズマを用いる。グラフェン層１２を除去する条件は圧力が４Ｐａ、パワーが２００Ｗである。

図６Ａに示すように、基板１０上に酸化アルミニウム膜１６を覆うようにＣＶＤ法を用い膜厚が３０ｎｍの酸化シリコン膜１８を形成する。酸化シリコン膜１８は、ゲート絶縁膜１４を厚くするための膜である。良好な膜質の酸化アルミニウム膜１６を厚く形成することは難しい。一方、ソース電極２４、ドレイン電極２６およびオーミック電極２８と、ゲート電極２０と、の接触を防ぐためゲート絶縁膜１４は厚いことが好ましい。このため、酸化アルミニウム膜１６に酸化シリコン膜１８を形成する。このような膜として、酸化シリコン膜１８以外の膜を用いてもよいが、誘電率が小さくかつ形成しやすい絶縁膜として酸化シリコン膜１８が好ましい。

図６Ｂに示すように、酸化シリコン膜１８上に蒸着法およびリフトオフ法を用いゲート電極２０を形成する。ゲート電極２０は、例えばゲート絶縁膜１４側から膜厚が１０ｎｍのＴｉ（チタン）膜および膜厚が１００ｎｍのＡｕ（金）膜である。ゲート電極２０は、例えばスパッタリング法を用い形成してもよい。ゲート電極２０としては、Ａｕ膜以外の膜を用いてもよい。ゲート抵抗の抑制の観点から抵抗率の低い材料が好ましい。

図６Ｃに示すように、ドライエッチング法を用い酸化シリコン膜１８および酸化アルミニウム膜１６を除去する。これにより、酸化アルミニウム膜１６および酸化シリコン膜１８からゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、第１面３４、第２面３６および第３面３８上に形成されたグラフェン層１２上に形成される。

図６Ｄに示すように、酸化シリコン膜１８の側面を、緩衝フッ酸溶液を用いエッチングする。このとき、酸化アルミニウム膜１６の側面もエッチングされる。これにより、ゲート絶縁膜１４は、ゲート電極２０より細くなる。このように、ゲート絶縁膜１４とゲート電極２０とを庇状とする。これにより、ソース電極２４およびドレイン電極２６を形成したときに、これらの電極とゲート電極２０との短絡を抑制できる。

図６Ｅに示すように、ゲート電極２０と自己整合的にソース電極２４およびドレイン電極２６を、蒸着法およびリフトオフ法を用い形成する。ソース電極２４およびドレイン電極２６は、膜厚が１５ｎｍのＮｉ（ニッケル）膜である。蒸着はプラネタリ法を用いる。これにより、ゲート絶縁膜１４との間からグラフェン層１２の上面が露出しないように、ソース電極２４およびドレイン電極２６を形成することができる。ゲート絶縁膜１４が庇状に形成され、かつゲート絶縁膜１４がソース電極２４およびドレイン電極２６より厚い。これにより、ソース電極２４およびドレイン電極２６と、ゲート電極２０と、の短絡を抑制できる。

ソース電極２４およびドレイン電極２６上に、蒸着法およびリフトオフ法を用いパッド３０を形成する。パッド３０は、ソース電極２４およびドレイン電極２６側から膜厚が１０ｎｍのＴｉ膜および膜厚が１００ｎｍのＡｕ膜である。これにより、図４のＦＥＴが完成する。

図７Ａは、実施例１の変形例１に係る半導体装置の断面図である。図７Ａに示すように、ソース電極２４から第１面３４までのＳｉＣ層１１表面は平坦である。ＳｉＣ層１１の表面に第３面３８は形成されていない。その他の構成は実施例１と同じであり説明を省略する。実施例１では、ソース電極２４側の第３面３８上のグラフェン層１２は半導体性を有する。このため、ソース側の抵抗が高くなる。実施例１の変形例１によれば、ソース電極２４から第１面３４までにおいてグラフェン層１２が金属性を有する。このため、ソース側の抵抗が低くＦＥＴ特性が向上する。

図７Ｂは、実施例１の変形例２に係る半導体装置の断面図である。図７Ｂに示すように、第３面３７は、第１面３４に対しほぼ垂直な面である。その他の構成は実施例１と同じであり説明を省略する。実施例１の変形例２のように、第３面３７は、（１１１）面でなくともよい。

実施例１およびその変形例によれば、第１面３４側にソース電極２４が設けられ、第２面３６側にドレイン電極２６が設けられている。これにより、チャネルのドレイン電極２６側のグラフェン層１２は半導体性を有する。よって、ドレイン電極２６からチャネルへのホールの注入が抑制され、ドレインコンダクタンスを抑制できる。これにより、最大発振周波数等のＦＥＴ性能を向上させることができる。

第１面３４が（１００）面であり、第２面３６が（１１１）面である例を説明したが、第１面３４と第２面３６とは面方位が異なり、第１面３４上に金属性のグラフェン層１２が形成され、第２面３６上に半導体性のグラフェン層１２が形成されればよい。

実施例１のように、ＳｉＣ層１１の上面は、第１面３４のソース電極２４側に第２面３６の面方位と等価な面方位を有する第３面３８を有してもよい。例えば、第１面３４はリセス３２の底面であり、第２面３６および第３面３８はリセス３２の側面とする。これにより、図５Ａのように、リセス３２を形成することで、第２面３６を簡単に形成することができる。

さらに、ソース電極２４およびドレイン電極２６、金属性のグラフェン層１２上に設けられることが好ましい。これにより、ソース電極２４からチャネルまでの抵抗、およびドレイン電極２６からチャネルまでの抵抗を低くできる。

第１面３４上のグラフェン層１２がチャネルとして機能するため、リセス３２の幅のうち第１面３４の幅の割合は大きいことが好ましい。例えば、第１面３４の幅は第２面３６の幅より大きいことが好ましく、第２面３６の幅の２倍であることが好ましい。

さらに、グラフェン層１２とゲート電極２０との間に酸化アルミニウム膜１６を含むゲート絶縁膜１４が設けられている。例えば、グラフェン層１２と酸化アルミニウム膜１６とは接している。これにより、ＦＥＴ特性を向上できる。さらに、酸化アルミニウム膜１６は、グラフェン層１２上に形成されたＡｌ膜１５を酸化させた膜である。これにより、ＦＥＴ特性を向上できる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０ 基板
１１ ＳｉＣ層
１２ グラフェン層
１４ ゲート絶縁膜
１５ Ａｌ膜
１６ 酸化アルミニウム膜
１８ 酸化シリコン膜
２０ ゲート電極
２４ ソース電極
２６ ドレイン電極
３０ パッド
３２ リセス
３４ 第１面
３６ 第２面
３８ 第３面
４０ チャネル
４０ａ−４０ｆ 領域
５０ フォトレジスト

Claims (4)

1. 上面にリセスを有する基板と、
   前記基板の上面を覆い、前記リセスの底面上に設けられた第１面と、前記リセスの一方の側面上に設けられ前記第１面と面方位が異なる第２面と、前記リセスの他方の側面上に設けられ前記第２面の面方位と等価な面方位を有する第３面と、を有するＳｉＣ層と、
   前記ＳｉＣ層上に前記第１面、前記第２面および前記第３面を覆うように設けられたグラフェン層と、
   前記グラフェン層上に前記第１面、前記第２面および前記第３面を挟み設けられたソース電極およびドレイン電極と、
   前記第１面、前記第２面および前記第３面の前記グラフェン層上に設けられたゲート電極と、
   を具備し、
   前記第２面は前記第１面の前記ドレイン電極側に設けられ、前記第３面は前記第１面の前記ソース電極側に設けられ、
   前記第１面上に設けられた前記グラフェン層は金属性であり、前記第２面および前記第３面上に設けられた前記グラフェン層は半導体性である、半導体装置。
2. 前記第１面は（１００）面であり、前記第２面は（１１１）面である、請求項１に記載の半導体装置。
3. 前記ソース電極および前記ドレイン電極は、前記リセスの外側に位置する金属性のグラフェン層上に設けられる、請求項１または２に記載の半導体装置。
4. 前記グラフェン層と前記ゲート電極との間に設けられた酸化アルミニウム膜を含むゲート絶縁膜を具備する、請求項１から３のいずれかに記載の半導体装置。

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