CN102214690A - 半导体器件及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000010410 layer Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 17
- 239000011248 coating agent Substances 0.000 claims description 14
- 238000000576 coating method Methods 0.000 claims description 14
- 239000011241 protective layer Substances 0.000 claims description 11
- 239000012212 insulator Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 239000007769 metal material Substances 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 239000000203 mixture Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000009194 climbing Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本申请公开了一种半导体器件及其制作方法。根据本发明的半导体器件包括：第一导电类型的半导体衬底(1001)；在半导体衬底(1001)上形成的栅极；以及分别在栅极两侧的半导体衬底(1001)中形成的高掺杂的第一导电类型的区域(1008)和高掺杂的第二导电类型的区域(1012)，其中，高掺杂的第二导电类型的区域(1012)在栅极一侧的端部通过介质层(1011′)与半导体衬底(1001)隔开。这种半导体器件能够提供极佳的开关性能。
Description
技术领域
本发明涉及半导体领域，更具体地，涉及一种能够改进亚阈摆幅的半导体器件及其制作方法。
背景技术
晶体管亚阈状态是MOSFET(金属氧化物半导体场效应晶体管)的一种重要工作模式。这是MOSFET的栅极电压Vgs处于阈值电压VT之下，又没有出现导电沟道的一种工作状态。这时还是有一股较小的电流通过器件，该电流即称为亚阈电流。亚阈电流虽然较小，但是却能很好地受到栅极电压的控制。所以亚阈状态的MOSFET在低电压、低功耗应用时很有利，特别是在逻辑开关和存储器等大规模集成电路应用中非常受到人们的重视。
亚阈值摆幅(subthreshold swing)，又称为S因子，是MOSFET在亚阈状态工作时、用作为逻辑开关时的一个重要参数。它定义为：S＝dVgs/d(log10 Id)，单位是[mV/decade]。S在数值上等于为使漏极电流Id变化一个数量级时所需要的栅极电压增量ΔVgs，表示着Id-Vgs关系曲线的上升率。S值与器件结构和温度等有关。室温下S的理论最小值为60mV/decade。
但是，S值并不会随着MOSFET器件尺寸缩小而同步变小，这严重影响了MOSFET器件的阈值电压以及因此影响供电电压能够减小的程度。
有鉴于此，需要提供一种新颖的半导体器件及其制作方法，以实现更为陡峭的开关性能(例如，室温下S＜60mV/decade)。
发明内容
本发明的目的在于提供一种包括能够改进亚阈摆幅(S)的半导体器件及其制作方法，特别是使得室温下S值能够小于60mV/decade，以提供更佳的开关性能。
根据本发明的一个方面，提供了一种半导体器件，包括：第一导电类型的半导体衬底；在半导体衬底上形成的栅极；以及分别在栅极两侧的半导体衬底中形成的高掺杂的第一导电类型的区域和高掺杂的第二导电类型的区域，其中，高掺杂的第二导电类型的区域在栅极一侧的端部通过介质层与半导体衬底隔开。
优选地，第一导电类型可以为P型，第二导电类型可以为N型；或者所述第一导电类型为N型，第二导电类型为P型。
优选地，栅极可以包括：在半导体衬底上形成的栅极绝缘层；以及在栅极绝缘层之上形成的高掺杂的第二导电类型的栅极主体。
优选地，高掺杂的第二导电类型的区域可以由近第二导电类型金属材料形成。
优选地，介质层包括氧化物膜或氮化物膜，其厚度小于
根据本发明的另一方面，提供了一种制作半导体器件的方法，包括：提供第一导电类型的半导体衬底；在半导体衬底上形成栅极；在栅极的第一侧的半导体衬底中形成高掺杂的第一导电类型的区域；以及在栅极与第一侧相对的第二侧的半导体衬底中形成高掺杂的第二导电类型的区域，其中，在形成高掺杂的第二导电类型的区域之前，在将要形成的该高掺杂的第二导电类型的区域靠近栅极一侧的端部处，形成介质层。
优选地，第一导电类型可以为P型，第二导电类型可以为N型；或者所述第一导电类型为N型，第二导电类型为P型。
优选地，形成栅极可以包括：在半导体衬底上形成栅极绝缘层；以及在栅极绝缘层之上形成高掺杂的第二导电类型的栅极主体。
优选地，形成高掺杂的第一导电类型的区域可以包括：在栅极的第二侧，在半导体衬底上形成覆层；在栅极的第一侧，形成高掺杂的第一导电类型的区域；以及去除覆层。
优选地，形成介质层以及形成高掺杂的第二导电类型的区域可以包括：在栅极的第一侧，在半导体衬底上形成保护层；在栅极的第二侧，选择性刻蚀半导体衬底，形成凹入区域；在凹入区域靠近栅极一侧形成介质层；在凹入区域中形成高掺杂的第二导电类型的区域；以及去除保护层。
优选地，所述介质层包括氧化物膜或氮化物膜，其厚度小于
优选地，在凹入区域中形成高掺杂的第二导电类型的区域可以包括：在凹入区域中，在半导体衬底上外延生长Si或SiGe，所述Si或SiGe被高掺杂为第二导电类型。
优选地，在凹入区域中形成高掺杂的第二导电类型的区域可以包括：在凹入区域中，在半导体衬底上沉积Si，所述Si被高掺杂为第二导电类型。
优选地，在凹入区域中形成高掺杂的第二导电类型的区域包括：在凹入区域中，在半导体衬底上沉积近第二导电类型金属材料。
在本发明的半导体器件中，由于基于量子隧穿效应来工作，从而开关速度可以相当高，可以在室温下实现S＜60mV/decade。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和有点将更为清楚，在附图中：
图1～6示出了根据本发明实施例制作半导体器件的流程中各步骤的视图；以及
图7示出了根据本发明实施例的半导体器件的结构示意图；以及
图8(a)和(b)示出了根据本发明实施例的半导体器件的工作原理示意图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
图1～6示出了根据本发明实施例制作半导体器件的流程中各步骤的视图。以下，将参照这些附图来对根据本发明实施例的各个步骤以及由此得到的半导体器件予以详细说明。
首先，如图1所示，提供一第一导电类型(在此，为P型)半导体衬底1001，例如Si衬底。并且，在该半导体衬底1001上形成晶体管的栅极叠层结构。具体地，该栅极叠层例如包括依次形成的栅极绝缘层1003、栅极主体1004、硬掩模层1005，以及在它们两侧形成的栅极侧墙1006。其中，栅极绝缘层1003例如包括SiO2，栅极主体1004例如包括多晶硅，硬掩模层1005以及栅极侧墙1006例如包括氮化物SiNx。优选地，栅极主体1004可以是高掺杂的第二导电类型(在此，为N型)的多晶硅。
本领域普通技术人员可以设想多种工艺来在半导体衬底上制作这种栅极叠层结构。由于这种栅极叠层结构本身与本发明的主旨并无直接关联，在此不再赘述。
这里需要指出的是，在本申请中，所谓“高掺杂”是指掺杂浓度相对于半导体衬底1001的掺杂浓度要高。例如，在此掺杂浓度在1020cm-3以上可以称作高掺杂。
优选地，在半导体衬底1001中还可以形成浅沟槽隔离(STI)1002，以增强器件之间的隔离。
然后，如图2所示，在上述形成有栅极叠层结构的半导体衬底1001上形成一覆层1007，并对该覆层1007进行构图，使其覆盖栅极叠层的一侧区域(图中右侧区域)。该覆层1007例如可以直接由光刻胶形成，通过曝光、显影等步骤使得光刻胶留在栅极叠层的右侧区域。当然，该覆层1007也可以是由另外的材料形成的单独层，通过利用光刻对该层进行构图，从而使得该层留在栅极叠层的右侧区域。在图2中示出了覆层1007的一部分留在栅极叠层之上，但是这并不是必须的；该覆层1007只需覆盖栅极叠层的右侧区域即可。
在由覆层1007覆盖住栅极叠层的右侧区域之后，在栅极叠层的另一侧区域(图中左侧区域)中形成高掺杂的第一导电类型(P+)区域1008。这例如可以通过离子注入(例如，注入硼B)来实现。由于右侧区域被覆层1007所覆盖，因此离子注入不会影响右侧区域。
在形成了区域1008之后，去除覆层1007。
接着，如图3所示，在半导体衬底上形成一保护层1009，并对该层进行构图使得其留在栅极叠层的左侧区域上。该保护层1009例如是氮化物(SiNx)。在图3中示出了保护层1009的一部分留在栅极叠层之上，但是这并不是必须的；该保护层1009只需覆盖栅极叠层的左侧区域即可。
此时，在栅极叠层的右侧区域，通过选择性刻蚀，来对半导体衬底1001进行刻蚀，以形成一凹入区域1010。例如，可以选择对半导体衬底材料(如Si)与氮化物、氧化物(STI 1002、硬掩模1005、栅极侧墙1006、保护层1009)有选择性刻蚀作用的刻蚀剂，来实施该刻蚀。或者也可以通过RIE(反应离子刻蚀)来实施该刻蚀。
随后，如图4所示，在凹入区域1010中在半导体衬底上形成一超薄介质层1011。在此，优选地，该介质层1011的厚度小于
该介质层1011可以是氧化膜，例如可以通过对半导体衬底进行热氧化来形成，或者也可以通过沉积来形成。可选地，该介质层1011也可以是氮化物膜，例如通过沉积来形成。接下来，如图5所示，对所形成的介质层1011进行构图，以去除该介质层1011远离栅极叠层侧的部分，从而露出半导体衬底1001。最终留下的介质层1011′可以确保随后形成的N+结(参见附图6、7中1012)的掺杂浓度具有陡峭的分布特性。
然后，如图6所示，在凹入区域1010中形成高掺杂的第二导电类型(在此，为N型)区域1012。该区域1012例如可以通过在半导体衬底1001上外延生长Si或SiGe来形成，所生长的Si或SiGe被高掺杂为第二导电类型(在此，为N型)。这种掺杂可以在外延生长之后通过离子注入来实现，或者也可以在外延生长过程中通过原位掺杂来实现。可选地，可以沉积Si，该Si被高掺杂为第二导电类型(在此，为N型)，掺杂例如通过离子注入或原位掺杂形成。
可选地，可以通过沉积近第二导电类型(在此，为N型)金属来形成区域1012。所谓“近第二导电类型金属”是指费米能级与高掺杂的第二导电类型半导体材料的费米能级相接近的金属。例如，在第二导电类型为N型的情况下，这种金属可以包括Ni、Ti等。
之后，如图7所示，去除保护层1009，就得到根据本发明实施例的最终半导体器件结构。该半导体器件100包括：第一导电类型的半导体衬底1001；在半导体衬底上形成的栅极(1003，1004，1005，1006)；分别在栅极两侧的半导体衬底中形成的高掺杂的第一导电类型的区域1008和高掺杂的第二导电类型的区域1012(例如，在此区域1008形成源极，区域1012形成漏极)，其中，高掺杂的第二导电类型的区域1012在栅极一侧的端部通过介质层1011′与半导体衬底隔开。
该半导体器件主要是基于量子隧穿效应来工作的。图8中示意性示出了该半导体器件的能带图，其中(a)示出了未施加栅极偏置时的能带结构，(b)示出了在栅极施加负偏置时的能带结构。其中，Ecp表示P+结的导带，Evp表示P+结的价带，Ecn表示N+结的导带，Evn表示N+结的价带，Efp表示P+结的费米能级，Enp表示N+结的费米能级。可以看到，在负的栅极偏压下，由于隧穿量子效应，电子将穿过变细的势垒而形成隧穿电流。该隧穿电流受到栅极电压的调制，从而该半导体器件表现为三端子器件。
在该半导体器件中，其导通与否基于负栅极偏压下对带间隧穿的控制。由于电子与势垒的相互作用非常短，从而该器件的渡越时间相对于常规MOS器件的渡越时间要短。因此其开关速度可以相当快，从而可以实现室温下S＜60mV/decade的半导体器件。
这里，区域1012在栅极一侧的端部设有介质层1011′。这保证了该区域中沿着PN结的方向具有陡峭的掺杂浓度分布。陡峭的掺杂浓度分布有助于形成窄的势垒，从而有利于隧穿电流的形成。
这里需要指出的是，在以上描述的方法中，分别形成了覆层1007和保护层1009。它们的目的在于使得能够分别对栅极两侧进行处理从而分别形成P+结和N+结，但是这对于本发明的实施并非是必要的。本领域技术人员完全可以想到其他方式来实现对栅极两侧的衬底区域进行分别处理的目的。
在以上的描述中，在第一导电类型为P型、第二导电类型为N型的情况下来进行描述。但是，本发明不限于此，也可以是第一导电类型为N型、第二导电类型为P型。
此外，在以上的描述中，首先形成了高掺杂的第一导电类型的区域1008，然后再形成高掺杂的第二导电类型的区域1012。但是它们之间的形成顺序并不局限于此。也可以先形成高掺杂的第二导电类型的区域1012，然后再形成高掺杂的第一导电类型的区域1008。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (14)
1.一种半导体器件(100)，包括：
第一导电类型的半导体衬底(1001)；
在半导体衬底(1001)上形成的栅极；以及
分别在栅极两侧的半导体衬底(1001)中形成的高掺杂的第一导电类型的区域(1008)和高掺杂的第二导电类型的区域(1012)，
其中，高掺杂的第二导电类型的区域(1012)在栅极一侧的端部通过介质层(1011′)与半导体衬底(1001)隔开。
2.根据权利要求1所述的半导体器件，其中，所述第一导电类型为P型，第二导电类型为N型；或者所述第一导电类型为N型，第二导电类型为P型。
3.根据权利要求1所述的半导体器件，其中，栅极包括：
在半导体衬底(1001)上形成的栅极绝缘层(1003)；以及
在栅极绝缘层(1003)之上形成的高掺杂的第二导电类型的栅极主体(1004)。
4.根据权利要求1所述的半导体器件，其中，所述高掺杂的第二导电类型的区域(1012)由近第二导电类型金属材料形成。
5.根据权利要求1所述的半导体器件，其中，所述介质层(1011′)包括氧化物膜或氮化物膜，其厚度小于。
6.一种制作半导体器件(100)的方法，包括：
提供第一导电类型的半导体衬底(1001)；
在半导体衬底(1001)上形成栅极；
在栅极的第一侧的半导体衬底中形成高掺杂的第一导电类型的区域(1008)；以及
在栅极与第一侧相对的第二侧的半导体衬底中形成高掺杂的第二导电类型的区域(1012)，
其中，在形成高掺杂的第二导电类型的区域(1012)之前，在将要形成的该高掺杂的第二导电类型的区域(1012)靠近栅极一侧的端部处，形成介质层(1011′)。
7.根据权利要求6所述的方法，其中，所述第一导电类型为P型，第二导电类型为N型；或者所述第一导电类型为N型，第二导电类型为P型。
8.根据权利要求6所述的方法，其中，形成栅极包括：
在半导体衬底(1001)上形成栅极绝缘层(1003)；以及
在栅极绝缘层(1003)之上形成高掺杂的第二导电类型的栅极主体(1004)。
9.根据权利要求6所述的方法，其中，形成高掺杂的第一导电类型的区域(1008)包括：
在栅极的第二侧，在半导体衬底(1001)上形成覆层(1007)；
在栅极的第一侧，形成高掺杂的第一导电类型的区域(1008)；以及
去除覆层(1007)。
10.根据权利要求6所述的方法，其中，形成介质层(1011′)以及形成高掺杂的第二导电类型的区域(1012)包括：
在栅极的第一侧，在半导体衬底(1001)上形成保护层(1009)；
在栅极的第二侧，选择性刻蚀半导体衬底(1001)，形成凹入区域(1010)；
在凹入区域(1010)靠近栅极一侧形成介质层(1011′)；
在凹入区域(1010)中形成高掺杂的第二导电类型的区域(1012)；以及
去除保护层(1009)。
11.根据权利要求10所述的方法，其中，所述介质层(1011′)包括氧化物膜或氮化物膜，其厚度小于
。
12.根据权利要求10所述的方法，其中，在凹入区域(1010)中形成高掺杂的第二导电类型的区域(1012)包括：
在凹入区域(1010)中，在半导体衬底上外延生长Si或SiGe，所述Si或SiGe被高掺杂为第二导电类型。
13.根据权利要求10所述的方法，其中，在凹入区域(1010)中形成高掺杂的第二导电类型的区域(1012)包括：
在凹入区域(1010)中，在半导体衬底上沉积Si，所述Si被高掺杂为第二导电类型。
14.根据权利要求10所述的方法，其中，在凹入区域(1010)中形成高掺杂的第二导电类型的区域(1012)包括：
在凹入区域(1010)中，在半导体衬底上沉积近第二导电类型金属材料。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010101450905A CN102214690A (zh) | 2010-04-09 | 2010-04-09 | 半导体器件及其制作方法 |
| PCT/CN2010/001418 WO2011124000A1 (zh) | 2010-04-09 | 2010-09-16 | 半导体器件及其制作方法 |
| US12/997,766 US20110284934A1 (en) | 2010-04-09 | 2010-09-16 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010101450905A CN102214690A (zh) | 2010-04-09 | 2010-04-09 | 半导体器件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102214690A true CN102214690A (zh) | 2011-10-12 |
Family
ID=44745918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010101450905A Pending CN102214690A (zh) | 2010-04-09 | 2010-04-09 | 半导体器件及其制作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20110284934A1 (zh) |
| CN (1) | CN102214690A (zh) |
| WO (1) | WO2011124000A1 (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013159416A1 (zh) * | 2012-04-28 | 2013-10-31 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN103594496A (zh) * | 2012-08-16 | 2014-02-19 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103681343A (zh) * | 2012-09-25 | 2014-03-26 | 中国科学院微电子研究所 | 一种半导体结构的制造方法 |
| CN103964364A (zh) * | 2013-01-29 | 2014-08-06 | 中国科学院微电子研究所 | 微纳尺度静电力开关及其制造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5715551B2 (ja) * | 2011-11-25 | 2015-05-07 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US10734511B2 (en) * | 2016-03-31 | 2020-08-04 | Intel Corporation | High mobility asymmetric field effect transistors with a band-offset semiconductor drain spacer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117184A (ja) * | 1997-04-28 | 1999-01-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US5949103A (en) * | 1996-09-13 | 1999-09-07 | Lg Semicon Co., Ltd. | MOSFET with tunneling insulation and fabrication method thereof |
| JP2004235230A (ja) * | 2003-01-28 | 2004-08-19 | Fujitsu Ltd | 短チャネル効果を抑制したｍｉｓ型電解効果トランジスタ |
| CN101355102A (zh) * | 2007-07-25 | 2009-01-28 | 台湾积体电路制造股份有限公司 | 一种半导体装置及形成该半导体装置的方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11220122A (ja) * | 1998-01-29 | 1999-08-10 | Sony Corp | 半導体装置の製造方法 |
| US8441000B2 (en) * | 2006-02-01 | 2013-05-14 | International Business Machines Corporation | Heterojunction tunneling field effect transistors, and methods for fabricating the same |
| EP2309544B1 (en) * | 2009-10-06 | 2019-06-12 | IMEC vzw | Tunnel field effect transistor with improved subthreshold swing |
-
2010
- 2010-04-09 CN CN2010101450905A patent/CN102214690A/zh active Pending
- 2010-09-16 WO PCT/CN2010/001418 patent/WO2011124000A1/zh active Application Filing
- 2010-09-16 US US12/997,766 patent/US20110284934A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949103A (en) * | 1996-09-13 | 1999-09-07 | Lg Semicon Co., Ltd. | MOSFET with tunneling insulation and fabrication method thereof |
| JPH1117184A (ja) * | 1997-04-28 | 1999-01-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2004235230A (ja) * | 2003-01-28 | 2004-08-19 | Fujitsu Ltd | 短チャネル効果を抑制したｍｉｓ型電解効果トランジスタ |
| CN101355102A (zh) * | 2007-07-25 | 2009-01-28 | 台湾积体电路制造股份有限公司 | 一种半导体装置及形成该半导体装置的方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013159416A1 (zh) * | 2012-04-28 | 2013-10-31 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| US9548317B2 (en) | 2012-04-28 | 2017-01-17 | Institute of Microelectronics, Chinese Academy of Sciences | FDSOI semiconductor structure and method for manufacturing the same |
| CN103594496A (zh) * | 2012-08-16 | 2014-02-19 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103594496B (zh) * | 2012-08-16 | 2018-09-14 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103681343A (zh) * | 2012-09-25 | 2014-03-26 | 中国科学院微电子研究所 | 一种半导体结构的制造方法 |
| CN103964364A (zh) * | 2013-01-29 | 2014-08-06 | 中国科学院微电子研究所 | 微纳尺度静电力开关及其制造方法 |
| CN103964364B (zh) * | 2013-01-29 | 2016-12-28 | 中国科学院微电子研究所 | 微纳尺度静电力开关及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110284934A1 (en) | 2011-11-24 |
| WO2011124000A1 (zh) | 2011-10-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20111012 |