JPH1117184A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 バンド間トンネル電導を用いた半導体素子に
おけるｐ−ｎ接合の順バイアス電流を抑制できるように
する。 【解決手段】 ｐ型Ｓｉよりなる半導体基板１１の上部
には、互いに間隔をおいて縮退するように形成された、
ｐ型拡散層１２とｎ型拡散層１３とが形成されている。
ｎ型拡散層１３と半導体基板１１との界面には厚さが
１．５ｎｍ〜５ｎｍの酸化シリコンよりなるトンネル障
壁膜１４が形成されている。ｐ型拡散層１２及びｎ型拡
散層１３の各不純物濃度は少なくとも１×１０¹⁹ｃｍ^-3
であるため、ｐ型拡散層１２のフェルミ準位は価電子帯
中に位置し、且つ、ｎ型拡散層１３のフェルミ準位は伝
導帯中に位置するので、共に縮退状態にある。半導体基
板１１の主面上のｐ型拡散層１２及びｎ型拡散層１３の
間にはゲート絶縁膜１５を介して高濃度ｎ型ポリシリコ
ンよりなるゲ−ト電極１６が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、トンネル障壁膜を用いた非線
形素子及び該非線形素子を用いた半導体装置並びにそれ
らの製造方法に関する。

【０００２】

【従来の技術】従来、半導体集積回路は、ＭＯＳ型素子
により形成されてきた。ＭＯＳ型素子は微細化によっ
て、その動作速度、消費電力及び集積度が向上するとい
う特長を有しており、産業上非常に重要な役割を果たし
てきた。しかしながら、微細加工の限界や不純物濃度の
統計的ゆらぎ等により、工業的にはゲート長が０．１μ
ｍ以下のＭＯＳ型素子の実用化は非常に困難であると考
えられている。一方、システム機器側からは今後もさら
なる高集積化及び低消費電力化の要望がある。

【０００３】近年、ＭＯＳ型素子と動作原理が全く異な
る素子が種々提案されてきている。その１つに表面トン
ネルトランジスタ（＝ＳＴＴ）がある（T.Uemura and
T.Baba，Jpn．J．Appl．Phys.,33，207(1994)）。ＳＴ
Ｔは、基本的には江崎トンネルダイオードを構成するｐ
−ｎ接合の片側の拡散層のキャリア数をゲート電極を用
いて制御するものである。例えば、通常のｎ型ＭＯＳＦ
ＥＴのソース領域を高濃度ｎ型拡散層から高濃度ｐ型拡
散層に変更した表面トンネルトランジスタの場合におい
ては、ゲート電極に正の電圧を印加して基板のｐ型半導
体領域を反転させ、電子を高濃度ｎ型拡散層からゲート
電極直下の領域に流入させる。このとき、高濃度ｎ型拡
散層を接地し、高濃度ｐ型拡散層に適当な正の電圧を印
加すると、ゲート電極直下の領域に流入した電子がバン
ド間トンネル効果により高濃度ｐ型拡散層に流れる。さ
らに大きな電圧を印加するとバンド間トンネル効果は生
じなくなって電流は減少する。一方、ゲート電圧に正の
電圧を印加しなければゲート電極直下の領域には電子の
流入が起こらず、バンド間トンネル電流は生じない。こ
れにより、高濃度ｎ型拡散層と高濃度ｐ型拡散層との間
の電流をゲート電極に印加する電圧で制御することがで
きる。このＳＴＴは、通常のＭＯＳＦＥＴで生じるｐ−
ｎ接合の逆バイアスによるドレインの空乏層の伸びが生
じないため、短チャネル効果が生じないので、ゲート長
が０．１μｍ以下でも正常な動作が期待できる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
ＳＴＴは、高濃度ｎ型拡散層に対して高濃度ｐ型拡散層
に適当な正の電圧を印加することが必要となるため、す
なわち、ｐ−ｎ接合の順バイアスによって動作するた
め、印加する電圧が大きくなると素子の動作に不要な順
バイアス電流が生じるので、これにより、消費電力が増
大するという問題を有している。

【０００５】本発明は、バンド間トンネル電導を用いた
半導体素子におけるｐ−ｎ接合の順バイアス電流を抑制
できるようにすることを目的とする。

【０００６】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、縮退した高濃度ｎ型拡散層と縮退した高
濃度ｐ型拡散層とよりなるｐ−ｎ接合間にトンネル障壁
膜を形成するものである。

【０００７】本発明に係る第１の半導体装置は、半導体
基板上にそれぞれ形成されており、フェルミ準位が伝導
帯中に位置する縮退した高濃度ｎ型半導体層と、フェル
ミ準位が価電子帯中に位置する縮退した高濃度ｐ型半導
体層と、高濃度ｎ型半導体層と高濃度ｐ型半導体層との
間にトンネル電流が流れるように形成されたトンネル障
壁膜とを備えている。

【０００８】第１の半導体装置によると、縮退した高濃
度ｎ型半導体層と縮退した高濃度ｐ型半導体層との間
に、トンネル電流が流れるように形成されたトンネル障
壁膜を備えているため、高濃度ｎ型半導体層及び高濃度
ｐ型半導体層よりなるｐ−ｎ接合間に印加される電圧
が、拡散により生じる順バイアス電流が流れるほど大き
な場合であっても、トンネル障壁膜により生じるエネル
ギ障壁によってキャリアの移動が抑制されるため、該順
バイアス電流を低減させることができる。

【０００９】第１の半導体装置において、半導体基板が
ＳＯＩ基板であることが好ましい。

【００１０】第１の半導体装置において、高濃度ｎ型半
導体層と高濃度ｐ型半導体層とが基板面に垂直な方向に
互いに重なり合っていることが好ましい。

【００１１】第１の半導体装置において、半導体基板が
シリコンよりなり、トンネル障壁膜が酸化シリコンより
なることが好ましい。

【００１２】本発明に係る第２の半導体装置は、第１導
電型の半導体基板上に互いに間隔をおいてそれぞれ縮退
するように形成された第１導電型の第１の高濃度半導体
層及び第２導電型の第２の高濃度半導体層と、半導体基
板と第１の高濃度半導体層との間における第２の高濃度
半導体層を臨む領域、又は半導体基板と第２の高濃度半
導体層との間における第１の高濃度半導体層を臨む領域
にトンネル電流が流れるように形成されたトンネル障壁
膜と、半導体基板の上における、第１の高濃度半導体層
と第２の高濃度半導体層との間の領域に形成されたゲー
ト絶縁膜と、ゲート絶縁膜の上面に形成されたゲート電
極とを備えている。

【００１３】第２の半導体装置によると、第１導電型の
半導体基板と縮退するように形成された第１導電型の第
１の高濃度半導体層との間における、縮退するように形
成された第２導電型の第２の高濃度半導体層を臨む領
域、又は半導体基板と第２の高濃度半導体層との間にお
ける第１の高濃度半導体層を臨む領域にトンネル電流が
流れるように形成されたトンネル障壁膜を備えているた
め、第１の高濃度半導体層及び第２の高濃度半導体層よ
りなるｐ−ｎ接合間に印加される電圧が、順バイアス電
流が流れるほど大きな場合であっても、トンネル障壁膜
により生じるエネルギ障壁によってキャリアの移動が抑
制されるため、該順バイアス電流を低減させることがで
きる。

【００１４】第２の半導体装置において、半導体基板が
ＳＯＩ基板であることが好ましい。

【００１５】本発明に係る第３の半導体装置は、第１導
電型のＳＯＩ基板と、ＳＯＩ基板上に互いに間隔をおい
てそれぞれ縮退するように形成された第１導電型の第１
の高濃度半導体層及び第２導電型の第２の高濃度半導体
層と、ＳＯＩ基板の上における、第１の高濃度半導体層
と第２の高濃度半導体層との間の領域に形成されたゲー
ト絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極
とを備えている。

【００１６】第３の半導体装置によると、半導体基板に
埋め込み酸化膜を有するＳＯＩ基板を用いているため、
該ＳＯＩ基板上に形成された第１の高濃度半導体層及び
第２の高濃度半導体層よりなるｐ−ｎ接合は埋め込み酸
化膜に対して実質的に垂直方向のみとなるので、ｐ−ｎ
接合の接合領域が小さくなる。

【００１７】本発明に係る第４の半導体装置は、第１導
電型の半導体基板上に縮退するように形成された第１導
電型の第１の高濃度半導体層と、半導体基板の上におけ
る第１の高濃度半導体層の上にトンネル電流が流れるよ
うに形成されたトンネル障壁膜と、トンネル障壁膜の上
に縮退するように形成された第２導電型の第２の高濃度
半導体層とを備えている。

【００１８】第４の半導体装置によると、第１導電型の
半導体基板上に縮退するように形成された第１導電型の
第１の高濃度半導体層と、第１の高濃度半導体層の上に
トンネル電流が流れるように形成されたトンネル障壁膜
と、該トンネル障壁膜の上に縮退するように形成された
第２導電型の第２の高濃度半導体層とを備えているた
め、第１の高濃度半導体層及び第２の高濃度半導体層よ
りなるｐ−ｎ接合間に印加される電圧が、順バイアス電
流が流れるほど大きな場合であっても、トンネル障壁膜
により生じるエネルギ障壁によってキャリアの移動が抑
制されるため、該順バイアス電流を低減させることがで
きる。

【００１９】本発明に係る第５の半導体装置は、第１導
電型の半導体基板と、半導体基板上に縮退するように形
成された第２導電型の第１の高濃度半導体層と、半導体
基板の上における第１の高濃度半導体層の上にトンネル
電流が流れるように形成されたトンネル障壁膜と、トン
ネル障壁膜の上に縮退するように形成された第１導電型
の第２の高濃度半導体層よりなる第１のゲート電極と、
半導体基板の上に、第１の高濃度半導体層の周辺部にお
ける第１のゲート電極の一方のゲート長方向側に形成さ
れた第１のゲート絶縁膜と、第１のゲート絶縁膜の上に
形成された第２のゲート電極と、半導体基板の上におけ
る第２のゲート電極のゲート長方向側に形成された第２
導電型の第１の半導体層と、半導体基板の上に、第１の
高濃度半導体層の周辺部における第１のゲート電極の他
方のゲート長方向側に形成された第２のゲート絶縁膜
と、第２のゲート絶縁膜の上に形成された第３のゲート
電極と、半導体基板の上における第３のゲート電極のゲ
ート長方向側に形成された第２導電型の第２の半導体層
とを備え、第１の高濃度半導体層と第１の半導体層と
は、第１のゲート電極と第２のゲート電極との間で接続
されるように形成され、第１の高濃度半導体層と第２の
半導体層とは、第１のゲート電極と第３のゲート電極と
の間で接続されるように形成されている。

【００２０】第５の半導体装置によると、第２導電型の
第１の高濃度半導体層と該第１の高濃度半導体層の上に
トンネル電流が流れるように形成されたトンネル障壁膜
とトンネル障壁膜の上に縮退するように形成された第１
導電型の第２の高濃度半導体層よりなる第１のゲート電
極とからトンネルダイオードが構成され、第２導電型の
第１の半導体層と該第１の半導体層の上に第１のゲート
絶縁膜を介して形成された第２のゲート電極とから第１
のＭＯＳトランジスタが構成され、第２導電型の第２の
半導体層と該第２の半導体層の上に第２のゲート絶縁膜
を介して形成された第３のゲート電極とから第２のＭＯ
Ｓトランジスタが構成される。さらに、半導体基板の上
において、第１の高濃度半導体層と第１の半導体層とが
第１のゲート電極と第２のゲート電極との間で接続さ
れ、第１の高濃度半導体層と第２の半導体層とが第１の
ゲート電極と第３のゲート電極との間で接続されるよう
に形成されているため、例えば、トンネルダイオードの
第１の高濃度半導体層をデータ（電荷）を保持する記憶
ノードとし、第１のＭＯＳトランジスタを負荷トランジ
スタとし、第２のＭＯＳトランジスタをトランスファト
ランジスタとすれば、３素子でＳＲＡＭを構成すること
ができる。

【００２１】本発明に係る第１の半導体装置の製造方法
は、第１導電型の半導体基板上に全面にわたって第１の
絶縁膜及び導体膜を順次形成した後、半導体基板のゲー
ト電極形成領域をマスクして第１の絶縁膜及び導体膜に
対してエッチングを行なうことにより、半導体基板の上
にゲート絶縁膜及び該ゲート絶縁膜の上にゲート電極を
それぞれ形成するゲート電極形成工程と、半導体基板の
上におけるゲート長方向の一方の領域に第１導電型の第
１の高濃度半導体層を縮退するように形成する第１の高
濃度半導体層形成工程と、半導体基板の上におけるゲー
ト長方向の他方の領域に第２導電型の第２の高濃度半導
体層を縮退するように形成する第２の高濃度半導体層形
成工程と、半導体基板の上に全面にわたって第２の絶縁
膜を堆積した後、該第２の絶縁膜に対してエッチバック
を行なうことにより、ゲート電極の側壁に側壁絶縁膜を
形成する側壁絶縁膜形成工程と、第１の高濃度半導体層
又は第２の高濃度半導体層に対してエッチングを行なっ
て、第１の高濃度半導体層又は第２の高濃度半導体層を
除去することにより半導体基板を露出させる半導体基板
露出工程と、半導体基板の露出面に全面にわたってトン
ネル障壁膜をトンネル電流が流れるように形成するトン
ネル障壁膜形成工程と、トンネル障壁膜の上に全面にわ
たって、エッチングにより除去された高濃度半導体層と
同一の導電型を有する第３の高濃度半導体層を縮退する
ように形成する第３の高濃度半導体層形成工程とを備え
ている。

【００２２】第１の半導体装置の製造方法によると、第
１の高濃度半導体層又は第２の高濃度半導体層を除去す
ることにより半導体基板を露出させた後、半導体基板の
露出面に全面にわたって、トンネル電流が流れるように
トンネル障壁膜を形成し、さらに、該トンネル障壁膜の
上に全面にわたって、除去された高濃度半導体層と同一
導電型の第３の高濃度半導体層を縮退するように形成す
るため、第１の高濃度半導体層又は第２の高濃度半導体
層と第３の高濃度半導体層とよりなるｐ−ｎ接合間に印
加される電圧が、順バイアス電流が流れるほど大きな場
合であっても、トンネル障壁膜により生じるエネルギ障
壁によってキャリアの移動が抑制されるため、該順バイ
アス電流を低減させることができる。

【００２３】第１の半導体装置の製造方法において、第
１の高濃度半導体層形成工程又は第２の高濃度半導体層
形成工程が、半導体基板にｐ型のイオン種としてボロン
を用いたイオン注入を行なうイオン注入工程を含むこと
が好ましい。

【００２４】本発明に係る第２の半導体装置の製造方法
は、第１導電型の半導体基板上に第２導電型の不純物イ
オンを用いて第２導電型の高濃度拡散層を縮退するよう
に形成する工程と、半導体基板上に全面にわたって絶縁
膜を形成する工程と、絶縁膜の上における高濃度拡散層
の第１のゲート電極形成領域に開口部を有するレジスト
パターンを形成し、該レジストパターンをマスクとして
絶縁膜に対してエッチングを行なうことにより、第１の
ゲート電極形成領域に高濃度拡散層を露出させる工程
と、露出された高濃度拡散層の第１のゲート電極形成領
域にトンネル電流が流れるようにトンネル障壁膜を形成
する工程と、半導体基板の上に全面にわたって、第１導
電型の高濃度半導体膜を縮退するように形成した後、第
１のゲート電極形成領域、該第１のゲート電極形成領域
をゲート長方向で挟む、一方の第２のゲート電極形成領
域及び他方の第３のゲート電極形成領域をそれぞれマス
クして、高濃度半導体膜及び絶縁膜に対してエッチング
を行なうことにより、半導体基板の上に、トンネル障壁
膜を介した第１のゲート電極、絶縁膜をそれぞれ介した
第２のゲート電極及び第３のゲート電極をそれぞれ形成
する工程と、半導体基板上に第２導電型の不純物イオン
を用いて第２のゲート電極及び第３のゲート電極をそれ
ぞれマスクとしてイオン注入を行なうことにより、半導
体基板の上における、第２のゲート電極及び第３のゲー
ト電極の各ゲート長方向側に第２導電型の拡散層を高濃
度拡散層にそれぞれ接続されるように形成する工程とを
備えている。

【００２５】第２の半導体装置の製造方法によると、第
１導電型の半導体基板上に第２導電型の不純物イオンを
用いて第２導電型の高濃度拡散層を縮退するように形成
した後、高濃度拡散層の上に全面にわたって絶縁膜を形
成し、該絶縁膜の一部が露出された高濃度拡散層の第１
のゲート電極形成領域にトンネル電流が流れるようにト
ンネル障壁膜を形成し、その後、トンネル障壁膜の上に
縮退した第１導電型の高濃度半導体膜よりなる第１のゲ
ート電極を形成することによりトンネルダイオードが形
成されると共に、第１のゲート電極のゲート長方向のそ
れぞれに高濃度半導体膜よりなる第２のゲート電極及び
第３のゲート電極を形成した後、該第２のゲート電極及
び第３のゲート電極をそれぞれマスクとしてイオン注入
を行なうことにより、自己整合的に且つ高濃度拡散層と
それぞれ接続されるように第２導電型の拡散層をそれぞ
れ形成することにより、第１のＭＯＳトランジスタ及び
第２のＭＯＳトランジスタが形成されることになる。さ
らに、半導体基板の上部において、高濃度拡散層と一方
の拡散層とを第１のゲート電極と第２のゲート電極との
間で接続し、高濃度拡散層と他方の拡散層とを第１のゲ
ート電極と第３のゲート電極との間で接続されるように
形成するため、例えば、トンネルダイオードの高濃度拡
散層をデータを保持する記憶ノードとし、第１のＭＯＳ
トランジスタを負荷トランジスタとし、第２のＭＯＳト
ランジスタをトランスファトランジスタとすれば、３素
子でＳＲＡＭを構成することができる。

【００２６】第２の半導体装置の製造方法において、第
２導電型はｐ型であって、該ｐ型の不純物イオンはボロ
ンよりなることが好ましい。

【００２７】

【発明の実施の形態】

（第１の実施形態）本発明の第１の実施形態を図面に基
づいて説明する。

【００２８】図１は本発明の第１の実施形態に係る半導
体装置であるＳＴＴの断面構成を示している。図１に示
すように、ｐ型Ｓｉよりなり不純物濃度が４×１０¹⁵ｃ
ｍ^−３程度の半導体基板１１上に、互いに間隔をおいて
それぞれ縮退するように形成された、第１の高濃度半導
体層としてのｐ型拡散層１２と第２の高濃度半導体層と
してのｎ型拡散層１３とを備えている。ｎ型拡散層１３
と半導体基板１１との界面には厚さが１．５ｎｍ〜５ｎ
ｍの酸化シリコンよりなるトンネル障壁膜１４が形成さ
れている。ｐ型拡散層１２及びｎ型拡散層１３の各不純
物濃度は少なくとも１×１０^１９ｃｍ^-3であるため、ｐ
型拡散層１２のフェルミ準位は価電子帯中に位置すると
共に、ｎ型拡散層１３のフェルミ準位は伝導帯中に位置
することになるので、ｐ型拡散層１２とｎ型拡散層１３
とは共に縮退状態にある。

【００２９】半導体基板１１の主面におけるｐ型拡散層
１２及びｎ型拡散層１３の間の領域には厚さが１０ｎｍ
のゲート絶縁膜１５を介した高濃度ｎ型ポリシリコン等
よりなるゲ−ト電極１６が形成されている。

【００３０】半導体基板１１の上に全面にわたって形成
された層間絶縁膜１９には、ｐ型拡散層１２及びｎ型拡
散層１３の表面を露出させるコンタクトホールがそれぞ
れ形成されており、各コンタクトホールにはタングステ
ンが充填されてなるコンタクト１７がそれぞれ形成さ
れ、各コンタクト１７はアルミニウム配線１８にそれぞ
れ電気的に接続されている。ここで、図示はされていな
いが、半導体基板１１及びゲート電極１６も、ｐ型拡散
層１２等と同様に、アルミニウム配線１８と接続されて
おり、該アルミニウム配線１８を介してそれぞれ電圧が
印加されＳＴＴとして制御される。

【００３１】図２（ａ）〜（ｄ）に本実施形態に係るＳ
ＴＴの基板表面のエネルギーバンドを示す。図２（ａ）
は半導体基板１１，ｐ型拡散層１２，ｎ型拡散層１３及
びゲート電極１６に全て同一の電位を与えた場合のエネ
ルギー準位を示しており、フェルミレベルＥ_F は全領域
で一致している。前述したように、ｐ型拡散層１２は縮
退しているため、フェルミレベルＥ_F がｐ型拡散層１２
の禁制帯中ではなく価電子帯中に位置しており、ｎ型拡
散層１３も縮退しているため、フェルミレベルＥ_F は禁
制帯中ではなく伝導帯中に位置している。

【００３２】図２（ｂ）はゲート電極１６に正の電圧を
印加し、半導体基板１１，ｐ型拡散層１２及びｎ型拡散
層１３を接地した場合のエネルギー準位を示しており、
半導体基板１１の表面はｐ型からｎ型に反転し該表面に
電子が誘起される。

【００３３】図２（ｃ）はゲート電極１６に正の電圧を
印加し、ｎ型拡散層１３に負の電圧を印加し、ｐ型拡散
層１２及び半導体基板１１を接地した場合のエネルギー
準位を示す。この場合は、図２（ｂ）と同様に、半導体
基板１１の表面は反転するため、該表面に電子が誘起さ
れると共に、ｎ型拡散層１３に負の電圧を印加している
ため、ｎ型拡散層１３のフェルミレベルＥ_F が上昇する
ので、ｐ型拡散層１２の正孔とｎ型拡散層１３の電子が
等エネルギーとなる。その結果、ｎ型拡散層１３の電子
がトンネル酸化膜１４及び半導体基板１１を介してｐ型
拡散層１２に量子トンネル効果によって流入し、バンド
間トンネル電流が生じる。

【００３４】このバンド間トンネル電流の特性を図２
（ｅ）に示す電圧電流特性図を用いて説明する。図２
（ｅ）において、横軸はｎ型拡散層１３に印加される電
圧を示し、縦軸はｐ型拡散層１２とｎ型拡散層１３との
間の電流を示す。図２（ｅ）に示すように、ｎ型拡散層
１３に負の電圧を印加すると、バンド間トンネル電流１
ａが生じる。さらに、ｎ型拡散層１３に絶対値が大きな
負の電圧を印加すると、ｐ型拡散層１２の正孔とｎ型拡
散層１３の電子とが等エネルギーでなくなるため、バン
ド間トンネル電流１ｂは減少する。さらに絶対値が大き
な負の電圧を印加すると、反転した半導体基板１１の表
面とｐ型拡散層１２との間にｐ−ｎ接合の順バイアス電
流１ｃが生じる。

【００３５】図２（ｄ）はｎ型拡散層１３にのみ負の電
圧を与え、ゲート電極１６，ｐ型拡散層１２及び半導体
基板１１を接地した場合のエネルギー状態を示す。ｎ型
拡散層１３に負の電圧を印加しているため、ｎ型拡散層
１３のフェルミレベルは上昇し、ｐ型拡散層１２の正孔
とｎ型拡散層１３の電子が等エネルギーとなるが、ゲー
ト電極１６直下の半導体基板１１が反転していないた
め、バンド間トンネル電流は生じない。このときの電圧
電流特性は図２（ｅ）の曲線２ａに示すようになり、ｎ
型拡散層１３に負の電圧を印加したときに生じるバンド
間トンネル電流１ａは流れない。

【００３６】しかしながら、図２（ｅ）の曲線２ｂに示
すように、従来のＳＴＴのようにトンネル酸化膜１４が
設けられていない場合は、ｎ型拡散層１３に印加する負
の電圧の絶対値をさらに大きくすると、ｐ−ｎ接合の順
バイアス電流が生じる。

【００３７】本実施形態においては、図２（ｅ）の曲線
２ａに示すように、ｐ型Ｓｉよりなる半導体基板１１と
ｎ型拡散層１３との間にトンネル酸化膜１４が設けられ
ているため、順バイアス時のエネルギー障壁が高くなる
ので、ｐ−ｎ接合の順バイアス電流はこのエネルギー障
壁に抑制されてほとんど流れない。

【００３８】このように、本実施形態に係るＳＴＴは、
該ＳＴＴの動作に不要なｐ−ｎ接合の順バイアス電流を
抑制することができるため、バンド間トンネル電導を用
いた素子としての電気的特性を向上させることができ
る。

【００３９】なお、本実施形態においては、半導体基板
１１とｎ型拡散層１３との間にトンネル酸化膜１４を設
けたが、半導体基板１１とｐ型拡散層１２との間にトン
ネル酸化膜１４を設けることにより、反転した半導体基
板１１とｐ型拡散層１２との間に生じるｐ−ｎ接合の順
バイアス電流を抑制することもできる。

【００４０】また、ゲート電圧を半導体基板１１が反転
する方向に印加したが、電圧の極性を逆極性とし、蓄積
状態で動作させることもできる。この場合は、バンド間
トンネル電流は半導体基板１１とｎ型拡散層１３との間
に生じる。

【００４１】また、本実施形態においては、半導体基板
１１上にｐ型拡散層１２を設けると共に、トンネル酸化
膜１４を介在させてｎ型拡散層１３を設けたが、ｐ型と
ｎ型とのすべての極性を反転させ、印加電圧の極性も反
転させて動作するＳＴＴを構成することができるのはい
うまでもない。

【００４２】また、図３に示すように、第１の実施形態
の第１変形例として、ｐ型Ｓｉよりなる半導体基板１１
の代わりに埋め込み酸化膜２１ａを有するＳＯＩ基板２
１を用いている。ここで、図３に示す部材と同一の部材
には同一の符号を付すことにより説明を省略する。

【００４３】本変形例によると、第１の実施形態におけ
るＳＴＴの効果が得られる上に、ＳＯＩ基板２１を用い
ているため、ｐ−ｎ接合の接合領域が実質的に埋め込み
酸化膜２１ａに対して垂直な方向のみとなって小さくな
るので、ＳＯＩ基板２１内部の埋め込み酸化膜２１ａに
垂直な方向のキャリアの移動が該埋め込み酸化膜２１ａ
により抑制されるようになり、その結果、順バイアス電
流をさらに低減することができる。なお、ＳＴＴとして
の動作はゲート絶縁膜１５とＳＯＩ基板２１との界面で
行なっているため、第１の実施形態に係るＳＴＴと同様
である。

【００４４】また、図４の第２変形例に示すように、通
常のＳＴＴであっても、ｐ型Ｓｉよりなる半導体基板の
代わりに埋め込み酸化膜３１ａを有するＳＯＩ基板３１
を用いると、順バイアス電流を抑制する効果がある。従
来のＳＴＴにおいてはｐ−ｎ接合の順バイアス電流が非
常に大きいため、埋め込み酸化膜３１ａによってｐ−ｎ
接合の領域を小さくすることにより、ｐ−ｎ接合の順バ
イアス電流を抑制することができる。

【００４５】（第２の実施形態）以下、本発明の第２の
実施形態を図面に基づいて説明する。

【００４６】図５及び図６は本発明の第２の実施形態に
係る半導体装置であるＳＴＴの製造方法の工程順の断面
構成を示している。まず、図５（ａ）に示すように、選
択酸化法等を用いてｐ型Ｓｉよりなる半導体基板４１に
対して素子分離を行なった後、半導体基板４１の主面に
対して厚さが１０ｎｍ程度の酸化を行なって、第１の絶
縁膜としてのシリコン酸化膜を形成する。その後、該シ
リコン酸化膜の上面に高濃度ｎ型ポリシリコンよりなり
厚さが３００ｎｍの導体膜を堆積し、該導体膜の上面に
厚さが５０ｎｍ程度のキャップ酸化膜を堆積する。その
後、半導体基板４１の上に全面にわたってレジスト膜を
塗布した後、通常のフォトリソグラフィを用いてゲート
電極形成領域にレジストパターン４５を形成し、該レジ
ストパターン４５をマスクとして、シリコン酸化膜，導
体膜及びキャップ酸化膜に対してドライエッチングを行
なって、半導体基板４１の上に酸化シリコンよりなるゲ
ート絶縁膜４２，導体膜よりなるゲート電極４３及びキ
ャップ酸化膜４４を形成する。

【００４７】次に、図５（ｂ）に示すように、通常のフ
ォトリソグラフィを用いてゲート電極４３を含み半導体
基板４１の上におけるゲート長方向の一方の領域にレジ
ストパターン（図示せず）を形成し、その後、ゲート電
極４３，レジストパターン及び素子分離膜（図示せず）
をマスクとし、半導体基板４１の不純物濃度が１×１０
¹⁹ｃｍ^-3以上となってエネルギー準位が縮退するよう
に、二フッ化ボロン（ＢＦ₂ ）を注入イオン種として半
導体基板４１の上部にイオン注入を行なう。その後、半
導体基板４１に対して熱処理を行なってイオン注入部の
格子整合をとり、第１導電型の第１の高濃度半導体層と
してのｐ型拡散層４６を形成する。同様に、ゲート電極
４３を含み半導体基板４１の上におけるゲート長方向の
他方の領域、すなわち、ｐ型拡散領域４６にレジストパ
ターン４７を形成した後、ゲート電極４３，レジストパ
ターン４７及び素子分離膜（図示せず）をマスクとし、
半導体基板４１の不純物濃度が１×１０¹⁹ｃｍ^-3以上と
なってエネルギー準位が縮退するように、ヒ素（Ａｓ）
イオン又はリン（Ｐ）イオンを半導体基板４１の上部に
注入する。その後、半導体基板４１に対して熱処理を行
なって、第２導電型の第２の高濃度半導体層としてのｎ
型拡散層４８を形成する。なお、ｐ型拡散層４６及びｎ
型拡散層４８に対する熱処理は一度に行なってもよい。

【００４８】次に、図５（ｃ）に示すように、ＣＶＤ法
を用いて半導体基板４１の上に全面にわたって厚さが２
００ｎｍの第２の絶縁膜としてのシリコン酸化膜を堆積
し、その後、堆積したシリコン酸化膜に対して異方性が
大きいドライエッチングを行なってゲート電極４３の側
壁に側壁絶縁膜４９を形成する。

【００４９】次に、図５（ｄ）に示すように、ゲート電
極４３を含み半導体基板４１の上におけるｐ型拡散層４
６にレジストパターン５０を形成した後、レジストパタ
ーン５０及び素子分離膜（図示せず）をマスクとして、
半導体基板４１に対してフッ硝酸等を用いたウェットエ
ッチング又はケミカルドライエッチングを行なってｎ型
拡散層４８をエッチング除去することにより、半導体基
板４１のｎ型拡散層形成領域５１を露出させる。ここ
で、ｐ型Ｓｉよりなる半導体基板４１のエッチング速度
はｎ型拡散層４８のエッチング速度に比べて非常に小さ
いため、ｎ型拡散層４８のエッチングが完了した時点で
制御性良く該エッチングを停止することができる。該エ
ッチング中に、他方のｐ型拡散層４６はレジストパター
ン５０により保護されているため、また、ゲート電極４
３はその上面をキャップ酸化膜４４により、その側面を
側壁酸化膜４９により、その底面をゲート絶縁膜４２に
より保護されているため、エッチングされることはな
い。

【００５０】次に、図６（ａ）に示すように、レジスト
パターン５０を除去した後、温度を７００℃として半導
体基板４１を熱酸化することにより、ゲート電極４３直
下の半導体基板４１のｎ型拡散層形成領域５１における
ｐ型拡散層４６を臨む領域を含み、半導体基板４１にお
けるｎ型拡散層形成領域５１の露出面に厚さが１．５ｎ
ｍ〜５ｎｍの酸化シリコンよりなるトンネル障壁膜５２
を形成する。続いて、ゲート電極４３を含み半導体基板
４１の上のｐ型拡散層４６にレジストパターン（図示せ
ず）を形成した後、エピタキシャル法又はＣＶＤ法を用
いてゲート電極４３，レジストパターン（図示せず）及
び素子分離膜（図示せず）をマスクとして、不純物濃度
が１×１０¹⁹ｃｍ^-3以上であって、ポリシリコン又は単
結晶シリコンよりなり第３の高濃度半導体層としての縮
退したｎ型半導体層５３を形成する。ここで、ｎ型半導
体層５３を形成する際に、トンネル障壁膜５２の厚さが
極めて小さいため、エピタキシャル成長が可能であれば
単結晶シリコンを用いることが好ましい。この場合に
は、半導体基板４１とｎ型半導体層５３との結晶軸が一
致するため、電気的特性が向上する。

【００５１】次に、図６（ｂ）に示すように、ｐ型拡散
層４６の上面のレジストパターン及びシリコン酸化膜を
除去した後、半導体基板４１の上に全面にわたって層間
絶縁膜５４を堆積する。その後、通常のフォトリソグラ
フィを用いて、層間絶縁膜５４の上におけるｐ型拡散層
４６の上方及びｎ型半導体層５３の上方にそれぞれ開口
部を有するレジストパターン（図示せず）を形成し、次
に、該レジストパターンをマスクとして層間絶縁膜５４
に対してドライエッチングを行なって層間絶縁膜５４に
ｐ型拡散層４６の上面及びｎ型半導体層５３の上面をそ
れぞれ露出させるコンタクトホールを開口した後、該コ
ンタクトホールにタングステン（Ｗ）を充填してコンタ
クト５５をそれぞれ形成する。その後、層間絶縁膜５４
の上面における各コンタクト５５にｐ型拡散層４６又は
ｎ型半導体層５３と電気的に接続されるアルミニウム配
線５６をそれぞれ形成する。なお、説明の都合上、ｐ型
拡散層４６及びｎ型半導体層５３にのみコンタクト５５
を介して接続されるアルミニウム配線５６を形成してい
るが、半導体基板４１及びゲート電極４３は別のコンタ
クトを介してアルミニウム配線５６と接続されており、
ｐ型拡散層４６，ｎ型半導体層５３，半導体基板４１及
びゲート電極４３は、アルミニウム配線５６を通じてそ
れぞれ電圧が印加されてＳＴＴとして制御される。

【００５２】その後、図示はしていないが、多層配線を
行なう場合には、層間絶縁膜５４の上に、再度別の層間
絶縁膜を形成して配線を行なう。単層配線の場合は、層
間絶縁膜５４の表面に保護絶縁膜を形成し、さらに、ボ
ンディングパッド用の開口部を設けてＳＴＴを完成させ
る。

【００５３】なお、本実施形態においては、ｐ型の注入
イオン種にＢＦ₂ を用いたが、ボロン（Ｂ）を用いても
よい。このようにすると、ボロン（Ｂ）のイオン半径は
二フッ化ボロン（ＢＦ₂ ）のイオン半径に比べて小さい
ため、格子欠陥等の注入ダメージが小さくなり、ｐ型拡
散層４６中に生じるリーク電流が低減される。その結
果、電気的特性にばらつきがない高信頼性のＳＴＴを得
ることができる。

【００５４】また、ｐ型Ｓｉよりなる半導体基板４１と
ｎ型半導体層５３との間の領域に酸化シリコンよりなる
トンネル障壁膜５２を設けたが、半導体基板４１とｐ型
拡散層４６との間の領域にトンネル障壁膜５２を設ける
ことにより、半導体基板４１の主面におけるゲート電極
４３の下側の領域でｎ型に反転した反転層とｐ型拡散層
４６との間のｐ−ｎ接合の順バイアス電流を抑制するこ
ともできる。

【００５５】この場合は、図５（ｃ）に示す工程におい
て、半導体基板４１の上におけるゲート電極４３のゲー
ト長方向の両側に高濃度のｎ型拡散層を形成し、一方の
ｎ型拡散層のみをエッチング除去し、該エッチング除去
により露出された半導体基板４１の露出面にトンネル障
壁膜を形成した後、エピタキシャル法又はＣＶＤ法を用
いて１×１０¹⁹ｃｍ^-3以上の高濃度不純物を含むｐ型半
導体層を形成すればよい。

【００５６】また、本実施形態においては、半導体基板
４１の拡散領域にｐ型拡散層４６を形成し、トンネル障
壁膜５２を介在させてｎ型半導体層５３を形成したが、
すべての導電型、すなわち、ｐ型とｎ型とを反転させ、
印加電圧の極性も逆転させて動作するＳＴＴを構成する
ことができるのはいうまでもない。

【００５７】（第３の実施形態）以下、本発明の第３の
実施形態を図面に基づいて説明する。

【００５８】図７は本発明の第３の実施形態に係る半導
体装置であるトンネルダイオードの断面構成を示してい
る。図７に示すように、ｐ型Ｓｉよりなり不純物濃度が
４×１０¹⁵ｃｍ^-3程度の半導体基板６１上の所定領域に
は、絶縁膜よりなる素子分離膜６２と、不純物濃度が１
×１０¹⁹ｃｍ^-3以上であって第１導電型の高濃度半導体
層としての縮退したｐ型拡散層６３が形成されている。
半導体基板６１の上におけるｐ型拡散層６３の上で且つ
素子分離膜６２側に、酸化シリコンよりなり厚さが１ｎ
ｍ〜５ｎｍのトンネル障壁膜６４が形成され、該トンネ
ル障壁膜６４と素子分離膜６２との上には、不純物濃度
が１×１０¹⁹ｃｍ^-3以上であって第２導電型の高濃度半
導体層としての縮退したｎ型ゲート電極６５が形成され
ている。半導体基板６１の上に全面にわたって層間絶縁
膜６６が堆積され、層間絶縁膜６６におけるｐ型拡散層
６３の上及びｎ型ゲート電極６５の上にそれぞれタング
ステンよりなるコンタクト６７が電気的に接続されるよ
うに形成されており、層間絶縁膜６６におけるコンタク
ト６７の上にそれぞれアルミニウム配線６８が電気的に
接続されるように形成されている。図示はされていない
が、半導体基板６１にもコンタクトを介在させてアルミ
ニウム配線６８が接続されており、ｐ型拡散層６３，ｎ
型ゲート電極６５及び半導体基板６１は、それぞれアル
ミニウム配線６８を介して電圧が印加される。

【００５９】これにより、半導体基板６１の基板面に垂
直に形成され、トンネル障壁膜６４を間に挟んだｐ型拡
散層６３とｎ型ゲート電極６５とが積層されてなるトン
ネルダイオードを実現できる。

【００６０】図８（ａ）及び（ｂ）に本実施形態に係る
トンネルダイオードのｐ型拡散層６３及びｎ型ゲート電
極６５のエネルギーバンドを示す。図８（ａ）はｐ型拡
散層６３及びｎ型ゲート電極６５に同一の電位を与えた
場合のエネルギー準位を示しており、フェルミレベルＥ
_F はトンネル障壁膜６４を含む全領域で一致している。
ここで、ｐ型拡散層６３は縮退しているため、フェルミ
レベルＥ_F がｐ型拡散層６３の価電子帯中に位置してお
り、ｎ型ゲート電極６５も縮退しているため、フェルミ
レベルＥ_F が伝導帯中に位置している。

【００６１】図８(ｂ)はｎ型ゲート電極６５に負の電圧
を印加し、ｐ型拡散層６３を接地した場合のエネルギー
準位を示す。ｎ型ゲート電極６５には負の電圧を印加し
ているため、ｎ型ゲート電極６５のフェルミレベルＥ_F
は上昇し、ｐ型拡散層６３の正孔とｎ型ゲート電極６５
の電子が等エネルギーとなる。その結果、ｎ型ゲート電
極６５の電子がトンネル障壁膜６４を介してｐ型拡散層
６３に流入しバンド間トンネル電流が生じる。

【００６２】このバンド間トンネル電流の特性を図８
（ｃ）に示す電圧電流特性図を用いて説明する。図８
（ｃ）において、横軸はｎ型ゲート電極６５に印加され
る電圧を示し、縦軸はｐ型拡散層６３とｎ型ゲート電極
６５との間の電流を示す。図８（ｃ）に示すように、ｎ
型ゲート電極６５に負の電圧を印加すると、バンド間ト
ンネル電流３ａが生じる。さらに、ｎ型ゲート電極６５
に絶対値が大きな負の電圧を印加すると、ｐ型拡散層６
３の正孔とｎ型ゲート電極６５の電子が等エネルギーで
なくなるため、バンド間トンネル電流３ｂは減少する。
さらに絶対値が大きな負の電圧を印加すると、ｐ型拡散
層６３とｎ型ゲート電極６５の界面にトンネル障壁膜６
４を設けているため、ｐ−ｎ接合の拡散による順バイア
ス電流３ｃが抑制されることが分かる。しかしながら、
従来のように、トンネル障壁膜６４が設けられていない
場合は、図８（ｃ）に示すようにｎ型ゲート電極６５と
ｐ型拡散層６３との間に大きな順バイアス電流３ｄが生
じることになる。

【００６３】このように、本実施形態によると、陽極で
あるｐ型拡散層６３と、陰極であるｎ型ゲート電極６５
のｐ−ｎ接合面に酸化シリコンよりなるトンネル障壁膜
６４を設けているため、トンネルダイオードの動作に不
要な従来のｐ−ｎ接合の順バイアス電流３ｄを曲線３ｃ
に示すように抑制することができるので、バンド間トン
ネル電導を用いたトンネルダイオードの特性を向上させ
ることができる。

【００６４】また、トンネル障壁膜６４を設けることに
より、図９（ａ）の実測図に示すように、ｐ−ｎ接合面
の不純物濃度の変化を互いに急峻にすることができる。
ここで、図９（ａ）に示す曲線６ｐはｐ型不純物イオン
のボロン（Ｂ）の濃度を表わし、曲線６ｎはｎ型不純物
イオンのリン（Ｐ）の濃度を表わしている。一方、図９
（ｂ）はｐ−ｎ接合面にトンネル障壁膜６４を設けない
場合の比較用の実測図であって、図９（ｂ）に示す曲線
７ｐはｐ型不純物イオンのボロン（Ｂ）の濃度、曲線７
ｎはｎ型不純物イオンのリン（Ｐ）の濃度をそれぞれ表
わしている。図９（ａ）及び（ｂ）を比較すると、図９
（ａ）に示すトンネル障壁膜６４を設けた場合は、図９
（ｂ）に示すトンネル障壁膜６４を設けない場合に比べ
て、ｎ型ゲート電極側においてはボロン（Ｂ）の濃度
（曲線６ｐ）が減少し、また、基板側においてはリン
（Ｐ）の濃度（曲線６ｎ）が測定限界レベルにまで減少
している。

【００６５】このように、ｐ−ｎ接合面にトンネル障壁
膜６４を設けると、順バイアス電流３ｄを抑制できる上
に、さらに、ｐ−ｎ接合面におけるｐ型及びｎ型不純物
イオンの相互拡散を抑制できるため、バンド間トンネル
電導を用いたトンネルダイオードの電気的特性の向上に
必須であるｐ−ｎ接合面の急峻な濃度変化をｐ−ｎ接合
面に対して確実に持たせることができる。

【００６６】ここでは、ｐ型拡散層６３を、注入イオン
種にＢＦ₂ を用いて加速電圧が４０ｋｅＶでドーズ量が
４．０×１０¹⁵／ｃｍ² のイオン注入を行なった後、窒
素雰囲気において温度が９００℃で３０分間のアニール
を行なって形成し、ｎ型ゲート電極６５を、温度が９０
０℃で３０分間の酸塩化リン（ＰＯＣｌ₃ ）を用いたリ
ン拡散を行なって形成している。

【００６７】また、本実施の形態においては、ｐ型Ｓｉ
よりなる半導体基板６１の上にｐ型拡散層６３を形成
し、トンネル障壁膜６４を介在させてｎ型ゲート電極６
５を形成したが、すべての半導体の導電型を逆転させ、
印加電圧の極性も逆転させて動作するトンネルダイオー
ドを構成することができるのはいうまでもない。

【００６８】また、半導体基板に単結晶のｐ型Ｓｉを用
いたが、これに限らず、内部に埋め込み酸化膜を有する
ＳＯＩ基板を用いてもよい。この場合、トンネルダイオ
ードとしての動作は本実施形態に示したものと同一であ
るが、ＳＯＩ基板を用いると、ｐ型拡散層６３が基板と
電気的に絶縁されるため、回路設計上の自由度が向上す
る。

【００６９】また、図１０に第３の実施形態の一変形例
に係る半導体装置の断面構成を示し、図１０において、
図７に示す構成部材と同一の構成部材には同一の符号を
付すことにより説明を省略する。本変形例の特徴は、図
７に示す半導体装置においては、通常、ＬＯＣＯＳより
なる素子分離膜６２におけるトンネル障壁膜６４側の端
部はＬＯＣＯＳの形成時にシリコン酸化膜の膜厚が急激
に拡大してなる部分であり、この急激な膜厚の変化に伴
うストレスが生じやすい。従って、この端部に接するよ
うにトンネル障壁膜６４が形成される場合には該トンネ
ル障壁膜６４と素子分離膜６２との界面にリーク電流が
生じてしまう可能性もある。しかしながら、本変形例に
おいては、半導体基板６１上の素子分離膜６２の影響を
受けない領域にトンネル障壁膜６４を設けているため、
トンネルダイオードとしての所定の電気的特性を達成で
き、歩留まりを向上させることができる。

【００７０】（第４の実施形態）以下、本発明の第４の
実施形態を図面に基づいて説明する。

【００７１】図１１は本発明の第４の実施形態に係る半
導体装置であるＳＲＡＭの断面構成を示している。図１
１に示すＳＲＡＭにおいて、１０１は記憶ノードとして
第３の実施形態に係る半導体装置と同一の構成を有する
トンネルダイオード，１０２はトンネルダイオード１０
１に印加する電圧を制御する負荷トランジスタ及び１０
３は記憶ノードに対するアクセスを許可又は禁止するト
ランスファトランジスタをそれぞれ示している。

【００７２】図１１に示すように、ｎ型Ｓｉよりなる半
導体基板７１の上に互いに所定の間隔をおいた、酸化シ
リコンよりなる第１の素子分離膜７２Ａと第２の素子分
離膜７２Ｂとが形成されている。

【００７３】トンネルダイオード１０１において、半導
体基板７１上における第１及び第２の素子分離膜７２
Ａ，７２Ｂの間にそれぞれ間隔をおいて、不純物濃度が
１×１０¹⁹ｃｍ^-3以上の、第２導電型の第１の高濃度半
導体層としての縮退した高濃度ｐ型拡散層７３が形成さ
れており、半導体基板７１の主面における高濃度ｐ型拡
散層７３の上には酸化シリコンよりなり厚さが１．５ｎ
ｍ〜３．０ｎｍのトンネル障壁膜７５が形成されてお
り、該トンネル障壁膜７５の上には、ｎ型ポリシリコン
よりなり、不純物濃度が１×１０¹⁹ｃｍ^-3以上であって
厚さが３００ｎｍの第１導電型の第２の高濃度半導体層
としての縮退した第１のゲート電極７７が形成されてい
る。

【００７４】負荷トランジスタ１０２において、半導体
基板７１の上における第１のゲート電極７７と第１の素
子分離膜７２Ａとの間の領域に酸化シリコンよりなり厚
さが１０ｎｍの第１のゲート絶縁膜７６Ａを介して、ｎ
型ポリシリコンよりなり、不純物濃度が１×１０¹⁹ｃｍ
^-3以上で厚さが３００ｎｍの第２のゲート電極７８Ａが
形成されており、半導体基板７１の上における第２のゲ
ート電極７８Ａのゲート長方向両側に第２導電型の第１
の半導体層としての第１のｐ型拡散層７４Ａが形成され
ている。ここで、高濃度ｐ型拡散層７３におけるゲート
長方向の第１のｐ型拡散層７４Ａ側の端部と該第１のｐ
型拡散層７４Ａとは互いに不純物拡散層によって接続さ
れている。

【００７５】トランスファトランジスタ１０３におい
て、半導体基板７１の上における第１のゲート電極７７
と第２の素子分離膜７２Ｂとの間の領域に酸化シリコン
よりなり厚さが１０ｎｍの第２のゲート絶縁膜７６Ｂを
介して、ｎ型ポリシリコンよりなり、不純物濃度が１×
１０¹⁹ｃｍ^-3以上で厚さが３００ｎｍの第３のゲート電
極７８Ｂが形成されており、半導体基板７１の上におけ
る第３のゲート電極７８Ｂのゲート長方向両側に第２導
電型の第２の半導体層としての第２のｐ型拡散層７４Ｂ
が形成されている。ここで、高濃度ｐ型拡散層７３にお
けるゲート長方向の第２のｐ型拡散層７４Ｂ側の端部と
該第２のｐ型拡散層７４Ｂとは互いに不純物拡散層によ
って接続されている。

【００７６】半導体基板７１の上には全面にわたって層
間絶縁膜７９が堆積され、層間絶縁膜７９における第１
のｐ型拡散層７４Ａの上、第２のゲート電極７８Ａの
上、第１のゲート電極７７の上、第３のゲート電極７８
Ｂの上及び第２のｐ型拡散層７４Ｂの上にそれぞれタン
グステンよりなるコンタクト８０が電気的に接続される
ように形成されている。

【００７７】層間絶縁膜７９における各コンタクト８０
の上には、第１のｐ型拡散層７４Ａの上方にアルミニウ
ム配線８１Ａが、第２のゲート電極７８Ａの上方にアル
ミニウム配線８１Ｂが、第１のゲート電極７７の上方に
アルミニウム配線８１Ｃが、第３のゲート電極７８Ｂの
上方にアルミニウム配線８１Ｄが、第２のｐ型拡散層７
４Ｂの上方にアルミニウム配線８１Ｅがそれぞれ電気的
に接続されるように形成されている。

【００７８】以下、本実施形態に係るＳＲＡＭの回路構
成を図１２（ａ）を用いて説明する。図１２（ａ）にお
いて、ビット線１０４は、図１１に示すアルミニウム配
線８１Ｅに対応し、ビット線１０４に接続されたトラン
スファトランジスタ１０３は、図１１に示す第３のゲー
ト電極７８Ｂと第２のゲート絶縁膜７６Ｂと第２のｐ型
拡散層７４ＢとよりなるＭＯＳトランジスタに対応し、
ワード線１０５は第３のゲート電極７８Ｂに接続されて
いるアルミニウム配線８１Ｄに対応する。

【００７９】記録されるデータとなる電荷を保持する記
憶ノード１０６は、図１１に示す高濃度ｐ型拡散層７３
に対応し、前述したように、高濃度ｐ型拡散層７３と第
２のｐ型拡散層７４Ｂとは不純物拡散により接続されて
いる。

【００８０】トンネルダイオード１０１は、前述したよ
うに、図１１に示す高濃度ｐ型拡散層７３とトンネル障
壁膜７５と第１のゲート電極７７とよりなり、接地線１
０７は、図１１に示す第１のゲート電極７７に接続され
たアルミニウム配線８１Ｃに対応する。

【００８１】負荷トランジスタ１０２は、前述したよう
に、図１１に示す第２のゲート電極７８Ａと第１のゲー
ト絶縁膜７６Ａと第１のｐ型拡散層７４ＡとよりなるＭ
ＯＳトランジスタに対応し、制御線１０８は第２のゲー
ト電極７８Ａに接続されたアルミニウム配線８１Ｂに対
応し、動作電源の電位を供給する電源線１０９はアルミ
ニウム配線８１Ａに対応する。なお、図示はされていな
いが、半導体基板７１の電位はアルミニウム配線８１
Ａ、すなわち、電源線１０９と同電位に設定される。

【００８２】以下、前記のように構成された本実施形態
に係る半導体装置がＳＲＡＭとして動作することを図１
２（ｂ）を用いて説明する。図１２（ｂ）において、横
軸は半導体基板７１に印加される電圧を示し、縦軸は高
濃度ｐ型拡散層７３を流れる電流を示す。まず、トンネ
ルダイオード１０１の特性曲線４は、前述したように、
第１のゲート電極７７を接地し、高濃度ｐ型拡散層７３
の電圧を正に印加すると、この電圧を増加するにつれ、
バンド間トンネル電流として流れる電流が大きくなり、
いったん電流が減少した後に、再び拡散により電流が増
加する。一方、負荷トランジスタ１０２の特性曲線５に
示すように、半導体基板７１の電位と電源線１０９とを
正の同一電位に設定すると共に、記憶ノード１０６の電
位を電源線１０９よりも小さくしていくと通常のｐ型Ｍ
ＯＳトランジスタの特性が得られる。このとき、制御線
１０８の電位を適当に選び、負荷トランジスタ１０２の
電流を制御することにより、トンネルダイオード１０１
の特性曲線４と負荷トランジスタ１０２の特性曲線５と
を互いに交点を持つようにすることができる。トンネル
ダイオード１０１の特性曲線４と負荷トランジスタ１０
２の特性曲線５との交点のうち、各交点において、特性
曲線４と特性曲線５とのそれぞれの傾きの符号が異なる
交点のみが安定点となる。ここでは、負荷トランジスタ
１０２の特性曲線５は常に負の傾きを有しており、２つ
の安定点のうち、低い電圧値を有する安定点をローデー
タＶL とし、高い電圧値を有する安定点をハイデータＶ
H と呼ぶとすると、記憶ノード１０６の電位はローデー
タＶL 又はハイデータＶH のいずれかでのみ安定化す
る。従って、本回路はローデータＶL 、ハイデータＶH
の二値のメモリとして安定して動作することになる。デ
ータ書き込みは、ビット線１０４に所定のデータを準備
し、ワード線１０５を接地することによって行なわれ
る。一方、データ読み出しは、ビット線１０４をフロー
ティングにし、ワード線１０５を接地することにより行
なわれる。

【００８３】以下、本発明の第４の実施形態に係る半導
体装置であるＳＲＡＭの製造方法を図面を参照しながら
説明する。図１３（ａ）〜（ｄ）及び図１４（ａ），
（ｂ）は本発明の第４の実施形態に係る半導体装置であ
るＳＲＡＭの製造方法の工程順の断面構成を示してい
る。まず、図１３（ａ）に示すように、ｎ型Ｓｉよりな
る半導体基板１１１上に選択酸化法等を用いて、互いに
所定の間隔をおいた第１の素子分離膜１１２Ａ及び第２
の素子分離膜１１２Ｂを形成した後、通常のフォトリソ
グラフィを用いて高濃度ｐ型拡散層形成領域に開口部を
有するレジストパターン（図示せず）を形成する。その
後、該レジストパターンをマスクとして、半導体基板１
１１に対して、拡散層が縮退するように加速電圧が４０
ｋｅＶで且つドーズ量が１×１０¹⁵ｃｍ^-2以上のＢＦ₂
をイオン注入することにより、不純物濃度が１×１０¹⁹
ｃｍ^-3以上を有する縮退した高濃度ｐ型拡散層１１１ａ
を形成する。次に、半導体基板１１１上に熱酸化法等を
用いて厚さが１０ｎｍの酸化シリコンよりなる絶縁膜１
１３を形成した後、通常のフォトリソグラフィを用いて
高濃度ｐ型拡散層１１１ａの上の第１のゲート電極形成
領域に開口部を有するレジストパターン１１４を形成す
る。

【００８４】次に、図１３（ｂ）に示すように、半導体
基板１１１に対してフッ化水素（ＨＦ）を含む溶液に浸
し、絶縁膜１１３における第１のゲート電極形成領域に
対してエッチングを行なって、半導体基板１１１の高濃
度ｐ型拡散層１１１ａを露出させた後、酸素プラズマ等
を用いてレジストパターン１１４を除去する。その後、
半導体基板１１１を温度７００℃で酸化して、半導体基
板１１１の主面における高濃度ｐ型拡散層１１１ａの上
に厚さが１．５ｎｍ〜３．０ｎｍの酸化シリコンよりな
るトンネル障壁膜１１５Ａを形成する。

【００８５】次に、図１３（ｃ）に示すように、半導体
基板１１１の上に全面にわたって厚さが３００ｎｍのポ
リシリコンを堆積し、その後、該ポリシリコンの全面に
Ｐイオン若しくはＡｓイオンを用いたイオン注入、又は
ＰＯＣｌ₃ 等を用いた固相拡散等を行なうことにより、
不純物濃度が１×１０¹⁹ｃｍ^-3以上を有する縮退した高
濃度ｎ型ポリシリコン膜（図示せず）を形成する。その
後、通常のフォトリソグラフィを用いて第１のゲート電
極形成領域、第２のゲート電極形成領域及び第３のゲー
ト電極形成領域にそれぞれ開口部を有するレジストパタ
ーン（図示せず）を形成し、該レジストパターンをマス
クとして、高濃度ｎ型ポリシリコン膜に対してドライエ
ッチングを行なうことにより、それぞれが高濃度ｎ型ポ
リシリコン膜よりなり、半導体基板１１１の高濃度ｐ型
拡散層１１１ａの上にトンネル障壁膜１１５Ｂを介在さ
せた第１のゲート電極１１６Ａと、半導体基板１１１の
上に第１のゲート絶縁膜１１３Ａを介在させた第２のゲ
ート電極１１６Ｂと、第２のゲート絶縁膜１１３Ｂを介
在させた第３のゲート電極１１６Ｃとを形成する。

【００８６】次に、図１３（ｄ）に示すように、半導体
基板１１１に対して、加速電圧が４０ｋｅＶでドーズ量
が４×１０¹⁵ｃｍ^-2のＢＦ₂ をイオン注入することによ
り、第２のゲート電極１１６Ｂをマスクとして第１のｐ
型拡散層１１１ｂと、第３のゲート電極１１６Ｃをマス
クとして第２のｐ型拡散層１１１ｃとをそれぞれ自己整
合的に、且つ、高濃度ｐ型拡散層とそれぞれ接続される
ように形成する。これにより、第２のゲート電極１１６
Ｂと第１のゲート絶縁膜１１３Ａと第１のｐ型拡散層１
１１ｂとよりなる第１のｐ型ＭＯＳトランジスタが形成
されると共に、第３のゲート電極１１６Ｃと第２のゲー
ト絶縁膜１１３Ｂと第２のｐ型拡散層１１１ｃとよりな
る第２のｐ型ＭＯＳトランジスタが形成される。

【００８７】次に、図１４（ａ）に示すように、半導体
基板１１１の上に全面にわたって厚さが８００ｎｍの層
間絶縁膜１１７を堆積した後、図１４（ｂ）に示すよう
に、通常のフォトリソグラフィを用いて、層間絶縁膜１
１７の上における、第１のｐ型拡散層１１１ｂの上方、
第２のゲート電極１１６Ｂの上方、第１のゲート電極１
１６Ａの上方、第３のゲート電極１１６Ｃの上方及び第
２のｐ型拡散層１１１ｃの上方にそれぞれ開口部を有す
るレジストパターン（図示せず）を形成した後、該レジ
ストパターンをマスクとして層間絶縁膜１１７に対して
ドライエッチングを行なうことにより、層間絶縁膜１１
７に第１のｐ型拡散層１１１ｂの上面、第２のゲート電
極１１６Ｂの上面、第１のゲート電極１１６Ａの上面、
第３のゲート電極１１６Ｃの上面及び第２のｐ型拡散層
１１１ｃの上面をそれぞれ露出させるコンタクトホール
を開口し、その後、該コンタクトホールにタングステン
（Ｗ）を充填して各コンタクト１１８を形成する。次
に、層間絶縁膜１１７の上面の各コンタクト１１８にそ
れぞれ電気的に接続されるアルミニウム配線１１９を形
成する。

【００８８】このように、本実施形態によると、ｎ型半
導体基板１１１上に形成され、縮退した高濃度ｐ型拡散
層１１１ａと該ｐ型拡散層１１１ａと厚さが１．５ｎｍ
〜３．０ｎｍのトンネル障壁膜１１５Ｂを介して接合さ
れ、縮退した高濃度ｎ型半導体である第１のゲート電極
１１６Ａとよりなるトンネルダイオードを形成すると共
に、トンネルダイオードの陽極側を共通のドレイン電極
とする第１及び第２のｐ型ＭＯＳトランジスタを形成す
ることにより、前述したように、３素子でＳＲＡＭを構
成することができるため、ＳＲＡＭの規模を小さくでき
るので、半導体装置の高集積化を図ることができる。ま
た、従来からのＭＯＳトランジスタの製造プロセスとの
親和性が高いため、ＭＯＳトランジスタの製造プロセス
を効果的に流用できるので、容易に製造することができ
る。

【００８９】なお、本実施形態においては、半導体基板
としてｎ型Ｓｉよりなる半導体基板を用いたが、ｐ型Ｓ
ｉよりなる半導体基板を用い、各半導体層の導電型をす
べて反転させ、且つ、印加する電圧の極性を反転させて
も同様の効果を得ることができる。

【００９０】また、単結晶基板に限らず、基板中に絶縁
膜層を設けたＳＯＩ基板を用いてもよい。

【００９１】また、ｎ型の第１のゲート電極にポリシリ
コンを用いたが、酸化シリコンよりなるトンネル障壁膜
上に単結晶シリコンをエピタキシャル成長させることが
できれば、高濃度ｐ型拡散層とｎ型の第１のゲート電極
との結晶軸が一致するため、電気的特性をさらに向上さ
せることができる。

【００９２】以下、第４の実施形態に係る半導体装置の
製造方法の一変形例を説明する。本変形例は、図１２
（ａ）に示す縮退した高濃度ｐ型拡散層１１１ａを形成
する工程において、ｐ型の注入イオン種として二フッ化
ボロン（ＢＦ₂ ）の代わりにボロン（Ｂ）を用いる。こ
のときの基板面に垂直方向の不純物濃度プロファイルを
図１５（ａ）の実測図に示す。ここで、曲線８は酸素
（Ｏ）のプロファイルを表わし、曲線９はフッ素（Ｆ）
のプロファイルを表わしている。ここで、深さの基準
は、第１のゲート電極１１６Ａの上面である。図１５
（ａ）に示すように、曲線８及び曲線９は共に、トンネ
ル障壁膜１１５Ａが位置する領域でそれぞれ１つずつの
ピーク８ａ及び９ａを持っている。

【００９３】一方、図１５（ｂ）に示す不純物濃度プロ
ファイルは、ｐ型の注入イオン種に二フッ化ボロン（Ｂ
Ｆ₂ ）を用いた場合を示しており、酸素（Ｏ）を示す曲
線８及びフッ素（Ｆ）を示す曲線９は共に、トンネル障
壁膜１１５Ｂが位置する領域と該領域の下側とでそれぞ
れ２つずつのピーク８ａ，ｂ及び９ａ，ｂを持ってい
る。この２つ目のピーク８ｂ及び９ｂはイオン半径が相
対的に大きい二フッ化ボロン（ＢＦ₂ ）を用いることに
より、結晶に欠陥が生じ、この欠陥に酸素（Ｏ）又はフ
ッ素（Ｆ）がそれぞれトラップされるためであると考え
られる。

【００９４】しかしながら、図１５（ａ）に示す本変形
例のように、ｐ型の注入イオン種にボロン（Ｂ）を用い
ると、ボロン（Ｂ）は二フッ化ボロン（ＢＦ₂ ）に比較
してイオン半径が小さいため、高濃度ｐ型拡散層１１１
ａにおけるトンネル障壁膜１１５Ｂの下側に生じる欠陥
等の注入ダメージが小さくなる。その結果、図１２
（ａ）に示す記憶ノード１０６を形成するトンネルダイ
オード１０１でリーク電流が減少するため、電気的特性
が向上し、メモリとしての動作マージンが大きくなる。

【００９５】

【発明の効果】本発明に係る第１の半導体装置による
と、縮退した高濃度のｐ−ｎ接合間にトンネル電流が流
れるように形成されたトンネル障壁膜を備えているた
め、該ｐ−ｎ接合間に印加される電圧が、拡散により生
じる順バイアス電流が流れるほど大きな場合であって
も、トンネル障壁膜により生じるエネルギ障壁によって
キャリアの移動が抑制されるため、該順バイアス電流を
低減させることができる。これにより、大きな電圧が印
加された場合の順バイアス電流が低減されるので、消費
電流を減少させることができる。

【００９６】第１の半導体装置において、半導体基板の
内部に主面に対して平行に設けられた埋め込み酸化膜を
有するＳＯＩ基板を用いると、半導体基板の上に高濃度
ｎ型半導体層及び高濃度ｐ型半導体層よりなるｐ−ｎ接
合を設ける場合には、該ＳＯＩ基板の上に形成された高
濃度ｎ型半導体層及び高濃度ｐ型半導体層よりなるｐ−
ｎ接合面が埋め込み酸化膜に対して実質的に垂直方向の
みとなるので、ｐ−ｎ接合の接合領域が小さくなる。こ
れにより、ＳＯＩ基板内部の主面に垂直方向のキャリア
の移動が抑制されるので、順バイアス電流をさらに低減
することができる。

【００９７】第１の半導体装置において、高濃度ｎ型半
導体層と高濃度ｐ型半導体層とが基板面に垂直な方向に
互いに重なり合っていると、縮退した高濃度ｎ型半導体
層及び縮退した高濃度ｐ型半導体層よりなるｐ−ｎ接合
が確実に形成される。

【００９８】第１の半導体装置において、半導体基板が
シリコンよりなると、縮退した高濃度ｎ型半導体層及び
縮退した高濃度ｐ型半導体層よりなるｐ−ｎ接合を確実
に形成することができると共に、トンネル障壁膜が酸化
シリコンにより形成されるため、該ｐ−ｎ接合の間にト
ンネル電流が流れるトンネル障壁膜を確実に形成するこ
とができる。

【００９９】本発明に係る第２の半導体装置によると、
それぞれが縮退するように形成された第１導電型の第１
の高濃度半導体層及び第２導電型の第２の高濃度半導体
層よりなるｐ−ｎ接合間に、トンネル電流が流れるよう
に形成されたトンネル障壁膜を備えているため、該ｐ−
ｎ接合間に印加される電圧が拡散による順バイアス電流
が流れるほど大きな場合であっても、トンネル障壁膜に
より生じるエネルギ障壁によってキャリアの移動が抑制
されるため、該順バイアス電流を低減させることができ
る。従って、大きな電圧が印加された場合の順バイアス
電流が低減されるので、消費電流を減少させることがで
きる。

【０１００】第２の半導体装置において、半導体基板の
内部に主面に対して平行に設けられた埋め込み酸化膜を
有するＳＯＩ基板を用いると、該ＳＯＩ基板上に第１導
電型の第１の高濃度半導体層及び第２導電型の第２の高
濃度半導体層よりなるｐ−ｎ接合面が形成され、該ｐ−
ｎ接合面が埋め込み酸化膜に対して実質的に垂直方向の
みとなるため、該ｐ−ｎ接合面の接合領域が小さくな
る。従って、ＳＯＩ基板内部の主面に垂直な方向のキャ
リアの移動が抑制されるため、順バイアス電流をさらに
低減することができる。

【０１０１】本発明に係る第３の半導体装置によると、
主面に対して平行に設けられた埋め込み酸化膜を有する
ＳＯＩ基板上に形成された、第１の高濃度半導体層及び
第２の高濃度半導体層よりなるｐ−ｎ接合が埋め込み酸
化膜に対して実質的に垂直方向のみとなるため、ｐ−ｎ
接合の接合領域が小さくなるので、ＳＯＩ基板内部の主
面に垂直方向のキャリアの移動が抑制され、従って、順
バイアス電流を低減することができる。

【０１０２】本発明に係る第４の半導体装置によると、
それぞれが縮退するように形成された第１の高濃度半導
体層及び第２の高濃度半導体層よりなるｐ−ｎ接合間
に、トンネル電流が流れるように形成されたトンネル障
壁膜を備えているため、該ｐ−ｎ接合間に印加される電
圧が、順バイアス電流が流れるほど大きな場合であって
も、トンネル障壁膜により生じるエネルギ障壁によって
キャリアの移動が抑制されるので、該順バイアス電流を
低減させることができる。その結果、大きな電圧が印加
された場合の順バイアス電流が低減されるので、消費電
流を減少させることができる。さらに、ｐ−ｎ接合の界
面にトンネル障壁膜を設けているため、ｐ−ｎ接合面を
介した不純物イオンの相互拡散を抑制できるので、バン
ド間トンネル電導を用いたトンネルダイオードとしての
特性に必須である不純物濃度に急峻なプロファイルを確
実に得ることができる。

【０１０３】本発明に係る第５の半導体装置によると、
第１の高濃度半導体層と該第１の高濃度半導体層の上に
トンネル電流が流れるように形成されたトンネル障壁膜
とトンネル障壁膜の上に縮退するように形成された第１
導電型の第２の高濃度半導体層よりなる第１のゲート電
極とからトンネルダイオードが構成される。さらに、半
導体基板において、第１の高濃度半導体層と第１の半導
体層とが、第１のゲート電極と第２のゲート電極との間
で接続され、第１の高濃度半導体層と第２の半導体層と
が、第１のゲート電極と第３のゲート電極との間で接続
されるように形成されているため、例えば、トンネルダ
イオードの第１の高濃度半導体層をデータを保持する記
憶ノードとし、第２のゲート電極を有するＭＯＳトラン
ジスタを負荷トランジスタとし、第３のゲート電極を有
するＭＯＳトランジスタをトランスファトランジスタと
すれば、３素子でＳＲＡＭを構成することができるの
で、高集積化を図ることができる。

【０１０４】本発明に係る第１の半導体装置の製造方法
によると、第１の高濃度半導体層又は第２の高濃度半導
体層と第３の高濃度半導体層とよりなるｐ−ｎ接合間
に、トンネル電流が流れるように形成されたトンネル障
壁膜を備えているため、該ｐ−ｎ接合間に印加される電
圧が、順バイアス電流が流れるほど大きな場合であって
も、トンネル障壁膜により生じるエネルギ障壁によって
キャリアの移動が抑制されるため、該順バイアス電流を
低減させることができる。そのため、大きな電圧が印加
された場合の順バイアス電流が低減されるので、消費電
流を減少させることができる。

【０１０５】第１の半導体装置の製造方法において、第
１の高濃度半導体層形成工程又は第２の高濃度半導体層
形成工程が、半導体基板にｐ型のイオン種としてボロン
を用いたイオン注入を行なうイオン注入工程を含むと、
ｐ型のイオン種に、例えば二フッ化ボロンを用いる場合
に比べて、ボロンのイオン半径が小さいため、半導体基
板に与える注入ダメージが小さくなって半導体基板の欠
陥等が減少する。その結果、縮退した高濃度半導体層の
リーク電流を抑制できるため、装置の電気的特性を向上
させることができる。

【０１０６】本発明に係る第２の半導体装置の製造方法
によると、半導体基板上に、トンネル障壁膜を挟んだ第
１のゲート電極及び高濃度拡散層を有するトンネルダイ
オードと、高濃度拡散層と接続された一方の拡散層及び
第２のゲート電極を有する第１のＭＯＳトランジスタ
と、高濃度拡散層と接続された他方の拡散層及び第３の
ゲート電極を有する第２のＭＯＳトランジスタとを形成
するため、例えば、トンネルダイオードの高濃度拡散層
をデータを保持する記憶ノードとし、第１のＭＯＳトラ
ンジスタを負荷トランジスタとし、第２のＭＯＳトラン
ジスタをトランスファトランジスタとすれば、３素子で
ＳＲＡＭを構成することができる。その結果、３素子で
ＳＲＡＭを構成できるため、高集積化を図ることができ
ると共に、従来のＳＲＡＭの製造プロセスを流用できる
ため、容易に且つ確実に製造することができる。

【０１０７】第２の半導体装置の製造方法において、第
２導電型がｐ型であって、ｐ型の不純物イオンがボロン
よりなると、該ボロンは、二フッ化ボロンよりもイオン
半径が小さいため、トンネルダイオードの高濃度拡散層
におけるトンネル障壁膜の下側の領域に与える注入ダメ
ージが小さくなって高濃度拡散層の欠陥等が減少する。
その結果、記憶ノードとなるトンネルダイオードのリー
ク電流を抑制でき、装置の電気的特性を向上させること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置を示
す構成断面図である。

【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置における基板表面のエネルギーバンドを示
す図である。（ｅ）は本発明の第１の実施形態に係る半
導体装置の電圧電流特性図である。

【図３】本発明の第１の実施形態の第１変形例に係る半
導体装置を示す構成断面図である。

【図４】本発明の第１の実施形態の第２変形例に係る半
導体装置の構成断面図である。

【図５】本発明の第２の実施形態に係る半導体装置の製
造方法を示す工程順断面図である。

【図６】本発明の第２の実施形態に係る半導体装置の製
造方法を示す工程順断面図である。

【図７】本発明の第３の実施形態に係る半導体装置を示
す構成断面図である。

【図８】（ａ）、（ｂ）は本発明の第３の実施形態に係
る半導体装置のエネルギーバンドを示す図である。
（ｃ）は本発明の第３の実施形態に係る半導体装置の電
圧電流特性図である。

【図９】（ａ）は本発明の第３の実施形態に係る半導体
装置における基板面の垂直方向の深さに対する不純物濃
度を示す実測図である。（ｂ）は本発明の第３の実施形
態に係る半導体装置の比較用であって、ｐ−ｎ接合面に
トンネル障壁膜を設けない場合の不純物濃度プロファイ
ルを示す実測図である。

【図１０】本発明の第３の実施形態の一変形例に係る半
導体装置を示す構成断面図である。

【図１１】本発明の第４の実施形態に係る半導体装置を
示す構成断面図である。

【図１２】（ａ）は本発明の第４の実施形態に係る半導
体装置の回路図である。（ｂ）は本発明の第４の実施形
態に係る半導体装置の電圧電流特性図である。

【図１３】（ａ）〜（ｄ）は本発明の第４の実施形態に
係る半導体装置の製造方法を示す工程順断面図である。

【図１４】（ａ）及び（ｂ）は本発明の第４の実施形態
に係る半導体装置の製造方法を示す工程順断面図であ
る。

【図１５】（ａ）は本発明の第４の実施形態の一変形例
に係る半導体装置の製造方法を用いた場合の半導体装置
における基板面の垂直方向の深さに対する不純物濃度プ
ロファイルを示す実測図である。（ｂ）は本発明の第４
の実施形態に係る半導体装置の製造方法を用いた場合の
半導体装置における基板面の垂直方向の深さに対する不
純物濃度プロファイルを示す実測図である。

【符号の説明】

１１ 半導体基板（第１導電型の半導体基板） １２ ｐ型拡散層（第１の高濃度半導体層） １３ ｎ型拡散層（第２の高濃度半導体層） １４ トンネル障壁膜 １５ ゲート絶縁膜 １６ ゲ−ト電極 １７ コンタクト １８ アルミニウム配線 １９ 層間絶縁膜 ２１ ＳＯＩ基板 ２１ａ 埋め込み酸化膜 ３１ ＳＯＩ基板 ３１ａ 埋め込み酸化膜 ４１ 半導体基板（第１導電型の半導体基板） ４２ ゲート絶縁膜（第１の絶縁膜） ４３ ゲート電極 ４４ キャップ酸化膜 ４５ レジストパターン ４６ ｐ型拡散層（第１導電型の第１の高濃度半導
体層） ４７ レジストパターン ４８ ｎ型拡散層（第２導電型の第２の高濃度半導
体層） ４９ 側壁絶縁膜（第２の絶縁膜） ５０ レジストパターン ５１ ｎ型拡散層形成領域 ５２ トンネル障壁膜 ５３ ｎ型半導体層（第３の高濃度半導体層） ５４ 層間絶縁膜 ５５ コンタクト ５６ アルミニウム配線 ６１ 半導体基板（第１導電型の半導体基板） ６２ 素子分離膜 ６３ ｐ型拡散層（第１導電型の高濃度半導体層） ６４ トンネル障壁膜 ６５ ｎ型ゲート電極（第２導電型の高濃度半導体
層） ６６ 層間絶縁膜 ６７ コンタクト ６８ アルミニウム配線 ７１ 半導体基板（第１導電型の半導体基板） ７２Ａ 第１の素子分離膜 ７２Ｂ 第２の素子分離膜 ７３ 高濃度ｐ型拡散層（第２導電型の第１の高濃
度半導体層） ７４Ａ 第１のｐ型拡散層（第２導電型の第１の半導
体層） ７４Ｂ 第２のｐ型拡散層（第２導電型の第２の半導
体層） ７５ トンネル障壁膜 ７６Ａ 第１のゲート絶縁膜 ７６Ｂ 第２のゲート絶縁膜 ７７ 第１のゲート電極 ７８Ａ 第２のゲート電極 ７８Ｂ 第３のゲート電極 ７９ 層間絶縁膜 ８０ コンタクト ８１Ａ アルミニウム配線 ８１Ｂ アルミニウム配線 ８１Ｃ アルミニウム配線 ８１Ｄ アルミニウム配線 ８１Ｅ アルミニウム配線 １０１ トンネルダイオード １０２ 負荷トランジスタ １０３ トランスファトランジスタ １０４ ビット線 １０５ ワード線 １０６ 記憶ノード １０７ 接地線 １０８ 制御線 １０９ 電源線 １１１ 半導体基板（第１導電型の半導体基板） １１１ａ 高濃度ｐ型拡散層（第２導電型の高濃度拡散
層） １１１ｂ 第１のｐ型拡散層 １１１ｃ 第２のｐ型拡散層 １１２Ａ 第１の素子分離膜 １１２Ｂ 第２の素子分離膜 １１３ 絶縁膜 １１３Ａ 第１のゲート絶縁膜 １１３Ｂ 第２のゲート絶縁膜 １１４ レジストパターン １１５Ａ トンネル障壁膜 １１５Ｂ トンネル障壁膜 １１６Ａ 第１のゲート電極（第１導電型の高濃度半導
体膜） １１６Ｂ 第２のゲート電極 １１６Ｃ 第３のゲート電極 １１７ 層間絶縁膜 １１８ コンタクト １１９ アルミニウム配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/88 Ｈ０１Ｌ 29/78 ６２２ 29/88 Ｆ (72)発明者 幸 康一郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 空田 晴之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にそれぞれ形成されてお
   り、 フェルミ準位が伝導帯中に位置する縮退した高濃度ｎ型
   半導体層と、 フェルミ準位が価電子帯中に位置する縮退した高濃度ｐ
   型半導体層と、 前記高濃度ｎ型半導体層と前記高濃度ｐ型半導体層との
   間にトンネル電流が流れるように形成されたトンネル障
   壁膜とを備えていることを特徴とする半導体装置。
2. 【請求項２】 前記半導体基板はＳＯＩ基板であること
   を特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記高濃度ｎ型半導体層と前記高濃度ｐ
   型半導体層とが基板面に垂直な方向に互いに重なり合っ
   ていることを特徴とする請求項１に記載の半導体装置。
4. 【請求項４】 前記半導体基板はシリコンよりなり、 前記トンネル障壁膜は酸化シリコンよりなることを特徴
   とする請求項１に記載の半導体装置。
5. 【請求項５】 第１導電型の半導体基板上に互いに間隔
   をおいてそれぞれ縮退するように形成された第１導電型
   の第１の高濃度半導体層及び第２導電型の第２の高濃度
   半導体層と、 前記半導体基板と前記第１の高濃度半導体層との間にお
   ける前記第２の高濃度半導体層を臨む領域、又は前記半
   導体基板と前記第２の高濃度半導体層との間における前
   記第１の高濃度半導体層を臨む領域にトンネル電流が流
   れるように形成されたトンネル障壁膜と、 前記半導体基板の上における、前記第１の高濃度半導体
   層と前記第２の高濃度半導体層との間の領域に形成され
   たゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極とを備え
   ていることを特徴とする半導体装置。
6. 【請求項６】 前記半導体基板はＳＯＩ基板であること
   を特徴とする請求項５に記載の半導体装置。
7. 【請求項７】 第１導電型のＳＯＩ基板と、 前記ＳＯＩ基板上に互いに間隔をおいてそれぞれ縮退す
   るように形成された第１導電型の第１の高濃度半導体層
   及び第２導電型の第２の高濃度半導体層と、 前記ＳＯＩ基板の上における、前記第１の高濃度半導体
   層と前記第２の高濃度半導体層との間の領域に形成され
   たゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極とを備え
   ていることを特徴とする半導体装置。
8. 【請求項８】 第１導電型の半導体基板上に縮退するよ
   うに形成された第１導電型の第１の高濃度半導体層と、 前記半導体基板の上における前記第１の高濃度半導体層
   の上にトンネル電流が流れるように形成されたトンネル
   障壁膜と、 前記トンネル障壁膜の上に縮退するように形成された第
   ２導電型の第２の高濃度半導体層とを備えていることを
   特徴とする半導体装置。
9. 【請求項９】 第１導電型の半導体基板と、 前記半導体基板上に縮退するように形成された第２導電
   型の第１の高濃度半導体層と、 前記半導体基板の上における前記第１の高濃度半導体層
   の上にトンネル電流が流れるように形成されたトンネル
   障壁膜と、 前記トンネル障壁膜の上に縮退するように形成された第
   １導電型の第２の高濃度半導体層よりなる第１のゲート
   電極と、 前記半導体基板の上に、前記第１の高濃度半導体層の周
   辺部における前記第１のゲート電極の一方のゲート長方
   向側に形成された第１のゲート絶縁膜と、 前記第１のゲート絶縁膜の上に形成された第２のゲート
   電極と、 前記半導体基板の上における前記第２のゲート電極のゲ
   ート長方向側に形成された第２導電型の第１の半導体層
   と、 前記半導体基板の上に、前記第１の高濃度半導体層の周
   辺部における前記第１のゲート電極の他方のゲート長方
   向側に形成された第２のゲート絶縁膜と、 前記第２のゲート絶縁膜の上に形成された第３のゲート
   電極と、 前記半導体基板の上における前記第３のゲート電極のゲ
   ート長方向側に形成された第２導電型の第２の半導体層
   とを備え、 前記第１の高濃度半導体層と前記第１の半導体層とは、
   前記第１のゲート電極と前記第２のゲート電極との間で
   接続されるように形成され、 前記第１の高濃度半導体層と前記第２の半導体層とは、
   前記第１のゲート電極と前記第３のゲート電極との間で
   接続されるように形成されていることを特徴とする半導
   体装置。
10. 【請求項１０】 第１導電型の半導体基板上に全面にわ
    たって第１の絶縁膜及び導体膜を順次形成した後、前記
    半導体基板のゲート電極形成領域をマスクして前記第１
    の絶縁膜及び導体膜に対してエッチングを行なうことに
    より、前記半導体基板の上にゲート絶縁膜及び該ゲート
    絶縁膜の上にゲート電極をそれぞれ形成するゲート電極
    形成工程と、 前記半導体基板の上におけるゲート長方向の一方の領域
    に第１導電型の第１の高濃度半導体層を縮退するように
    形成する第１の高濃度半導体層形成工程と、 前記半導体基板の上におけるゲート長方向の他方の領域
    に第２導電型の第２の高濃度半導体層を縮退するように
    形成する第２の高濃度半導体層形成工程と、 前記半導体基板の上に全面にわたって第２の絶縁膜を堆
    積した後、該第２の絶縁膜に対してエッチバックを行な
    うことにより、前記ゲート電極の側壁に側壁絶縁膜を形
    成する側壁絶縁膜形成工程と、 前記第１の高濃度半導体層又は前記第２の高濃度半導体
    層に対してエッチングを行なって、前記第１の高濃度半
    導体層又は前記第２の高濃度半導体層を除去することに
    より前記半導体基板を露出させる半導体基板露出工程
    と、 前記半導体基板の露出面に全面にわたってトンネル障壁
    膜をトンネル電流が流れるように形成するトンネル障壁
    膜形成工程と、 前記トンネル障壁膜の上に全面にわたって、エッチング
    により除去された高濃度半導体層と同一の導電型を有す
    る第３の高濃度半導体層を縮退するように形成する第３
    の高濃度半導体層形成工程とを備えていることを特徴と
    する半導体装置の製造方法。
11. 【請求項１１】 前記第１の高濃度半導体層形成工程又
    は前記第２の高濃度半導体層形成工程は、 前記半導体基板にｐ型のイオン種としてボロンを用いた
    イオン注入を行なうイオン注入工程を含むことを特徴と
    する請求項１０に記載の半導体装置の製造方法。
12. 【請求項１２】 第１導電型の半導体基板上に第２導電
    型の不純物イオンを用いて第２導電型の高濃度拡散層を
    縮退するように形成する工程と、 前記半導体基板上に全面にわたって絶縁膜を形成する工
    程と、 前記絶縁膜の上における前記高濃度拡散層の第１のゲー
    ト電極形成領域に開口部を有するレジストパターンを形
    成し、該レジストパターンをマスクとして前記絶縁膜に
    対してエッチングを行なうことにより、前記第１のゲー
    ト電極形成領域に前記高濃度拡散層を露出させる工程
    と、 露出された前記高濃度拡散層の前記第１のゲート電極形
    成領域にトンネル電流が流れるようにトンネル障壁膜を
    形成する工程と、 前記半導体基板の上に全面にわたって、第１導電型の高
    濃度半導体膜を縮退するように形成した後、前記第１の
    ゲート電極形成領域、該第１のゲート電極形成領域をゲ
    ート長方向で挟む、一方の第２のゲート電極形成領域及
    び他方の第３のゲート電極形成領域をそれぞれマスクし
    て、前記高濃度半導体膜及び絶縁膜に対してエッチング
    を行なうことにより、前記半導体基板の上に、トンネル
    障壁膜を介した第１のゲート電極、絶縁膜をそれぞれ介
    した第２のゲート電極及び第３のゲート電極をそれぞれ
    形成する工程と、 前記半導体基板上に第２導電型の不純物イオンを用いて
    前記第２のゲート電極及び前記第３のゲート電極をそれ
    ぞれマスクとしてイオン注入を行なうことにより、前記
    半導体基板の上における、前記第２のゲート電極及び第
    ３のゲート電極の各ゲート長方向側に第２導電型の拡散
    層を前記高濃度拡散層にそれぞれ接続されるように形成
    する工程とを備えていることを特徴とする半導体装置の
    製造方法。
13. 【請求項１３】 前記第２導電型はｐ型であって、 前記ｐ型の不純物イオンはボロンよりなることを特徴と
    する請求項１２に記載の半導体装置の製造方法。