JP2008021970A - トンネル電界効果トランジスタを用いたメモリ - Google Patents
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Abstract
【課題】抵抗メモリの一種として挙げられ、抵抗記憶素子に相変化材料を用いた相変化メモリを提供する。
【解決手段】メモリは、第1ドレイン124と第1ソース122aとを含む第1トンネル電界効果トランジスタ108aを含んでいる。上記第1ドレインは、第1抵抗記憶素子106aに結合されている。上記メモリは、第2トンネル電界効果トランジスタ108bを含んでいる。上記第2トンネル電界効果トランジスタは、第2ドレインを含み、上記第1ソース122aを共有している。上記第2ドレインは、第2抵抗記憶素子に結合されている。上記メモリは、ソースノードを設けるために、上記第1ソースに結合されている第1領域114を含む。
【選択図】図2
【解決手段】メモリは、第1ドレイン124と第1ソース122aとを含む第1トンネル電界効果トランジスタ108aを含んでいる。上記第1ドレインは、第1抵抗記憶素子106aに結合されている。上記メモリは、第2トンネル電界効果トランジスタ108bを含んでいる。上記第2トンネル電界効果トランジスタは、第2ドレインを含み、上記第1ソース122aを共有している。上記第2ドレインは、第2抵抗記憶素子に結合されている。上記メモリは、ソースノードを設けるために、上記第1ソースに結合されている第1領域114を含む。
【選択図】図2
Description
[関連出願の相互参照]
本願は、2004年8月13日に出願された、「集積記憶装置およびその製造方法」と題する米国特許出願第10/918,335号明細書に関し、該米国特許出願を引用することにより本願の一部とする。
本願は、2004年8月13日に出願された、「集積記憶装置およびその製造方法」と題する米国特許出願第10/918,335号明細書に関し、該米国特許出願を引用することにより本願の一部とする。
[背景技術]
不揮発性メモリの一種として、抵抗メモリが挙げられる。抵抗メモリは、記憶素子の抵抗値を利用して、1ビット以上のデータを記憶する。例えば、高い抵抗値を持つようにプログラムされた記憶素子は、論理値「1」のデータビット値を示し、低い抵抗値を持つようにプログラムされた記憶素子は、論理値「0」のデータビット値を示す。上記記憶素子の抵抗値は、電圧パルスまたは電流パルスを上記記憶素子に印加することにより、電気的に切り替わる。抵抗メモリの一種として、相変化メモリが挙げられる。相変化メモリは、抵抗記憶素子に相変化材料を用いる。
不揮発性メモリの一種として、抵抗メモリが挙げられる。抵抗メモリは、記憶素子の抵抗値を利用して、1ビット以上のデータを記憶する。例えば、高い抵抗値を持つようにプログラムされた記憶素子は、論理値「1」のデータビット値を示し、低い抵抗値を持つようにプログラムされた記憶素子は、論理値「0」のデータビット値を示す。上記記憶素子の抵抗値は、電圧パルスまたは電流パルスを上記記憶素子に印加することにより、電気的に切り替わる。抵抗メモリの一種として、相変化メモリが挙げられる。相変化メモリは、抵抗記憶素子に相変化材料を用いる。
相変化メモリは、少なくとも2つの異なる状態を示す相変化材料に基づいている。相変化材料は、複数のデータビットを記憶するために、メモリセル内で用いられる。相変化材料の上記状態は、非晶質状態および結晶状態と呼ばれる。これらの2つの状態は、通常非晶質状態が結晶状態よりも高い抵抗率を示す点において、区別することができる。通常、非晶質状態はより不規則な原子構造を含み、一方、結晶状態はより規則的な格子を含む。相変化材料には、例えば面心立方(FCC)状態および六方最密充填(HCP)状態のような、複数の結晶状態を示すものがある。これら2つの結晶状態は、異なる抵抗率を有しており、複数のデータビットを記憶するために用いられる。
相変化材料の相変化は、可逆的に誘発できる。この場合、上記メモリは、温度の変化に合わせて、非晶質状態から結晶状態へ、および、結晶状態から非晶質状態へ変化する。相変化材料の温度は、様々な方法により変えることができる。例えば、相変化材料へのレーザ照射、相変化材料を介した電流印加、または、相変化材料に隣接する抵抗ヒータを介した電流供給が可能である。これらの方法のいずれにおいても、相変化材料の加熱を制御できることにより、相変化材料内での相変化が制御可能となる。
相変化メモリは、相変化材料からなる複数のメモリセルを有するメモリアレイを含み、上記相変化材料のメモリ状態を利用してデータを記憶するようにプログラムされている。このような相変化記憶装置において、データを読み出し、書き込む方法の一つは、相変化材料に印加される電流パルスおよび/または電圧パルスを制御することである。通常、電流および/または電圧のレベルは、各メモリセルの相変化材料内で誘発される温度に対応する。
データ記憶用アプリケーションのために、メモリセルの物理的寸法を縮小することが、継続的な目標である。メモリセルの物理的寸法を減少させることにより、メモリの記憶密度が高まり、メモリのコストが低減される。
上記およびその他の理由から、本発明は必要である。
[概要]
本発明の一実施形態は、メモリを提供する。上記メモリは、第1ドレインと第1ソースとを含んだ第1トンネル電界効果トランジスタを含む。上記第1ドレインは、第1抵抗記憶素子に結合されている。上記メモリは、第2ドレインを含み、上記第1ソースを共有する、第2トンネル電界効果トランジスタを含む。上記第2ドレインは、第2抵抗記憶素子に結合されている。上記メモリは、ソースノードを設けるために第1ソースに結合している第1領域を含む。
本発明の一実施形態は、メモリを提供する。上記メモリは、第1ドレインと第1ソースとを含んだ第1トンネル電界効果トランジスタを含む。上記第1ドレインは、第1抵抗記憶素子に結合されている。上記メモリは、第2ドレインを含み、上記第1ソースを共有する、第2トンネル電界効果トランジスタを含む。上記第2ドレインは、第2抵抗記憶素子に結合されている。上記メモリは、ソースノードを設けるために第1ソースに結合している第1領域を含む。
[図面の簡単な説明]
添付の図面は、本発明をさらに理解するために含まれ、本明細書に包含され、その一部を構成する。図面は、本発明の実施形態を説明し、明細書本文とともに、本発明の原理を説明するためのものである。本発明の他の実施形態および本発明の意図する多くの利点について、以下の詳細な説明を参照することにより、容易に理解できるであろう。図面の構成要素は、必ずしも互いに相対的な縮尺とはなっていない。同様の参照符号は、対応する同様の部材を指す。
図1は、抵抗メモリセルのアレイの一実施形態を示す図である。
図2は、相変化メモリセルの一実施形態を示す図である。
図3は、相変化メモリセルの他の実施形態を示す図である。
図4は、相変化メモリセルの他の実施形態を示す図である。
図5は、相変化メモリセルの他の実施形態を示す図である。
図6は、相変化メモリセルの他の実施形態を示す図である。
図7は、相変化メモリセルの他の実施形態を示す図である。
添付の図面は、本発明をさらに理解するために含まれ、本明細書に包含され、その一部を構成する。図面は、本発明の実施形態を説明し、明細書本文とともに、本発明の原理を説明するためのものである。本発明の他の実施形態および本発明の意図する多くの利点について、以下の詳細な説明を参照することにより、容易に理解できるであろう。図面の構成要素は、必ずしも互いに相対的な縮尺とはなっていない。同様の参照符号は、対応する同様の部材を指す。
図1は、抵抗メモリセルのアレイの一実施形態を示す図である。
図2は、相変化メモリセルの一実施形態を示す図である。
図3は、相変化メモリセルの他の実施形態を示す図である。
図4は、相変化メモリセルの他の実施形態を示す図である。
図5は、相変化メモリセルの他の実施形態を示す図である。
図6は、相変化メモリセルの他の実施形態を示す図である。
図7は、相変化メモリセルの他の実施形態を示す図である。
[詳細な説明]
以下の詳細な説明では、その一部を構成する添付の図面を参照する。この図面は、本発明を実施する具体的な実施形態を、実例として示す。この点に関連して、方向を示す「上」、「下」、「前」、「後」、「先端」、「後端」などのような用語を、記載した図面の方向を参照しながら用いる。本発明の実施形態の構成要素は、様々な多くの方向に設置可能であるため、方向を示す上記用語は、もっぱら説明の目的で用いるのであり、決して本発明を限定する目的では用いていない。本発明の範囲から逸脱することなく、他の実施形態構を用いてもよく、構造的変更または論理的変更がなされても良いことについて、理解されたい。従って、以下の詳細な説明は、限定の意味で解釈されるべきではない。本発明の範囲は、特許請求の範囲によって、規定されるものである。
以下の詳細な説明では、その一部を構成する添付の図面を参照する。この図面は、本発明を実施する具体的な実施形態を、実例として示す。この点に関連して、方向を示す「上」、「下」、「前」、「後」、「先端」、「後端」などのような用語を、記載した図面の方向を参照しながら用いる。本発明の実施形態の構成要素は、様々な多くの方向に設置可能であるため、方向を示す上記用語は、もっぱら説明の目的で用いるのであり、決して本発明を限定する目的では用いていない。本発明の範囲から逸脱することなく、他の実施形態構を用いてもよく、構造的変更または論理的変更がなされても良いことについて、理解されたい。従って、以下の詳細な説明は、限定の意味で解釈されるべきではない。本発明の範囲は、特許請求の範囲によって、規定されるものである。
図1は、抵抗メモリセルのアレイ100の一実施形態を示す図である。一実施形態では、上記抵抗メモリセルは、相変化メモリセルである。他の実施形態では、上記抵抗メモリセルは、導電性ブリッジ(conductive-bridging)ランダムアクセスメモリ(CBRAM)セル、磁気抵抗ランダムアクセスメモリ(MRAM)セル、電解質メモリセル、または、データを抵抗値として記憶する他の適切なメモリセルである。本発明を、相変化素子を含む抵抗メモリセルに関して記載するとともに、CBRAM素子、MRAM素子、または、電解質素子を含む抵抗メモリセルにも適用する。
メモリアレイ100は、複数の相変化メモリセル104a〜104f(集合的に相変化メモリセル104と称する)、複数のビット線(BL)112a〜112b(集合的にビット線112と称する)、複数のワード線(WL)110a〜110c(集合的にワード線110と称する)、および、接地板114を含む。メモリセル104は、トンネル電界効果トランジスタ(TFET)を用いる。TFETは、ソース拡張領域のドーピングを除いては、金属酸化膜半導体電界効果トランジスタ(MOSFET)と同様である。nチャネル型MOSFETでは、ドレイン拡張領域とソース拡張領域とはn+型にドープされている。逆に、TFETでは、ドレイン拡張領域はn+型にドープされており、ソース拡張領域はp+型にドープされている。TFETに印加される正のゲートバイアスは、チャネルの界面とのソースでの逆バイアスされたトンネル接合(つまり、定電圧ダイオード)を形成する。どちらの領域も縮退(degenerate)した後、帯から帯へのトンネル効果(band-to-band tunneling)によるキャリア発生が始まる。TFET装置には、相補型金属酸化膜半導体(CMOS)の製造技術を適用できる。
互いに隣接するメモリセルの互いに隣接するTFETは、ソース拡張領域を共有しあっている。この共有されたソース拡張領域は、大域の(global)p+型領域に結合されている。このp+型領域は、ソースノードまたは接地板として機能する。この接地板に結合された上記ソース拡張領域が共有されていることにより、互いに隣接するメモリセルのソース線または接地線を接続するための上記ソース拡張領域のコンタクト(接触装置)が用いられない。従って、隣接するTFETと該TFETに結合されているワード線110との距離は、短縮されうる。ワード線110間の距離が短縮されることにより、上記メモリアレイ全体の寸法が縮小され、上記メモリアレイの記憶密度が高まる。
加えて、オフ状態では、TFETと同じ寸法を持つ基準MOSFETと比べて、TFETの場合、スタティックな漏れ電流がより小さくなる。オフ状態では、TFETがMOSFETとは異なるように動作するため、漏れ電流が減少する。MOSFETは、ゲートバイアスにより制御される逆バイアスn+p型ダイオードを示している。チャネル長が短い場合、スタティックな漏れ電流(例えば、DIBL、直接トンネルなど)を増加させるいくつかのメカニズムが生じる。TFETでは、逆バイアス接合ダイオードは、スタティックな漏れ電流を制限する。なぜなら、キャリアが存在しないことにより、ダイオードのスタティックな漏れ電流が決定されるからである。
本明細書で用いるように、「電気的に結合された」という用語は、上記素子を直接互いに結合する必要があり、「電気的に結合された」上記素子の間に何らかの素子を介在させてもよいということを意味するものではない。
上記メモリアレイ100において、各相変化メモリセル104は、ワード線110、ビット線112、および、接地板114に電気的に結合されている。例えば、相変化メモリセル104aは、ビット線112a、ワード線110a、および、接地板114に電気的に結合されている。相変化メモリセル104bは、ビット線112a、ワード線110b、および、接地板114に電気的に結合されている。相変化メモリセル104cは、ビット線112a、ワード線110c、および、接地板114に電気的に結合されている。相変化メモリセル104dは、ビット線112b、ワード線110a、および、接地板114に電気的に結合されている。相変化メモリセル104eは、ビット線112b、ワード線110b、および接地板114に電気的に結合され、相変化メモリセル104fは、ビット線112b、ワード線110c、および、接地板114に電気的に結合されている。
各相変化メモリセル104は、相変化素子106とTFET108とを含む。他の実施形態において、各メモリセル104は、CBRAM素子106、MRAM素子106、電解質素子106、または別の適した抵抗記憶素子106を含む。相変化メモリセル104aは、相変化素子106aとTFET108aとを含む。相変化素子106aの一端は、ビット線112aに電気的に結合され、相変化素子106aの他端は、TFET108aのドレインに電気的に結合されている。TFET108aのソースは、接地板114に電気的に結合されている。TFET108aのゲートは、ワード線110aに電気的に結合されている。相変化メモリセル104bは、相変化素子106bとTFET108bとを含む。相変化素子106bの一端は、ビット線112aに電気的に結合され、相変化素子106bの他端は、TFET108bのドレインに電気的に結合されている。TFET108bのソースは、接地板114に電気的に結合されている。TFET108bのソースは、TFET108aのソースと共有されている。TFET108bのゲートは、ワード線110bに電気的に結合されている。
相変化メモリセル104cは、相変化素子106cとTFET108cとを含む。相変化素子106cの一端は、ビット線112aに電気的に結合され、相変化素子106cの他端は、TFET108cのドレインに電気的に結合されている。TFET108cのソースは、接地板114に電気的に結合されている。TFET108cのソースは、隣接するTFETのソースと共有されている(図示せず)。TFET108cのゲートは、ワード線110cに電気的に結合されている。
相変化メモリセル104dは、相変化素子106dとTFET108dとを含む。相変化素子106dの一端は、ビット線112bに電気的に結合され、相変化素子106dの他端は、TFET108dのドレインに電気的に結合されている。TFET108dのソースは、接地板114に電気的に結合されている。TFET108dのゲートは、ワード線110aに電気的に結合されている。相変化メモリセル104eは、相変化素子106eとTFET108eとを含む。相変化素子106eの一端は、ビット線112bに電気的に結合され、相変化素子106eの他端は、TFET108eのドレインに電気的に結合されている。TFET108eのソースは、接地板114に電気的に結合されている。TFET108eのソースは、TFET108dのソースと共有されている。TFET108eのゲートは、ワード線110bに電気的に結合されている。
相変化メモリセル104fは、相変化素子106fとTFET108fとを含む。相変化素子106fの一端は、ビット線112bに電気的に結合され、相変化素子106fの他端は、TFET108fのドレインに電気的に結合されている。TFET108fのソースは、接地板114に電気的に結合されている。TFET108fのソースは、隣接するTFETのソースと共有されている(図示せず)。TFET108fのゲートは、ワード線110cに電気的に結合されている。
本発明に従い、各相変化素子106は、様々な材料からなる相変化材料を含む。通常、周期表第6族の複数の元素を含むカルコゲニド合金が、このような材料として有効である。一実施形態では、相変化素子106の相変化材料は、GeSbTe、SbTe、GeTe、またはAgInSbTeのようなカルコゲニド化合物材料からなる。他の実施形態では、上記相変化材料は、GeSb、GaSb、InSb、またはGeGaInSbのように、カルコゲンを含有していない材料である。さらに他の実施形態において、上記相変化材料は、元素Ge、Sb、Te、Ga、As、In、Se、および、Sのうちの複数の元素を含む任意の適切な材料からなる。
相変化メモリセル104aのセット動作中、セット電流パルスまたはセット電圧パルスが選択的に使用可能であり、該パルスは、ビット線112aを介して、相変化素子106aに供給される。その結果、上記セット電流パルスまたはセット電圧パルスは、TFET108aを活性化させるために選択されたワード線110aを用いて、相変化素子106aを、その結晶化温度より上の温度(しかし通常は、溶融温度より下の温度)に加熱する。この方法において、相変化素子106aは、上記セット動作中に、結晶状態に達する。相変化メモリセル104aのリセット動作中は、リセット電流またはリセット電圧パルスが、ビット線112aに対して選択的に使用可能であり、相変化素子106aに供給される。上記リセット電流またはリセット電圧パルスは、直ちに、相変化素子106aをその溶融温度以上に加熱する。上記リセット電流またはリセット電圧パルスの供給が停止された後、相変化素子106aは、急速に冷却され、非晶質状態となる。メモリアレイ100において、相変化メモリセル104b〜104fおよび他の相変化メモリセル104は、同様の電流または電圧パルスを用いて、相変化メモリセル104aと同様に、セットおよびリセットされる。
図2は、相変化メモリセル104aの他の実施形態、および、相変化メモリセル104bの一部の実施形態を示す図である。一実施形態では、メモリアレイ100の各相変化メモリセル104は、図2に示した相変化メモリセル104aの実施形態と同様である。相変化メモリセル104aは、ビット線112a、相変化素子106a、コンタクト120、ソース122aとドレイン124とを含むTFET108a、ワード線110a、および、p型領域126と、p+型ソースまたは接地板領域114と、p型領域128とを含む基板を含む。図示したメモリセル104bの一部は、ソース122aを含むTFET108bの一部とワード線110bとを含む。ビット線112aは、相変化素子106aの一端に電気的に結合されている。相変化素子106aの他端は、コンタクト120の一端に電気的に結合されている。コンタクト120の他端は、TFET108aのドレイン124に電気的に結合されている。TFET108aのソース122aは、TFET108bと共有されている。ワード線110aは、TFET108aのゲートに電気的に結合され、ワード線110bは、TFET108bのゲートに電気的に結合されている。TFET108aとTFET108bとは、p型領域126に形成されている。ソース122aは、p+型にドープされていて、ドレイン124は、n+型にドープされている。p+型接地板領域114は、p型領域126に隣接し、p型領域128は、p+型接地板領域114に隣接している。
TFET108aおよびTFET108bのソース122aは、拡張されて、p+型領域114に接触している。p+型領域114は、ソースノードまたは接地板として機能するので、互いに隣接するソースを結合するために、ワード線110aとワード線110bとの間に、他のソース線または他の接地線、および、ソース122aにつながるコンタクトを加える必要はない。従って、ワード線110aおよびワード線110bは、より接近して配置することができ、メモリアレイ全体の寸法が縮小され、該メモリアレイの記憶密度が高まる。
図3は、相変化メモリセル104aの他の実施形態、および、相変化メモリセル104bの一部の他の実施形態を示す図である。一実施形態では、メモリアレイ100の各相変化メモリセル104は、図3において説明される相変化メモリセル104aの実施形態と同様である。本実施形態は、図2を用いて説明した上記実施形態と同様であるが、ソース122bがp+型接地板領域114に接触していない点が異なっている。ソース122bからp型領域126を介したp+型接地板領域114までの距離に応じて、ソース122bとp+型接地板領域114との間に直列抵抗が加えられる。
図4は、相変化メモリセル104aの他の実施形態、および、相変化メモリセル104bの一部の他の実施形態を示す図である。一実施形態では、メモリアレイ100の各相変化メモリセル104は、図4において説明される相変化メモリセル104aの実施形態と同様である。本実施形態は、図2を用いて説明した上記実施形態と同様であるが、n+型領域130が、p+型接地板領域114とp型領域128との間に配置されている点が異なっている。n+型領域130は、p+型接地板領域114とp型領域128とを絶縁し、ノイズが半導体ウエハのp型領域128に伝わらないようにする。一実施形態では、n+型領域130はまた、メモリアレイ100の外側にある周辺トランジスタのソース領域から、TFET108を絶縁する。上記周辺トランジスタは、異なるソースバイアスを有するビット線選択トランジスタのようなトランジスタである。
図5は、相変化メモリセル104aの他の実施形態、および、相変化メモリセル104bの一部の他の実施形態を示す図である。一実施形態では、メモリアレイ100の各相変化メモリセル104は、図5において説明される相変化メモリセル104aの実施形態と同様である。本実施形態は、図4を用いて説明した上記実施形態と同様であるが、ソース122bが、p+型接地板領域114に接触していない点が異なっている。ソース122bからp型領域126を超えてp+型接地板領域114までの距離に応じて、ソース122bとp+型接地板領域114との間に直列抵抗が加えられる。
図6は、相変化メモリセル104aの他の実施形態、および、相変化メモリセル104bの一部の他の実施形態を示す図である。一実施形態では、メモリアレイ100の各相変化メモリセル104は、図6において説明される相変化メモリセル104aの実施形態と同様である。本実施形態は、図2を用いて説明した上記実施形態と同様であるが、酸化物/絶縁領域132が、p+型接地板領域114とp型領域128との間に配置されている点が異なっている。酸化物/絶縁領域132は、SiO2、リンホウ素シリケートガラス(BPSG)、ホウケイ酸ガラス(BSG)、低誘電率材料、または、別の適切な誘電体材料を含む。酸化物/絶縁領域132は、p+型接地板領域114とp型領域128とを絶縁し、ノイズが半導体ウエハのp型領域128に伝わるのを防ぐ。一実施形態では、酸化物/絶縁領域132はまた、メモリアレイ100の外側にある、異なるソースバイアスを有するビット線選択トランジスタのような周辺トランジスタのソース領域から、TFET108を絶縁する。
他の実施形態において、nチャネル型TFET108の代わりにpチャネル型TFET108を設けるために、ドーピング型を逆にする。本実施形態においては、ソース122a、および、ソースまたは接地板領域114を、p+型ドーピングからn+型ドーピングに切り替え、ドレイン124を、n+型ドーピングからp+型ドーピングに切り替え、領域126を、p型ドーピングからn型ドーピングに切り替える。
図7は、相変化メモリセル104aの他の実施形態、および、相変化メモリセル104bの一部の他の実施形態を説明する図である。一実施形態では、メモリアレイ100の各相変化メモリセル104は、図7において説明される相変化メモリセル104aの実施形態と同様である。本実施形態は、図6を用いて説明した上記実施形態と同様であるが、ソース122bが、p+型接地板領域114に接触しない点が異なっている。ソース122bからp型領域126を超えてp+型接地板領域114までの距離に応じて、ソース122bとp+型接地板領域114との間に直列抵抗が加えられる。
本発明の各実施形態は、TFETに基づいた抵抗メモリセルを提供する。隣り合うTFETは、半導体ウエハ内のp+型接地板領域を介して、隣接するメモリセルに結合されているソース領域を共有しあっている。ソース、接地線、および、TFETのソース領域へつながるコンタクトを用いずに、隣接するメモリセル間のワード線を、互いにより接近して配置することができる。このより接近して配置したワード線により、メモリセルの寸法を縮小でき、これにより、メモリの記憶密度が高まる。加えて、TFETは、MOSFETを用いたメモリセルよりも、メモリセルのスタティックな漏れ電流を低減する。これによって、メモリの電力消費量が減少する。本明細書において、具体的な実施形態について説明したが、この具体的な実施形態の代わりに、当業者が、本発明の範囲から逸脱することなく、様々な他の形態および/または同等の形態を用いても良いことは、理解できるであろう。本出願は、本明細書で論じた具体的な実施形態の、任意の応用または変更をカバーするものである。従って、本発明は、特許請求の範囲およびそれに相当する部分によってのみ限定される。
Claims (25)
- 第1ドレインと第1ソースとを含み、上記第1ドレインが第1抵抗記憶素子に結合されている第1トンネル電界効果トランジスタと、
第2ドレインを含み、上記第1ソースを共有し、上記第2ドレインが、第2抵抗記憶素子に結合されている第2トンネル電界効果トランジスタと、
ソースノードを設けるために、上記第1ソースに結合されている第1領域とを含むメモリ。 - 上記第1領域は、上記第1ソースに接触している請求項1に記載のメモリ。
- 上記第1抵抗記憶素子は、相変化記憶素子を含む請求項1に記載のメモリ。
- 上記第1抵抗記憶素子は、導電性ブリッジ記憶素子、電解質記憶素子、および、磁気記憶素子のうちのいずれか1つを含む請求項1に記載のメモリ。
- 上記ソースノードは、接地板を含む請求項1に記載のメモリ。
- 上記第1領域に接触している絶縁領域をさらに含む請求項1に記載のメモリ。
- 上記絶縁領域は、誘電体材料を含む請求項6に記載のメモリ。
- 上記第1領域はp+型領域を含み、上記絶縁領域はn+型領域を含む請求項6に記載のメモリ。
- 基板と、
p+型にドープされたソースを共有する、第1トンネル電界効果トランジスタおよび第2トンネル電界効果トランジスタと、
上記第1トンネル電界効果トランジスタのn+型にドープされたドレインに結合されている第1相変化記憶素子と、
上記第2トンネル電界効果トランジスタのn+型にドープされたドレインに結合されている第2相変化記憶素子と、
ソースノードを設けるために、上記ソースに結合されている上記基板におけるp+型領域とを含むメモリ。 - 上記p+型領域は、上記ソースに接触している請求項9に記載のメモリ。
- 上記p+型領域を絶縁するための絶縁領域をさらに含む請求項9に記載のメモリ。
- 上記絶縁領域は、上記p+型領域に接触している誘電体材料領域を含む請求項11に記載のメモリ。
- 上記絶縁領域は、上記p+型領域に接触しているn+領域を含む請求項11に記載のメモリ。
- 上記第1相変化記憶素子に結合されているビット線と、
上記第1トンネル電界効果トランジスタのゲートに結合されているワード線とをさらに含む請求項9に記載のメモリ。 - 第1記憶素子にアクセスするための第1トンネル電界効果トランジスタと、
上記第1トンネル電界効果トランジスタのゲートに結合されている第1ワード線と、
第2記憶素子にアクセスするための第2トンネル電界効果トランジスタと、
上記第2トンネル電界効果トランジスタのゲートに結合されている第2ワード線と、
上記第1ワード線と上記第2ワード線との間の距離を最小化するための手段とを含むメモリ。 - 上記第1記憶素子は、抵抗記憶素子を含む請求項15に記載のメモリ。
- 上記第1記憶素子は、相変化記憶素子を含む請求項15に記載のメモリ。
- 第1ドレインと第1ソースとを含む第1トンネル電界効果トランジスタを設ける工程と、
上記第1ドレインに結合されている第1抵抗記憶素子を設ける工程と、
第2ドレインを含み、上記第1ソースを共有している第2トンネル電界効果トランジスタを設ける工程と、
上記第2ドレインに結合されている第2抵抗記憶素子を設ける工程と、
ソースノードを設けるために、上記第1ソースに結合されている第1領域を設ける工程とを含むメモリ製造方法。 - 上記第1領域を設ける工程は、上記第1ソースに接触している上記第1領域を設ける工程を含む請求項18に記載のメモリ製造方法。
- 上記第1抵抗記憶素子を設ける工程は、相変化記憶素子を設ける工程を含む請求項18に記載のメモリ製造方法。
- 上記第1抵抗記憶素子を設ける工程は、導電性ブリッジ記憶素子、電解質記憶素子、および、磁気記憶素子のうちのいずれか一つを設ける工程を含む請求項18に記載のメモリ製造方法。
- 上記第1領域を絶縁する、誘電性材料領域を設ける工程をさらに含む請求項18に記載のメモリ製造方法。
- 上記第1領域を絶縁する、n+型領域を設ける工程をさらに含み、上記第1領域を設ける工程は、p+型領域を設ける工程を含む請求項18に記載のメモリ製造方法。
- ソースノードを設けるために、基板にp+型領域を設ける工程と、
上記p+型領域に、第1トンネル電界効果トランジスタと第2トンネル電界効果トランジスタとによって共有されるソースを結合する工程と、
上記第1トンネル電界効果トランジスタのドレインに、第1相変化記憶素子を結合する工程と、
上記第2トンネル電界効果トランジスタのドレインに、第2相変化記憶素子を結合する工程とを含むメモリ製造方法。 - 上記p+型領域に上記ソースを結合する工程は、上記p+型領域に上記ソースを接触させる工程を含む請求項24に記載のメモリ製造方法。
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