JPH1187728A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1187728A JPH1187728A JP24841097A JP24841097A JPH1187728A JP H1187728 A JPH1187728 A JP H1187728A JP 24841097 A JP24841097 A JP 24841097A JP 24841097 A JP24841097 A JP 24841097A JP H1187728 A JPH1187728 A JP H1187728A
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- insulating film
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Abstract
(57)【要約】
【課題】 低電源電圧で高速動作を可能にする。
【解決手段】 基板上に形成された絶縁膜と、この絶縁
膜上に形成された半導体層と、この半導体層に形成され
た第１導電型のチャネル領域と、前記チャネル領域を挟
むように前記半導体層に形成された前記第１導電型と異
なる第２導電型のソースおよびドレイン領域と、前記チ
ャネル領域と前記絶縁膜との間に設けられた第１導電型
の不純物層と、を備え、前記チャネル領域と前記不純物
層との膜厚の和が前記ソース領域または前記ドレイン領
域の膜厚よりも厚くなるように構成されていることを特
徴とする。
膜上に形成された半導体層と、この半導体層に形成され
た第１導電型のチャネル領域と、前記チャネル領域を挟
むように前記半導体層に形成された前記第１導電型と異
なる第２導電型のソースおよびドレイン領域と、前記チ
ャネル領域と前記絶縁膜との間に設けられた第１導電型
の不純物層と、を備え、前記チャネル領域と前記不純物
層との膜厚の和が前記ソース領域または前記ドレイン領
域の膜厚よりも厚くなるように構成されていることを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
On Insulation ）基板に形成された半導体装置に関す
る。
On Insulation ）基板に形成された半導体装置に関す
る。
【０００２】
【従来の技術】現在、携帯情報機器が広く使用されてい
る。この携帯情報機器の電池寿命を延ばすために、高速
動作を犠牲にすることなく、電源電圧を低減することが
望まれる。低電源電圧で高速動作を実現するためには、
しきい値電圧を下げることが有効である。しかし、しき
い値電圧を下げると、リーク電流が増大する問題があ
る。
る。この携帯情報機器の電池寿命を延ばすために、高速
動作を犠牲にすることなく、電源電圧を低減することが
望まれる。低電源電圧で高速動作を実現するためには、
しきい値電圧を下げることが有効である。しかし、しき
い値電圧を下げると、リーク電流が増大する問題があ
る。
【０００３】低電圧時にも低リーク電流と高速動作を実
現するデバイスとして、ＤＴＭＯＳ（Dynamic Threshol
d Voltage MOSFET）が提案されている（F.Assaderaghi
他著，IEEE Electron Device Letters, vol15, no.12,
p.510, 1994.）。このＤＴＭＯＳの構成断面図を図２２
に示し上面図を図２３に示す。このＤＴＭＯＳはシリコ
ン基板１内に埋込絶縁膜２が形成されかつこの絶縁膜２
上にＳＯＩ層が設けられたＳＯＩ基板上に形成される。
このＳＯＩ基板の上記ＳＯＩ層に例えばｎ型のチャネル
領域８が形成されている。このチャネル領域８上にはゲ
ート絶縁膜９が形成され、このゲート絶縁膜９上にゲー
ト電極１０が形成されている。また上記ＳＯＩ層にはゲ
ート電極１０を挟むように例えばｐ型のソース領域１２
ａおよびドレイン領域１２ｂが形成されている。これら
のソース領域１２ａおよびドレイン領域１２ｂ上にはソ
ース電極１４ａおよびドレイン電極１４ｂが各々設けら
れている。またボディ領域すなわちチャネル領域８はト
ランジスタ形成領域外の上記ＳＯＩ層に設けられたボデ
ィ拡散領域１３と電気的に接続されており、このボディ
拡散領域１３上にはボディ電極１５が設けられている。
そしてゲート電極１０とボディ電極１５とを電気的に接
続することによりＭＯＳＦＥＴのしきい値を制御し、低
リーク電流で高速動作を実現している。
現するデバイスとして、ＤＴＭＯＳ（Dynamic Threshol
d Voltage MOSFET）が提案されている（F.Assaderaghi
他著，IEEE Electron Device Letters, vol15, no.12,
p.510, 1994.）。このＤＴＭＯＳの構成断面図を図２２
に示し上面図を図２３に示す。このＤＴＭＯＳはシリコ
ン基板１内に埋込絶縁膜２が形成されかつこの絶縁膜２
上にＳＯＩ層が設けられたＳＯＩ基板上に形成される。
このＳＯＩ基板の上記ＳＯＩ層に例えばｎ型のチャネル
領域８が形成されている。このチャネル領域８上にはゲ
ート絶縁膜９が形成され、このゲート絶縁膜９上にゲー
ト電極１０が形成されている。また上記ＳＯＩ層にはゲ
ート電極１０を挟むように例えばｐ型のソース領域１２
ａおよびドレイン領域１２ｂが形成されている。これら
のソース領域１２ａおよびドレイン領域１２ｂ上にはソ
ース電極１４ａおよびドレイン電極１４ｂが各々設けら
れている。またボディ領域すなわちチャネル領域８はト
ランジスタ形成領域外の上記ＳＯＩ層に設けられたボデ
ィ拡散領域１３と電気的に接続されており、このボディ
拡散領域１３上にはボディ電極１５が設けられている。
そしてゲート電極１０とボディ電極１５とを電気的に接
続することによりＭＯＳＦＥＴのしきい値を制御し、低
リーク電流で高速動作を実現している。
【０００４】
【発明が解決しようとする課題】このようなＤＴＭＯＳ
では素子分離領域形成を容易にし、かつソース・ドレイ
ン下の接合容量を除くために、ＳＯＩ層を１０００オン
グストローム程度に薄膜化する。しかし、ＤＴＭＯＳの
ＳＯＩ層を薄膜化すると問題が生じる。たとえば、ｐＭ
ＯＳＦＥＴはしきい値を調整するためにチャネル領域に
例えばＢＦ２をイオン注入して埋め込みチャネル型とす
る。この場合、ボディ領域が完全に空乏化し、ボディ電
極の電位が伝わらず高速動作を行うことができないとい
う問題が生ずる。
では素子分離領域形成を容易にし、かつソース・ドレイ
ン下の接合容量を除くために、ＳＯＩ層を１０００オン
グストローム程度に薄膜化する。しかし、ＤＴＭＯＳの
ＳＯＩ層を薄膜化すると問題が生じる。たとえば、ｐＭ
ＯＳＦＥＴはしきい値を調整するためにチャネル領域に
例えばＢＦ２をイオン注入して埋め込みチャネル型とす
る。この場合、ボディ領域が完全に空乏化し、ボディ電
極の電位が伝わらず高速動作を行うことができないとい
う問題が生ずる。
【０００５】本発明は上記事情を考慮してなされたもの
であって、低電源電圧で高速動作が可能な半導体装置を
提供することを目的とする。
であって、低電源電圧で高速動作が可能な半導体装置を
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明による半導体装置
の第１の態様は、基板上に形成された絶縁膜と、この絶
縁膜上に形成された半導体層と、この半導体層に形成さ
れた第１導電型のチャネル領域と、前記チャネル領域を
挟むように前記半導体層に形成された前記第１導電型と
異なる第２導電型のソースおよびドレイン領域と、前記
チャネル領域と前記絶縁膜との間に設けられた第１導電
型の不純物層と、を備え、前記チャネル領域と前記不純
物層との膜厚の和が前記ソース領域または前記ドレイン
領域の膜厚よりも厚くなるように構成されていることを
特徴とする。
の第１の態様は、基板上に形成された絶縁膜と、この絶
縁膜上に形成された半導体層と、この半導体層に形成さ
れた第１導電型のチャネル領域と、前記チャネル領域を
挟むように前記半導体層に形成された前記第１導電型と
異なる第２導電型のソースおよびドレイン領域と、前記
チャネル領域と前記絶縁膜との間に設けられた第１導電
型の不純物層と、を備え、前記チャネル領域と前記不純
物層との膜厚の和が前記ソース領域または前記ドレイン
領域の膜厚よりも厚くなるように構成されていることを
特徴とする。
【０００７】なお、前記絶縁膜に溝が設けられ、前記不
純物層は前記溝を埋込むように形成しても良い。
純物層は前記溝を埋込むように形成しても良い。
【０００８】なお、前記不純物層は前記チャネル領域よ
りも不純物濃度が高いことが望ましい。
りも不純物濃度が高いことが望ましい。
【０００９】なお、前記チャネル領域内にゲート絶縁膜
を介してゲート電極が埋込まれているように構成しても
良い。
を介してゲート電極が埋込まれているように構成しても
良い。
【００１０】また、本発明による半導体装置の第２の態
様は、この絶縁膜上に形成された第１の半導体層と、こ
の半導体層に形成された第１導電型のチャネル領域と、
前記チャネル領域を挟むように前記半導体層に形成され
た前記第１導電型と異なる第２導電型のソースおよびド
レイン領域と、前記チャネル領域と前記絶縁膜との間に
設けられた第１導電型の不純物層と、前記チャネル領域
上に形成された第１導電型の第２の半導体層と、前記第
２の半導体層上にゲート絶縁膜を介して形成されたゲー
ト電極と、を備えていることを特徴とする。
様は、この絶縁膜上に形成された第１の半導体層と、こ
の半導体層に形成された第１導電型のチャネル領域と、
前記チャネル領域を挟むように前記半導体層に形成され
た前記第１導電型と異なる第２導電型のソースおよびド
レイン領域と、前記チャネル領域と前記絶縁膜との間に
設けられた第１導電型の不純物層と、前記チャネル領域
上に形成された第１導電型の第２の半導体層と、前記第
２の半導体層上にゲート絶縁膜を介して形成されたゲー
ト電極と、を備えていることを特徴とする。
【００１１】
【発明の実施の形態】本発明による半導体装置の第１の
実施の形態を図１乃至図３を参照して説明する。この第
１の実施の形態の半導体装置の上面図を図２に示し、切
断線Ｘ１−Ｘ１で切断したときの断面図を図１に示し、
切断線Ｘ２−Ｘ２で切断したときの断面図を図３に示
す。
実施の形態を図１乃至図３を参照して説明する。この第
１の実施の形態の半導体装置の上面図を図２に示し、切
断線Ｘ１−Ｘ１で切断したときの断面図を図１に示し、
切断線Ｘ２−Ｘ２で切断したときの断面図を図３に示
す。
【００１２】この第１の実施の形態の半導体装置は、Ｓ
ＯＩ基板に形成されたＰＭＯＳＦＥＴであって、以下の
構成を有している。シリコン基板１上に絶縁膜２が形成
され、この絶縁膜２上には２つのＳＯＩ層が形成され、
これらの２つのＳＯＩ層は絶縁膜１９によって電気的に
分離されている（図３参照）。上記２つのＳＯＩ層のう
ちの一方のＳＯＩ層はＰＭＯＳＦＥＴの素子領域とな
り、他方のＳＯＩ層はｎ+ ボディ拡散領域１３となる。
上記素子領域となるＳＯＩ層にはｎ- 型のチャネル領域
８と、このチャネル領域を挟むようにｐ+ 型のソース領
域１２ａおよびドレイン領域１２ｂが形成されている。
ＯＩ基板に形成されたＰＭＯＳＦＥＴであって、以下の
構成を有している。シリコン基板１上に絶縁膜２が形成
され、この絶縁膜２上には２つのＳＯＩ層が形成され、
これらの２つのＳＯＩ層は絶縁膜１９によって電気的に
分離されている（図３参照）。上記２つのＳＯＩ層のう
ちの一方のＳＯＩ層はＰＭＯＳＦＥＴの素子領域とな
り、他方のＳＯＩ層はｎ+ ボディ拡散領域１３となる。
上記素子領域となるＳＯＩ層にはｎ- 型のチャネル領域
８と、このチャネル領域を挟むようにｐ+ 型のソース領
域１２ａおよびドレイン領域１２ｂが形成されている。
【００１３】そしてチャネル８上にはゲート絶縁膜９を
介してゲート電極１０が形成され、ソース領域１２ａお
よびドレイン領域１２ｂ上にはソース電極１４ａおよび
ドレイン電極１４ｂが形成されている。なお、ボディ拡
散領域１３上にはボディ電極１５が設けられている。
介してゲート電極１０が形成され、ソース領域１２ａお
よびドレイン領域１２ｂ上にはソース電極１４ａおよび
ドレイン電極１４ｂが形成されている。なお、ボディ拡
散領域１３上にはボディ電極１５が設けられている。
【００１４】また、チャネル領域８直下の絶縁膜２に
は、ゲート電極１０の幅方向に沿ってボディ拡散領域１
３直下まで延びるように溝が形成されている。そして、
この溝はチャネル領域８よりもｎ型不純物濃度の高いｎ
+ 拡散層７によって埋込まれている。したがってチャネ
ル領域８とボディ拡散領域１３とはｎ+ 拡散層７を介し
て電気的に接続される。また、チャネル領域８とｎ＋拡
散層７の膜厚の和はソース領域１２ａまたはドレイン領
域１２ｂの膜厚よりも厚くなっている。
は、ゲート電極１０の幅方向に沿ってボディ拡散領域１
３直下まで延びるように溝が形成されている。そして、
この溝はチャネル領域８よりもｎ型不純物濃度の高いｎ
+ 拡散層７によって埋込まれている。したがってチャネ
ル領域８とボディ拡散領域１３とはｎ+ 拡散層７を介し
て電気的に接続される。また、チャネル領域８とｎ＋拡
散層７の膜厚の和はソース領域１２ａまたはドレイン領
域１２ｂの膜厚よりも厚くなっている。
【００１５】このように本実施の形態においては、チャ
ネル領域直下の絶縁膜２に溝が形成され、この溝がｎ+
拡散層７によって埋込まれたことにより、チャネル下部
が従来よりも深くなり、チャネル領域８が完全に空乏化
されることを防止することが可能となる。またチャネル
領域８とボディ拡散領域１３とはｎ+ 拡散層７によって
電気的に接続されているため、ボディ電極１５に印加さ
れた電位がチャネル下部に伝達される。これにより、低
電源電圧で高速動作を行うことができる。
ネル領域直下の絶縁膜２に溝が形成され、この溝がｎ+
拡散層７によって埋込まれたことにより、チャネル下部
が従来よりも深くなり、チャネル領域８が完全に空乏化
されることを防止することが可能となる。またチャネル
領域８とボディ拡散領域１３とはｎ+ 拡散層７によって
電気的に接続されているため、ボディ電極１５に印加さ
れた電位がチャネル下部に伝達される。これにより、低
電源電圧で高速動作を行うことができる。
【００１６】次に第１の実施の形態の半導体装置の製法
の第１の具体例を図４および図５を参照して説明する。
の第１の具体例を図４および図５を参照して説明する。
【００１７】まずシリコン基板１、絶縁膜２、およびＳ
ＯＩ層３からなるＳＯＩ基板に、例えばＲＩＥ法を用い
て絶縁膜２にくぼみが形成されるような凹部４を形成す
る（図４（ａ）参照）。続いて図４（ｂ）に示すように
ＳＯＩ基板全面にアモルファスシリコン層５を堆積す
る。その後、約６００℃で所定時間加熱することにより
アモルファスシリコン層５からシリコンの単結晶層６が
固相成長する（図４（ｃ）参照）。
ＯＩ層３からなるＳＯＩ基板に、例えばＲＩＥ法を用い
て絶縁膜２にくぼみが形成されるような凹部４を形成す
る（図４（ａ）参照）。続いて図４（ｂ）に示すように
ＳＯＩ基板全面にアモルファスシリコン層５を堆積す
る。その後、約６００℃で所定時間加熱することにより
アモルファスシリコン層５からシリコンの単結晶層６が
固相成長する（図４（ｃ）参照）。
【００１８】次に単結晶層６の表面を、例えばＣＭＰ
（Chemical Mechanical Polishing ）法を用いて研摩
し、平らにする（図５（ａ）参照）。その後基板全面に
ｎ型の不純物を所定の条件でイオン注入し、絶縁膜２の
溝内の単結晶層６をｎ+ 層７に変換する（図５（ｂ）参
照）。続いて上記ｎ+ 層７を形成したときのイオン注入
条件よりもドーズ量を低くかつ加速電圧を低くして基板
全面に、ｎ型の不純物を注入することによりｎ+ 層７上
にチャネル領域となるｎ- 層８を形成する（図５（ｃ）
参照）。
（Chemical Mechanical Polishing ）法を用いて研摩
し、平らにする（図５（ａ）参照）。その後基板全面に
ｎ型の不純物を所定の条件でイオン注入し、絶縁膜２の
溝内の単結晶層６をｎ+ 層７に変換する（図５（ｂ）参
照）。続いて上記ｎ+ 層７を形成したときのイオン注入
条件よりもドーズ量を低くかつ加速電圧を低くして基板
全面に、ｎ型の不純物を注入することによりｎ+ 層７上
にチャネル領域となるｎ- 層８を形成する（図５（ｃ）
参照）。
【００１９】次に熱酸化することによりｎ- 層８の表面
にゲート絶縁膜９を形成した後、このゲート絶縁膜９上
に例えば多結晶シリコン膜１０を堆積し、パターニング
することにより、ゲート電極１０を形成する（図５
（ｄ）参照）。このときゲート電極１０は絶縁膜２の溝
に沿って形成される。その後、ゲート電極１０をマスク
にしてｐ型の不純物を所定の条件でイオン注入すること
によりソース領域１２ａおよびドレイン領域１２ｂを形
成する（図５（ｅ）参照）。その後、ソース領域１２ａ
およびドレイン領域１２ｂ上にソース電極（図示せず）
およびドレイン電極（図示せず）を形成してＰＭＯＳＦ
ＥＴが製造する。
にゲート絶縁膜９を形成した後、このゲート絶縁膜９上
に例えば多結晶シリコン膜１０を堆積し、パターニング
することにより、ゲート電極１０を形成する（図５
（ｄ）参照）。このときゲート電極１０は絶縁膜２の溝
に沿って形成される。その後、ゲート電極１０をマスク
にしてｐ型の不純物を所定の条件でイオン注入すること
によりソース領域１２ａおよびドレイン領域１２ｂを形
成する（図５（ｅ）参照）。その後、ソース領域１２ａ
およびドレイン領域１２ｂ上にソース電極（図示せず）
およびドレイン電極（図示せず）を形成してＰＭＯＳＦ
ＥＴが製造する。
【００２０】次に第１の実施の形態の半導体装置の製法
の第２の具体例を図６を参照して説明する。
の第２の具体例を図６を参照して説明する。
【００２１】まず、シリコン基板１、絶縁膜２、および
ＳＯＩ層３からなるＳＯＩ基板に、ｎ型の不純物を所定
の条件でイオン注入することにより、ＳＯＩ層３の絶縁
膜２との境界近傍にｎ+ 層７を形成する（図６（ａ）参
照）。続いてｎ+ 層７を形成したときのイオン注入条件
よりもドーズ量を低くかつ加速電圧を低くして基板全面
にｎ型不純物をイオン注入することによりｎ+ 層７上に
チャネル領域となるｎ- 層８を形成する（図６（ｂ）参
照）。
ＳＯＩ層３からなるＳＯＩ基板に、ｎ型の不純物を所定
の条件でイオン注入することにより、ＳＯＩ層３の絶縁
膜２との境界近傍にｎ+ 層７を形成する（図６（ａ）参
照）。続いてｎ+ 層７を形成したときのイオン注入条件
よりもドーズ量を低くかつ加速電圧を低くして基板全面
にｎ型不純物をイオン注入することによりｎ+ 層７上に
チャネル領域となるｎ- 層８を形成する（図６（ｂ）参
照）。
【００２２】続いてｎ- 層８上にゲート絶縁膜９を形成
した後、ゲート電極材料からなる膜を堆積し、パターニ
ングすることによりゲート電極１０を形成する（図６
（ｃ）参照）。その後、ゲート電極１０をマスクにして
酸素を所定の条件でイオン注入することによりｎ+ 層７
の、絶縁膜２との境界近傍領域に酸化膜２ａを形成する
（図６（ｄ）参照）。
した後、ゲート電極材料からなる膜を堆積し、パターニ
ングすることによりゲート電極１０を形成する（図６
（ｃ）参照）。その後、ゲート電極１０をマスクにして
酸素を所定の条件でイオン注入することによりｎ+ 層７
の、絶縁膜２との境界近傍領域に酸化膜２ａを形成する
（図６（ｄ）参照）。
【００２３】その後、ゲート電極１０をマスクにしてｐ
型不純物を所定の条件でイオン注入することにより、ソ
ース領域１２ａおよびドレイン領域１２ｂを形成する
（図６（ｅ）参照）。
型不純物を所定の条件でイオン注入することにより、ソ
ース領域１２ａおよびドレイン領域１２ｂを形成する
（図６（ｅ）参照）。
【００２４】この第２の具体例の製造方法においては、
絶縁膜２には溝は形成されないが、第１の具体例と同様
にゲート電極１０直下の半導体層（ｎ+ 層７およびｎ-
層８）の膜厚はソース領域１２ａ又はドレイン領域１２
ｂからなる半導体層の膜厚よりも厚くなるように構成さ
れている。
絶縁膜２には溝は形成されないが、第１の具体例と同様
にゲート電極１０直下の半導体層（ｎ+ 層７およびｎ-
層８）の膜厚はソース領域１２ａ又はドレイン領域１２
ｂからなる半導体層の膜厚よりも厚くなるように構成さ
れている。
【００２５】次に本発明による半導体装置の第２の実施
の形態を図７および図８を参照して説明する。この第２
の実施の形態の半導体装置の上面図を図８に示し、切断
線Ｘ３−Ｘ３で切断したときの断面図を図７に示す。
の形態を図７および図８を参照して説明する。この第２
の実施の形態の半導体装置の上面図を図８に示し、切断
線Ｘ３−Ｘ３で切断したときの断面図を図７に示す。
【００２６】この第２の実施の形態の半導体装置はＳＯ
Ｉ基板に形成されたＰＭＯＳＦＥＴであって、図１乃至
図３に示す第１の実施の形態の半導体装置において、ゲ
ート電極１０をチャネル領域８内に埋込んだものであ
る。なおチャネル領域８とゲート電極１０との間にはゲ
ート絶縁膜９が形成されている。なお、この第２の実施
の形態においてはｎ+ 層７とｎ- 層８の膜厚の和はソー
ス領域１２ａを構成する半導体層の膜厚が大きくなるよ
うに溝の深さが形成されている。
Ｉ基板に形成されたＰＭＯＳＦＥＴであって、図１乃至
図３に示す第１の実施の形態の半導体装置において、ゲ
ート電極１０をチャネル領域８内に埋込んだものであ
る。なおチャネル領域８とゲート電極１０との間にはゲ
ート絶縁膜９が形成されている。なお、この第２の実施
の形態においてはｎ+ 層７とｎ- 層８の膜厚の和はソー
ス領域１２ａを構成する半導体層の膜厚が大きくなるよ
うに溝の深さが形成されている。
【００２７】この第２の実施の形態の半導体装置も第１
の実施の形態の半導体装置と同様の効果を有する。更に
この第２の実施の形態においては、チャネル領域８が第
１の実施の形態に比べて薄膜化されるため、短チャネル
効果が抑制される。
の実施の形態の半導体装置と同様の効果を有する。更に
この第２の実施の形態においては、チャネル領域８が第
１の実施の形態に比べて薄膜化されるため、短チャネル
効果が抑制される。
【００２８】次に上記第２の実施の形態の半導体装置の
製法の第１の具体例を図９を参照して説明する。
製法の第１の具体例を図９を参照して説明する。
【００２９】まずＳＯＩ基板の絶縁膜２に溝を形成した
後にアモルファスシリコン層５を堆積し、熱工程を施す
ことにより絶縁膜２上に単結晶６を固相成長させる工程
までは、第１の実施の形態の半導体装置の製法の第１の
具体例と同様にして行う（図４参照）。
後にアモルファスシリコン層５を堆積し、熱工程を施す
ことにより絶縁膜２上に単結晶６を固相成長させる工程
までは、第１の実施の形態の半導体装置の製法の第１の
具体例と同様にして行う（図４参照）。
【００３０】続いて単結晶層６の表面を、例えばＣＭＰ
法を用いて研摩し、平坦化する（図９（ａ）参照）。そ
の後、基板全面にｎ型の不純物を所定の条件でイオン注
入し、絶縁膜２の溝内の単結晶層６をｎ+ 層７に変換す
る（図９（ｂ）参照）。その後、ｎ+ 層７を形成したと
きのイオン注入条件よりもドーズ量を低く、かつ加速電
圧を低くして基板全面にｎ型の不純物を注入することに
よりｎ+ 層７上に、チャネル領域となるｎ- 層８を形成
する（図９（ｃ）参照）。
法を用いて研摩し、平坦化する（図９（ａ）参照）。そ
の後、基板全面にｎ型の不純物を所定の条件でイオン注
入し、絶縁膜２の溝内の単結晶層６をｎ+ 層７に変換す
る（図９（ｂ）参照）。その後、ｎ+ 層７を形成したと
きのイオン注入条件よりもドーズ量を低く、かつ加速電
圧を低くして基板全面にｎ型の不純物を注入することに
よりｎ+ 層７上に、チャネル領域となるｎ- 層８を形成
する（図９（ｃ）参照）。
【００３１】次に図９（ｄ）に示すように例えばＲＩＥ
法を用いてｎ- 層８に、ゲート電極を形成するための凹
部１１を形成する。その後、熱工程を行うことによりｎ
- 層８の表面にゲート絶縁膜となる熱酸化膜９を形成す
る（図９（ｅ）参照）。続いて図９（ｆ）に示すように
例えばＣＶＤ（Chemical Vapor Deposition ）法を用い
て基板全面に多結晶シリコン膜１０を堆積する。そして
ソースおよびドレイン形成予定領域のｎ- 層８が露出す
るまで多結晶シリコン層１０および熱酸化膜９をエッチ
バックする（図９（ｇ）参照）。このとき溝内の多結晶
シリコン膜１０はゲート電極となる。
法を用いてｎ- 層８に、ゲート電極を形成するための凹
部１１を形成する。その後、熱工程を行うことによりｎ
- 層８の表面にゲート絶縁膜となる熱酸化膜９を形成す
る（図９（ｅ）参照）。続いて図９（ｆ）に示すように
例えばＣＶＤ（Chemical Vapor Deposition ）法を用い
て基板全面に多結晶シリコン膜１０を堆積する。そして
ソースおよびドレイン形成予定領域のｎ- 層８が露出す
るまで多結晶シリコン層１０および熱酸化膜９をエッチ
バックする（図９（ｇ）参照）。このとき溝内の多結晶
シリコン膜１０はゲート電極となる。
【００３２】その後、上記ゲート電極１０上に例えばフ
ォトレジストのパターン（図示せず）を形成し、このパ
ターンをマスクにしてｐ型の不純物をイオン注入するこ
とによりソース領域１２ａおよびドレイン領域１２ｂを
形成する（図９（ｈ）参照）。なお、上記マスクを形成
しないでｐ型不純物をイオン注入しても良い。
ォトレジストのパターン（図示せず）を形成し、このパ
ターンをマスクにしてｐ型の不純物をイオン注入するこ
とによりソース領域１２ａおよびドレイン領域１２ｂを
形成する（図９（ｈ）参照）。なお、上記マスクを形成
しないでｐ型不純物をイオン注入しても良い。
【００３３】次に上記第２の実施の形態の半導体装置の
製法の第２の具体例を図１０および図１１を参照して説
明する。
製法の第２の具体例を図１０および図１１を参照して説
明する。
【００３４】まず、シリコン基板１、絶縁膜２、および
ＳＯＩ層３からなるＳＯＩ基板に、ｎ型の不純物を所定
の条件でイオン注入することにより、ＳＯＩ層３の絶縁
膜２との境界近傍にｎ+ 層７を形成する（図１０（ａ）
参照）。続いてｎ+ 層７を形成したときのイオン注入条
件よりもドーズ量を低くかつ加速電圧を低くして基板全
面にｎ型不純物をイオン注入することによりｎ+ 層７上
にチャネル領域となるｎ- 層８を形成する（図１０
（ｂ）参照）。
ＳＯＩ層３からなるＳＯＩ基板に、ｎ型の不純物を所定
の条件でイオン注入することにより、ＳＯＩ層３の絶縁
膜２との境界近傍にｎ+ 層７を形成する（図１０（ａ）
参照）。続いてｎ+ 層７を形成したときのイオン注入条
件よりもドーズ量を低くかつ加速電圧を低くして基板全
面にｎ型不純物をイオン注入することによりｎ+ 層７上
にチャネル領域となるｎ- 層８を形成する（図１０
（ｂ）参照）。
【００３５】次に図１０（ｃ）に示すように例えばＲＩ
Ｅ法を用いてｎ- 層８に、ゲート電極を形成するための
凹部１１を形成する。その後、熱工程を行うことにより
ｎ-層８の表面にゲート絶縁膜となる熱酸化膜９を形成
する（図１０（ｄ）参照）。続いて図１１（ａ）に示す
ように例えばＣＶＤ法を用いて基板全面に多結晶シリコ
ン膜１０を堆積する。そしてソースおよびドレイン形成
予定領域のｎ- 層８が露出するまで多結晶シリコン層１
０および熱酸化膜９をエッチバックする（図１１（ｂ）
参照）。このとき溝内の多結晶シリコン膜１０はゲート
電極となる。
Ｅ法を用いてｎ- 層８に、ゲート電極を形成するための
凹部１１を形成する。その後、熱工程を行うことにより
ｎ-層８の表面にゲート絶縁膜となる熱酸化膜９を形成
する（図１０（ｄ）参照）。続いて図１１（ａ）に示す
ように例えばＣＶＤ法を用いて基板全面に多結晶シリコ
ン膜１０を堆積する。そしてソースおよびドレイン形成
予定領域のｎ- 層８が露出するまで多結晶シリコン層１
０および熱酸化膜９をエッチバックする（図１１（ｂ）
参照）。このとき溝内の多結晶シリコン膜１０はゲート
電極となる。
【００３６】次にゲート電極１０上に例えばフォトレジ
ストのパターン（図示せず）を形成し、このパターンを
マスクにして酸素をイオン注入することにより絶縁膜２
上に酸化膜２ａを形成する（図１１（ｃ）参照）。続い
て上記パターンをマスクにしてｐ型の不純物をイオン注
入することにより、ソース領域１２ａおよびドレイン領
域を形成する（図１１（ｄ）参照）。なお、上記フォト
レジストのパターンを形成しないで酸素をイオン注入し
たり、ｐ型の不純物をイオン注入しても良い。
ストのパターン（図示せず）を形成し、このパターンを
マスクにして酸素をイオン注入することにより絶縁膜２
上に酸化膜２ａを形成する（図１１（ｃ）参照）。続い
て上記パターンをマスクにしてｐ型の不純物をイオン注
入することにより、ソース領域１２ａおよびドレイン領
域を形成する（図１１（ｄ）参照）。なお、上記フォト
レジストのパターンを形成しないで酸素をイオン注入し
たり、ｐ型の不純物をイオン注入しても良い。
【００３７】次に本発明による半導体装置の第３の実施
の形態の構成を図１２に示す。この第３の実施の形態の
半導体装置はＳＯＩ基板に形成されたＰＭＯＳＦＥＴで
あって、以下の構成を有している。
の形態の構成を図１２に示す。この第３の実施の形態の
半導体装置はＳＯＩ基板に形成されたＰＭＯＳＦＥＴで
あって、以下の構成を有している。
【００３８】シリコン基板１上に絶縁膜２が形成され、
この絶縁膜２上には例えば図３に示すように２つのＳＯ
Ｉ層が形成され、これらの２つのＳＯＩ層は絶縁膜１９
によって電気的に分離されている。上記２つのＳＯＩ層
のうちの一方のＳＯＩ層はＰＭＯＳＦＥＴの素子領域と
なり、他方のＳＯＩ層は例えば図３に示すようにｎ+ボ
ディ拡散領域１３となる。上記素子領域となるＳＯＩ層
にはｎ- 型のチャネル領域８と、このチャネル領域を挟
むようにｐ+ 型のソース領域１２ａおよびドレイン領域
１２ｂが形成されている（図１２参照）。
この絶縁膜２上には例えば図３に示すように２つのＳＯ
Ｉ層が形成され、これらの２つのＳＯＩ層は絶縁膜１９
によって電気的に分離されている。上記２つのＳＯＩ層
のうちの一方のＳＯＩ層はＰＭＯＳＦＥＴの素子領域と
なり、他方のＳＯＩ層は例えば図３に示すようにｎ+ボ
ディ拡散領域１３となる。上記素子領域となるＳＯＩ層
にはｎ- 型のチャネル領域８と、このチャネル領域を挟
むようにｐ+ 型のソース領域１２ａおよびドレイン領域
１２ｂが形成されている（図１２参照）。
【００３９】そしてチャネル領域８上には、ｎ- 層１６
が形成されている（図１２参照）。このｎ- 層１６の側
部はｐ+ 層１８によって被われている。このｐ+ 層１８
はオフセットを防止するために設けられている。またｎ
- 層１６の上部にはゲート絶縁膜９を介してゲート電極
１０が形成されている。なお、ソース領域１２ａおよび
ドレイン領域１２ｂ上にはソース電極１４ａおよびドレ
イン電極１４ｂが形成されている（図１２参照）。
が形成されている（図１２参照）。このｎ- 層１６の側
部はｐ+ 層１８によって被われている。このｐ+ 層１８
はオフセットを防止するために設けられている。またｎ
- 層１６の上部にはゲート絶縁膜９を介してゲート電極
１０が形成されている。なお、ソース領域１２ａおよび
ドレイン領域１２ｂ上にはソース電極１４ａおよびドレ
イン電極１４ｂが形成されている（図１２参照）。
【００４０】またチャネル領域８と絶縁膜２との間には
ゲート電極の幅方向に沿って上記ボディ拡散領域直下ま
で延びたｎ+ 層７が形成されている。これによりチャネ
ル領域８と上記ボディ拡散領域とはｎ+ 層７によって電
気的に接続されていることになる。
ゲート電極の幅方向に沿って上記ボディ拡散領域直下ま
で延びたｎ+ 層７が形成されている。これによりチャネ
ル領域８と上記ボディ拡散領域とはｎ+ 層７によって電
気的に接続されていることになる。
【００４１】この第３の実施の形態の半導体装置におい
ては、ｎ- 層８およびｎ- 層１６からなるチャネル部が
ソース領域１２ａまたはドレイン領域１２ｂよりも厚い
ので、ゲート電圧を印加した際に空乏層が絶縁膜２に到
達することがない。これによりボディ電極に印加される
電位をチャネル下部に伝達することができる。これによ
り低電源電圧で高速動作を行うことができる。
ては、ｎ- 層８およびｎ- 層１６からなるチャネル部が
ソース領域１２ａまたはドレイン領域１２ｂよりも厚い
ので、ゲート電圧を印加した際に空乏層が絶縁膜２に到
達することがない。これによりボディ電極に印加される
電位をチャネル下部に伝達することができる。これによ
り低電源電圧で高速動作を行うことができる。
【００４２】またチャネル領域８の下部にｎ+ 層が形成
されていることにより、ボディ電極とチャネル領域８と
の間の抵抗が小さくなり、ボディ電極の電位の制御性が
更に向上する。
されていることにより、ボディ電極とチャネル領域８と
の間の抵抗が小さくなり、ボディ電極の電位の制御性が
更に向上する。
【００４３】次に上記第３の実施の形態の半導体装置の
製法の一具体例を図１３および図１４を参照して説明す
る。
製法の一具体例を図１３および図１４を参照して説明す
る。
【００４４】まず、シリコン基板１、絶縁膜２、および
ＳＯＩ層３からなるＳＯＩ基板に、ｎ型の不純物を所定
の条件でイオン注入することにより、ＳＯＩ層３の絶縁
膜２との境界近傍にｎ+ 層７を形成する（図１３（ａ）
参照）。続いてｎ+ 層７を形成したときのイオン注入条
件よりもドーズ量を低くかつ加速電圧を低くして基板全
面にｎ型不純物をイオン注入することによりｎ+ 層７上
にチャネル領域となるｎ- 層８を形成する（図１３
（ｂ）参照）。
ＳＯＩ層３からなるＳＯＩ基板に、ｎ型の不純物を所定
の条件でイオン注入することにより、ＳＯＩ層３の絶縁
膜２との境界近傍にｎ+ 層７を形成する（図１３（ａ）
参照）。続いてｎ+ 層７を形成したときのイオン注入条
件よりもドーズ量を低くかつ加速電圧を低くして基板全
面にｎ型不純物をイオン注入することによりｎ+ 層７上
にチャネル領域となるｎ- 層８を形成する（図１３
（ｂ）参照）。
【００４５】続いてｎ- 層８上にゲート絶縁膜９を形成
した後、例えば多結晶シリコンからなるゲート電極材料
膜１０を堆積する（図１３（ｃ）、１３（ｄ）参照）。
した後、例えば多結晶シリコンからなるゲート電極材料
膜１０を堆積する（図１３（ｃ）、１３（ｄ）参照）。
【００４６】その後、ゲート電極材料膜１０上に、フォ
トレジストからなるレジストパターン１７を形成する
（図１４（ａ）参照）。そしてこのレジストパターン１
７をマスクにしてゲート電極材料膜１０、ゲート絶縁膜
９を、ＲＩＥ法を用いてエッチングし、ゲート電極１０
を形成するとともにｎ- 層８の表面を削込む（図１４
（ｂ）参照）。
トレジストからなるレジストパターン１７を形成する
（図１４（ａ）参照）。そしてこのレジストパターン１
７をマスクにしてゲート電極材料膜１０、ゲート絶縁膜
９を、ＲＩＥ法を用いてエッチングし、ゲート電極１０
を形成するとともにｎ- 層８の表面を削込む（図１４
（ｂ）参照）。
【００４７】そして上記レジストパターンを除去した
後、ゲート電極１０をマスクにしてｐ型の不純物を所定
の条件でイオン注入することによりソース領域１２ａお
よびドレイン領域１２ｂを形成する（図１４（ｃ）参
照）。その後、ソース領域１２ａおよびドレイン領域１
２ｂ上にソース電極（図示せず）およびドレイン電極
（図示せず）を形成してＰＭＯＳＦＥＴを完成する。
後、ゲート電極１０をマスクにしてｐ型の不純物を所定
の条件でイオン注入することによりソース領域１２ａお
よびドレイン領域１２ｂを形成する（図１４（ｃ）参
照）。その後、ソース領域１２ａおよびドレイン領域１
２ｂ上にソース電極（図示せず）およびドレイン電極
（図示せず）を形成してＰＭＯＳＦＥＴを完成する。
【００４８】次に本発明による半導体装置の第４の実施
の形態を図１５および図１６を参照して説明する。この
第４の実施の形態の半導体装置の上面図を図１６に示
し、切断線Ｘ４−Ｘ４で切断したときの断面図を図１５
に示す。
の形態を図１５および図１６を参照して説明する。この
第４の実施の形態の半導体装置の上面図を図１６に示
し、切断線Ｘ４−Ｘ４で切断したときの断面図を図１５
に示す。
【００４９】この第４の実施の形態の半導体装置はＳＯ
Ｉ基板に形成されたＰＭＯＳＦＥＴであって、第１の実
施の形態のＰＭＯＳＦＥＴのゲート電極１０の形状をＴ
字型からＩ字型にしたものである。このため、ボディ電
極とゲート電極が同一となっている。
Ｉ基板に形成されたＰＭＯＳＦＥＴであって、第１の実
施の形態のＰＭＯＳＦＥＴのゲート電極１０の形状をＴ
字型からＩ字型にしたものである。このため、ボディ電
極とゲート電極が同一となっている。
【００５０】この第４の実施の形態の半導体装置も第１
の実施の形態と同様の効果を奏することは云うまでもな
い。また、ゲート電極１０の形状がＩ字型であるため第
１の実施の形態に比べて寄生容量を低減することができ
る。
の実施の形態と同様の効果を奏することは云うまでもな
い。また、ゲート電極１０の形状がＩ字型であるため第
１の実施の形態に比べて寄生容量を低減することができ
る。
【００５１】次に本発明による半導体装置の第５の実施
の形態を図１７乃至図２０を参照して説明する。この第
５の実施の形態の半導体装置はＳＯＩ基板に形成された
ＤＲＡＭ（Dynamic Random Access Memory）であって、
このＤＲＡＭの上面図を図１７に、切断線Ｘ５−Ｘ５で
切断したときの断面図を図１８に、切断線Ｘ６−Ｘ６で
切断したときの断面図を図１９に、等価回路図を図２０
に示す。
の形態を図１７乃至図２０を参照して説明する。この第
５の実施の形態の半導体装置はＳＯＩ基板に形成された
ＤＲＡＭ（Dynamic Random Access Memory）であって、
このＤＲＡＭの上面図を図１７に、切断線Ｘ５−Ｘ５で
切断したときの断面図を図１８に、切断線Ｘ６−Ｘ６で
切断したときの断面図を図１９に、等価回路図を図２０
に示す。
【００５２】この第５の実施の形態のＤＲＡＭはＳＯＩ
基板上にマトリクス状に配列された複数個のｎＭＯＳＦ
ＥＴ６０と、各々のｎＭＯＳＦＥＴに対して設けられた
キャパシタ６２とを有している（図２０参照）。各ｎＭ
ＯＳＦＥＴ６０のゲートおよびボディ部はゲート電極４
６となる対応するワード線ＷＬに接続されている。
基板上にマトリクス状に配列された複数個のｎＭＯＳＦ
ＥＴ６０と、各々のｎＭＯＳＦＥＴに対して設けられた
キャパシタ６２とを有している（図２０参照）。各ｎＭ
ＯＳＦＥＴ６０のゲートおよびボディ部はゲート電極４
６となる対応するワード線ＷＬに接続されている。
【００５３】また、各ｎＭＯＳＦＥＴ６０のドレイン４
４ｂは対応するビット線ＢＬに接続され、ソース４４ａ
はキャパシタ６２のストレージノードＳＮに接続されて
いる（図１９参照）。
４ｂは対応するビット線ＢＬに接続され、ソース４４ａ
はキャパシタ６２のストレージノードＳＮに接続されて
いる（図１９参照）。
【００５４】上記各ｎＭＯＳＦＥＴ６０のチャネル領域
４３直下の絶縁膜２には第１の実施の形態の場合と同様
に溝が形成されており、この溝はｐ+ 層４２によって埋
込まれている。またチャネル領域４３上にはゲート絶縁
膜を介してゲート電極４６が設けられている。
４３直下の絶縁膜２には第１の実施の形態の場合と同様
に溝が形成されており、この溝はｐ+ 層４２によって埋
込まれている。またチャネル領域４３上にはゲート絶縁
膜を介してゲート電極４６が設けられている。
【００５５】一方、ストレージノードＳＮ上には誘電体
層４７を介してセルプレートＣＰが設けられている（図
１９参照）。
層４７を介してセルプレートＣＰが設けられている（図
１９参照）。
【００５６】各ｎＭＯＳＦＥＴ６０と対応するキャパシ
タ６２はＤＲＡＭの各セルを構成し、これらの各セルは
素子分離絶縁膜４０によって他のセルとは電気的に分離
される。また、ビット線ＢＬと、ワード線ＷＬおよびセ
ルプレートＣＰとは層間絶縁膜５０によって電気的に分
離されている。
タ６２はＤＲＡＭの各セルを構成し、これらの各セルは
素子分離絶縁膜４０によって他のセルとは電気的に分離
される。また、ビット線ＢＬと、ワード線ＷＬおよびセ
ルプレートＣＰとは層間絶縁膜５０によって電気的に分
離されている。
【００５７】この実施の形態のＤＲＡＭによれば、チャ
ネル領域４３の下部に高濃度のｐ+層４２が設けられて
いるため、リーク電流を低減することができる。
ネル領域４３の下部に高濃度のｐ+層４２が設けられて
いるため、リーク電流を低減することができる。
【００５８】次に第１、第２、第４および第５の実施の
形態の半導体装置の絶縁膜２に設けられた溝の適切な寸
法について図２１を参照して説明する。
形態の半導体装置の絶縁膜２に設けられた溝の適切な寸
法について図２１を参照して説明する。
【００５９】今、チャネル長をＬ、空乏層幅をｙ、上記
溝の長さをＬ′、深さをｘ、上記溝内に埋込まれたｎ+
層７の抵抗および抵抗率をＲbodyおよびρbody、チャネ
ル領域８の抵抗および抵抗率をＲchおよびρch、トラン
ジスタの幅をＷとすると、 Ｒbody＝ρbody・Ｗ／（ｘ・Ｌ′） Ｒch ＝ρch・Ｌ／（Ｗ・ｙ） と表わされる。
溝の長さをＬ′、深さをｘ、上記溝内に埋込まれたｎ+
層７の抵抗および抵抗率をＲbodyおよびρbody、チャネ
ル領域８の抵抗および抵抗率をＲchおよびρch、トラン
ジスタの幅をＷとすると、 Ｒbody＝ρbody・Ｗ／（ｘ・Ｌ′） Ｒch ＝ρch・Ｌ／（Ｗ・ｙ） と表わされる。
【００６０】上記実施の形態においてはｎ+ 層７の抵抗
Ｒbodyが大きいことが要求されるから Ｒbody／Ｒch ＞ α 満たす必要がある。ここでαは条件によって決まる定数
である。
Ｒbodyが大きいことが要求されるから Ｒbody／Ｒch ＞ α 満たす必要がある。ここでαは条件によって決まる定数
である。
【００６１】したがって、 ｘ・Ｌ′ ＜ （ρbody・Ｗ2 ・ｙ）／（ρch・α・
Ｌ） となる。
Ｌ） となる。
【００６２】一番最悪の条件を考えると、ρbody〜
ρch、α〜１であり、ｙはＳＯＩ層の厚さｔSOI となる
から ｘ・Ｌ′ ＜ （Ｗ2 ・ｔSOI ）／Ｌ となる。この条件を満たすように溝を形成すれば所望の
効果を得ることができる。
ρch、α〜１であり、ｙはＳＯＩ層の厚さｔSOI となる
から ｘ・Ｌ′ ＜ （Ｗ2 ・ｔSOI ）／Ｌ となる。この条件を満たすように溝を形成すれば所望の
効果を得ることができる。
【００６３】なお、第１乃至第４の実施の形態において
は、ＰＭＯＳＦＥＴについて説明したがｎＭＯＳＦＥＴ
でも同様の効果を得ることができることは云うまでもな
い。
は、ＰＭＯＳＦＥＴについて説明したがｎＭＯＳＦＥＴ
でも同様の効果を得ることができることは云うまでもな
い。
【００６４】
【発明の効果】以上述べたように、本発明によれば、低
電源電圧で高速動作が可能となる。
電源電圧で高速動作が可能となる。
【図１】本発明の第１の実施の形態の構成を示す断面
図。
図。
【図２】第１の実施の形態の半導体装置の上面図。
【図３】図２に示す切断線Ｘ２−Ｘ２で切断したときの
断面図。
断面図。
【図４】第１の実施の形態の半導体装置の製造方法の第
１の具体例を示す工程断面図。
１の具体例を示す工程断面図。
【図５】第１の実施の形態の半導体装置の製造方法の第
１の具体例を示す工程断面図。
１の具体例を示す工程断面図。
【図６】第１の実施の形態の半導体装置の製造方法の第
２の具体例を示す工程断面図。
２の具体例を示す工程断面図。
【図７】本発明の第２の実施の形態の構成を示す断面
図。
図。
【図８】第２の実施の形態の半導体装置の上面図。
【図９】第２の実施の形態の半導体装置の製法の第１の
具体例を示す工程断面図。
具体例を示す工程断面図。
【図１０】第２の実施の形態の半導体装置の製法の第２
の具体例を示す工程断面図。
の具体例を示す工程断面図。
【図１１】第２の実施の形態の半導体装置の製法の第２
の具体例を示す工程断面図。
の具体例を示す工程断面図。
【図１２】本発明の第３の実施の形態の構成を示す断面
図。
図。
【図１３】第３の実施の形態の半導体装置の製法の一具
体例を示す工程断面図。
体例を示す工程断面図。
【図１４】第３の実施の形態の半導体装置の製法の一具
体例を示す工程断面図。
体例を示す工程断面図。
【図１５】本発明の第４の実施の形態の構成を示す断面
図。
図。
【図１６】第４の実施の形態の半導体装置の上面図。
【図１７】本発明の第５の実施の形態の半導体装置の上
面図。
面図。
【図１８】図１７に示す切断線Ｘ５−Ｘ５で切断したと
きの断面図。
きの断面図。
【図１９】図１７に示す切断線Ｘ６−Ｘ６で切断したと
きの断面図。
きの断面図。
【図２０】第５の実施の形態の等価回路図。
【図２１】溝の適切な寸法を得るための利用される断面
図。
図。
【図２２】従来の半導体装置の断面図。
【図２３】従来の半導体装置の上面図。
１ シリコン基板 ２ 絶縁膜（埋込み絶縁膜） ３ ＳＯＩ層 ４ 凹部 ５ アルモファスシリコン層 ６ 単結晶層 ７ ｎ+ 層 ８ チャネル領域（ｎ- 層） ９ ゲート絶縁膜 １０ ゲート電極 １２ａ ソース領域 １２ｂ ドレイン領域 １３ ボディ拡散領域 １４ａ ソース電極 １４ｂ ドレイン電極 １５ ボディ電極 １９ 絶縁膜
Claims (6)
- 【請求項１】基板上に形成された絶縁膜と、 この絶縁膜上に形成された半導体層と、 この半導体層に形成された第１導電型のチャネル領域
と、 前記チャネル領域を挟むように前記半導体層に形成され
た前記第１導電型と異なる第２導電型のソースおよびド
レイン領域と、 前記チャネル領域と前記絶縁膜との間に設けられた第１
導電型の不純物層と、 を備え、前記チャネル領域と前記不純物層との膜厚の和
が前記ソース領域または前記ドレイン領域の膜厚よりも
厚くなるように構成されていることを特徴とする半導体
装置。 - 【請求項２】前記絶縁膜に溝が設けられ、前記不純物層
は前記溝を埋込むように形成されたことを特徴とする請
求項１記載の半導体装置。 - 【請求項３】前記不純物層は前記チャネル領域よりも不
純物濃度が高いことを特徴とする請求項１または２記載
の半導体装置。 - 【請求項４】前記チャネル領域上にはゲート絶縁膜を介
してゲート電極が形成されていることを特徴とする請求
項１乃至３のいずれかに記載の半導体装置。 - 【請求項５】前記チャネル領域内にゲート絶縁膜を介し
てゲート電極が埋込まれていることを特徴とする請求項
１乃至３のいずれかに記載の半導体装置。 - 【請求項６】基板上に形成された絶縁膜と、 この絶縁膜上に形成された第１の半導体層と、 この半導体層に形成された第１導電型のチャネル領域
と、 前記チャネル領域を挟むように前記半導体層に形成され
た前記第１導電型と異なる第２導電型のソースおよびド
レイン領域と、 前記チャネル領域と前記絶縁膜との間に設けられた第１
導電型の不純物層と、 前記チャネル領域上に形成された第１導電型の第２の半
導体層と、 前記第２の半導体層上にゲート絶縁膜を介して形成され
たゲート電極と、 を備えていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24841097A JPH1187728A (ja) | 1997-09-12 | 1997-09-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24841097A JPH1187728A (ja) | 1997-09-12 | 1997-09-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187728A true JPH1187728A (ja) | 1999-03-30 |
Family
ID=17177708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24841097A Pending JPH1187728A (ja) | 1997-09-12 | 1997-09-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187728A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861708B2 (en) | 2002-09-20 | 2005-03-01 | Renesas Technology Corp. | Semiconductor memory device having a low potential body section |
| US7339236B2 (en) | 2005-02-16 | 2008-03-04 | Renesas Technology Corp. | Semiconductor device, driver circuit and manufacturing method of semiconductor device |
-
1997
- 1997-09-12 JP JP24841097A patent/JPH1187728A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861708B2 (en) | 2002-09-20 | 2005-03-01 | Renesas Technology Corp. | Semiconductor memory device having a low potential body section |
| US7339236B2 (en) | 2005-02-16 | 2008-03-04 | Renesas Technology Corp. | Semiconductor device, driver circuit and manufacturing method of semiconductor device |
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