JPH11510967A - 量子ドット型ｍｏｓトランジスタおよびその製造方法 - Google Patents

量子ドット型ｍｏｓトランジスタおよびその製造方法

Info

Publication number
JPH11510967A
JPH11510967A JP10501321A JP50132198A JPH11510967A JP H11510967 A JPH11510967 A JP H11510967A JP 10501321 A JP10501321 A JP 10501321A JP 50132198 A JP50132198 A JP 50132198A JP H11510967 A JPH11510967 A JP H11510967A
Authority
JP
Japan
Prior art keywords
region
substrate
layer
transistor
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10501321A
Other languages
English (en)
Inventor
ドゥレオニビュス，シモン
Original Assignee
コミツサリア タ レネルジー アトミーク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミツサリア タ レネルジー アトミーク filed Critical コミツサリア タ レネルジー アトミーク
Publication of JPH11510967A publication Critical patent/JPH11510967A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0895—Tunnel injectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66643—Lateral single gate silicon transistors with source or drain regions formed by a Schottky barrier or a conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7613—Single electron transistors; Coulomb blockade devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

(57)【要約】 量子井戸ＭＯＳトランジスタ、および、その製造方法が開示されている。このトランジスタにおいては、ソース領域（９２）およびドレイン領域（９４）は、トンネル効果による荷電キャリアの通過が可能であるように十分に薄く形成された電気絶縁層（８８、９０）によって、チャネルから隔離されている。ソース領域およびドレイン領域の各々は、荷電キャリアのいかなる内部通過をも阻止できるほど十分に厚い電気絶縁層によって、基板から隔離されている。トランジスタおよびその製造方法は、マイクロエレクトロニクスデバイスを製造するに際して有効である。

Description

【発明の詳細な説明】 量子ドット型ＭＯＳトランジスタおよびその製造方法 発明の属する技術分野 本発明は、量子ドット型ＭＯＳ（金属−酸化物−半導体、Hetal-Oxide-Semico nductor）トランジスタ、および、その製造方法に関するものである。 本発明は、例えば互いに相補的なＭＯＳトランジスタを使用したデジタルイン バータのような、マイクロエレクトロニクスにおける様々なデバイスの製造に応 用することができる。 従来の技術 図１は、集積プロセスの完了後における従来のＭＯＳトランジスタを示す概略 的な断面図である。 図１に示すトランジスタは、ｐ型シリコン基板２を備えている。 互いに隔離された２つの領域４、６が、この基板２上に形成されている。 これら領域４、６は、トランジスタのソースおよびドレインをなすｎ+型に拡 散された領域である。 図１に示すように、領域４、６の延長上には、それぞれ、領域８、１０が設け られている。これら領域８、１０は、ｎ-型に拡散された領域（領域４、６より もドーピング量が少ない）である。 領域８、１０は、後述のトランジスタグリッドの下方において、ソースおよび ドレインに対する延長部を形成している。 図１に示すトランジスタは、また、２つの領域１２、１４を備えている。これ ら領域１２、１４は、それぞれ領域４、６の上方に位置しているとともに、領域 ８、１０とほぼ同じ高さに位置している（領域８、１０は、互いに対向している とともに、ｐ型シリコンからなるわずかな間隔をおいてのみ隔離されているだけ である）。 これら領域１２、１４は、金属シリサイド製であるとともに、トランジスタグ リッドに対して、および、後述の電界絶縁領域に対して、自己位置合わせされて いる。 領域１２、１４は、トランジスタのソースとドレインとの金属化シャントを形 成している。 領域８、１０間を互いに隔離しているｐ型シリコン領域１６の上方においては 、シリカ製の電気絶縁領域１８が設けられている。電気絶縁領域１８は、領域８ 、１０上に延在しているとともに、トランジスタグリッドの絶縁体を形成してい る。 層１８上には、多結晶シリコン製の層２０が設けられている。 この層２０上には、金属シリサイド製であるとともに金属化シャントを形成す る層２２が設けられている。 トランジスタグリッドは、これら２つの層２０、２２によって形成されている 。 さらに、例えばシリカ製のあるいはシリコンナイトライド製の、２つの電気絶 縁性スペーサ２４、２６が、層２０、２２からなるスタックの両サイドにおいて 、グリッド絶縁体１８に到達するまで、延在している。 図１に示すトランジスタは、同じく基板２上に形成された他の同一のトランジ スタ（図示せず）に対して、ＬＯＣＯＳタイプの電界絶縁領域２８、３０によっ て、電気的に絶縁されている。 このようにして得られた全体構造は、リンおよびホウ素がドーピングされたシ リカガラス製の絶縁層３２によってカバーされる。 ２つの開口がこの層３２を全体的に貫通して延在しており、それぞれ、領域１ ２、１４に向けて開口している。 これら２つの開口には、化学気相蒸着によって金属が充填され、ソースおよび ドレインのコンタクト３４、３６のそれぞれを形成する。 図１のトランジスタは、また、２つの金属性相互連結層３８、４０を備えてい る。これら層３８、４０は、層３２の表面上に位置しているとともに、コンタク ト３４、３６の各延長上に位置している。 グリッドコンタクトは、図１には図示されていない。 図２は、従来の他のＭＯＳトランジスタを概略的に示す断面図である。 集積プロセスの完了後における、ＳＯＩ（Silicon On Insulator）上のＭＯＳ トランジスタが示されている。 図２に示すトランジスタは、図１のトランジスタに対して、層４、６がずっと 薄く形成されている点、および、層４、６およびこれら層４、６間に位置するシ リコン領域４２が、シリカ製埋込層をなす厚い層４４上に支持されている点、に おいて相違している。ここで、埋込層４４自身は、シリコン基板４６上に支持さ れている。 他の量子ドット型ＭＯＳトランジスタは、下記文献において公知である。 （１）Silicon single hole quantum dot transistor for complementary digit al circuits，E．Leobandung，L．Guo and S.Y．Chou，IEDH 95，p 367 to370． この文献（１）に記載されているトランジスタにおいては、ソースおよびドレ イン領域が形成された後に、グリッドが付加される。 この公知のトランジスタのサイズは、このトランジスタの電気的振る舞いが、 このトランジスタを含む量子ドットの振る舞いには、全体的に影響しないような ものとされている。 実際、この公知のトランジスタは、トランジスタのソースとドレインとの間に 小さな寸法のチャネルを備えている。しかし、ソースおよびドレイン上に付加さ れたグリッドは、その数が多い。 このことは、このタイプのトランジスタの集積率を増大させたい場合には、不 利となる。 発明の概要 本発明の目的は、上記欠点を克服し得るような、量子ドット型ＭＯＳトランジ スタおよびその製造方法である。 本発明による方法によれば、選択性エッチングによって、トランジスタグリッ ドに対して、ソース領域およびドレイン領域を、位置合わせすることができる。 詳細には、本発明の１つの目的は、 −半導体基板と、 −グリッド領域と、 −このグリッド領域の下方に配置されるとともに、グリッド領域から電気的に絶 縁された半導体チャネルと、 −グリッド領域およびチャネルの両サイドに配置されるとともに、基板およびグ リッド領域から電気的に絶縁された、ソース領域およびドレイン領域と、 を具備するＭＯＳタイプトランジスタであって、 ソース領域およびドレイン領域は、チャネルを通ってのソース領域からドレイ ン領域へのトンネル効果による荷電キャリアの通過が可能であるように各々が十 分に薄く形成された電気絶縁層によって、チャネルから隔離されているとともに 、 ソース領域およびドレイン領域の各々は、荷電キャリアのいかなる内部通過を も阻止できるほど十分に厚い電気絶縁層によって、基板から隔離されていること を特徴とするＭＯＳタイプトランジスタである。 好ましくは、ソース領域およびドレイン領域の各々は、金属性材料から形成さ れている。これにより、トランジスタへのアクセスに際しての電気抵抗を最小化 することができる。 これらアクセス抵抗は、また、ソース領域の一部およびドレイン領域の一部を 、トランジスタグリッド領域の下方に配置することで、最小化される。 本発明によるトランジスタの第１の特別の実施形態においては、チャネルが、 基板から電気的に絶縁されている。 本発明によるトランジスタの第２の特別の実施形態においては、チャネルが、 基板の狭い領域を介して、基板と電気的にコンタクトしている。 本発明によるトランジスタの好ましい実施形態においては、基板およびチャネ ルが、シリコン製である。 この場合、十分に薄い絶縁層は、シリカ製またはシリコンナイトライド製とす ることができる。 ソース領域およびドレイン領域の各々を隔離している絶縁層は、シリカ層とす ることができ、このようにして得られたトランジスタは、疑似−ＳＯＩとして参 照することができるタイプの構造を有している。 本発明の特別の実施形態においては、ソース領域、ドレイン領域、および、チ ャネルが、シリカ製とすることができる非常に厚い電気絶縁層によって、基板か ら隔離されている。このようにして得られたトランジスタは、ＳＯＩ（Silicon On Insulator）タイプの構造を有している。 本発明の他の目的は、本発明によるトランジスタの製造方法であって、 −基板と、活性領域と、活性領域の両サイドに配置された２つの電界絶縁領域と 、グリッド領域と、を備えた構造を形成し、 −基板内において、電界絶縁領域の一方とグリッド領域との間に一方の凹所を形 成するとともに、グリッド領域と電界絶縁領域の他方との間に他方の凹所を形成 し、この場合、これら凹所のうちのグリッド領域に近い側の側部が、グリッド領 域の下方に位置するようにして凹所を形成し、 −側部上に前記十分に薄い層を形成するとともに、凹所の底部に前記十分に厚い 絶縁層を形成し、 −凹所に、ソース領域およびドレイン領域を形成することを特徴とするＭＯＳタ イプトランジスタの製造方法である。 ”活性領域”とは、ソース領域、ドレイン領域、および、チャネル領域のうち のグリッド領域の下方に位置する部分が形成されることとなる領域を指している 。 本方法の第１の特別の実施形態においては、基板がシリコン製であるとともに 、前記十分に厚い層がシリカ製である場合に、基板の高速酸化を可能とする不純 物を、凹所の底部における基板領域にドーピングし、さらに引き続いてドーピン グされた領域を酸化することにより、前記十分に薄い絶縁領域およびシリカ層を この順に形成する。 この場合、前記十分に薄い絶縁層は、シリカから、あるいは、シリコンナイト ライドから形成することができる。 本方法の第２の特別の実施形態においては、基板がシリコン製であるとともに 、前記十分に厚い層がシリカ製である場合に、凹所内にシリコンナイトライドを 成膜し、そのように成膜されたシリコンナイトライドを、前記十分に薄い絶縁層 を形成するために、側部上を除いて、除去し、凹所の底部における基板領域を、 シリカ層を形成するために、酸化することにより、前記十分に薄い絶縁層および シリカ層を形成する。 基板がシリコン製であるとともに、前記十分に厚い層がシリカ製である場合の 変形例としては、 凹所内にシリコンナイトライドを成膜し、そのように成膜されたシリコンナイ トライドを、前記側部上を除いて、除去し、凹所の底部における基板領域を、シ リカ層を形成するために、酸化し、側部におけるシリコンナイトライドを、除去 し、側部を、前記十分に薄い絶縁層を形成するために、酸化することにより、 前記十分に薄い絶縁層およびシリカ層を形成することができる。 本発明の他の目的は、前記非常に厚い層を備えているような本発明のトランジ スタを製造するための他の方法であって、 −基板と、非常に厚い絶縁層（例えば、シリカ製）と、この層の上に位置する半 導体層（例えば、シリコン製）と、活性領域と、活性領域の両サイドに配置され た２つの電界絶縁領域と、グリッド領域と、を備えた構造を形成し、 −前記半導体層内において、電界絶縁領域の一方とグリッド領域との間に一方の 凹所を形成するとともに、グリッド領域と電界絶縁領域の他方との間に他方の凹 所を形成し、この場合、これら凹所のうちのグリッド領域に近い側の側部が、グ リッド領域の下方に位置するようにしてこれら凹所を形成し、 −前記側部上に、前記十分に薄い層を形成し、 −凹所に、ソース領域およびドレイン領域を形成することを特徴とする製造方法 である。 この場合、シリコン製の基板、および、シリカ製の厚い層を使用することがで き、前記十分に薄い絶縁層は、シリカあるいはシリコンナイトライドから形成す ることができる。 この場合には、また、シリコン製の基板、および、シリカ製の厚い層を使用す ることができ、凹所内にシリコンナイトライドを成膜し、そのように成膜された シリコンナイトライドを、前記側部上を除いて、除去することにより、前記十分 に薄い絶縁層を形成することができる。 以下の説明において明瞭となるように、本発明におけるトランジスタチャネル をなす疑似−ＳＯＩタイプ構造が短い場合には、ソース領域が上面に配置される 絶縁体と、ドレイン領域が上面に配置される絶縁体と、は、隣接させることがで きる。 これは、シリコンの制限された範囲を規定する。規定された領域は、量子ドッ トとして機能することができる。 その場合、トランジスタは、量子条件で動作することができる。 従来条件（非量子条件）で動作しているトランジスタにおいては、荷電キャリ アは、グリッド絶縁体とトランジスタ基板との間の境界における反転層内に搬送 される。 反転層内には、許容準位が連続的に存在する。 量子条件で動作している本発明のトランジスタにおいては、不連続な許容準位 を有する反転層が得られる。 ２つの許容準位間のエネルギー差が、電子の熱振動エネルギーにほぼ等しいか あるいはこの熱振動エネルギーを超える場合に、トランジスタが量子条件で動作 することに注意されたい。 量子ドットにおいては、活性部分は、電子の平均自由行程に比べて、非常に小 さい。 図面の簡単な説明 本発明は、添付図面を参照した以下の実施形態の説明により、明瞭に理解され るであろう。実施形態は、単に説明のためのものにすぎず、本発明を限定するも のではない。 図１は、既に説明済のものであって、固体半導体基板上に形成された、公知の ＭＯＳトランジスタを示す概略的な断面図である。 図２は、既に説明済のものであって、公知の他のＭＯＳトランジスタを示す概 略的な断面図であり、ＳＯＩタイプの構造を示している。 図３〜図９は、疑似ＳＯＩ構造のトランジスタを得るための本発明の方法にお ける様々なステップを概略的に示す図である。 図１０〜図１４は、ＳＯＩ構造のトランジスタを得るための本発明による他の 方法における様々なステップを概略的に示す図である。 図１５〜図２２は、疑似ＳＯＩ構造のトランジスタを得るための本発明による 図３〜図９の方法の変形例を概略的に示す図である。 図２３は、ＳＯＩ構造のトランジスタを得るための本発明による図１０〜図１ ４の方法の変形例を概略的に示す図である。 好ましい実施形態の詳細な説明 図３〜図２３を参照して製造方法の説明を行う本発明のＭＯＳトランジスタは 、数ナノメートルから数マイクロメートルまでにわたって長さが変化する。 このタイプのＭＯＳトランジスタの長さが数ナノメートルである場合には、ト ランジスタの動作は、ソースからドレインへの直接的な搬送（バリスティック効 果）が起こる可能性によって影響され、また、チャネル内におけるドーピングの 誤差に影響される。 含有された荷電キャリアの数が小さい場合には、これら２つのパラメータは、 特に重要である。 本発明においては、 −トンネル効果を使用したＭＩＳ（metal-insulator-semiconnductor）タイプの 構造を使用することによって、バリスティック効果を制御することができ、 −ＭＯＳトランジスタのソース・ドレイン間に量子ドットを形成することができ る、すなわち、荷電キャリアのクーロン的ブロックをもたらすことができ、よっ て、このトランジスタに関して、非常に性能の良好な、準単一キャリア動作ある いは完全な単一キャリア動作を得ることができる。 さらに、図３〜図９の場合には、疑似ＳＯＩ構造のＭＯＳトランジスタの製造 に適用される本発明は、 −接合部分におけるリークをとりわけゼロにまで低減して、良好な絶縁をもたら すとともに、ＳＯＩタイプのデバイスの場合のように、”ｎ+／ｐ+”間隔を意義 深く低減することができ、 −ドレイン／基板ダイオードのキャパシタンスを、非常に低減することができる 。 つまり、これにより、固体シリコン基板からなるトランジスタに対して、ＳＯ Ｉタイプデバイスの利点をもたらすことができる。 さらに、得られたトランジスタは、非常に小さく、そのため、これらトランジ スタが使用されているマイクロエレクトロニクスデバイスに対して、クーロン的 ブロックをもたらすことができる。 図３〜図９に概略的に図示されているような本発明の方法におけるステップに よって、図１のトランジスタと比較されるべきＭＯＳトランジスタを得ることが できる。 この方法を実現するために、まず最初になすべきことは、公知方法によって、 ｐ型単結晶シリコン製の固体基板５０（図３）を備えた構造を形成することであ る。 この構造は、また、 −基板５０に対して当接している、シリカ絶縁層５２あるいはグリッド酸化物層 と、 −層５２上に支持された多結晶シリコン層５４と、 −層５４上に支持された金属化シャント５６と、 −金属化シャント５６上に支持されるとともに、例えばシリコンナイトライド製 とされた、絶縁層５８と、 を備えている。 グリッドは、層５４、５６から構成されている。 構造は、また、２つの電界絶縁領域６０、６２を備えている。領域６０、６２ は、層５２〜５８からなるセットの両側に配置されているとともに、例えば”Ｌ ＯＣＯＳ”法を使用することによって、前記セットの形成前に形成される。 この構造に対して、第１ステップとして、図３に示すように、スペーサ６４、 ６６が層５２上に支持されるとともに層５４、５６を囲むように、スペーサ６４ 、６６をエッチングする。 層５２〜５８およびスペーサ６４、６６によって構成されているアセンブリ７ １は、”グリッド領域”と称される。 その後、基板５０において、２つの凹所６８、７０（図４）が形成される。 凹所６８は、領域６０とグリッド領域との間にあり、凹所７０は、領域６２と グリッド領域との間にある。 これら凹所６８、７０は、図４に示すように、層５２の下方にまで延出されて いる。 これら凹所６８、７０を得るために、等方性シリコンが、所定時間にわたって 、グリッドおよび電界絶縁領域に対して、選択的にエッチングされる。 しかしながら、図４に示すように得られた構造に関して、より良好な幾何制御 を得るために、凹所６８、７０の形成時に、基板において、形成すべき凹所６８ 、７０の位置に対応した領域である領域６７、６９（図３）に対して、ｐ+のイ オン打込を前もって行うことが好ましい。 この操作は、１０19〜１０20個／ｃｍ3という平均最終濃度を得るために、高 照射量のホウ素イオンからなるビーム７２を使用して行われる。 グリッド領域による遮蔽効果を防止するために、打込は、基板を傾斜させ、か つ、基板を回転させて行われる。 拡散後の打込後アニールによって、形成すべきトランジスタチャネルの最終長 さが調節される。 層５２の形成時には、領域６０、６２間のすべてにわたってシリカが成膜され る。このシリカは、グリッド領域およびスペーサ６４、６６のエッチング時に、 一部が除去される。よって、シリカ層が部分的に残ったままである。打込は、残 ったシリカ層を挿通して行われ、その後、アニールが行われる。その残ったシリ カ層、つまり、ソースとドレインの残留酸化物は、除去される。 その後、ｐ+シリコン（領域６７、６９）の選択的エッチングは、基板内のｐ 型シリコン部分（打込が行われていない部分）に対してなされる。 この選択的エッチングは、ＨＦ、ＨＮＯ3、ＣＨ3ＣＯＯＨタイプの混合物を使 用して行われる。この方法に関しては、次の文献に開示されており、その記載を 参照することができる。 （２）Extremely high selective etching of porous Si for single etch-stop bond-and-etch-back SOI，K．Sakaguchi，N．Sato，K．Yamagata，Y．Fujiyama and T.Yonehara，Extended abstracts of the 1994 International conference on solid state devices and materials，Yokohama，1994，p．259 to 261． 上記混合物は、ｐ型シリコンに対して、１００に等しい選択率でもって、ｐ+ にドーピングされたシリコンを攻撃する。 その後、露出されたシリコンに対して、例えばアンモニアガスを使用して、高 速窒化が行われる。これにより、凹所６８、７０の側部６８ａ、７０ａ上にシリ コンナイトライド製の非常に薄い層７４、７６（図５）が形成される。層７４、 ７６は、層５２の下方および凹所底部に配置されている。 この高速窒化を行うことに代えて、シリコンの高速酸化を行うこともできる。 この場合には、シリカ層７４、７６が形成されることとなる。 その後、凹所底部における層７４、７６を挿通して、凹所６８、７０の底部に 対して、高照射量のｎ+タイプの打込が行われる。 ナイトライド層は、高照射量であることにより、ｎ+の打込によって破壊され る。ただし、グリッドが存在することによって引き起こされる遮蔽部分について は、破壊されることなく保護される。 打込によって形成された凹所底部におけるｎ+ドーピング領域は、図５におい て、参照符号７８、８０が付されている。 この打込は、例えば、ヒ素イオンあるいはリンイオンからなるビーム８１を使 用して行われる。 この場合の照射量は、領域７８、８０のドーピング量が１０19〜１０20個／ｃ ｍ3の程度となるように設定される。 また、層５２の下方においても所定深さまでの選択的ドーピングが行えるよう に、打込は、基板を傾斜させて行われる。 また、打込時に基板を回転させることで、グリッドの活性領域の高さに基づく 遮蔽効果を防止することができる。 ドーピング材の活性後に、打込領域７８、８０は、酸化される。 この酸化によりもたらされるシリカ層は、図６において、符号８４、８６で示 されている。 この酸化は、これら層８４、８６を高速で形成することに注意されたい。 酸化は、ｎ+打込領域がすべて消費されるまで、行われることに注意されたい 。 また、層８４、８６は、これら層８４、８６を通ってのいかなるトンネル効果 をも阻止するために、十分に厚いままとされていることに注意されたい。 上記凹所の側部における非常に薄い層７４、７６の部分は、その後、自然に、 ＳｉＯxＮyの組成を有する絶縁層へと変換される。この絶縁層は、図６において 、符号８８、９０で示されている。 この自然的な変換は、ｎ+にドーピングされたシリコンの選択的酸化によるも のである。 層８８、９０は、２．５ｎｍよりも小さいような非常に薄い層であって、トン ネル効果を起こし得ることに注意されたい。 層８４、８６の厚さは、ｎ+ドーピング条件および酸化条件によって調節する ことができる。例えば、ｎ+ドーピングが１０19〜１０20個／ｃｍ3である場合に は、８５０℃におけるスチーム酸化によって、８ｎｍという最小厚さが得られる 。これに対して、層８８、９０の厚さは、２．５ｎｍである。 明らかなように、これら数値データは、一例にすぎず、対象をなす材料に対応 する。一般に、材料層におけるトンネル効果は、この材料の障壁高さ、および、 層厚さに依存する。障壁高さは、当業者には知られており、したがって、層を通 してのトンネル効果をもたらし得る層厚さを決定することができる（層８８、９ ０の場合）。あるいは、逆に、層を通してのトンネル効果を阻止し得る層厚さを 決定することができる（層８４、８６の場合）。 図７および図８は、ｎ+打込ビーム、照射量、打込エネルギー、酸化時間、お よび、グリッドサイズといった条件を調節することによって、”最小”構造とし て得られた結果の２つの例を示している。 その後、グリッド側部の絶縁層を挿通してｐ型ドーピング材を打ち込むことが できる。これにより、ｎ+打込の拡散によって得られたｎ型ドーピングを補償す ることができる。 この場合、ソース領域９２およびドレイン領域９４（図９）は、グリッド領域 の両サイドに形成されている。 領域９２、９４の形成は、好ましくは、図６のように得られた構造に金属性材 料を例えば化学気相蒸着（ＣＶＤ）のような方法で成膜することによって得られ る。この金属性材料は、シリコンの禁制バンドの中央付近にフェルミ準位がある ような抽出ポテンシャルを有している。 このため、本発明を実現するに際しては、２つの異なる金属性材料を使用する 必要がない。すなわち、 −図３〜図９を参照した説明の場合に対応した、ｎチャネルトランジスタを得る ための１つの金属性材料。 −ｎ型シリコンからなる基板５０を使用する必要のある、ｐチャネルトランジス タを得るための他の金属性材料。 上記のようにして成膜された金属性材料は、Ｓｉ3Ｎ4製の絶縁層５８のレベル よりも下方とされている。 その後、上記金属性材料が研磨される。この場合、層５８は、研磨ストップ層 として機能する。 このようにして、コンタクトを何ら設けることなく、ソース領域９２およびド レイン領域９４が得られる。 エレクトロニクス的観点からまた技術的観点から、ソース領域およびドレイン 領域を構成するのに適した金属性材料は、タングステン、チタンナイトライド、 チタンである。 図示しないある実施形態においては、例えば、ｎサイド上に白金、金、または 、パラジウムを使用して、ｐサイド上にチタンまたはアルミニウムを使用して、 ショットキーダイオードが形成される。 つまり、これにより、トランジスタのソースからチャネルに向かう方向に、あ るいは、ドレインからチャネルに向かう方向に、金属−絶縁体−半導体タイプの 構造を備えた、ＭＯＳタイプのトランジスタが得られる。この場合、この構造の 絶縁体は、トンネル効果を起こすことができる。 チャネル領域は、障壁トンネルを通ってトランジスタソースから供給される荷 電キャリアによってのみ、アクセスすることができる。 図７および図８を再度参照すると、トランジスタチャネル９５は、基板に対し てわずかに開いた領域とすることができる（図７の場合）、あるいは、このチャ ネルが短くかつ約１０ｎｍを超えない場合には、閉じた領域とすることができる （図８の場合）。 図７の場合には、わずかに涸渇した領域を備えたソース領域およびドレイン領 域の下方において、ＳＯＩタイプの構造をなす基板から、寄生電流を除去するこ とができる。 図８の場合には、得られた構造は、大いに涸渇したＳＯＩ上の、ＭＯＳタイプ トランジスタと見なすことができる。 図７の場合には、トランジスタチャネルは、基板を通して配向することができ ることに注意されたい。 阻止電圧は、従来のＭＯＳトランジスタと同様にして、基板により制御される 。 図７の場合には、チャネル長さが約１０ｎｍを超えることに注意されたい。 図８の場合には、トランジスタチャネル領域内において、量子ドットが得られ る。 この量子ドットは、制限によって、荷電キャリアのクーロン的トラップを行う ことができる。 よって、小さな構造内において、単一キャリア（単一の電子、あるいは、単一 のホール）を有するＭＯＳトランジスタを製造することができる。 次に、図１０〜図１４を参照して、ＳＯＩタイプ構造を備えたＭＯＳトランジ スタを製造するための、本発明の他の製造方法について説明する。 本発明によるこのトランジスタの構造は、既述のような図２のとの構造と比較 対照することができる。 この他の製造方法に関しては、この場合には不要であるソースおよびドレイン の絶縁の形成ステップを除いては、本発明による固体半導体基板上へのＭＯＳト ランジスタの上記製造方法（図３〜図９）と同じである。 この絶縁は、ＳＯＩタイプ構造内における埋込酸化シリコンによって、自然的 に形成される。 図１０に示すように、第１ステップは、公知方法によって、単結晶シリコン１ ００からなる基板を備えたＳＯＩ構造を形成することである。単結晶シリコン１ ００上には、埋込シリカ１０２からなる非常に厚い層が形成される。埋込シリカ １０２自身は、図示の例ではｐ型とされた単結晶シリコン層１０４によりカバー される。 層１０２は、この層１０２を通してのいかなる直接的なトンネル効果も起こら ないように、十分に厚く構成されている。 この構造上に、図３を参照して既述したグリッド領域７１が、公知方法によっ て形成される。 上述のように、グリッド領域７１の両サイドにおける電界絶縁領域６０、６２ が、例えばＬＯＣＯＳ法を使用して、この場合にも形成されている。 その後、層１０４において、凹所１１０、１１２が形成される。これら凹所１ １０、１１２は、層１０２に到達している。 凹所１１０は、領域６０とグリッド領域７１との間にあり、凹所１１２は、グ リッド領域と領域６２との間にある。 これら２つの凹所１１０、１１２間には、単結晶シリコン領域１１４が設けら れている。単結晶シリコン領域１１４は、形成されるべきトランジスタチャネル を含有している。 これら凹所は、上述のように、シリコンの等方性エッチングによって形成する ことができる。 凹所は、この場合においても、まず最初に、適切なイオンビーム１０５を使用 してシリコン層１０４の領域１０６、１０８（これら領域は、図３における領域 ６７、６９に対応している）にｐ+打込を行うことにより、形成することができ る。上述のように、この打込時には、基板の傾斜および回転が行われる。 その後、打込後アニールが行われ、ソースおよびドレインの残留酸化物が、除 去される。 さらに、ｐ+にドーピングされたシリコン領域の選択的エッチングが行われる 。 そして、図１２に示すように、例えば１ｎｍ程度の厚さとされた非常に薄い層 １１６、１１８が、凹所１１０、１１２の側部１１０ａ、１１２ａ上に形成され る。薄層１１６、１１８は、グリッド酸化物層５２の下方に位置している。 これらの層は、シリコンナイトライドとすることができ、その場合には、シリ コン領域１１４の高速熱窒化によって形成することができる。 また、上記の層は、シリカとすることができ、その場合には、シリコン領域１ １４の高速酸化によって形成することができる。 これらの非常に薄い層１１６、１１８は、凹所の側部上に位置しており、図５ における層７４、７６の部分に対応している。 図１２には、また、非常に薄い層１２０、１２２が示されている。層１２０、 １２２は、それぞれ、電界絶縁領域６０、６２の側部において、シリコン内に形 成されている。 図１３は、現在までのところ形成されているトランジスタチャネル領域１１４ の拡大図である。 このチャネル領域１１４は、非常に薄い絶縁層１１６、１１８を介して、ソー ス領域およびドレイン領域を保持するよう構成されており、凹所１１０、１１２ から隔離されている。 このチャネル領域１１４は、基板１００からは電気的アクセス不可能な領域を 形成している。 トランジスタのこのチャネル領域１１４は、量子ドットを形成している。 図１４は、トランジスタ形成における他のステップを概略的に示している。 上述のように、このステップにおいては、図１２に示す構造上に、例えば化学 気相蒸着により、金属性材料を成膜する。この成膜は、この材料が絶縁層５８の レベルを超えるまで行う。 その後、成膜された金属性材料が研磨される。絶縁層５８は、研磨ストップ層 として機能する。 このようにして、ソース領域９２およびドレイン領域９４が得られる。 図１５〜図１９は、疑似ＳＯＩタイプ構造のＭＯＳトランジスタを得るために 使用される本発明の他の方法における各ステップを概略的に示している。 この方法においては、わずかにドーピングされたシリコンに対してのｎ+打込 層の差分的酸化効果を使用することに代えて、シリコンナイトライド層の成膜お よびエッチングによる局所酸化を使用する。 さらに詳細には、第１ステップとして、図示しないステップによって図４に示 す構造と同じ構造を形成する。 その後、図１５において矢印１２３により概略的に示すように、シリコンナイ トライドの薄い成膜を行う。この成膜は、この構造の凹所６８、７０内において 、特に、凹所の側部のうちの層５２の下方に位置している部分において、例えば 、低圧化学気相蒸着によって行う。 これら側部上の成膜厚さは、形成されるべきトランジスタの活性部内における 電子の通過がトンネル効果によって起こるような厚さとされている。 例えば、この厚さは、数ナノメートル〜２．５ナノメートルの程度とすること ができる。 その後、シリコンに対する等方性選択エッチングが行われ、グリッドに対して 自己位置合わせされる。 図１５には、薄い絶縁層１２４、１２６が示されている。薄い絶縁層１２４、 １２６は、トンネル効果をもたらすことができ、上記凹所の側部上に位置してい る。 この場合においても、シリコンナイトライドの成膜時およびこの膜のエッチン グ時に、グリッド領域７１による遮蔽が使用されていることに注意されたい。 図１５には、また、非常に薄いシリコンナイトライド層１２８、１３０が示さ れている。シリコンナイトライド層１２８、１３０は、凹所端部および電界絶縁 領域６０、６２側部のそれぞれにおいてシリコンナイトライドのエッチングが行 われた後においても、残される。 そして、凹所６８、７０の底部におけるシリコンは、局所的に酸化される。 このようにして形成された局所的なシリカ層は、図１６において、１３２、１ ３４で示されている。 これら領域１３２、１３４の厚さは、 −これら領域１３２、１３４を通っての直接的なトンネル効果が起こらないよう な、また、 −シリコンナイトライド層１２４、１２６が完全に消費されないような、 厚さとされている。 図１７および図１８（図７および図８に対応している）には、トランジスタチ ャネルを含有することとなる単結晶シリコン領域１３８が示されている。 この領域１３８は、トンネル効果が可能な非常に薄い層１２４、１２６によっ て制限されている。 図１７に示す場合においては、この領域は、基板５０からなる非常に狭い領域 を介して、単結晶シリコン製の基板５０と連通している。 この非常に狭い領域は、層５２の下方において互いに対向している層１３２、 １３４の端部により制限されている。 この連通により、基板５０によって制御されるＭＯＳトランジスタの形成が可 能とされる。 図１８の場合には、トランジスタチャネルが含有されることとなるシリコン領 域１３８は、基板５０に対して、電気的に隔離されている。 この領域１３８は、また、非常に薄い層１２４、１２６によって制限されてお り、量子ドットの形成に使用することができる。 図１９は、トランジスタのソース領域９２およびドレイン領域９４の形成を概 略的に示している。 この形成は、金属製材料を成膜し、そして、上述のように、絶縁層５８（研磨 に対するストップ層として機能する）のところまで成膜層を研磨することにより 、行われる。 変形例として、シリカ層１３２、１３４（図１６）を形成した後、残っている シリコンナイトライド部分１２４、１２６、１２８、１３０を、ペルオキソ硫酸 の溶液を使用してシリカおよびシリコンから選択的に除去することができる。 この手法に関しては、次の文献に記載されている。 （３）S．Deleonibus et al．JEPC December 1991，pages 3739 to 3742． その後、上記凹所の側部において、シリコンが局所的にかつ迅速に酸化される 。 この変形例は、図１７および図１８にそれぞれ対応している、図２０および図 ２１に概略的に示されている。 これら図２０および図２１には、この選択的酸化によって形成された非常に薄 いシリカ層１４２、１４４（シリコンナイトライド層１２４、１２６と置換され ている）が示されている。 これら非常に薄い層１４２、１４４は、なおも、トンネル効果を起こすことが できる。 図２０および図２１には、また、図１７および図１８におけるシリコン領域１ ３８が示されている。シリコン領域１３８は、非常に薄い層１４２、１４４によ って制限されている。 図２２には、図２０および図２１に対応した方法によるトランジスタの完成品 を概略的に示している（金属性材料の成膜によって、ソース領域９２およびドレ イン領域９４を形成することができる）。 図２３は、本発明による他のトランジスタを示す概略的な断面図であって、Ｓ ＯＩタイプ構造上に形成されている。 さらに詳細には、図２３に示すトランジスタは、図１５〜図１９において説明 した方法で得ることができる。あるいは、図２０および図２１において説明した 変形例を使用して得ることができる。ただし、初期ＳＯＩ構造が使用されている 場合には、層１３２、１３４の形成のための局所酸化は、不要である。 したがって、金属性材料は、シリカに対してシリコンナイトライドが選択的に エッチングされた後に、化学気相蒸着によって成膜することができる。 図２３は、シリコン基板１００、埋込シリカ層１０２、シリコンチャネル領域 １１４、ソース領域９２、および、ドレイン領域９４を示している。ソース領域 ９２およびドレイン領域９４は、シリコンナイトライドの薄層１２４、１２６に よって、チャネル領域１１４から隔離されている。 明らかであるように、すべての例示したトランジスタを完成させるために、後 工程で、グリッドコンタクトが形成される。 また、これらの例においては、疑似ＳＯＩ構造の基板として、あるいは、ＳＯ Ｉ構造において凹所が形成されるシリコン層として、ｐ型シリコンが使用された が、本発明は、明らかであるように、ｎ型シリコンまたは他の任意の適切な半導 体（ｎ型であれ、ｐ型であれ）を使用しているトランジスタおよびその製造方法 を含んでいる。 次に、本発明によるＭＯＳトランジスタの不揮発性メモリとしての特別の応用 例について説明する。 この応用には、チャネルが閉塞された領域であるような図８および図１８にお いて部分的に示されたトランジスタが対象となる。 図８および図１８に示す疑似ＳＯＩタイプ構造は、不揮発性メモリポイントと して使用することができる。 トランジスタソースから電子を注入するとともに、基板５０に正電位を印加す ることにより、基板領域９５（図８）または基板領域１３８（図１８）内におい て、酸化物層８４、８６間（図８）または酸化物層１３２、１３４間（図１８） のＶ字形接合部に、（複数の）電子を貯蔵することができる。 ２つの側方酸化部分の交差に関連したコーナー部分における応力は、荷電状態 を誘起する。この荷電状態は、導電チャネルを離れた電子をトラップすることが できる。 この最終状態は、基板５０が正極性であれば満足される。 その場合、基板のＶ字形領域９５、１３８は、メモリポイントに対する貯蔵キ ャパシタンスとして機能する。 Ｖ字形領域の荷電状態は、従来の不揮発性メモリポイントの場合と同じく、Ｍ ＯＳトランジスタのしきい値電圧に静電的に影響する。

Claims (1)

  1. 【特許請求の範囲】 １．−半導体基板（５０；１００）と、 −グリッド領域（７１）と、 −該グリッド領域の下方に配置されるとともに、該グリッド領域から電気的に絶 縁された半導体チャネル（９５；１１４；１３８）と、 −前記グリッド領域および前記チャネルの両サイドに配置されるとともに、前記 基板および前記グリッド領域から電気的に絶縁された、ソース領域（９２）およ びドレイン領域（９４）と、 を具備するＭＯＳタイプトランジスタであって、 前記ソース領域および前記ドレイン領域は、前記チャネルを通っての前記ソー ス領域から前記ドレイン領域へのトンネル効果による荷電キャリアの通過が可能 であるように各々が十分に薄く形成された電気絶縁層（８８、９０；１１６、１ １８；１２４、１２６；１４２、１４４）によって、前記チャネルから隔離され ているとともに、 前記ソース領域および前記ドレイン領域の各々は、荷電キャリアのいかなる内 部通過をも阻止できるほど十分に厚い電気絶縁層によって、前記基板から隔離さ れていることを特徴とするＭＯＳタイプトランジスタ。 ２．前記ソース領域および前記ドレイン領域の各々が、金属性材料から形成され ていることを特徴とする請求項１記載のＭＯＳタイプトランジスタ。 ３．前記チャネルが、前記基板（５０；１００）から電気的に絶縁されているこ とを特徴とする請求項１または２記載のＭＯＳタイプトランジスタ。 ４．前記チャネルが、前記基板（５０；１００）の狭い領域を介して、前記基板 と電気的にコンタクトしていることを特徴とする請求項１または２記載のＭＯＳ タイプトランジスタ。 ５．前記基板（５０；１００）および前記チャネル（９５；１１４；１３８）が 、シリコン製であることを特徴とする請求項１〜４のいずれかに記載のＭＯＳタ イプトランジスタ。 ６．前記十分に薄い絶縁層が、シリカ製であることを特徴とする請求項５記載の ＭＯＳタイプトランジスタ。 ７．前記十分に薄い絶縁層が、シリコンナイトライド製であることを特徴とする 請求項５記載のＭＯＳタイプトランジスタ。 ８．前記基板の前記ソース領域（９２）および前記ドレイン領域（９４）の各々 を隔離している前記絶縁層が、シリカ層（８４、８６；１３２、１３４）である ことを特徴とする請求項５〜７のいずれかに記載のＭＯＳタイプトランジスタ。 ９．前記ソース領域、前記ドレイン領域、および、前記チャネルが、非常に厚い 電気絶縁層（１０２）によって、前記基板から隔離されていることを特徴とする 請求項１〜７のいずれかに記載のＭＯＳタイプトランジスタ。 １０．請求項１記載のＭＯＳタイプトランジスタを製造するための方法であって 、 −前記基板（５０）と、活性領域と、該活性領域の両サイドに配置された２つの 電界絶縁領域（６０、６２）と、前記グリッド領域（７１）と、を備えた構造を 形成し、 −前記基板内において、前記電界絶縁領域の一方と前記グリッド領域との間に一 方の凹所（１１０）を形成するとともに、前記グリッド領域と前記電界絶縁領域 の他方との間に他方の凹所（１１２）を形成し、この場合、これら凹所のうちの 前記グリッド領域に近い側の側部が、前記グリッド領域の下方に位置するように して前記凹所（１１０、１１２）を形成し、 −前記側部上に前記十分に薄い層（８８、９０）を形成するとともに、前記凹所 の底部に前記十分に厚い絶縁層（８４、８６）を形成し、 −前記凹所に、前記ソース領域（９２）および前記ドレイン領域（９４）を形成 することを特徴とするＭＯＳタイプトランジスタの製造方法。 １１．請求項８記載のトランジスタを製造するために、 前記基板の高速酸化を可能とする不純物を、前記凹所の底部における基板領域 にドーピングし、さらに引き続いてドーピングされた前記領域を酸化することに より、 前記十分に薄い絶縁領域をまず形成し、その後、前記シリカ層（８４、８６） を形成することを特徴とする請求項１０記載の製造方法。 １２．前記十分に薄い絶縁層を、シリカから形成する、あるいは、シリコンナイ トライドから形成することを特徴とする請求項１１記載の製造方法。 １３．請求項８記載のトランジスタを製造するために、 前記凹所内にシリコンナイトライドを成膜し、 そのように成膜されたシリコンナイトライドを、前記十分に薄い絶縁層を形成 するために、前記側部上を除いて、除去し、 前記凹所の前記底部における前記基板領域を、前記シリカ層を形成するために 、酸化することにより、 前記十分に薄い絶縁層、および、前記シリカ層（８４、８６）を形成すること を特徴とする請求項１０記載の製造方法。 １４．請求項８記載のトランジスタを製造するために、 前記凹所内にシリコンナイトライドを成膜し、 そのように成膜されたシリコンナイトライドを、前記側部上を除いて、除去し 、 前記凹所の前記底部における前記基板領域を、前記シリカ層を形成するために 、酸化し、 前記側部における前記シリコンナイトライドを、除去し、 前記側部を、前記十分に薄い絶縁層を形成するために、酸化することにより、 前記十分に薄い絶縁層、および、前記シリカ層（８４、８６）を形成すること を特徴とする請求項１０記載の製造方法。 １５．請求項９記載のＭＯＳタイプトランジスタを製造するための方法であって 、 −前記基板（１００）と、前記非常に厚い絶縁層（１０２）と、この層（１０２ ）の上に位置する半導体層（１０４）と、活性領域と、該活性領域の両サイドに 配置された２つの電界絶縁領域（６０、６２）と、前記グリッド領域（７１）と 、を備えた構造を形成し、 −前記半導体層内において、前記電界絶縁領域の一方と前記グリッド領域との間 に一方の凹所（１１０）を形成するとともに、前記グリッド領域と前記電界絶縁 領域の他方との間に他方の凹所（１１２）を形成し、この場合、これら凹所のう ちの前記グリッド領域に近い側の側部が、前記グリッド領域の下方に位置するよ うにして前記凹所（１１０、１１２）を形成し、 −前記側部上に、前記十分に薄い層（１１６、１１８）を形成し、 −前記凹所に、前記ソース領域（９２）および前記ドレイン領域（９４）を形成 することを特徴とするＭＯＳタイプトランジスタの製造方法。 １６．請求項５記載のトランジスタを製造するための方法であって、 前記十分に厚い層は、シリカ製とされており、 前記十分に薄い絶縁層を、シリカから形成する、あるいは、シリコンナイトラ イドから形成することを特徴とする請求項１５記載の製造方法。 １７．請求項５記載のトランジスタを製造するための方法であって、 前記十分に厚い層は、シリカ製とされており、 前記凹所内にシリコンナイトライドを成膜し、そのように成膜されたシリコン ナイトライドを、前記側部上を除いて、除去することにより、 前記十分に薄い絶縁層（１１６、１１８）を形成することを特徴とする請求項 １５記載の製造方法。 １８．請求項１記載のＭＯＳタイプトランジスタの不揮発性メモリへの応用であ って、 このトランジスタのチャネルが、閉塞領域とされていることを特徴とするＭＯ Ｓタイプトランジスタの不揮発性メモリへの応用。
JP10501321A 1996-06-14 1997-06-13 量子ドット型ｍｏｓトランジスタおよびその製造方法 Pending JPH11510967A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR9607444A FR2749977B1 (fr) 1996-06-14 1996-06-14 Transistor mos a puits quantique et procedes de fabrication de celui-ci
FR96/07444 1996-06-14
PCT/FR1997/001075 WO1997048135A1 (fr) 1996-06-14 1997-06-13 Transistor mos a puits quantique et procedes de fabrication de celui-ci

Publications (1)

Publication Number Publication Date
JPH11510967A true JPH11510967A (ja) 1999-09-21

Family

ID=9493075

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10501321A Pending JPH11510967A (ja) 1996-06-14 1997-06-13 量子ドット型ｍｏｓトランジスタおよびその製造方法

Country Status (7)

Country Link
US (1) US6091076A (ja)
EP (1) EP0852814B1 (ja)
JP (1) JPH11510967A (ja)
KR (1) KR19990036252A (ja)
DE (1) DE69715802T2 (ja)
FR (1) FR2749977B1 (ja)
WO (1) WO1997048135A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010520651A (ja) * 2007-03-28 2010-06-10 インテル コーポレイション 自己整合エピタキシャルソース及びドレイン張り出し部を有する半導体デバイス
WO2010113715A1 (ja) * 2009-03-31 2010-10-07 日鉱金属株式会社 半導体装置の製造方法及び半導体装置
JP2012134480A (ja) * 2010-12-17 2012-07-12 Seagate Technology Llc トランジスタおよびメモリアレイ
JP2017028153A (ja) * 2015-07-24 2017-02-02 国立研究開発法人産業技術総合研究所 単電子トランジスタ及びその製造方法並びに集積回路

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6887762B1 (en) 1998-11-12 2005-05-03 Intel Corporation Method of fabricating a field effect transistor structure with abrupt source/drain junctions
FR2797349B1 (fr) * 1999-08-04 2002-03-08 X Ion Composant a elements mono-electron et dispositif quantique, ainsi que procede industriel de realisation et reacteur multichambres de mise en oeuvre
US6339005B1 (en) * 1999-10-22 2002-01-15 International Business Machines Corporation Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
US6472232B1 (en) * 2000-02-22 2002-10-29 International Business Machines Corporation Semiconductor temperature monitor
FR2806832B1 (fr) * 2000-03-22 2002-10-25 Commissariat Energie Atomique Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
FR2810792B1 (fr) * 2000-06-22 2003-07-04 Commissariat Energie Atomique Transistor mos vertical a grille enterree et procede de fabrication de celui-ci
WO2002043109A2 (de) * 2000-11-21 2002-05-30 Infineon Technologies Ag Verfahren zum herstellen eines planaren feldeffekttransistors und planarer feldeffekttransistor
FR2818439B1 (fr) * 2000-12-18 2003-09-26 Commissariat Energie Atomique Procede de fabrication d'un ilot de matiere confine entre des electrodes, et applications aux transistors
US6566680B1 (en) * 2001-01-30 2003-05-20 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) tunneling junction transistor
JP4789362B2 (ja) * 2001-07-25 2011-10-12 富士機械製造株式会社 基板保持装置
DE10137217A1 (de) * 2001-07-30 2003-02-27 Infineon Technologies Ag Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors
US20030134486A1 (en) * 2002-01-16 2003-07-17 Zhongze Wang Semiconductor-on-insulator comprising integrated circuitry
US7902029B2 (en) * 2002-08-12 2011-03-08 Acorn Technologies, Inc. Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US6833556B2 (en) * 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
KR100499956B1 (ko) * 2002-10-24 2005-07-05 전자부품연구원 양자채널이 형성된 모스펫을 이용한 포토디텍터 및 그제조방법
US6657223B1 (en) 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
US6964911B2 (en) * 2003-09-23 2005-11-15 Freescale Semiconductor, Inc. Method for forming a semiconductor device having isolation regions
EP1683193A1 (en) * 2003-10-22 2006-07-26 Spinnaker Semiconductor, Inc. Dynamic schottky barrier mosfet device and method of manufacture
FR2868209B1 (fr) * 2004-03-25 2006-06-16 Commissariat Energie Atomique Transistor a effet de champ a canal en carbone diamant
US20060091467A1 (en) * 2004-10-29 2006-05-04 Doyle Brian S Resonant tunneling device using metal oxide semiconductor processing
KR100592740B1 (ko) * 2004-12-03 2006-06-26 한국전자통신연구원 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법
FR2879020B1 (fr) * 2004-12-08 2007-05-04 Commissariat Energie Atomique Procede d'isolation de motifs formes dans un film mince en materiau semi-conducteur oxydable
US20060125121A1 (en) * 2004-12-15 2006-06-15 Chih-Hsin Ko Capacitor-less 1T-DRAM cell with Schottky source and drain
FR2883101B1 (fr) * 2005-03-08 2007-06-08 Centre Nat Rech Scient Transistor mos nanometrique a rapport maximise entre courant a l'etat passant et courant a l'etat bloque
US7244659B2 (en) * 2005-03-10 2007-07-17 Micron Technology, Inc. Integrated circuits and methods of forming a field effect transistor
US20070194353A1 (en) * 2005-08-31 2007-08-23 Snyder John P Metal source/drain Schottky barrier silicon-on-nothing MOSFET device and method thereof
US7557002B2 (en) * 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
KR100800508B1 (ko) * 2006-12-27 2008-02-04 재단법인 서울대학교산학협력재단 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 및 그제조방법
US7989322B2 (en) 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
US20090001430A1 (en) * 2007-06-29 2009-01-01 International Business Machines Corporation Eliminate notching in si post si-recess rie to improve embedded doped and instrinsic si epitazial process
JP4555358B2 (ja) * 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
US8242542B2 (en) * 2009-02-24 2012-08-14 International Business Machines Corporation Semiconductor switching device employing a quantum dot structure
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
FR2970813B1 (fr) * 2011-01-24 2013-09-27 Commissariat Energie Atomique Dispositif a effet de champ muni d'une zone barrière de diffusion de dopants localisée et procédé de réalisation
KR101292952B1 (ko) * 2011-03-16 2013-08-02 삼성에스디아이 주식회사 전극조립체 및 이를 이용한 이차 전지
CN103094338B (zh) * 2011-11-01 2015-09-09 中国科学院微电子研究所 半导体器件及其制造方法
US8816326B2 (en) * 2011-11-01 2014-08-26 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and manufacturing method thereof
FR3044824B1 (fr) * 2015-12-08 2018-05-04 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor sbfet ameliore et procede de fabrication correspondant
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
FR3057105A1 (fr) * 2016-10-05 2018-04-06 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif a boite(s) quantique(s) comportant des dopants localises dans une couche semi-conductrice mince
US10170627B2 (en) 2016-11-18 2019-01-01 Acorn Technologies, Inc. Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5646557A (en) * 1979-09-26 1981-04-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Transistor
JPS5854668A (ja) * 1981-09-29 1983-03-31 Fujitsu Ltd 電気的消去型読出し専用メモリおよびその製造方法
US4712122A (en) * 1984-07-26 1987-12-08 Research Development Corp. Heterojunction gate ballistic JFET with channel thinner than Debye length
JPS6163057A (ja) * 1984-09-04 1986-04-01 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓｆｅｔとその製造方法
JPS61188969A (ja) * 1985-02-18 1986-08-22 Matsushita Electric Ind Co Ltd 薄膜トランジスタ
JPH0666467B2 (ja) * 1985-12-27 1994-08-24 株式会社東芝 半導体装置
JPS62160769A (ja) * 1986-01-10 1987-07-16 Hitachi Ltd 薄膜トランジスタ素子
US5043778A (en) * 1986-08-11 1991-08-27 Texas Instruments Incorporated Oxide-isolated source/drain transistor
US5132755A (en) * 1989-07-11 1992-07-21 Oki Electric Industry Co. Ltd. Field effect transistor
JP3194941B2 (ja) * 1990-03-19 2001-08-06 富士通株式会社 半導体装置
JPH04335538A (ja) * 1991-05-10 1992-11-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3361135B2 (ja) * 1991-12-20 2003-01-07 テキサス インスツルメンツ インコーポレイテツド 量子効果論理ユニットとその製造方法
JPH0697435A (ja) * 1992-09-11 1994-04-08 Hitachi Ltd Ｍｏｓ型半導体装置
US5831294A (en) * 1993-09-30 1998-11-03 Sony Corporation Quantum box structure and carrier conductivity modulating device
JP3635683B2 (ja) * 1993-10-28 2005-04-06 ソニー株式会社 電界効果トランジスタ
US5796119A (en) * 1993-10-29 1998-08-18 Texas Instruments Incorporated Silicon resonant tunneling
US5731598A (en) * 1995-06-23 1998-03-24 Matsushita Electric Industrial Co. Ltd. Single electron tunnel device and method for fabricating the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010520651A (ja) * 2007-03-28 2010-06-10 インテル コーポレイション 自己整合エピタキシャルソース及びドレイン張り出し部を有する半導体デバイス
WO2010113715A1 (ja) * 2009-03-31 2010-10-07 日鉱金属株式会社 半導体装置の製造方法及び半導体装置
JP2012134480A (ja) * 2010-12-17 2012-07-12 Seagate Technology Llc トランジスタおよびメモリアレイ
JP2017028153A (ja) * 2015-07-24 2017-02-02 国立研究開発法人産業技術総合研究所 単電子トランジスタ及びその製造方法並びに集積回路

Also Published As

Publication number Publication date
FR2749977B1 (fr) 1998-10-09
DE69715802D1 (de) 2002-10-31
DE69715802T2 (de) 2003-05-15
KR19990036252A (ko) 1999-05-25
EP0852814A1 (fr) 1998-07-15
EP0852814B1 (fr) 2002-09-25
FR2749977A1 (fr) 1997-12-19
WO1997048135A1 (fr) 1997-12-18
US6091076A (en) 2000-07-18

Similar Documents

Publication Publication Date Title
JPH11510967A (ja) 量子ドット型ｍｏｓトランジスタおよびその製造方法
US5844278A (en) Semiconductor device having a projecting element region
JP3383377B2 (ja) トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法
JP4004040B2 (ja) 半導体装置
KR100905210B1 (ko) Ｃｍｏｓ 수직 대체 게이트(ｖｒｇ) 트랜지스터
KR0163759B1 (ko) 반도체장치 및 반도체기억장치
US5627097A (en) Method for making CMOS device having reduced parasitic capacitance
EP0164449B1 (en) Process for producing a semiconductor integrated circuit device including a misfet
JP3415459B2 (ja) 半導体装置及びその製造方法
US7105413B2 (en) Methods for forming super-steep diffusion region profiles in MOS devices and resulting semiconductor topographies
KR100349768B1 (ko) 반도체 장치 및 그의 제조방법
US7265011B2 (en) Method of manufacturing a transistor
US6329271B1 (en) Self-aligned channel implantation
US6254676B1 (en) Method for manufacturing metal oxide semiconductor transistor having raised source/drain
US5907777A (en) Method for forming field effect transistors having different threshold voltages and devices formed thereby
JP2003536276A (ja) 埋込ゲートを備えた縦型ｍｏｓトランジスタおよびその製造方法
JPS63281465A (ja) 電界効果トランジスタ及びその中間体の製造方法
JPH10209445A (ja) Ｍｏｓｆｅｔおよびその製造方法
KR100697894B1 (ko) 반도체 디바이스 제조 방법
US20090152670A1 (en) Semiconductor device and method of fabricating the same
US6200862B1 (en) Mask for asymmetrical transistor formation with paired transistors
JP2000243952A (ja) 半導体装置及びその製造方法
JP2515951B2 (ja) Ｍｉｓ型電界効果トランジスタ
US5885761A (en) Semiconductor device having an elevated active region formed from a thick polysilicon layer and method of manufacture thereof
JP3274638B2 (ja) 半導体装置の製造方法