KR101480211B1 - 사이리스터-기반의 메모리 셀들, 이를 포함하는 장치들 및 시스템들 및 이를 형성하는 방법들 - Google Patents

사이리스터-기반의 메모리 셀들, 이를 포함하는 장치들 및 시스템들 및 이를 형성하는 방법들 Download PDF

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Abstract

각각이 4F2의 셀 크기를 갖는 복수의 사이리스터-기반의 메모리 셀들을 포함하는 반도체 장치들, 및 이를 형성하는 방법들이 제공된다. 사이리스터-기반의 메모리 셀들 각각은 교대로 나타나는 도펀트 유형들의 수직으로 중첩된 영역들을 갖는 사이리스터 및, 제어 게이트를 포함한다. 제어 게이트는 사이리스터들 중 하나 이상에 전기적으로 결합될 수 있고 전압원에 동작가능하게 결합될 수 있다. 사이리스터-기반의 메모리 셀들은 캐소드 또는 데이터 라인으로서 기능할 수 있는 도전성 스트랩 상에 어레이로 형성될 수 있다. 시스템은 하나 이상의 메모리 액세스 장치들 혹은 상보 금속-산화물-반도체(CMOS) 장치와 같은 통상의 논리장치들과 함께 반도체 장치들을 집적함으로써 형성될 수 있다.

Description

사이리스터-기반의 메모리 셀들, 이를 포함하는 장치들 및 시스템들 및 이를 형성하는 방법들{THYRISTOR-BASED MEMORY CELLS, DEVICES AND SYSTEMS INCLUDING THE SAME AND METHODS FOR FORMING THE SAME}
[관련 출원들에 대한 상호참조]
이 출원은 "SEMICONDUCTOR-METAL-ON-INSULATOR STRUCTURES, METHODS OF FORMING SUCH STRUCTURES, AND SEMICONDUCTOR DEVICES INCLUDING SUCH STRUCTURES" 명칭으로 2010년 3월 2일에 출원된 동시 계류 중인 미국 특허출원번호 12/715,704; "FLOATING BODY CELL STRUCTURES, DEVICES INCLUDING SAME, AND METHODS FOR FORMING SAME" 명칭으로 2010년 3월 2일에 출원된 동시 계류 중인 미국 특허출원번호 12/715,843; "SEMICONDUCTOR DEVICES INCLUDING A DIODE STRUCTURE OVER A CONDUCTIVE STRAP, AND METHODS OF FORMING SUCH SEMICONDUCTOR DEVICES" 명칭으로 2010년 3월 2일에 출원된 동시 계류 중인 미국 특허출원번호 12/715,743; 및 "SEMICONDUCTOR CELLS, ARRAYS, DEVICES AND SYSTEMS HAVING A BURIED CONDUCTIVE LINE AND METHODS FOR FORMING THE SAME" 명칭으로 2010년 3월 2일에 출원된 동시 계류 중인 미국 특허출원번호 12/715,922에 관계된 것이며, 이들의 개시 내용은 전체적으로 참조로서 본원에 포함된다.
삭제
본 발명의 실시예들은 사이리스터-기반의 메모리 셀들, 하나 이상의 사이리스터들을 포함하는 반도체 장치들, 및 이러한 메모리 셀들 및 반도체 장치들을 형성하기 위한 방법들에 관한 것이다.
집적회로(IC) 메모리 장치들은 통상적으로, 정적 랜덤 액세스 메모리(SRAM)를 포함한다. 통상적인 SRAM은 상보 금속-산화물-반도체(CMOS) 장치들과 같은 통상적인 메모리 소자들에 호환될 수 있고 저전압 레벨들에서 동작하며 비교적 고속으로 수행하는 4-트랜지스터 메모리 셀들(4T SRAM 셀들) 또는 6-트랜지스터 메모리 셀들(6T SRAM 셀들)에 기초한다. 그러나, 통상적인 SRAM은 SRAM의 고밀도 설계를 제한시키는 큰 셀 면적을 소비한다.
IC 메모리 장치들의 면적을 감소시키려는 시도로, "용량성으로 결합된 얇은 사이리스터(TCCT)"라고도 하는, n 및 p형 실리콘 물질이 교대로 나타나는 4층들을 포함하는 고밀도, 저전압 SRAM 셀들이 제조되었다. 본원에서 사용되는 바와 같이, "사이리스터(thyristor)"라는 용어는 p-n-p-n 구성으로 배열된 p형 애노드 영역, n형 베이스, p형 베이스, 및 n형 캐소드 영역을 포함하는 4층 구조를 포함하는, 쌍안정, 3단자 장치를 의미하며 이를 포함한다. 사이리스터는 2개의 주 단자들로서 애노드 및 캐소드와, 캐소드에 가장 가까이 있는 p형 물질에 부착될 수 있는, "게이트"라고도 하는, 제어 단자를 포함할 수 있다. 사이리스터-기반의 랜덤 액세스 메모리(T-RAM) 셀들은 통상적인 SRAM 셀들에 비해 더 빠른 스위칭 속도 및 저 동작 전압들을 나타낸다.
메모리 장치 내의 사이리스터는 p-n-p-n 채널이 전류를 도통하도록 게이트에 바이어스함으로써 턴 온 될 수 있다. "래치되었다(latched)"라고도 하는 것으로서 일단 장치가 턴 온 되면, 사이리스터는 캐소드와 애노드 간에 도통되는 전류를 유지하기 위해 게이트가 바이어스될 것을 요구하지 않는다. 대신에, 최소 유지 전류가 애노드와 캐소드 간에 더 이상 유지되지 않을 때까지, 혹은 애노드와 캐소드 간에 전압이 반대가 될 때까지 계속하여 도통할 것이다. 따라서, 사이리스터는 "온" 상태와 "오프" 상태 간을 전환할 수 있는 스위치 또는 다이오드로서 기능할 수 있다.
도 1a를 참조하면, 통상적인 T-RAM 셀(10)은 쌍안정 소자로서 수직으로 둘러싸는 게이트(14)를 가진 수직 사이리스터(12) 및 실리콘 기판(11) 상에 형성된 액세스 트랜지스터(16)을 포함한다. 사이리스터(12)는 애노드 영역(18), n 베이스 영역(20), p 베이스 영역(22) 및 캐소드 영역(24)을 포함한다. T-RAM 셀(10)은 2개의 워드라인들에 의해 액세스되는데, 제 1 워드라인(26)은 액세스 트랜지스터(16)의 액세스 게이트를 제어하기 위해 사용되고 게이트(14)는 기입 동작들 동안 제 2 워드라인으로서 기능하며 수직 사이리스터(12)의 스위칭을 제어하기 위해 사용된다. 수직 사이리스터(12)는 기준 전압(28)에 연결된다. 게이트(14)는 수직 사이리스터(12)의 스위칭 속도를 개선할 수 있다. 비트라인(30)은 T-RAM 셀(10)로부터 데이터를 판독하고 이에 기입하기 위해 감지 증폭기(도시되지 않음)에 T-RAM 셀(10)를 연결한다. T-RAM 셀(10)은 10 pA의 범위 내의 매우 낮은 대기 전류를 나타낸다.
그러나, 스케일링, 제어 및 집적도 관한 제한들을 포함해서, T-RAM 셀(10)에 연관된 몇가지 결점들이 있다. 예를 들면, T-RAM 셀들(10)은 어레이 내의 각 사이리스터(12)를 위한 디멘젼들을 재현하는 것뿐만 아니라 각 사이리스터(12)의 디멘젼들을 제어하는데 있어 어려움들에 의해 제한된다. 수직 사이리스터(12) 및 게이트(14)를 스케일링함에 있어 어려움들에 기인하여, T-RAM 셀들(10)은 8F2 미만의 면적들까지 스케일링하기가 어려우며, 여기에서 F는 최소 피처(feature) 크기이다. 또한, 사이리스터(12)의 도핑된 영역들을 형성하는 것은 주입 공정들에 의해 방해되는데, 이것은 사이리스터(12) 내에 바람직하지 못한 도펀트 농도들 또는 분포들을 야기할 수 있다. 또한, T-RAM 셀들(10)은 논리장치들과 같은 임의의 다른 장치들과는 별도로 제조되어야 하며, 이는 가외의 제조 단계들을 요구한다. 마지막으로, 워드라인(26) 및 게이트(14)에 의한 T-RAM 셀들(10)의 연결은 직렬(즉, 셀-대-셀) 저항 및 장치 고장을 야기할 수 있다.
따라서, 이 기술에서 필요한 것은 개선된 스케일링, 밀도 및 집적용량을 갖는 장치들을 형성하기 위한 사이리스터-기반의 메모리 셀들 및 이를 형성하기 위한 방법들이다.
도 1a는 종래 기술에 따른 T-RAM 셀의 단면도이다.
도 2a는 본 발명의 실시예에 따른 반도체 장치의 부분의 사시도이다.
도 2b는 도 2a에 도시된 반도체 장치의 부분을 나타낸 전기 회로도이다.
도 3a는 본 발명의 실시예에 따른 또 다른 반도체 장치의 부분의 사시도이다.
도 3b는 도 3a에 도시된 또 다른 반도체 장치의 부분을 나타낸 전기 회로도이다.
도 4는 도 2a 및 도 2b에 도시된 본 발명의 실시예에 따른 반도체 장치의 부분의 평면도이다.
도 5 내지 도 14는 본 발명의 실시예들에 따른 제조의 여러 단계들 동안 반도체 구조의 부분의 사시도 및 단면도이다.
도 15는 본원에 기술된 본 발명의 하나 이상의 실시예들에 따라 구현된 시스템의 간략화한 블록도이다.
메모리 셀들, 이러한 메모리 셀들을 포함하는 반도체 장치 및 이러한 메모리 셀들 및 장치들을 형성하기 위한 방법들이 개시된다. 이러한 메모리 셀들은 예를 들면, 도전성 스트랩 상에 배치된 수직으로 중첩된, 교대로 나타나는 도핑된 영역들을 포함하는 적어도 하나의 사이리스터 및 사이리스터에 연관된 제어 게이트를 포함한다. 본원에서 사용되는 바와 같이, "수직으로 중첩된"이라는 용어는 주변들 혹은 이들의 바깥 표면들이 전반적으로 일치하도록 맨 위에 배치되거나 겹겹이 놓여진 물질(들)을 의미하며 이를 포함한다. 도전성 스트랩은 사이리스터를 위한 전기적 연결을 제공할 수 있다. 메모리 셀들은 4F2 -F는 최소 피처 크기- 의 셀 크기를 가져, 개선된 스케일링, 감소된 면적 및 증가된 메모리 셀 밀도를 갖는 반도체 장치들을 제공할 수 있다. 본 발명의 여러 실시예들에 따라 형성된 메모리 셀들 및 장치들은 CMOS 장치와 같은 하나 이상의 논리장치들과 집적될 수 있고, 예를 들면, 중앙처리유닛(CPU), 시스템-온-칩(SOC), 센서들, 이미저들, 마이크로 전기-기계 시스템들(MEMS) 및 나노 전기-기계 시스템들(NEMS)과 같은 시스템에서 사용될 수 있다. 이러한 메모리 셀들 및 장치들을 형성하는 방법들이 제공된다. 방법들은 도핑된 영역들을 제어하여 형성할 수 있게 하고 메모리 셀들 및 장치들의 집적을 단순화할 수 있게 하는 물질 전사(transfer) 공정을 포함할 수 있다.
다음 설명은 본 발명의 실시예들 및 이의 구현의 완전한 설명을 제공하기 위해서, 물질 유형들 및 가공 조건들과 같은 구체적 상세들을 제공한다. 그러나, 당업자는 본 발명의 실시예들이 이들 구체적 상세들을 채용함이 없이 그리고 통상의 제조 기술들에 관련하여 실시될 수 있음을 이해할 것이다. 또한, 본원에 제공되는 설명은 반도체 장치 또는 시스템을 제조하기 위한 완전한 공정 흐름을 형성하지 않는다. 본 발명의 실시예들을 이해하는데 필요한 공정 단계들 및 구조들만이 본원에서 상세히 기술된다. 발명의 실시예에 따라 메모리 장치를 포함하는 완전한 시스템 또는 집적회로 장치를 형성하기 위한 추가의 단계들은 통상적인 기술들에 의해 수행될 수 있다.
본원에 기술된 물질들은 스핀 코팅, 블랭킷 코팅, 화학기상증착("CVD"), 플라즈마 증강 화학기상증착("PECVD"), 원자층 증착("ALD"), 플라즈마 증강 ALD, 또는 물리기상증착("PVD")을 포함하는 임의의 적합한 기술에 의해 형성될 수 있지만, 이들로 제한되는 것은 아니다. 대안적으로, 물질들은 인 시튜(in situ)로 성장될 수 있다. 특정한 물질을 증착 또는 성장시키는데 적합한 기술은 당업자에 의해 선택될 수 있다. 본원에 기술되고 예시된 물질들이 층들로서 형성될 수 있으나, 물질들은 이들로 제한되지 않으며 다른 3차원 구성들로 형성될 수도 있다.
본원에서 사용되는 바와 같이, "수평" 및 "수직"이라는 용어들은 웨이퍼 또는 기판의 놓여진 방위에 관계없이, 웨이퍼 또는 기판의 주 평면 또는 표면에 관하여 요소들 또는 구조들의 상대적 위치들을 정의하며, 참조되는 도면들에 예시된 바와 같이, 기술되는 구조의 놓여진 방위에 관하여 해석된 직교 디멘전(dimension)들이다. 본원에서 사용되는 바와 같이, "수직"이라는 용어는 예시된 바와 같이 기판 또는 웨이퍼의 주 표면에 실질적으로 수직인 디멘젼을 의미하여 이를 포함하고 "수평"이라는 용어는 예시된 바와 같이 기판 또는 웨이퍼의 주 표면에 실질적으로 평행하고 도면의 좌측과 우측 사이에서 확장하는 디멘젼을 의미한다. 본원에서 사용되는 바와 같이 "위에", "상에" "위에서" 및 "밑에서"와 같은 용어들은 기술되는 구조에 관하여 수직 방향에 대응하는 상대적 용어들이다.
다음 상세한 설명에서, 본원의 일부를 이루며 발명이 실시될 수 있는 구체적 실시예들이 예시에 의해 도시된 동반된 도면들을 참조한다. 이들 실시예들은 당업자가 발명을 실시할 수 있게 충분한 상세로 기술된다. 그러나, 다른 실시예들이 이용될 수도 있으며, 발명의 범위 내에서 구조적, 논리적, 및 전기적 변경들이 행해질 수 있다. 본원에 제시되는 예시들은 임의의 특별한 시스템, 논리 장치, 반도체 장치 또는 메모리 셀을 사실적으로 나타내려는 것이 아니라 본 발명의 실시예들을 기술하기 위해 채용된 것으로 단순히 이상적으로 나타낸 것이다. 본원에 제시되는 도면들은 반드시 축척에 맞게 도시된 것은 아니다. 또한, 도면들 간에 공통되는 구성요소들은 동일한 참조부호를 가질 수 있다.
도 2a는 각각이 사이리스터(104) 및 연관된 제어 게이트(106)를 포함하는 복수의 메모리 셀들(102)을 포함하는 반도체 장치(100)를 도시한 것이다. 반도체 장치(100)의 복수의 메모리 셀들(102)은 유전체 물질로서 특징지어질 수도 있는 전기적 절연물질(150), 위에 놓이는 도전성 스트랩(108) 상에 배치될 수 있다. 간단히 하기 위해, 전기적 절연물질(150)을 이하 절연 물질(150)이라 한다. 사이리스터들(104) 각각은 일반적인 형상의 기둥(column) 또는 필라(pillar)를 가질 수 있고, 결정질 실리콘 물질, 실리콘 게르마늄(Si1 - xGex) 물질, 갈륨비소(GaAs) 물질 또는 질화갈륨(GaN) 물질와 같은 반도체 물질을 포함할 수 있다. 사이리스터들(104) 각각은 캐소드 영역(116), p 베이스 영역(114), n 베이스 영역(112) 및 애노드 영역(110)과 같은 복수의 수직으로 중첩되고 교대로 나타나는 도핑된 영역들을 포함할 수 있다. 본원에서 사용되는 바와 같이, "교대로 도핑된 영역들" 및 "교대로 도핑된 반도체 영역들"이라는 용어들은 교대로 일련으로 배치되는 서로 반대로 도핑된 반도체 물질의 부분들을 의미하며 이들을 포함한다. 애노드 영역(110)은 고농도로 도핑된 p형 실리콘 물질(즉, p+ 물질)을 포함할 수 있다. n 베이스 영역(112)은 n형 실리콘 물질을 포함할 수 있다. p 베이스 영역(114)은 p형 실리콘 물질을 포함할 수 있다. 캐소드 영역(116)은 고농도로 도핑된 실리콘 게르마늄 물질, 고농도로 도핑된 갈륨비소 물질 또는 고농도로 도핑된 질화갈륨 물질과 같은 고농도로 도핑된 반도체 물질(즉, n+ 물질)을 포함할 수 있다. 본원에서 사용되는 바와 같이, "고농도로 도핑된"이라는 용어는 고농도로 도핑되지 않은 것들보다 도펀트의 더 높은 농도를 갖는 물질을 의미하며 이를 포함한다. 따라서, 애노드 영역(110) 및 캐소드 영역(116)은, 각각, p 베이스 영역(114) 및 n 베이스 영역(112)에 비해 증가된 도펀트 농도를 가질 수 있다. 사이리스터들(104)은 통상적인 수평으로 정렬된 사이리스터들에 비해 실질적으로 감소된 면적을 갖는다. 따라서, 반도체 장치(100)의 풋프린트(footprint)는 통상적인 T-RAM 셀들에 비해 실질적으로 감소될 수 있다.
비제한적 예로서, 메모리 셀들(102)은 제 1 방향(X)으로 확장하는 복수의 행들 및 제 2 방향(Y)으로 확장하는 복수의 열들을 포함하는 어레이로 배열될 수 있다. 도 2a에 도시된 반도체 장치(100)는 3개의 행들 및 4개의 열들의 사이리스터들(104)을 포함한다. 그러나, 실제로 그리고 구성된 바와 같이, 반도체 장치(100)는 임의의 수의 행들 및 열들을 포함할 수 있다. 또한, 제 1 방향(X)으로 정렬된 사이리스터들(104)의 행들은 제 2 방향(Y)으로 정렬된 사이리스터들(104)의 열들에 실질적으로 수직할 수 있다. 반도체 장치(100)는, 상세히 기술되는 바와 같이, 통상적인 논리장치를 포함할 수 있는, 웨이퍼(도시되지 않음) 위에 놓이는 절연 물질(150) 상에 배치될 수 있다.
제어 게이트들(106)(즉, 액세스 라인)은 각각 도전성 물질을 포함할 수 있고 각각이 사이리스터(104)의 적어도 하나의 측벽 상에 배치될 수 있다. 게이트 유전체(124)는 제어 게이트들(106)과 각각의 연관된 사이리스터들(104) 사이에 배치될 수 있다. 예를 들면, 메모리 셀들(102) 각각은 사이리스터들(104)의 단일 측벽 상에 게이트 유전체(124) 상에 배치된 제어 게이트(106)를 포함할 수 있고, 혹은 사이리스터들(104)의 서로 대향하는 측벽들 상에 배치된 제어 게이트들(106)을 포함할 수 있다. 비제한적 예로서, 제어 게이트들(106)은 제 2 방향(Y)으로 확장할 수 있고 제 2 방향(Y)으로 확장하는 열들에 정렬된 사이리스터들(104)의 측벽들 중 적어도 하나 위에 배치될 수 있다. 제어 게이트들(106) 또는 게이트 유전체(124)는, 존재한다면, n 베이스 영역(112) 혹은 p 베이스 영역(114) 옆에 위치하는 캐소드 영역(116)에 접촉함이 없이 사이리스터들(104)의 p 베이스 영역(114)에 직접 접촉할 수 있다. 제어 게이트들(106) 각각은 반도체 장치(100)의 사이리스터들(104)에 바이어스하기 위한 전압원(도시되지 않음)에 동작가능하게 연결될 수 있다.
도전성 스트랩들(108) 각각은 비정질 실리콘(128) 및 도전성 물질(130)을 포함할 수 있고 절연 물질(150)과 복수의 사이리스터들(104) 사이에 배치될 수 있다. 도전성 스트랩들(108)은 반도체 장치(100)의 하나 이상의 사이리스터들(104)의 캐소드 영역들(116)에 대한 전기적 상호연결로서 기능할 수 있다. 도 2a에 도시된 바와 같이, 일부 실시예들에서, 도전성 스트랩들(108)은 각각이 행들 중 적어도 하나의 밑에 놓여 방향(X)으로 확장할 수 있다. 행에서 사이리스터들(104) 각각의 캐소드 영역(116)은 도전성 스트랩들(108)의 밑에 있는 것에 전기적으로 결합될 수 있다. 이에 따라, 도전성 스트랩들(108)은 제어 게이트들(106)에 실질적으로 수직으로 정렬될 수 있다. 도전성 스트랩들(108) 각각은 반도체 장치(100)가 밑에 놓인 통상적인 논리장치와 같은 또 다른 장치(도시되지 않음)에 전기적으로 결합될 수 있게 하기 위해 노출된 상태로 있을 수 있는 상호연결 영역(132)을 포함할 수 있다. 도전성 스트랩들(108)의 수직인 표면들은 행들 중 하나에서 사이리스터들(104)의 측벽들에 정렬될 수 있다.
도전성 라인들(134)은 반도체 장치(100)의 복수의 메모리 셀들(102) 위에 배치될 수 있다. 예를 들면, 도전성 라인들(134) 각각은 행들 중 하나에 배열된 메모리 셀들(102) 각각의 애노드 영역들(110) 위에 배치되어 이와 접촉할 수 있고, 이에 따라, 각각의 애노드 영역들(110)에 대한 전기적 상호연결로서 기능할 수 있다. 도전성 라인들(134) 각각은 예를 들면, 제어 게이트들(106) 중 하나 위에 배치되고 이와 실질적으로 수직일 수 있다.
반도체 장치(100)의 동작 동안에, 제어 게이트들(106)은 공핍 베이스 영역이 생성되게 전압원을 사용하여 바이어스될 수 있어, 캐소드 영역(116)으로부터 사이리스터들(104) 각각의 애노드 영역(110)에 전류 흐름을 제공할 수 있다. 도전성 라인들(134) 각각은 데이터/감지 라인(즉, 비트라인)으로서 기능할 수 있고, 반도체 장치(100)의 동작 동안 반도체 장치(100)의 메모리 셀들(102)을 전기적으로 결합하는 순방향 바이어스를 생성할 수 있다. 도전성 스트랩들(108)은 메모리 셀들(102) 각각의 캐소드 영역들(116)에 대한 전기적 콘택들로서 기능할 수 있다.
도 2b는 도 2a에 도시된 반도체 장치(100)의 부분의 회로도이다. 메모리 셀들(102)은 복수의 행들(118) 및 열들(120)로 배치되고 각각은 사이리스터(104) 및 제어 게이트(106)를 포함한다. 제어 게이트들(106) 각각은 행들(118) 중 하나의 행의 사이리스터들(104)에 전기적으로 결합되고, 도전성 스트랩들(108) 및 도전성 라인들(134) 각각은 열들(120) 중 하나의 사이리스터들(104)에 전기적으로 결합된다.
도 3a는 사이리스터들(104)의 수직으로 중첩된 도핑된 영역들의 순서를 제외하고, 도 2a에 도시된 반도체 장치(100)와 실질적으로 동일한 구성을 갖는 반도체 장치(200)를 도시한 것이다. 예를 들면, 사이리스터들(104)의 각각은, 애노드 영역(110)이 도전성 스트랩들(108) 중 하나 위에 배치되고, n 베이스 영역(112)이 애노드 영역(110) 위에 배치되고, p 베이스 영역(114)이 n 베이스 영역(112)과 캐소드 영역(116) 사이에 배치되도록 도 2a에 도시된 것들에 관하여 반대로 될 수 있다. 메모리 셀들(102)은 도 2a에 관련하여 기술된 바와 같이 제 1 방향(X)으로 확장하는 복수의 행들 및 제 2 방향(Y)으로 확장하는 복수의 열들을 포함하는 어레이로 배열될 수 있다. 반도체 장치(200)의 제어 게이트들(106)은 사이리스터들(104)의 p 베이스 영역(114)을 따라 배치될 수 있다.
제어 게이트들(106) 각각은 반도체 장치(200)의 메모리 셀들(102)을 바이어스하기 위해 전압원(도시되지 않음)에 동작가능하게 연결될 수 있다. 반도체 장치(200)의 동작 동안, 캐소드들로서 기능할 수 있는 도전성 라인들(134)에 전압이 인가될 수 있고 도전성 스트랩들(108) 각각은 데이터/감지 라인(즉, 비트라인)으로서 기능할 수 있고 반도체 장치(200)의 메모리 셀들(102)을 전기적으로 결합하는 순방향 바이어스를 생성할 수 있다.
도 3b는 도 3a에 도시된 반도체 장치(200)의 일부분의 회로도이다. 메모리 셀들(102)은 복수의 행들(118) 및 열들(120)로 배치되고, 각각은 사이리스터(104) 및 제어 게이트(106)를 포함한다. 제어 게이트들(106) 각각은 행들(118) 중 하나의 행의 사이리스터들(104)에 전기적으로 결합되고, 도전성 스트랩들(108) 및 도전성 라인들(134) 각각은 열들(120) 중 하나의 사이리스터들(104)에 전기적으로 결합된다.
도 4는 도 2a 내지 도 3b에 도시된 반도체 장치들(100 및 200)의 부분의 일부 평면도이다. 제어 게이트들(106)은 행들로 횡방향으로 확장하고 이 위에 도전성 라인들(134)이 열들으로 수직으로 확장한다. 도 2a 및 도 2b에 도시된 반도체 장치(100)에서, 도전성 라인들(134)은 p형 결정질 실리콘 물질을 포함하는 도핑된 영역(도시되지 않음) 위에 놓인다. 도 3a 및 도 3b에 도시된 반도체 장치(200)에서, 도전성 라인들(134)은 n형 결정질 실리콘 물질을 포함하는 도핑된 영역(도시되지 않음) 위에 놓인다. 메모리 셀들(102) 각각은 4F2의 셀 크기를 갖는다. 4F2 셀 크기는 반도체 장치(100)의 동작 동안 캐소드 또는 비트라인으로서 도전성 스트랩(108)을 제공함으로써 달성된다.
도 5 내지 도 15를 참조하여, 도 2a 내지 도 4에 도시된 것들과 같은, 각각이 사이리스터(104)를 포함하는 복수의 메모리 셀들(102)을 포함하는 반도체 장치들(100 및 200)을 형성하는 방법이 이제 기술될 것이며, 동일 구성요소들에 동일 참조부호가 지정된다. 그 위에 형성된 도핑된 물질(140), 도전성 물질(130) 및 비정질 실리콘(128)을 갖는 기판(138)을 포함하는 도너 웨이퍼(doner wafer)(136)가 형성될 수 있다. 기판(138)은 전체 혹은 부분적인 웨이퍼의 반도체 물질(예를 들면, 실리콘, 실리콘 게르마늄, 갈륨비소, 인화인듐, 등)과 같은 제조 기판, 혹은 실리콘-온-글래스(SOG), 실리콘-온-세라믹(SOC), 또는 실리콘-온-사파이어(SOS) 기판과 같은 전체 혹은 부분적인 실리콘-온-절연체(SOI) 유형의 기판, 혹은 이외 어떤 다른 공지된 적합한 제조 기판을 포함할 수 있다. 본원에서 사용되는 바와 같이, "웨이퍼"라는 용어는 다른 벌크 반도체 기판들뿐만 아니라 통상적인 웨이퍼들을 포함한다. 일실시예에서, 기판(138)은 결정질 실리콘 물질을 포함할 수 있다. 기판(138)은 도핑될 수도 있고 도핑되지 않을 수도 있다. 일실시예에서, 기판(138)은 도 2a에 도시된 반도체 장치(100)를 형성하기 위해 사용될 수 있는 p형 실리콘 물질을 형성하기 위해 p형 불순물로 도핑될 수 있다. 또 다른 실시예에서, 기판(138)은 도 3a에 도시된 반도체 장치(200)를 형성하기 위해 사용될 수 있는 n형 실리콘 물질을 형성하기 위해 n형 불순물로 도핑될 수 있다.
도 2a 및 도 3a에 관련하여 기술된 바와 같이, 도핑된 물질(140)(도 5)은, 더 상세히 기술되는 바와 같이, 도 2a에 도시된 반도체 장치(100)의 캐소드 영역들(116)을 형성하기 위해 사용될 수 있는 고농도로 도핑된 n형 물질, 혹은 도 3a에 도시된 반도체 장치(200)의 애노드 영역들(110)을 형성하기 위해 사용될 수 있는 고농도로 도핑된 p형 물질을 포함할 수 있다. 도핑된 물질(140)은 기판(138) 상에 통상적인 이온 주입을 수행함으로써 형성될 수 있다. 일실시예에서, 비소(As), 인(P) 또는 안티몬(Sb)과 같은 n형 불순물의 이온들을 기판(138)에 주입함으로써 고농도로 도핑된 n형 실리콘 물질(즉, n+ 물질)을 포함하기 위해 도핑된 물질(140)이 형성될 수 있다. n+ 물질을 포함하는 도핑된 물질(140)은 상세히 기술되는 바와 같이, 도 2a에 도시된 반도체 장치(100)의 캐소드 영역들(116)을 형성하기 위해 사용될 수 있다. 또 다른 실시예에서, 도핑된 물질(140)은 붕소(B)와 같은 p형 불순물의 이온들을 기판(138)에 주입함으로써 고농도로 도핑된 p형 실리콘 물질(즉, p+ 물질)을 포함하기 위해 형성될 수 있다. p+ 물질을 포함하는 도핑된 물질(140)은 상세히 기술되는 바와 같이 도 3a에 도시된 반도체 장치(200)의 애노드 영역들(110)을 형성하기 위해 사용될 수 있다. 도핑된 물질(140)은 도전성 물질(130) 및 비정질 실리콘(128)이 도너 웨이퍼(136) 상에 형성되기 전에 혹은 후에 형성될 수 있다. 또 다른 실시예에서, 도핑된 물질(140)은 이동도를 개선하고 도핑된 물질(140) 내에서의 도펀트들의 확산보다 더 나은 제어를 제공하기 위해서 도핑된 실리콘 게르마늄, 도핑된 갈륨비소, 또는 도핑된 질화갈륨을 기판(138) 상에 에픽택셜로 성장 또는 증착함으로써 형성될 수 있다.
도전성 물질(130)은 상변화 물질, 티탄, 티탄 실리사이드, 산화티탄, 질화티탄, 탄탈, 탄탈 실리사이드, 산화탄탈, 질화탄탈, 텅스텐, 텅스텐 실리사이드, 산화텅스텐, 질화텅스텐, 그외 금속들, 금속 실리사이드, 산화금속, 또는 질화금속 물질들, 혹은 복수의, 서로 다른 도전성 물질들을 포함하는 이들의 조합들을 포함한 저 저항률 물질일 수 있지만, 이들로 한정되는 것은 아니다. 일실시예에서, 도전성 물질(130)은 질화티탄이 기판(138)으로서 사용되는 물질과 같은 많은 물질들에 대한 양호한 부착 또는 부착력을 갖기 때문에 질화티탄으로부터 형성될 수 있다. 또한, 질화티탄은 고 융점(약 3000℃)을 가지며, 이는 고 가공 온도들에 의해 영향을 받지 않게 한다. 또한, 질화티탄은 다른 도전성 물질들과의 우수한 오믹 접촉을 만든다. 또한, 질화티탄은 공통적으로 반도체 제조에서 사용되며, 따라서, 통상적인 제조 공정들에 쉽게 포함될 수 있다. 일실시예에서, 도전성 물질(130)은 금속 모드 질화티탄(MMTiN)과 같은 티탄-농후 질화티탄이다. 또한, 도전성 물질(130)은 복수의 도전성 물질들로부터 형성될 수 있다. 또 다른 실시예에서, 도전성 물질(130)은 티탄, 텅스텐 또는 알루미늄과 같은 금속으로부터 형성되고 이 위에는 질화티탄 물질의 층이 형성된다. 도전성 물질(130)의 두께는 물질에 따라 최적화될 수 있어 저 오믹 접촉(low ohmic contact)을 제공할 수 있다. 예를 들면, 도전성 물질(130)이 MMTiN과 같은 질화티탄이라면, 도전성 물질(130)은 약 10 nm 내지 약 50 nm의 두께를 가질 수 있다. 도전성 물질(130)은 예를 들면, 원자층 증착(ALD), 화학기상증착(CVD), 또는 플라즈마 기상증착(PVD)과 같은 당 업계에서 공지된 증착기술에 의해 형성될 수 있다.
비정질 실리콘(128)은 예를 들면, ALD, CVD, 또는 PVD와 같은 당 업계에서 공지된 증착 기술에 의해 도전성 물질(130) 상에 형성될 수 있다. 일실시예에서, 비정질 실리콘(128)은 PVD, 및 이에 이어 화학-기계식 평탄화(CMP)에 의해 도전성 물질(130) 상에 형성될 수 있다. 비정질 실리콘(128)의 두께는 약 10 nm 내지 약 80 nm일 수 있다.
또한, 도너 웨이퍼(136)는 기판(138)에 원자종들을 주입함으로써 형성된 전사 영역(146)을 포함할 수 있다. 원자 종들은 수소 이온들, 불활성 또는 노블(noble) 기체들이라고도 하는 희가스(rare gas)들의 이온들, 혹은 불소 이온들일 수 있다. 원자 종들은 점선들로 도 5에 나타낸, 주입 구역(148)을 형성하기 위해 도너 웨이퍼(136)의 기판(138)에 주입될 수 있다. 원자 종들은 도전성 물질(130) 또는 비정질 실리콘(128)이 기판(138) 상에 형성되기 전에 혹은 후에 기판(138)에 주입될 수 있다. 주입 구역(148)은 당 업계에서 공지된 바와 같이 원자종들의 주입 도우즈(implant dose) 및 에너지와 같은 파라미터들에 따르는 기판(138) 내에 요망되는 깊이로 형성될 수 있다. 주입 구역(148)의 깊이는 도 2a 및 도 3a에 도시된 사이리스터들(104)의 요망되는 두께에 기초하여 제어될 수 있다. 주입 구역(148)은 주입된 원자 종들을 포함하는 마이크로버블들 또는 마이크로 공동들을 포함하며, 이것은 기판(138) 내에 약화된 영역을 제공한다. 도너 웨이퍼(136)는 도너 웨이퍼(136) 내에 결정질 재배열 및 마이크로버블들 혹은 마이크로 공동들의 유착을 달성하기 위해 주입이 행해지는 온도 이상에서, 그러나 도전성 물질(130)의 용융 온도 미만의 온도에서 열적으로 처리될 수 있다. 이하 기술되는 바와 같이, 도너 웨이퍼(136)는 주입 구역(148)에서 갈라지게 되어 도 6에 도시된 반도체 구조(172')를 형성할 수 있다.
도 6에 도시된 바와 같이, 도너 웨이퍼(136)는 도너 웨이퍼(136)의 비정질 실리콘(128)이 절연 물질(150)과 접촉하게 액셉터 웨이퍼(acceptor wafer)(152) 위에 놓이는 절연 물질(150) 상에 중첩될 수 있다. 액셉터 웨이퍼(152)를 형성하기 위해, 예를 들면, ALD, CVD, 또는 PVD와 같은 당 업계에서 공지된 통상적인 증착 기술을 사용하여 벌크 기판(154) 상에 절연 물질(150)이 형성될 수 있다. 예를 들면, 벌크 기판(154)은 실리콘 기판을 포함할 수 있다. 상보형 금속-산화물-반도체(CMOS) 장치(156)와 같은 적어도 부분적으로 제조된 통상적인 논리장치가 선택적으로 벌크 기판(154) 상에 형성될 수 있고 통상적인 기술들에 의해 형성될 수 있다. 예를 들면, CMOS 장치(156)는 벌크 기판(154)에서 소스 영역들(160) 및 드레인 베이스 영역들(162) 사이에 배치된 전계효과 트랜지스터들(FETs)(158)의 어레이를 포함할 수 있다. FET들(158)의 각각은 스페이서들(166) 사이에 배치된 게이트 유전체(163) 및 게이트 전극(164)을 포함할 수 있다. 유전체 물질(168)은 선택적으로, 벌크 기판(154)과 FET들(158) 각각의 게이트 전극(164) 사이에 형성될 수 있다. CMOS 장치(156)는 FET들(158)을 상호연결하는 복수의 라인 상호연결들(170)을 더 포함할 수 있다.
이어서, 도너 웨이퍼(136)의 비정질 실리콘(128)은 열에 대한 노출에 의해 액셉터 웨이퍼(152)의 절연 물질(150)에 본딩될 수 있다. 도너 웨이퍼(136)를 액셉터 웨이퍼(152)에 본딩하기 전에, 비정질 실리콘(128)의 표면과 절연 물질(150)의 표면 중 적어도 하나는, 선택적으로, 이들간에 본딩 강도를 개선하기 위해 처리될 수 있다. 이러한 처리 기술들은 이 기술에 공지되어 있고 예를 들면 화학적 활성화, 플라즈마 활성화 또는 주입 활성화를 포함할 수 있다. 예를 들면, 절연 물질(150)의 표면은 희석 암모니아 수산화물 용액 혹은 불화수소 용액으로 처리될 수 있다. 또한, 비정질 실리콘(128)의 표면은 플라즈마로 활성화된 표면을 형성하기 위해 예를 들면, 아르곤의 플라즈마에 노출될 수 있다. 비정질 실리콘(128)의 표면 및 절연 물질(150)의 표면 중 적어도 하나를 활성화하는 것은 비정질 실리콘(128)의 표면 및 절연 물질(150)의 표면 상에 생성되는 이온 종들(예를 들면, 수소)의 증가된 이동도에 기인하여, 이들 간에 후속 본딩의 동력학을 증가시킬 수 있다.
도 6을 참조하면, 도너 웨이퍼(136)의 비정질 실리콘(128)은 반도체 구조(172')를 형성하기 위해 액셉터 웨이퍼(152)의 절연 물질(150)과 접촉하여 이에 본딩될 수 있다. 비정질 실리콘(128)은 예를 들면, 약 300℃ 내지 약 400℃와 같은 약 600℃ 미만의 온도까지 반도체 구조(172')를 가열함으로써 절연 물질(150)에 본딩될 수 있다. 절연 물질(150)이 이산화실리콘으로부터 형성된다면, 비정질 실리콘(128)과 절연 물질(150) 간에 산화실리콘 결합(bond)들이 형성될 수 있다. 도전성 물질(130)이 금속 또는 그외 열 감응 물질로 형성될 수 있기 때문에, 반도체 구조(172')가 노출되는 온도는 도전성 물질(130)의 융점 미만일 수 있다. 또한, 비정질 실리콘(128) 및 절연 물질(150)은 이를테면 주변 온도(약 20℃ 내지 약 25℃)에서 열없이 본딩될 수 있다. 또한, 비정질 실리콘(128)을 절연 물질(150)에 본딩하기 위해 압력이 도너 웨이퍼(136) 및 액셉터 웨이퍼(152)에 가해질 수 있다. 일단 도너 웨이퍼(136)가 액셉터 웨이퍼(152)에 본딩되면, 도너 웨이퍼(136)로부터의 도전성 물질(130)은 매립 도전성 물질을 형성할 수 있고, 이것은 절연 물질(150)과 기판(138) 사이에 배치된다.
이어서, 도 7에 도시된 반도체 구조(172)를 형성하기 위해 기판(138)으로부터 전사 영역(146)이 제거될 수 있다. 전사 영역(146)은 이를테면 전단력을 주입 구역(148)에 가함으로써(도 6) 혹은 주입 구역(148)에 열 또는 분사 기체 스트림을 가함으로써 당 업계에서 공지된 기술들에 의해 제거될 수 있다. 주입 구역(148) 내에 주입된 수소 또는 그외 다른 이온들은 쉽게 갈라질 수 있는, 반도체(138) 내에 약화된 영역을 생성한다. 기판(138')의 남은 부분은 예를 들면, 약 50 nm 내지 약 30 nm(약 500Å 내지 약 3000Å)의 두께를 가질 수 있다. 기판(138')의 남은 부분으로부터 전사 영역(146)의 분리 후에, 기판(138')의 노출된 표면(176)은 바람직하지 않게 거칠 수 있다. 기판(138')의 노출된 표면(176)은 당 업계에서 공지된 기술들, 예를 들면, 연삭(grinding), 습식 에칭, 및 화학-기계식 연마(CMP) 중 하나 이상에 따라, 기술된 바와 같은 후속 가공을 용이하게 하기 위해서 평탄화될 수 있다.
반도체 구조(172)는 SMART-CUT®층 전사 기술의 수정에 의해 형성될 수 있다. SMART-CUT®층 전사 기술은 예를 들면, Bruel의 미국특허 RE 39,484, Aspar 등의 미국특허 6,303,468, Aspar 등의 미국특허 6,335,258, Moriceau 등의 미국특허 6,756,286, Aspar 등의 미국특허 6,809,044, Aspar 등의 미국특허 6,946,365, 및 Dupont의 미국특허출원 공개번호 2006/0099776에 상세히 기술되어 있다. 그러나, 충분히 낮은 공정 온도들이 유지된다면, 매립 도전성 물질을 갖는 반도체 구조를 제조하는데 적합한 다른 공정들이 사용될 수도 있다. SMART-CUT®층 전사 기술의 통상적 구현에서, 고온 어닐링을 사용하여 도너 웨이퍼들 및 액셉터 웨이퍼들이 함께 본딩된다. 도너 및 액셉터 웨이퍼들을 본딩하기 위해 사용되는 온도는 약 1000℃ 내지 약 1300℃이다. 그러나, 본원에 기술된 반도체 구조들 내의 도전성 물질(130)의 존재에 기인하여, 본 발명의 반도체 구조는 열 손상 없이 이러한 온도들에 대한 노출을 견딜 수 없을 것이다. 따라서, 위에 기술된 바와 같이, 액셉터 웨이퍼(152) 및 도너 웨이퍼(136)를 본딩하기 위해 더 낮은 온도들이 사용될 수 있다. 반도체 구조(172)를 형성하기 위한 예시적인 방법들은 "SILICON-METAL-ON-INSULATOR STRUCTURES, METHODS OF FORMING SUCH STRUCTURES, AND SEMICONDUCTOR DEVICES INCLUDING SUCH STRUCTURES" 명칭으로 2010년 5월 2일 출원된 미국 특허출원번호 12/715,704에 상세히 기술되어 있다. 도 6 및 도 7이 반도체 구조(172)를 형성하는 방법의 일실시예를 예시하고 있으나, 미국 특허출원번호 12/715,704에 기술된 방법들, 혹은 그외 다른 공지된 방법들 중 어느 것이든 반도체 구조(172)를 형성하기 위해 이용될 수 있다.
도 8을 참조하면, 기판(138'), 도핑된 물질(140), 도전성 물질(130) 및 비정질 실리콘(128)의 부분들은 도전성 스트랩들(108)을 형성하기 위해 제거될 수 있고, 그 각각은 도 2a에 도시된 반도체 장치(100) 내의 캐소드 상호연결로서 혹은 도 3a에 도시된 반도체 장치(200) 내의 비트라인으로서 기능할 수 있다. 도 5 내지 도 7에 관하여 기술된 본딩 및 물질 전사 공정에 의해 매립 도전성 물질(130)을 포함하는 반도체 구조(172)를 형성하는 것은 통상적인 실리콘 웨이퍼 또는 통상적인 실리콘-온-절연체(SOI) 구조를 사용하여 가능하지 않은 도전성 스트랩들(108)을 형성할 수 있게 한다. 간단하게 하기 위해서, 도 6 및 도 7에서 절연 물질(150) 밑에 있는 액셉터 웨이퍼(152)는 나머지 도면들에서 생략되었다. 도전성 스트랩들(108)은 기판(138') 상에 마스크 물질(도시되지 않음)을 증착하고, 기판(138')의 표면들이 노출되는 개구들을 형성하기 위해 마스크 물질을 패터닝(patterning)함으로써 형성될 수 있다. 마스크 물질은 예를 들면, 포토레지스트 물질, 산화물 물질, 투명 탄소 또는 비정질 탄소를 포함할 수 있다. 마스크 물질을 형성하고 패터닝하는 방법들은 이 기술에 공지되어 있고 따라서 여기에서는 상세히 기술되지 않는다. 마스크 물질 내의 개구들을 통해 노출된 기판(138'), 도핑된 물질(140), 도전성 물질(130) 및 비정질 실리콘(128)의 부분들은 기판(138'), 도핑된 물질(140), 도전성 물질(130) 및 비정질 실리콘(128) 각각의 남은 부분들 사이에 슬롯들(178)을 형성하기 위해 제거될 수 있다. 이어서, 마스크 물질의 나머지 부분들이 제거될 수 있다.
비제한적 예로서, 슬롯들(178)은 기판(138'), 도핑된 물질(140), 도전성 물질(130) 및 비정질 실리콘(128)의 각각을 관통하여 제 1 방향(X)으로 확장하여 형성될 수 있다. 기판(138'), 도핑된 물질(140), 도전성 물질(130) 및 비정질 실리콘(128)의 부분들은, 예를 들면, 이방성 반응성 이온(즉, 플라즈마) 에칭 공정을 사용하여 제거되어 하부에 놓인 절연 물질(150)을 노출시킬 수 있다. 예를 들면, 기판(138') 및 도핑된 물질(140)이 도핑된 결정질 실리콘 물질로부터 각각 형성된다면, 마스크 물질 및 절연 물질(150)에 선택적인 도핑된 실리콘 물질의 부분들을 선택적으로 제거하기 위해 산소(O2) 기체, 테트라플루오로메탄(CF4) 기체, 브롬화수소 (HBr) 기체를 사용한 반응성 이온 에칭(RIE) 공정이 수행될 수 있다. 도전성 물질(130)이 질화티탄 또는 텅스텐 실리사이드로부터 형성된다면, 마스크 물질 및 절연 물질(150)에 선택적인 질화티탄 및 비정질 실리콘 물질을 제거하기 위해서 브롬-함유 기체 및 불소-함유 기체의 혼합물 혹은 불소-함유 기체 및 염소-함유 기체의 혼합물이 사용될 수 있다.
도 9에 도시된 바와 같이, 충전 물질(180)이 반도체 구조(172) 위에 형성될 수 있다. 비제한적 예로서, 충전 물질(180)은 산화물 물질, 질화물 물질 또는 스핀-온-글래스(SOG) 물질과 같은 유전체 물질을 포함할 수 있고, 화학기상증착 공정을 사용하여 증착될 수 있다. 충전 물질(180)을 형성한 후에, 화학-기계식 연마(CMP) 공정은 이의 부분들을 제거하여 반도체 구조(172)의 상측 표면(174)이 실질적으로 평면이 되도록 하는데 사용될 수 있다.
도 10은 기판(138') 및 도핑된 물질(140)(도 9)의 부분들이 제거되어 복수의 필라들(182)을 형성하고 도전성 스트랩들(108)의 상호연결 영역들(132)을 노출시킨 후의 반도체 구조(172)를 도시한 것이다. 나머지 도면들에서, 충전 물질(180)은 간단하고 명료한 예시를 위해 생략되었다. 필라들 각각은 기판(138") 및 도핑된 물질(140')의 나머지 부분을 포함한다. 일실시예(도 10에 도시됨)에서, 필라들(182)은 도 2a에 도시된 반도체 장치(100)의 사이리스터들(104) 중 하나를 형성하기 위해 캐소드 영역(116) 및 p 베이스 영역(114)을 각각 포함할 수 있다. 또 다른 실시예에서(도시되지 않음), 필라들(182) 각각은 도 3a에 도시된 반도체 장치(200)의 사이리스터들(104)을 형성하기 위해 애노드 영역들(110) 및 n 베이스 영역들(112)을 포함할 수 있다. 필라들(182)은 반도체 구조(172) 위에 마스크 물질(도시되지 않음)을 증착하고 마스크 물질을 패터닝하여 기판(138')의 표면들이 노출되는 개구들을 형성함으로써 형성될 수 있다. 선택적으로, 충전 물질(180)(도 9)의 표면들은 마스크 물질을 통해 노출될 수 있다. 마스크 물질은 예를 들면, 포토레지스트 물질, 산화물 물질, 투명 탄소 또는 비정질 탄소를 포함할 수 있다. 마스크 물질을 형성하고 패터닝하는 방법들은 이 기술에 공지되어 있고 따라서 여기에서는 상세히 기술되지 않는다. 마스크 물질 내의 개구들을 통해 노출된 기판(138') 및 도핑된 물질(140)의 부분들은 필라들(182)을 형성하고 도전성 스트랩들(108)의 상호연결 영역들(132)을 노출시키기 위해서 제거될 수 있다. 예를 들면, 기판(138') 및 도핑된 물질(140)이 도핑된 결정질 실리콘으로부터 각각 형성된다면, 도전성 스트랩들(108)로부터 도전성 물질(130)을 제거함이 없이 도핑된 결정질 실리콘의 부분들을 선택적으로 제거하기 위해 반응성 이온 에칭(RIE) 공정이 수행될 수 있다. 필라들(182) 각각은 약 2:1 내지 약 20:1, 특히 약 3:1 내지 약 10:1의 어스펙트 비(aspect ratio)를 갖도록 형성될 수 있다. 도 10에 도시된 필라들(182)은 이들간에 도전성 물질(130)의 표면들을 노출시키기 위해 도핑된 물질(140)(도 9)을 완전히 제거함으로써 형성된다. 구성된 바와 같이, 필라들(182)은 도핑된 물질(140)의 적어도 일부분이 점선들로 도시된 바와 같이 도전성 스트랩들(108) 위에 남아 있게, 기판(138')(도 9) 또는 이의 일부만을 제거함으로써 형성될 수 있다.
도 1a에 도시된 것과 같은 수직 사이리스터들(12)을 형성하는 통상의 방법들에서, 캐소드 영역(24)은 통상적인 도핑 공정들에 의해 형성되며, 도펀트들이 수직 사이리스터(12)의 상측 표면에서 캐소드 영역(24)으로 주입된다. 이러한 도핑 공정들은 흔히 도펀트들 또는 불순물들의 바람직하지 못한 농도 또는 분포를 초래하며, 이에 따라, 도 1a에 도시된 수직 사이리스터(12)의 캐소드 영역(24)과 같은 실질적인 깊이들의 물질에 도펀트들 또는 불순물들을 도입하는데 있어선 효과적이지 않다. 반대로, 도 5 내지 도 7에 관련하여 기술된 본딩 및 물질 전사 공정은 물질 전사에 앞서 기판(138, 138') 및 도핑된 물질(140)의 도핑을 할 수 있게 한다. 따라서, 도펀트 농도 또는 분포에서 균일성과 같은 기판(138, 138') 및 도핑된 물질(140)의 품질들이 실질적으로 개선된다. 기판(138, 138') 및 도핑된 물질(140)은 필라들(182)을 형성하기 전에 도핑될 수 있기 때문에, 본 발명의 방법은 도 2a에 도시된 반도체 장치(100)의 캐소드 영역들(116) 및 p 베이스 영역들(114)과 도 3a에 도시된 반도체 장치(200)의 애노드 영역들(110) 및 n 베이스 영역들(112)의 도펀트 농도의 제어 및 최적화를 할 수 있게 한다.
필라들(182)은 필라들(182)이 제 1 방향(X)으로 정렬되는 복수의 행들 및 필라들(182)이 제 2 방향(Y)으로 정렬되는 복수의 열들을 포함하는 어레이로 형성될 수 있다. 기판(138') 및 도핑된 물질(140)은 상호연결 영역들(132)이 도전성 스트랩들(108)을 밑에 또는 위에 반도체 구조들(도시되지 않음)에 전기적으로 상호연결하는데 유용할 수 있는 스태거 구성(staggered configuration)을 갖게 제거될 수 있다.
도 11a 내지 도 11c는 필라들(182) 상에 제어 게이트들(106)을 형성하는 방법의 실시예를 도시한 것으로 게이트 유전체 물질(184) 및 도전성 물질(186)이 반도체 장치(172) 상에 증착된 후에 도 10에 도시된 반도체 구조(172)의 사시도들이다. 도 11a는 필라들(182) 사이에 배치된 충전 물질(180)을 갖는 반도체 장치(172)를 도시한 것이다. 도 11b에 도시된 바와 같이, 게이트 유전체 물질(184) 및 도전성 물질(186)은 반도체 구조(172) 상에 콘포멀(conformally)하게 형성될 수 있다. 비제한적 예로서, 게이트 유전체 물질(184)은 예를 들면, 화학기상증착 공정, 열산화 공정 또는 이들의 조합을 사용하여 형성된 산화물 물질 또는 질화물 물질일 수 있다. 이어서, 도전성 물질(186)이 게이트 유전체 물질(184) 상에 형성될 수 있다. 비제한적 예로서, 도전성 물질(186)은 질화티탄, 탈륨 질화물 텅스텐 또는 알루미늄으로부터 형성될 수 있고, 화학기상증착 공정을 사용하여 증착될 수 있다. 약 50 Å 내지 100Å 사이의 두께를 갖는 폴리실리콘 물질과 같은 라이너 물질(도시되지 않음)은 도전성 물질(186) 상에 증착될 수 있다. 도 11c을 참조하면, 라이너 및 도전성 물질(186)의 부분들을 제거하여 도전성 물질(186)의 나머지 부분들 위에 놓이는 라이너 물질의 스페이서들(도시되지 않음)을 형성하기 위해 이방성 건식 에칭 공정이 수행될 수 있다. 스페이서들을 하드 마스크로서 사용하여, 예를 들면, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(deionized water)를 사용한 습식 에칭 공정이 도전성 물질(186)을 언더컷하여 도 12에 도시된 제어 게이트들(106)을 형성하기 위해 수행될 수 있다. 이어서, 스페이서들이 제거될 수 있다. 예를 들면, 스페이서들이 폴리실리콘을 포함한다면, 테트라에칠수산화암모늄(TMAH)을 사용한 습식 에칭 공정은 제어 게이트들(106) 및 게이트 유전체(124)에 선택적인 폴리실리콘 물질을 제거하기 위해 사용될 수 있다. 제어 게이트들(106) 및 게이트 유전체(124)는 당 업계에서 공지된 임의의 다른 기술들을 사용하여 형성될 수 있다.
도 11a 내지 도 11c에 도시된 실시예들에서, 필라들(182)의 2개의 표면들 상에 제어 게이트들(106)이 형성된다. 그러나, 제어 게이트들(106)이 필라들(182)의 단일 측 상에도 형성될 수 있다. 예를 들면, 제어 게이트들(106)을 형성한 후에, 필라들(182)의 일측 상에 제어 게이트들(106)의 표면들이 노출되는 복수의 개구들을 형성하기 위해 마스크 물질(도시되지 않음)이 반도체 구조(172) 상에 증착되고 패터닝될 수 있다. 제어 게이트들(106) 각각의 노출된 부분을 제거하여 제어 게이트들(106)이 필라들(182)의 단일 측 상에 남아 있도록 통상적인 에칭 공정이 수행될 수 있다.
도 12에 도시된 바와 같이, 게이트 유전체(124)는 선택적으로, 제어 게이트들(106)에 대해 선택적으로 제거될 수 있다. 필라들(182) 각각의 상측 영역에는, 도 2a에 도시된 반도체 장치(100)의 n 베이스 영역들(112), 혹은 도 3a에 도시된 반도체 장치(200)의 p 베이스 영역들(114)을 형성하기 위해 도펀트 또는 불순물이 주입될 수 있다. 필라들(182)의 노출된 부분들은 이온 주입 공정 또는 고온 확산 공정과 같은 통상적인 방법들을 사용하여 도핑될 수 있다. 일실시예에서, 도 2a에 도시된 반도체 장치(100)의 사이리스터들(104)의 n 베이스 영역들(112)은 n형 물질이 형성되게, 인 또는 비소와 같은 n형 도펀트에 반도체 장치(172)를 노출시킴으로써 형성될 수 있다. 또 다른 실시예에서, 도 3a에 도시된 반도체 장치(200)의 사이리스터들(104)의 p 베이스 영역들(114)은 p형 물질이 형성되게, 보론 또는 알루미늄과 같은 p형 도펀트에 반도체 장치(172)를 노출시킴으로써 형성될 수 있다. 또 다른 예로서, 필라들(182)의 노출된 표면들 상에 박막의 고농도로 도핑된 p형 물질 또는 고농도로 도핑된 n형 물질(도시되지 않음)이 증착될 수 있고, 도펀트들이 고농도로 도핑된 p형 물질 또는 고농도로 도핑된 n형 물질로부터 필라들(182)로 이주하여 요망되는 도핑된 물질(즉, 도 2a에 도시된 n 베이스 영역들(112) 혹은 도 3a에 도시된 p 베이스 영역들(114))을 생성하는 동안 열 어닐링이 수행될 수 있다.
도 13에 도시된 바와 같이, 도 2a에 도시된 반도체 장치(100)의 애노드 영역들(110) 혹은 도 3a에 도시된 반도체 장치(200)의 캐소드 영역들(116)을 형성하기 위해 필라들(182) 각각의 상측 영역에 도펀트 또는 불순물이 주입될 수 있다. 필라들(182)의 노출된 부분들은 도 12에 관련하여 기술된 바와 같이, 통상적인 방법들을 사용하여 도핑될 수 있다. 일실시예에서, 도 2a에 도시된 반도체 장치(100)의 애노드 영역들(110)은 고농도로 도핑된 p형 물질이 형성되게, p형 도펀트에 반도체 장치(172)를 노출시킴으로써, 혹은 필라들(182)의 노출된 표면들 상에 고농도로 도핑된 p형 물질을 증착하고 열 어닐링을 수행함으로써 형성될 수 있다. 또 다른 실시예에서, 일실시예에서, 도 3a에 도시된 반도체 장치(200)의 캐소드 영역들(116)은 고농도로 도핑된 p형 물질이 형성되게, 반도체 장치(172)를 n형 도펀트에 노출시킴으로써, 혹은 필라들(182)의 노출된 표면들 상에 고농도로 도핑된 n형 물질을 증착하고 열 어닐링을 수행함으로써 형성될 수 있다.
도 2a에 도시된 반도체 장치(100)의 애노드 영역들(110) 및 n 베이스 영역들(112), 혹은 도 3a에 도시된 반도체 장치(200)의 캐소드 영역들(116) 및 p 베이스 영역들(114)의 형성이 도 5에 도시된 단계들 후에 수행되는 것으로서 위에 예시되었지만, 이들 영역들은 도 5 내지 도 7에 관련하여 기술된 본딩 및 물질 전사 공정에 의해 반도체 구조(172)를 형성하기에 앞서 형성될 수도 있다. 도 14에 도시된 바와 같이, 도너 웨이퍼(136')는 도 5에 도시된 도너 웨이퍼(136)와 유사한 구조를 갖게 형성될 수 있고, 추가로 제 1 물질(142) 및 제 2 물질(144)을 포함할 수 있다. 제 1 물질(142) 및 제 2 물질(144)은 통상적인 도핑 공정에 의해 형성될 수 있고, 이것은 도너 웨이퍼(136')의 제 1 주 표면(188) 또는 제 2 주 표면(190)을 도펀트 또는 불순물에 노출시킴으로써 수행될 수 있다. 일실시예에서, 도 10에 관련하여 기술된 바와 같은 필라들(182)의 형성시, 도 2a에 도시된 반도체 장치(100)의 사이리스터들(104)이 형성되게, 기판(138)은 고농도로 도핑된 n형 물질을 포함할 수 있고, 제 1 물질(142)은 p형 물질을 포함할 수 있고, 제 2 물질(144)은 n형 물질을 포함할 수 있고, 도핑된 물질(140)은 고농도로 도핑된 p형 물질을 포함할 수 있다. 또 다른 실시예에서, 도 10에 관련하여 기술된 바와 같은 필라들(182)의 형성시, 도 3a에 도시된 반도체 장치(200)의 사이리스터들(104)이 형성되게, 기판(138)은 고농도로 도핑된 p형 물질을 포함할 수 있고, 제 1 물질(142)은 n형 물질을 포함할 수 있고, 제 2 물질(144)은 p형 물질을 포함할 수 있고, 도핑된 물질(140)은 고농도로 도핑된 n형 물질을 포함할 수 있다. 이에 따라, 도 5 내지 도 7에 관련하여 기술된 본딩 및 물질 전사 공정에 앞서 기판(138)을 도핑하는 것은 그 내부에서 도펀트들의 농도 및 분포가 제어되고 최적화되게 할 수 있게 한다.
사용 및 동작 동안, 전류가 캐소드 영역(116)에서 도 2a 내지 도 3b에 도시된 사이리스터들(104)의 애노드 영역(110)에 흐르게, 제어 게이트(106)에 전압이 인가될 수 있다. 제어 게이트들(106)의 형성 동안, 제어 게이트들(106)과 사이리스터들(104)의 연관된 p 베이스 영역들(114) 간에 중첩이 일어날 수 있다. 이러한 중첩은 정전용량을 생성하여 완성된 장치의 동작 동안 누설전류를 증가시킬 수 있고, 이에 따라 어레이의 밀도를 제한시킨다. 따라서, p 베이스 영역들(114) 및 연관된 제어 게이트들(106)은 p 베이스 영역들(114) 옆에 위치한 캐소드 영역들(116) 및 n 베이스 영역들(112)과 제어 게이트들(106)의 중첩을 최소화하게 형성될 수 있다. 예를 들면, p 베이스 영역들(114) 위에서 확장하는 제어 게이트들(106)의 부분들은 제어 게이트들(106)이 캐소드 영역들(116) 및 n 베이스 영역들(112) 각각과 p 베이스 영역들(114) 간에 계면들을 넘어 확장하지 않게, 예를 들면, 통상적인 플라즈마 에칭 공정을 사용하여 제거될 수 있다.
도 2a 및 도 3a를 참조하면, 도전성 라인들(134)은 반도체 장치들(100 및 200)을 형성하기 위해 사이리스터들(104) 상에 형성되어 이와 접촉할 수 있다. 도전성 라인들(134)은 제어 게이트들(106)에 실질적으로 수직인 제 1 방향(X)으로 확장하는 도전성 라인들을 형성하기 위해, 도전성 물질을 증착하고 도전성 물질을 패터닝함으로써 형성될 수 있다. 일실시예에서, 도전성 라인들(134)은 통상적인 다마신(damascene) 또는 감법(subtractive) 공정을 사용하여 형성될 수 있다. 예를 들면, 도전성 물질(도시되지 않음)은 반도체 구조(172)(도 12) 상에 형성되고 이들의 부분들은 도전성 라인들(134)을 정의하기 위해 포토레지스트 물질 내의 개구들을 통해 제거될 수 있다. 또 다른 실시예에서, 도전성 라인들(134)은 통상적인 리소그래픽 공정을 사용하여 형성될 수 있다. 예를 들면, 희생 유전체 물질(도시되지 않음)은 반도체 구조(172) 상에 증착될 수 있고, 트렌치들(도시되지 않음)의 패턴은 통상적인 리소그래픽 공정을 사용하여 그 안에 형성될 수 있다. 트렌치들 각각은 형성될 도전성 라인들(134)의 위치들에 형성될 수 있다. 도전성 물질은 트렌치들을 채우기 위해 반도체 구조(172) 상에 증착될 수 있고, 도전성 라인들(134)을 형성하기 위해 유전체 물질 위에 놓이는 도전성 물질의 부분을 제거하기 위해 화학-기계식 연마 공정이 사용될 수 있다.
또한, 도 2a 및 도 3a에 각각 도시된 반도체 장치들(100 및 200) 중 하나를 형성한 후에, 도 5 내지 도 13에 도시된 방법들은 복수의 수직으로 적층된 반도체 장치들, 메모리 또는 로직을 포함하고 증가된 메모리 밀도를 갖는 복수-레벨 반도체 장치를 형성하기 위해 반복될 수 있다.
앞에서 기술된 바와 같이, 도전성 라인들(134)은 도 2a 및 도 2b에 도시된 반도체 장치(100)의 동작 동안 데이터 라인들(즉, 비트라인들)로서 기능하고 도 3a 및 도 3b에 도시된 반도체 장치(200)의 동작 동안에는 캐소드들로서 기능한다.
도 15는 본원에 기술된 하나 이상의 실시예들에 따라 구현된 전자 시스템(300)의 간략화한 블록도이다. 전자 시스템(300)은 적어도 하나의 입력 장치(302), 적어도 하나의 출력 장치(304), 하나 이상의 프로세서들(306)과 같은 메모리 액세스 장치, 및 하나 이상의 메모리 장치들(308)을 포함한다. 메모리 장치들(308)은 본원에 기술된 장치들 또는 방법들의 적어도 하나의 실시예를 포함하는 적어도 하나의 반도체 메모리(310)를 포함한다. 전자 시스템(300)은 다수의 계산, 처리, 및 소비자 제품들의 부분일 수 있다. 비제한적 예들로서, 이들 제품들 중 일부는 개인용 컴퓨터들, 휴대 장치들, 카메라들, 전화들, 무선 장치들, 디스플레이들, 칩셋들, 셋탑박스들, 게임들, 및 차량들을 포함할 수 있다.
결어
일부 실시예들에서, 본 발명은 기판 상에 배치된 도전성 스트랩; 도전성 스트랩 상에 배치되고 복수의 교대로 도핑되고 수직으로 중첩된 반도체 영역들을 포함하는, 사이리스터; 및 사이리스터의 복수의 교대로 도핑되고 수직으로 중첩된 반도체 영역들 중 하나 위에 배치된 제어 게이트를 포함하는, 메모리 셀을 포함한다. 기판 위에 배치된 도전성 스트랩은 비정질 실리콘 위에 놓이는 도전성 물질을 포함할 수 있다. 도전성 스트랩의 적어도 2개의 수직인 표면들은 사이리스터의 측벽들에 정렬될 수 있다. 사이리스터는 서로 수직으로 중첩된 캐소드 영역, p 베이스 영역, n 베이스 영역, 및 애노드 영역을 포함할 수 있다. 제어 게이트는 n형 실리콘의 노출된 측벽들 상에 배치될 수 있다. 제어 게이트는 전압원에 동작가능하게 결합될 수 있다. 메모리 셀은 4F2의 셀 크기를 가질 수 있다.
추가의 실시예들에서, 본 발명은 적어도 하나의 도전성 스트랩; 적어도 하나의 도전성 스트랩 상에 배치된 복수의 메모리 셀들; 복수의 메모리 셀들의 적어도 일부분에 전기적으로 결합된 데이터 라인을 포함하는 반도체 장치를 포함한다. 복수의 메모리 셀들 각각은 복수의 교대로 도핑되고 수직으로 중첩된 반도체 영역들을 포함하는 사이리스터; 및 사이리스터에 연관된 제어 게이트를 포함할 수 있다. 복수의 메모리 셀들 각각은 4F2의 셀 크기를 가질 수 있다. 적어도 하나의 도전성 스트랩은 웨이퍼 상에 형성된 논리장치 위에 놓이는 전기적 절연물질 상에 배치될 수 있다. 사이리스터는 3개의 반도체 접합들을 형성하는 교대로 나타나는 도펀트 유형들의 4개의 도핑된 영역들을 포함한다. 복수의 메모리 셀들은 제 1 방향으로 확장하는 복수의 행들로 정렬되고 제 1 방향에 수직인 제 2 방향으로 확장하는 복수의 열들으로 정렬되어 어레이를 형성할 수 있다. 복수의 메모리 셀들 각각의 사이리스터는 적어도 하나의 도전성 스트랩 상에 배치된 고농도로 도핑된 n형 영역, 고농도로 도핑된 n형 영역 상에 배치된 p형 영역, p형 영역 상에 배치된 n형 영역, 및 n형 영역 상에 배치된 고농도로 도핑된 p형 영역을 포함한다.
다른 실시예들에서, 본 발명은 제 1 방향으로 복수의 행들에 그리고 상기 제 1 방향에 수직인 제 2 방향으로 복수의 열들에 실질적으로 정렬된 복수의 사이리스터들으로서, 복수의 사이리스터들 각각은 복수의 수직으로 중첩되고 교대로 도핑된 반도체 영역들을 포함하는 것인, 복수의 사이리스터들; 및 복수의 열들의 적어도 하나에 복수의 사이리스터들의 각 사이리스터의 복수의 수직으로 중첩되고 교대로 도핑된 반도체 영역들 중 하나에 전기적으로 결합된 적어도 하나의 제어 게이트를 포함하는, 메모리 셀들의 어레이를 포함하는 메모리 어레이를 포함한다. 메모리 셀은 각각이 복수의 행들의 하나에 복수의 사이리스터들의 각 사이리스터에 전기적으로 결합된 복수의 도전성 스트랩들을 더 포함한다. 적어도 하나의 제어 게이트는 복수의 열들 중 하나에 정렬된 복수의 사이리스터들의 각 사이리스터의 적어도 하나의 측벽 상에 배치될 수 있다. 메모리 셀들의 어레이의 복수의 행들 중 한 행에 복수의 사이리스터들의 각 사이리스터는 복수의 도전성 스트랩들 중 한 도전성 스트랩 상에 배치될 수 있다. 또한, 복수의 도전성 라인들은 복수의 행들 중 한 행에 정렬된 사이리스터들 상에 배치되어 이들과 정렬될 수 있다. 메모리 어레이는 복수의 도전성 스트랩들 중 적어도 하나에 전기적으로 결합된 적어도 하나의 논리장치를 더 포함할 수 있다.
다른 실시예들에서, 본 발명은 반도체 장치를 형성하는 방법을 포함한다. 방법은 전기적 절연물질 위에 놓이는 비정질 실리콘, 비정질 실리콘 위에 놓이는 도전성 물질, 도전성 물질 위에 놓이는 도핑된 물질, 및 도핑된 물질 위에 놓이는 도핑된 결정질 실리콘을 포함하는 반도체 구조를 형성하는 단계; 전기적 절연물질을 노출시키는 복수의 채널들을 형성하기 위해 도핑된 결정질 실리콘, 도핑된 물질, 도전성 물질 및 비정질 실리콘 각각의 부분들을 제거하는 단계; 복수의 필라들을 형성하기 위해 도핑된 결정질 실리콘 및 도핑된 물질의 부분들을 제거하는 단계로서, 복수의 필라들의 각 필라는 제 1 도핑된 영역 및 제 1 도핑된 영역에 관하여 반대로 도핑된 제 2 도핑된 영역을 포함하는 것인, 단계; 복수의 필라들의 각 필라의 적어도 하나의 표면 상에 적어도 하나의 제어 게이트를 형성하는 단계; 제 2 도핑된 영역에 관하여 반대로 도핑된 제 3 도핑된 영역을 형성하기 위해 복수의 필라들을 제 1 도펀트에 노출시키는 단계; 및 제 4 도핑된 영역을 형성하기 위해 복수의 필라들을 제 2 도펀트에 노출시키는 단계를 포함한다. 방법들은 복수의 필라들의 각 필라의 제 4 도핑된 영역 위에 이와 접촉한 도전성 라인을 형성하는 단계를 더 포함할 수 있다. 반도체 구조는 도전성 물질 위에 놓이는 비정질 실리콘을 포함하는 도너 웨이퍼를 형성하는 단계로서, 도전성 물질은 결정질 실리콘 웨이퍼 상에 배치된 도핑된 물질 위에 놓이는 것인, 단계; 결정질 실리콘 웨이퍼 내의 소정의 깊이까지 이온들을 주입하는 단계; 액셉터 웨이퍼 상의 전기적 절연물질에 도너 웨이퍼의 비정질 실리콘을 부착하는 단계; 및 결정질 실리콘 웨이퍼, 도핑된 물질, 도전성 물질, 및 액셉터 웨이퍼의 전기적 절연물질의 표면 위에 놓이는 비정질 실리콘의 부분을 남기기 위하여 도너 웨이퍼의 부분을 분리시키는 단계에 의해 형성될 수 있다. 반도체 구조는 전기적 절연물질 밑에 놓인 웨이퍼 상에 형성된 논리장치를 포함할 수 있다.
다른 실시예에서, 본 발명은 적어도 메모리 액세스 장치; 및 적어도 하나의 메모리 액세스 장치에 동작가능하게 결합된 적어도 하나의 반도체 장치를 포함한다. 적어도 하나의 반도체 장치는 적어도 하나의 도전성 스트랩; 적어도 하나의 도전성 스트랩 상에 배치된 복수의 메모리 셀들; 및 복수의 메모리 셀들의 적어도 일부분에 전기적으로 결합된 데이터 라인을 포함할 수 있다. 복수의 메모리 셀들 각각은 사이리스터, 및 사이리스터에 연관된 제어 게이트를 포함할 수 있다. 사이리스터들 각각은 복수의 수직으로 중첩되고 교대로 도핑된 반도체 영역들을 포함할 수 있다. 복수의 메모리 셀들 각각은 4F2의 셀 크기를 가질 수 있다.
본 발명이 어떤 예시된 실시예들 및 이들의 변형들에 관련하여 기술되었으나, 발명이 이것으로 제한되지 않음을 당업자들은 이해하고 알 것이다. 그보다는, 예시된 실시예들에에 추가, 삭제 및 수정들은 다음의 청구항들 및 이들의 법적 등가물들에 의해 정의되는 발명의 범위 내에서 유효할 수 있다.

Claims (30)

  1. 기판 상에 배치된 도전성 스트랩(strap) - 상기 도전성 스트랩은 상기 기판 위에 놓이는 전기적 절연물질 상에 배치된 비정질 실리콘 위에 놓이는, 도전성 물질을 포함함 - ;
    상기 도전성 스트랩 상에 배치되고, 복수의 교번하여 도핑되고 수직으로 중첩된 반도체 영역들을 포함하는 사이리스터; 및
    상기 사이리스터의 상기 복수의 교번하여 도핑되고 수직으로 중첩된 반도체 영역들 중 하나 위에 배치된 제어 게이트를 포함하는, 메모리 셀.
  2. 삭제
  3. 삭제
  4. 기판 상의 적어도 하나의 도전성 스트랩 - 상기 도전성 스트랩은 상기 기판 위에 놓이는 전기적 절연물질 상에 배치된 비정질 실리콘 위에 놓이는, 도전성 물질을 포함함 - ;
    상기 적어도 하나의 도전성 스트랩 상에 배치된 복수의 메모리 셀들로서, 상기 복수의 메모리 셀들 각각은, 복수의 교번하여 도핑되고 수직으로 중첩된 반도체 영역들을 포함하는 사이리스터; 및 상기 사이리스터에 연관된 제어 게이트를 포함하는, 상기 복수의 메모리 셀들; 및
    상기 복수의 메모리 셀들의 적어도 일부분에 전기적으로 결합된 데이터 라인을 포함하는, 반도체 장치.
  5. 청구항 4에 있어서,
    상기 복수의 메모리 셀들 각각은 4F2의 셀 크기를 가지는, 반도체 장치.
  6. 청구항 4에 있어서,
    상기 적어도 하나의 도전성 스트랩은 논리장치 위에 놓이는, 반도체 장치.
  7. 청구항 4에 있어서,
    함께 집적된 적어도 하나의 논리장치를 더 포함하는, 반도체 장치.
  8. 제 1 방향으로 복수의 행들에 그리고 상기 제 1 방향에 수직인 제 2 방향으로 복수의 열들에 정렬된 복수의 사이리스터들으로서, 상기 복수의 사이리스터들 각각은 복수의 수직으로 중첩되고 교번하여 도핑된 반도체 영역들을 포함하는 것인, 복수의 사이리스터들; 및 상기 복수의 열들의 적어도 하나에 상기 복수의 사이리스터들의 각 사이리스터의 상기 복수의 수직으로 중첩되고 교번하여 도핑된 반도체 영역들 중 하나에 전기적으로 결합된 적어도 하나의 제어 게이트를 포함하는, 메모리 셀들의 어레이; 및
    각각이 상기 복수의 행들의 적어도 하나에 상기 복수의 사이리스터들의 각 사이리스터에 전기적으로 결합된 복수의 도전성 스트랩들을 포함하고,
    상기 도전성 스트랩들은 개별적으로 기판 위에 놓이는 전기적 절연물질 상에 배치된 비정질 실리콘 위에 놓이는, 도전성 물질을 포함하는, 메모리 어레이.
  9. 청구항 8에 있어서,
    상기 적어도 하나의 제어 게이트는 상기 복수의 열들 중 하나에 정렬된 상기 복수의 사이리스터들의 각 사이리스터의 적어도 하나의 측벽 상에 배치되는, 메모리 어레이.
  10. 청구항 8에 있어서,
    메모리 셀들의 상기 어레이의 상기 복수의 행들 중 하나의 행의 상기 복수의 사이리스터들의 각 사이리스터는 상기 복수의 도전성 스트랩들 중 하나의 도전성 스트랩 상에 배치되는, 메모리 어레이.
  11. 전기적 절연물질 위에 놓이는 비정질 실리콘, 상기 비정질 실리콘 위에 놓이는 도전성 물질, 상기 도전성 물질 위에 놓이는 도핑된 물질, 및 상기 도핑된 물질 위에 놓이는 도핑된 결정질 실리콘을 포함하는 반도체 구조를 형성하는 단계;
    상기 전기적 절연물질을 노출시키는 복수의 채널들을 형성하고 전기적 절연물질 상에 배치된 비정질 실리콘 위에 놓이는, 도전성 물질을 포함하는 도전성 스트랩을 형성하기 위해 상기 도핑된 결정질 실리콘, 상기 도핑된 물질, 상기 도전성 물질 및 상기 비정질 실리콘 각각의 부분들을 제거하는 단계;
    복수의 필라들을 형성하기 위해 상기 도핑된 결정질 실리콘 및 상기 도핑된 물질의 부분들을 제거하는 단계로서, 상기 복수의 필라들의 각 필라는 제 1 도핑된 영역 및 상기 제 1 도핑된 영역에 관하여 반대로 도핑된 제 2 도핑된 영역을 포함하는, 상기 도핑된 결정질 실리콘 및 상기 도핑된 물질의 부분들을 제거하는 단계;
    상기 복수의 필라들의 각 필라의 적어도 하나의 표면 상에 적어도 하나의 제어 게이트를 형성하는 단계;
    상기 제 2 도핑된 영역에 관하여 반대로 도핑된 제 3 도핑된 영역을 형성하기 위해 상기 복수의 필라들을 제 1 도펀트에 노출시키는 단계;
    제 4 도핑된 영역을 형성하기 위해 상기 복수의 필라들을 제 2 도펀트에 노출시키는 단계를 포함하는, 반도체 장치 형성 방법.
  12. 청구항 11에 있어서,
    상기 복수의 필라들의 각 필라의 상기 제 4 도핑된 영역 위에 그리고 이와 접촉하여 적어도 하나의 도전성 라인을 형성하는 단계를 더 포함하는, 반도체 장치 형성 방법.
  13. 청구항 11에 있어서,
    상기 복수의 필라들의 각 필라의 적어도 하나의 표면 상에 적어도 하나의 제어 게이트를 형성하는 단계는 상기 제 2 및 제 3 도핑된 영역들 중 하나의 표면 상에 상기 제어 게이트를 형성하는 단계를 포함하는, 반도체 장치 형성 방법.
  14. 삭제
  15. 적어도 메모리 액세스 장치; 및
    적어도 하나의 반도체 장치를 포함하는 시스템으로서,
    상기 적어도 하나의 반도체 장치는, 상기 적어도 하나의 메모리 액세스 장치에 동작가능하게 결합되고,
    상기 적어도 하나의 반도체 장치는,
    적어도 하나의 도전성 스트랩 - 상기 도전성 스트랩은 기판 위에 놓이는 전기적 절연물질 상에 배치된 비정질 실리콘 위에 놓이는, 도전성 물질을 포함함 - ;
    상기 적어도 하나의 도전성 스트랩 상에 배치되는 복수의 메모리 셀들로서, 상기 복수의 메모리 셀들의 각각은 사이리스터 및 상기 사이리스터에 연관된 제어 게이트를 포함하는, 상기 복수의 메모리 셀들; 및
    상기 복수의 메모리 셀들의 적어도 하나의 부분에 전기적으로 결합되는 데이터 라인을 포함하는, 시스템.
  16. 청구항 15에 있어서,
    상기 복수의 메모리 셀들 각각의 상기 사이리스터는 복수의 교번하여 도핑되고 수직으로 중첩된 영역들을 포함하고, 이들 중 적어도 하나는 상기 적어도 하나의 도전성 스트랩 위에 배치되어 이와 접촉하는, 시스템.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
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  28. 삭제
  29. 삭제
  30. 삭제
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