KR20200075466A - 3차원 구조의 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

일 실시예에 따르는 반도체 장치는 기판, 상기 기판에 수직한 제1 방향으로 연장되는 제1 전극 라인, 상기 제1 전극 라인으로부터 상기 기판에 평행한 제2 방향으로 연장되는 소자 패턴 및 상기 소자 패턴과 연결되는 제2 전극 라인을 포함한다. 상기 소자 패턴은 적어도 하나의 반도체층 패턴을 포함하고, 상기 반도체층 패턴은 n형 또는 p형 도펀트를 포함한다.

Description

3차원 구조의 반도체 장치 및 그 제조 방법{semiconductor device having 3-dimensional structure and method of fabricating the same}
본 개시(disclosure)는 대체로(generally) 반도체 장치에 관한 것으로서, 보다 상세하게는 3차원 구조를 가지는 반도체 장치 및 그 제조 방법에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 구조적 안정성과 동작 신뢰성을 모두 담보할 수 있는 반도체 장치의 구조에 대한 연구가 계속되고 있다. 구체적으로, 복수의 셀을 가지는 스위칭 소자 또는 메모리 소자의 어레이를 3차원 구조로 구현하고자 하는 연구가 지속되고 있다.
본 개시의 일 실시 예는, 구조적 신뢰성 및 동작 신뢰성을 담보할 수 있는, 3차원 구조의 반도체 장치를 제공한다.
본 개시의 일 실시 예는 상술한 3차원 구조를 가지는 반도체 장치의 제조 방법을 제공한다.
본 개시의 일 측면에 따르는 3차원 구조의 반도체 장치는 기판, 상기 기판에 수직한 제1 방향으로 연장되는 제1 전극 라인, 상기 제1 전극 라인으로부터 상기 기판에 평행한 제2 방향으로 연장되는 소자 패턴 및 상기 소자 패턴과 연결되는 제2 전극 라인을 포함한다. 상기 소자 패턴은 적어도 하나의 반도체층 패턴을 포함하고, 상기 반도체층 패턴은 n형 또는 p형 도펀트를 포함한다.
본 개시의 다른 측면에 따르는 3차원 구조의 반도체 장치는 기판, 상기 기판에 수직한 제1 방향으로 연장되는 제1 전극 라인, 상기 기판 상에서 상기 제1 방향으로 교대로 적층되는 소자 패턴 및 층간 절연층, 및 상기 소자 패턴과 동일한 평면에 배치되는 제2 전극 라인을 포함한다. 상기 소자 패턴은 상기 제1 전극 라인으로부터 상기 기판과 평행한 제2 방향으로 연장되어 상기 제2 전극 라인과 연결되며, 상기 소자 패턴은 도핑된 적어도 하나의 반도체층 패턴을 포함한다.
본 개시의 다른 측면에 따르는 3차원 구조를 가지는 반도체 장치의 제조 방법에 있어서, 기판 상에서, 상기 기판에 수직인 제1 방향을 따라 서로 교대로 적층되는 층간 절연층과 희생층을 포함하는 적층 구조물을 형성한다. 상기 기판 상에서 상기 적층 구조물 내부에 배치되며 상기 제1 방향으로 연장되는 제1 전극 라인을 형성한다. 상기 기판 상에서 상기 희생층을 선택적으로 제거하여 상기 제1 전극 라인의 측면을 노출시키는 리세스된 공간을 형성한다. 상기 공간 내에서 상기 노출된 제1 전극 라인의 측면으로부터 적어도 하나의 도핑된 반도체층을 순차적으로 성장시킨다. 상기 적어도 하나의 도핑된 반도체층과 연결되며 상기 기판과 평행한 제2 방향으로 연장되는 제2 전극 라인을 형성한다. 상기 기판 상에서 상기 적어도 하나의 도핑된 반도체층을 패터닝하여, 상기 기판에 평행하며 상기 제2 방향과 수직인 제3 방향으로 연장되는 적어도 하나의 도핑된 반도체층 패턴을 포함하는 소자 패턴을 형성한다.
본 개시의 또다른 측면에 따르는 3차원 구조를 가지는 반도체 장치의 제조 방법에 있어서, 기판 상에 서로 교대로 적층되는 층간 절연층과 희생층을 포함하는 적층 구조물을 형성한다. 상기 기판 상에서 상기 적층 구조물을 관통하여 배치되며, 상기 기판에 수직한 제1 방향 및 상기 기판에 평행한 제2 방향으로 연장되는 트렌치 전극 구조물을 형성한다. 상기 제1 방향 및 상기 제2 방향과 각각 수직인 제3 방향으로 연장되는 절연 패턴을 상기 트렌치 전극 구조물, 상기 층간 절연층 및 상기 희생층을 관통하여 형성함으로써, 상기 제2 방향에 대해 서로 분리되는 복수의 제1 전극 라인을 형성한다. 상기 기판 상에서 상기 희생층을 선택적으로 제거하여 상기 복수의 제1 전극 라인의 측면을 노출시키는 리세스된 공간을 형성한다. 상기 노출된 복수의 제1 전극 라인의 측면으로부터 상기 제3 방향을 따라, 적어도 하나의 도핑된 반도체층을 순차적으로 성장시킨다. 상기 적어도 하나의 도핑된 반도체층과 연결되며 상기 제2 방향으로 연장되는 제2 전극 라인을 형성한다.
본 개시의 일 실시 예에 따르면, 기판에 수직 방향(일 예로서, z-방향)으로 연장되는 제1 전도 라인, 상기 기판에 수직 방향으로 서로 이격하여 적층되는 층간 절연층, 상기 층간 절연층 사이의 공간 내에 배치되고 적어도 하나의 도핑된 반도체층을 포함하는 소자 패턴, 및 상기 기판에 수평한 방향(일 예로서, x-방향)으로 배치되는 제2 전도 라인을 포함하는 3차원 적층 구조를 구현할 수 있다.
또한, 본 개시의 실시 예에 따르면, 적어도 하나의 도핑된 반도체층을 선택적 에피택셜 성장법으로 형성한 후에, 상기 적어도 하나의 도핑된 반도체층에 대한 패터닝 공정 없이 상기 제2 전극 라인을 상기 적어도 하나의 반도체층 상에 바로 형성할 수 있다. 상기 패터닝 공정을 생략함에 따라 상기 패터닝 시에 상기 적어도 하나의 도핑된 반도체층에 발생하는 물리적 화학적 손상을 방지할 수 있어, 상기 적어도 하나의 도핑된 반도체층과 상기 제2 전극 라인 사이의 계면 특성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 모식도이다.
도 2는 본 개시의 일 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 사시도이다.
도 3은 본 개시의 일 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 평면도이다.
도 4는 본 개시의 일 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 평면 투시도이다.
도 5는 도 3의 평면도 및 도 4의 평면 투시도에서 I-I'로 절취한 부분을 나타내는 단면도이다.
도 6은 본 개시의 다른 실시 예에 따르는 3차원 구조를 가지는 반도체 소자를 개략적으로 나타내는 평면 투시도이다.
도 7은 본 개시의 또다른 실시 예에 따르는 3차원 구조를 가지는 반도체 소자를 개략적으로 나타내는 평면 투시도이다.
도 8은 본 개시의 또다른 실시 예에 따르는 3차원 구조를 가지는 반도체 소자를 개략적으로 나타내는 평면 투시도이다.
도 9는 본 개시의 다른 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 사시도이다.
도 10은 본 개시의 다른 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 평면도이다.
도 11은 본 개시의 다른 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 평면 투시도이다.
도 12는 도 10의 평면도 및 도 11의 평면 투시도에서 A-A'로 절취한 부분을 나타내는 단면도이다.
도 13a 내지 도 17a은 본 개시의 일 실시 예에 따르는 3차원 구조를 가지는 반도체 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 13b 내지 도 17b는 본 개시의 일 실시 예에 따르는 3차원 구조를 가지는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 18a 내지 도 22a은 본 개시의 일 실시 예에 따르는 3차원 구조를 가지는 반도체 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 18b 내지 도 22b는 본 개시의 일 실시 예에 따르는 3차원 구조를 가지는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
도면에서, 구성요소의 형상은 발명의 사상을 보다 명확하게 나타내기 위해, 원형, 원기둥, 사각 기둥, 직육면체 등의 형상으로 도시되고 있으나, 반드시 이에 한정되지 않고, 발명의 사상의 동일성이 유지되는 한 다양한 변형예가 가능할 수 있다. 일 예로, 원형, 원기둥 등은 타원형, 타원 기둥등으로 변형이 가능하며, 다양한 다각 기둥 또는 다각면체로 구현될 수 있다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서 평면 투시도란, 본 개시의 다양한 실시예들, 일 예로서, 도 2의 반도체 장치(2) 및 도 9의 반도체 장치(6)를, 반도체 장치(2, 9)의 상부에서 투시한 평면도를 의미한다. 상기 평면 투시도는, 반도체 장치(2, 9)에서 최상층의 층간 절연층(110)이 제거된 후에, 보여지는 평면도와 실질적으로 동일할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 모식도이다. 일 실시 예에 있어서, 반도체 장치(1)는 제1 전극 라인(10), 제2 전극 라인(20) 및 제1 및 제2 전극 라인 (10, 20) 사이에 배치되는 소자 패턴(30)을 포함한다. 설명의 편의상, 기판 및 층간 절연층은 도시를 생략한다.
제1 전극 라인(10)은 제1 방향(예로서, z-방향)으로 연장되도록 배치된다. 소자 패턴(30)은 제1 전극 라인(10)으로부터 제2 방향(예로서, x-방향)으로 연장될 수 있다. 제1 전극 라인(10)이 연장되는 상기 제1 방향(예로서, z-방향)은 소자 패턴(30)이 배치되는 평면에 수직일 수 있다. 제2 전극 라인(20)은 소자 패턴(30)과 연결되며, 소자 패턴(30)이 배치되는 평면 상에서 제2 방향(예로서, x-방향)과 제3 방향(예로서, y-방향)으로 연장될 수 있다.
제1 전극 라인(10)은 제3 방향(일 예로서, y-방향)을 따라 소정 간격으로 이격하여 배열될 수 있다. 도 1에서, 설명의 편의상 3 개의 제1 전극 라인(10)이 도시되고 있으나, 제1 전극 라인(10)의 개수는 제한되지 않는다. 제1 전극 라인(10)은 전극 구조물을 포함할 수 있다. 일 예로서, 상기 전극 구조물은 내측 기둥 구조물(11) 및 외벽층(12)을 구비할 수 있다. 내측 기둥 구조물(11)은 전도성 물질을 포함할 수 있다. 내측 기둥 구조물(11)은 외벽층(12)보다 비저항이 낮은 전도성 물질을 포함할 수 있다. 일 예로서, 내측 기둥 구조물(11)은 일 예로서, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 코발트(Co), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 등을 포함할 수 있다.
외벽층(12)은 반도체 물질을 포함할 수 있다. 후술하는 바와 같이, 외벽층(12)은 소자 패턴(30)이 에픽택셜 성장하는 시드층으로 기능할 수 있다. 외벽층(12)은 일 예로서, 실리콘, 갈륨비소, 게르마늄, 갈륨질화물 등을 포함할 수 있지만, 반드시 이에 한정되지 않고, 다양한 2원소 또는 3원소 이상의 화합물을 포함할 수 있다. 외벽층(12)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 또는, 외벽층(12)은 n형 또는 p형으로 도핑된 반도체를 포함할 수 있다.
소자 패턴(30)은 제1 전극 라인(10)의 측면과 연결되며, 제1 방향(예로서, z-방향)을 따라 이격하여 복수 개가 배열될 수 있다. 복수의 소자 패턴(30)은 각각 소자 셀을 구성할 수 있다. 도 1을 다시 참조하면, 복수의 제1 전극 라인(10)이 제3 방향(일 예로서, y-방향)을 따라 이격하여 배열되므로, 제1 전극 라인(10)으로부터 연장되는 소자 패턴(30)은 동일 높이에서 제3 방향(일 예로서, y-방향)을 따라 복수 개가 이격하여 배열될 수 있다.
소자 패턴(30)은 적어도 하나의 반도체층 패턴을 포함할 수 있다. 도 1 에서는 일 실시 예로서, 제1, 제2, 제3 및 제4 반도체층 패턴(31, 32, 33, 34)을 도시하고 있으나, 반도체층 패턴의 개수는 반드시 특정한 개수로 한정되지 않는다. 상기 적어도 하나의 반도체층 패턴은 n형 또는 p형 도펀트를 포함할 수 있다.
일 실시 예로서, 도 1에 도시되는 바와 같이, 제1, 제2, 제3 및 제4 반도체층 패턴(31, 32, 33, 34)은 각각 p형, n형, p형 및 n형으로 도핑된 반도체층일 수 있다. 이 경우, 소자 패턴(30)은 pnpn 접합 구조물을 구비할 수 있다. 다르게는, 제1, 제2, 제3 및 제4 반도체층 패턴(31, 32, 33, 34)은 각각 n형, p형, n형 및 p형으로 도핑된 반도체층일 수 있다. 이 경우, 소자 패턴(30)은 npnp 접합 구조물을 구비할 수 있다.
pnpn 접합 구조물 또는 npnp 접합 구조물을 구비하는 소자 패턴(30)은 제1 전극 라인(10)과 제2 전극 라인(20) 사이에서, 2 터미널 사이리스터(thyristor) 형태의 메모리 소자로서 기능할 수 있다. 사이리스터(thyristor) 형태의 메모리 소자는 인가되는 구동 전압에 따라, 출력 전류가 히스테리시스 특성을 나타내는 것을 이용하여, 신호를 저장할 수 있다.
도 1을 다시 참조하면, 제3 방향(일 예로서, y-방향)으로 연장되는 제2 전극 라인(20)은 제1 방향(일 예로서, z-방향)을 따라 복수 개가 배열될 수 있다. 제2 전극 라인(20)은 동일한 평면에 배치되는 복수의 소자 패턴(30)과 연결될 수 있다. 제2 전극 라인(20)은 전도층 패턴일 수 있다. 제2 전극 라인(20)은 일 예로서, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 코발트(Co), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 등을 포함할 수 있다.
도 2는 본 개시의 일 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 사시도이다. 도 3은 본 개시의 일 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 평면도이다. 도 4는 본 개시의 일 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 평면 투시도이다. 도 5는 도 3의 평면도 및 도 4의 평면 투시도에서 I-I'로 절취한 부분을 나타내는 단면도이다.
도 2 내지 도 5에 도시되는 3차원 구조의 반도체 장치(2)는 도 1과 관련하여 상술한 3차원구조의 반도체 장치(1)를 기판(101) 상에 구체적으로 구현한 일 실시예일 수 있다. 반도체 장치(2)는 기판(101), 제1 전극 라인(10a, 10b, 10c), 소자 패턴(30a, 30b, 30c), 층간 절연층(110) 및 제2 전극 라인(20)을 포함한다. 소자 패턴(30a, 30b, 30c)는 절연 패턴(130a, 130b)에 의해 서로 전기적으로 절연될 수 있다. 소자 패턴(30a, 30b, 30c)는 제2 전극 라인(20)을 공유할 수 있다. 도 4의 평면 투시도에서는, 반도체 장치(2)의 내부에 위치하는 소자 패턴(30a, 30b, 30c) 및 제2 전극 라인(20)을 개략적으로 도시하고 있다.
도 2 내지 도 5를 참조하면, 기판(101)이 제공된다. 기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 상기 반도체 기판은 n형 또는 p형으로 도핑되어 전도성을 가질 수 있다. 다른 실시 예에서, 기판(101)은 실리콘-온-절연체(silicon-on-insulator) 기판과 같은 절연 기판일 수 있다. 또다른 예에서, 기판(101)은 금속 기판과 같은 전도성 기판일 수도 있다.
제1 전극 라인(10a, 10b, 10c)이 기판(101) 상에서, 기판(101)에 수직한 제1 방향(예로서, z-방향)으로 연장되도록 배치될 수 있다. 제1 전극 라인(10a, 10b, 10c)은 층간 절연층(110) 및 소자 패턴(30a, 30b, 30c)를 관통하여 형성될 수 있다. 즉, 층간 절연층(110) 및 소자 패턴(30a, 30b, 30c)은 제1 방향(예로서, z-방향)을 따라 제1 전극 라인(10a, 10b, 10c)을 둘러싸도록 배치될 수 있다. 제1 전극 라인(10a, 10b, 10c)는 기판에 평행한 제3 방향(예로서, y-방향)을 따라 서로 이격하여 배열될 수 있다.
제1 전극 라인(10a, 10b, 10c)은 각각 전극 구조물을 포함할 수 있다. 상기 전극 구조물은 내측 기둥 구조물(11a, 11b, 11c) 및 외벽층(12a, 12b, 12c)을 각각 포함할 수 있다. 내측 기둥 구조물(11a, 11b, 11c) 및 외벽층(12a, 12b, 12c)의 구성은 도 1과 관련하여 상술한 제1 전극 라인(10)의 내측 기둥 구조물(11) 및 외벽층(12)의 구성과 실질적으로 동일할 수 있다.
도 2를 다시 참조하면, 기판(101) 상에서 제1 방향(예로서, z-방향)을 따라 층간 절연층(110) 및 소자 패턴(30a, 30b, 30c)이 교대로 적층될 수 있다. 층간 절연층(110)은 산화물 또는 질화물을 포함할 수 있다. 구체적으로, 층간 절연층(110)은 일 예로서, 실리콘산화물, 실리콘질화물, 실리콘산질화물을 포함할 수 있다. 층간 절연층(110)은 복층의 소자 패턴(30a, 30b, 30c)을 제1 방향(예로서, z-방향)을 따라 서로 절연할 수 있다. 이에 따라, 소자 패턴(30a, 30b, 30c)은 제1 방향(예로서, z-방향)을 따라 층간 절연층(110) 사이의 공간에 배치될 수 있다.
도 4를 참조하면, 소자 패턴(30a, 30b, 30c)는 절연 패턴(130a, 130b)에 의해, 제3 방향(예로서, y-방향)에 대해 서로 분리될 수 있다. 이에 의해, 소자 패턴(30a, 30b, 30c)는 동일 평면 상에서 서로 전기적으로 분리되는 소자 셀(C-10a, C-10b, C-10c)을 구성할 수 있다. 즉, 소자 셀(C-10a, C-10b, C-10c)은 각각 대응되는 제1 전극 라인(10a, 10b, 10c) 및 소자 패턴(30a, 30b, 30c)을 구비하며, 공통 전극인 제2 전극 라인(20)을 구할 수 있다.
도 4를 참조하면, 소자 셀(C-10a, C-10b, C-10c)는 제3 방향(예로서, y-방향)을 따르는 폭(L1) 및 제2 방향(예로서, x-방향)을 따르는 길이(L2)를 가질 수 있다. 폭(L1)은 일 예로서, 약 5 내지 300 nm의 크기를 가질 수 있다. 폭(L1)은 서로 이웃하는 절연 패턴(130a, 130b) 사이에 위치하는 소자 패턴(30a, 30b, 30c)의 폭을 의미할 수 있다. 길이(L2)는 일 예로서, 약 50 내지 1000nm의 크기를 가질 수 있다. 길이(L2)는 내측 기둥 구조물(11a, 11b, 11c)의 중심으로부터 제2 방향(예로서, x-방향)을 따라 제2 전극 라인(20)에 이르는 길이를 의미할 수 있다. 도 4 및 도 5를 함께 참조하면, 소자 셀(C-10a, C-10b, C-10c)은 제1 방향(예로서, z-방향)을 따라 두께(t1) 및 간격(t2)를 가질 수 있다. 두께(t1)은 일 예로서, 5 내지 300 nm의 크기를 가질 수 있다. 간격(t2)는 층간 절연층(110)의 두께에 대응될 수 있다. 간격(t2)는 일 예로서, 5 내지 300 nm의 크기를 가질 수 있다.
소자 패턴(30a, 30b, 30c)은 제1 전극 라인(10a, 10b, 10c)로부터 기판(101)에 평행하며 제3 방향(예로서, y-방향)에 수직인 제2 방향(예로서, x-방향)을 따라 순차적으로 배치되는 제1 반도체층 패턴(31a, 31b, 31c), 제2 반도체층 패턴(32a, 32b, 32c), 제3 반도체층 패턴(33a, 33b, 33c) 및 제4 반도체층 패턴(34a, 34b, 34c)를 포함할 수 있다.
일 실시 예에 있어서, 제1 반도체층 패턴(31a, 31b, 31c)은 p형으로 도핑되며, 제2 반도체층 패턴(32a, 32b, 32c)은 n형으로 도핑되며, 제3 반도체층 패턴(33a, 33b, 33c)은 p형으로 도핑되며, 제4 반도체층 패턴(34a, 34b, 34c)은 n형으로 도핑될 수 있다. 이에 따라, 제1 반도체층 패턴(31a, 31b, 31c), 제2 반도체층 패턴(32a, 32b, 32c), 제3 반도체층 패턴(33a, 33b, 33c) 및 제4 반도체층 패턴(34a, 34b, 34c)은 pnpn 접합을 형성할 수 있다.
다른 실시 예에 있어서, 제1 반도체층 패턴(31a, 31b, 31c)은 n형으로 도핑되며, 제2 반도체층 패턴(32a, 32b, 32c)은 p형으로 도핑되며, 제3 반도체층 패턴(33a, 33b, 33c)은 n형으로 도핑되며, 제4 반도체층 패턴(34a, 34b, 34c)은 p형으로 도핑될 수 있다. 이에 따라, 제1 반도체층 패턴(31a, 31b, 31c), 제2 반도체층 패턴(32a, 32b, 32c), 제3 반도체층 패턴(33a, 33b, 33c) 및 제4 반도체층 패턴(34a, 34b, 34c)은 npnp 접합을 형성할 수 있다.
소자 패턴(30a, 30b, 30c)는 제1 전극 라인(10a, 10b, 10c)과 제2 전극 라인(20) 사이에서, 2 터미널 사이리스터(thyristor) 형태의 메모리 소자로서 기능할 수 있다. 사이리스터(thyristor) 형태의 메모리 소자는 인가되는 구동 전압에 따라, 출력 전류가 히스테리시스 특성을 나타내는 것을 이용하여, 신호를 저장할 수 있다.
절연 패턴(130a, 130b)은 기판(101) 상에서 제1 방향(예로서, z-방향)을 따라 소자 패턴(30a, 30b, 30c) 및 층간 절연층(110)을 관통하도록 배치될 수 있다. 절연 패턴(130a, 130b)는 제2 방향(예로서, x-방향)을 따라 연장될 수 있다. 절연 패턴(130a, 130b)는 산화물 또는 질화물을 포함할 수 있다. 구체적으로, 절연 패턴(130a, 130b)는 일 예로서, 실리콘산화물, 실리콘질화물, 실리콘산질화물을 포함할 수 있다.
제2 전극 라인(20)은 소자 패턴(30a, 30b, 30c)과 동일한 평면에서, 제2 방향(예로서, x-방향)에 수직인 제3 방향(예로서, y-방향)으로 연장될 수 있다. 제2 전극 라인(20)은 소자 패턴(30a, 30b, 30c)과 각각 연결될 수 있다. 일 예로서, 제2 전극 라인(20)은 구조물 패턴(30a, 30b, 30c)의 제4 반도체층 패턴(34a, 34b, 34c)과 연결될 수 있다. 즉, 제2 전극 라인(20)은 소자 셀(C-10a, C-10b, C-10c)에 공통으로 연결될 수 있다. 제2 전극 라인(20)은 제1 방향(예로서, z-방향)으로는 층간 절연층(110) 사이에 배치될 수 있다. 도 3 내지 도 5를 참조하면, 제2 전극 라인(20)은 절연 패턴(130a, 130b)의 일 단부 및 제4 반도체층 패턴(34a, 34b, 34c)의 일 단부로부터 소정의 폭(W1)을 가질 수 있다.
도 6은 본 개시의 다른 실시 예에 따르는 3차원 구조를 가지는 반도체 소자를 개략적으로 나타내는 평면 투시도이다. 도 6을 참조하면, 반도체 소자(3)는 소자 패턴(30a1, 30b1, 30c1)의 구성을 제외하고는, 도 2 내지 도 5의 반도체 소자(2)와 구성이 실질적으로 동일하다.
본 실시 예에서, 소자 패턴(30a1, 30b1, 30c1)은 제1 전극 라인(10a, 10b, 10c)과 제2 전극 라인(20) 사이에서 단일의 반도체층 패턴(31a1, 31b1, 31c1)을 구비할 수 있다. 반도체층 패턴(31a1, 31b1, 31c1)은 p형 또는 n형으로 도핑될 수 있다. 이에 따라, 소자 패턴(30a1, 30b1, 30c1)은 제1 전극 라인(10a, 10b, 10c)과 쇼트키 접합에 의한 다이오드 소자 패턴을 형성하거나 또는 제2 전극 라인(20)과의 쇼트키 접합에 의한 다이오드 소자 패턴을 형성할 수 있다.
도 7은 본 개시의 또다른 실시 예에 따르는 3차원 구조를 가지는 반도체 소자를 개략적으로 나타내는 평면 투시도이다. 도 7을 참조하면, 반도체 소자(4)는 소자 패턴(30a2, 30b2, 30c2)의 구성을 제외하고는, 도 2 내지 도 5의 반도체 소자(2)와 구성이 실질적으로 동일하다.
본 실시 예에서, 소자 패턴(30a2, 30b2, 30c2)은 제1 전극 라인(10a, 10b, 10c)과 제2 전극 라인(20) 사이에서 제1 반도체층 패턴(31a2, 31b2, 31c2)및 제2 반도체층 패턴(32a2, 32b2, 32c2)을 구비할 수 있다. 일 실시 예에서, 제1 반도체층 패턴(31a2, 31b2, 31c2)은 p형으로 도핑되고, 제2 반도체층 패턴(32a2, 32b2, 32c2)은 n형으로 도핑될 수 있다. 다른 실시 예에서, 제1 반도체층 패턴(31a2, 31b2, 31c2)은 n형으로 도핑되고 제2 반도체층 패턴(32a2, 32b2, 32c2)은 p형으로 도핑될 수 있다. 이에 따라, 소자 패턴(30a2, 30b2, 30c2)은 pn 접합을 구비하는 구조물 패턴일 수 있으며, 일 예로서, 정류 소자 또는 태양 전지에 적용될 수 있다.
도 8은 본 개시의 또다른 실시 예에 따르는 3차원 구조를 가지는 반도체 소자를 개략적으로 나타내는 평면 투시도이다. 도 8을 참조하면, 반도체 소자(5)는 소자 패턴(30a3, 30b3, 30c3)의 구성을 제외하고는, 도 2 내지 도 5의 반도체 소자(2)와 구성이 실질적으로 동일하다.
본 실시 예에서, 소자 패턴(30a3, 30b3, 30c3)은 제1 전극 라인(10a, 10b, 10c)과 제2 전극 라인(20) 사이에서 제1 반도체층 패턴(31a3, 31b3, 31c3), 제2 반도체층 패턴(32a3, 32b3, 32c3) 및 제3 반도체층 패턴(33a3, 33b3, 33c3)을 구비할 수 있다. 일 실시 예에서, 제1 반도체층 패턴(31a3, 31b3, 31c3)은 p형으로 도핑되고, 제2 반도체층 패턴(32a3, 32b3, 32c3)은 n형으로 도핑될 수 있으며, 제3 반도체층 패턴(33a3, 33b3, 33c3)은 p형으로 도핑될 수 있다. 다른 실시 예에서, 제1 반도체층 패턴(31a3, 31b3, 31c3)은 n형으로 도핑되고, 제2 반도체층 패턴(32a3, 32b3, 32c3)은 p형으로 도핑될 수 있으며, 제3 반도체층 패턴(33a3, 33b3, 33c3)은 n형으로 도핑될 수 있다. 이에 따라, 소자 패턴(30a2, 30b2, 30c2)은 pnp 접합 또는 npn 접합을 구비하는 구조물 패턴일 수 있으며, 일 예로서, 바이리스터(biristor) 형태의 메모리 소자로 적용될 수 있다. 바이리스터 형태를 가지는 메모리 소자의 경우, 인가되는 구동 전압에 따라 저항이 변화하는 특성을 신호 저장에 이용할 수 있다.
도 9는 본 개시의 다른 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 사시도이다. 도 10은 본 개시의 다른 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 평면도이다. 도 11은 본 개시의 다른 실시 예에 따르는 3차원 구조의 반도체 장치를 개략적으로 나타내는 평면 투시도이다. 도 12는 도 10의 평면도 및 도 11의 평면 투시도에서 A-A'로 절취한 부분을 나타내는 단면도이다.
도 9 내지 도 12에 도시되는 3차원 구조의 반도체 장치(6)는 도 1과 관련하여 상술한 3차원구조의 반도체 장치(1)를 기판(101) 상에 구체적으로 구현한 일 실시예일 수 있다. 반도체 장치(6)는 기판(101), 제1 전극 라인(40a, 40b, 40c, 40d, 40e), 소자 패턴(300a, 300b, 300c, 300d, 300e), 층간 절연층(110) 및 제2 전극 라인(20)을 포함한다. 제2 전극 라인(20)은 소자 패턴(300a, 300b, 300c, 300d, 300e)의 일단부로부터 소정의 폭(W2)을 가질 수 있다. 소자 패턴(300a, 300b, 300c, 300d, 300e)은 절연 패턴(132a, 132b, 132c, 132d)에 의해, 제3 방향(예로서, y-방향)으로 서로 분리될 수 있다. 이에 의해, 도 11에 도시되는 바와 같이, 소자 패턴(300a, 300b, 300c, 300d, 300e)은 동일 평면 상에서 서로 전기적으로 분리되는 소자 셀(C-40a, C-40b, C-40c, C-40d, C-40e)을 구성할 수 있다. 즉, 도 10 및 도 11을 참조하면, 소자 셀(C-40a, C-40b, C-40c, C-40d, C-40e)은 각각 대응되는 제1 전극 라인(40a, 40b, 40c, 40d, 40e) 및 소자 패턴(300a, 300b, 300c, 300d, 300e)을 구비하고, 공통 전극인 제2 전극 라인(20)을 구비할 수 있다.
도 10 및 도 11을 다시 참조하면, 소자 셀(C-40a, C-40b, C-40c, C-40d, C-40e)은 제3 방향(예로서, y-방향)을 따르는 폭(L1') 및 제2 방향(예로서, x-방향)을 따르는 길이(L2')를 가질 수 있다. 폭(L1')은 일 예로서, 약 5 내지 300 nm의 크기를 가질 수 있다. 폭(L1')은 서로 이웃하는 절연 패턴(132a, 132b, 132c, 132d) 사이에 위치하는 소자 패턴(300a, 300b, 300c, 300d, 300e)의 폭을 의미할 수 있다. 길이(L2')는 일 예로서, 약 50 내지 1000nm의 크기를 가질 수 있다. 길이(L2')는 내측 기둥 구조물(41a, 41b, 41c, 42d, 42e)의 중심축으로부터 x-방향을 따라 제2 전극 라인(20)에 이르는 길이를 의미할 수 있다. 도 11 및 도 12를 함께 참조하면, 소자 셀(C-40a, C-40b, C-40c, C-40d, C-40e)은 제1 방향(예로서, z-방향)을 따르는 두께(t1') 및 간격(t2')을 가질 수 있다. 두께(t1')은 일 예로서, 5 내지 300 nm의 크기를 가질 수 있다. 간격(t2')은 층간 절연층(110)의 두께에 대응될 수 있다. 간격(t2')은 일 예로서, 5 내지 300 nm의 크기를 가질 수 있다.
도 9 내지 도 12에 도시되는 반도체 장치(6)는 제1 전극 라인(40a, 40b, 40c, 40d, 40e)의 구성을 제외하고는, 도 2 내지 도 5의 반도체 소자(2)와 구성이 실질적으로 동일하다.
도 9 내지 도 12를 참조하면, 제1 전극 라인(40a, 40b, 40c, 40d, 40e)은 각각 전극 구조물을 포함할 수 있다. 상기 전극 구조물은 내측 기둥 구조물(41a, 41b, 41c, 41d, 41e) 및 외벽층(42a, 42b, 42c, 42d, 42e)을 각각 포함할 수 있다.
본 실시 예에서, 내측 기둥 구조물(41a, 41b, 41c, 41d, 41e) 및 외벽층(42a, 42b, 42c, 42d, 42e)은 제1 방향(예로서, z-방향)을 따라 연장되며, 내측 기둥 구조물(41a, 41b, 41c, 41d, 41e) 및 외벽층(42a, 42b, 42c, 42d, 42e)의 적어도 일 단부가 절연 패턴(132a, 132b, 132c, 132d)과 접촉하도록 배치될 수 있다. 도 10을 참조하면, 내측 기둥 구조물(41a, 41b, 41c, 41d, 41e)은 제2 방향(예로서, x-방향)을 따라 실질적으로 동일한 폭(W3)을 각각 가질 수 있다. 또한, 외벽층(42a, 42b, 42c, 42d, 42e)은 제2 방향(예로서, x-방향)을 따라 실질적으로 동일한 한 쌍의 폭(W4, W5)을 각각 가질 수 있다.
도 10 및 도 12를 함께 참조하면, 내측 기둥 구조물(41a, 41b, 41c, 41d, 41e) 및 외벽층(42a, 42b, 42c, 42d, 42e)은 기판(101) 상에서 소자 패턴(300a, 300b, 300c, 300d, 300e) 및 층간 절연층(110)를 관통하여, 제1 방향(예로서, z-방향)으로 연장되도록 배치될 수 있다.
내측 기둥 구조물(41a, 41b, 41c, 41d, 41e) 및 외벽층(42a, 42b, 42c, 42d, 42e)은, 도 2 내지 도 5와 관련하여 상술한 내측 기둥 구조물(11a, 11b, 11c) 및 외벽층(12a, 12b, 12c)과 실질적으로 동일한 물질로 이루어질 수 있다.
소자 패턴(300a, 300b, 300c, 300d, 300e)은 제1 전극 라인(40a, 40b, 40c, 40d, 40e)로부터 기판(101)에 평행하며 제3 방향(예로서, y-방향)에 수직한 제2 방향(예로서, x-방향)을 따라 순차적으로 배치되는 제1 반도체층 패턴(310a, 310b, 310c, 310d, 310e), 제2 반도체층 패턴(320a, 320b, 320c, 320d, 320e), 제3 반도체층 패턴(330a, 330b, 330c, 330d, 330e) 및 제4 반도체층 패턴(340a, 340b, 340c, 340d, 340e)을 포함할 수 있다.
제1 반도체층 패턴(310a, 310b, 310c, 310d, 310e), 제2 반도체층 패턴(320a, 320b, 320c, 320d, 320e), 제3 반도체층 패턴(330a, 330b, 330c, 330d, 330e) 및 제4 반도체층 패턴(340a, 340b, 340c, 340d, 340e)의 구성은 도 2 내지 도 5와 관련하여 상술한 제1 반도체층 패턴(31a, 31b, 31c), 제2 반도체층 패턴(32a, 32b, 32c), 제3 반도체층 패턴(33a, 33b, 33c) 및 제4 반도체층 패턴(34a, 34b, 34c)와 실질적으로 동일하다.
절연 패턴(132a, 132b, 132c, 132d)은 기판(101) 상에서 제1 방향(예로서, z-방향)을 따라 소자 패턴(300a, 300b, 300c, 300d, 300e) 및 층간 절연층(110)을 관통하도록 배치될 수 있다. 상술한 바와 같이, 절연 패턴(132a, 132b, 132c, 132d)은 제2 방향(예로서, x-방향)을 따라 연장될 수 있다. 절연 패턴(132a, 132b, 132c, 132d)은 산화물 또는 질화물을 포함할 수 있다. 절연 패턴(132a, 132b, 132c, 132d)은 일 예로서, 실리콘산화물, 실리콘질화물, 실리콘산질화물을 포함할 수 있다.
상술한 바와 같이, 본 개시의 다양한 실시예들에 따르면, 기판에 수직 방향(예로서, z-방향)으로 연장되는 제1 전도 라인, 상기 기판에 수직한 방향으로 서로 이격하여 적층되는 층간 절연층, 상기 층간 절연층 사이의 공간 내에 배치되고 적어도 하나의 도핑된 반도체층을 포함하는 소자 패턴, 및 상기 기판에 수평한 방향(예로서, y-방향)으로 연장되는 제2 전도 라인을 포함하는 3차원 적층 구조를 구현할 수 있다.
도 13a 내지 도 17a은 본 개시의 일 실시 예에 따르는 3차원 구조를 가지는 반도체 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 13b 내지 도 17b는 본 개시의 일 실시 예에 따르는 3차원 구조를 가지는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 13a 및 도 13b를 참조하면, 기판(101)이 제공된다. 기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 상기 반도체 기판은 n형 또는 p형으로 도핑되어 전도성을 가질 수 있다. 다른 실시 예에서, 기판(101)은 실리콘-온-절연체(silicon-on-insulator) 기판과 같은 절연 기판일 수 있다. 또다른 예에서, 기판(101)은 금속 기판과 같은 전도성 기판일 수도 있다.
이어서, 기판(101) 상에 층간 절연층(110)과 희생층(120)을 교대로 적층하여 적층 구조물(105)을 형성한다. 이 때, 기판(101)과 접하는 적층 구조물(105)의 최하층은 층간 절연층(110)일 수 있다. 층간 절연층(110)과 희생층(120)은 서로 식각 선택비를 가질 수 있다. 일 예로서, 층간 절연층(110)이 산화물을 포함하고, 희생층(120)은 질화물을 포함할 수 있다. 다른 예로서, 층간 절연층(110)이 질화물을 포함하고, 층간 희생층(120)은 산화물을 포함할 수 있다. 이때, 적층되는 층간 절연층(110)과 희생층(120)의 개수는 제한되지 않을 수 있다. 층간 절연층(110)은 일 예로서, 5 내지 300 nm의 두께를 가질 수 있다. 희생층(120)은 일 예로서, 5 내지 300nm의 두께를 가질 수 있다.
도 14a 및 도 14b를 참조하면, 기판(101) 상에서 적층 구조물(105)을 관통하는 관통홀(10h)을 형성한다. 관통홀(10h)은 기판(100)에 평행한 제3 방향(예로서, y-방향)을 따라 서로 이격하여 복수 개가 배열될 수 있다. 이어서, 관통홀(10h)의 측면 및 바닥면 상에 소정 두께의 시드 반도체층을 형성한다. 상기 시드 반도체층은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 다르게는 상기 시드 반도체층은 n형 또는 p형으로 도핑된 반도체를 포함할 수 있다. 상기 시드 반도체층은 일 예로서, 실리콘(Si), 갈륨비소(GaAs), 인듐인(InP), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 질화갈륨(GaN) 등을 포함할 수 있다 상기 시드 반도체층은 일 예로서, 화학기상증착법 또는 원자층증착법으로 형성할 수 있다.
이어서, 상기 시드 반도체층이 형성된 관통홀(10h)의 내부를 전도성 물질로 채운다. 이때, 상기 전도성 물질은 상기 시드 반도체층보다 비저항이 낮을 수 있다. 상기 전도성 물질은 일 예로서, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 코발트(Co), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 등을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 화학기상증착법 또는 원자층증착법으로 형성할 수 있다. 상기 시드 반도체층 및 상기 전도성 물질을 형성한 후에, 평탄화 공정을 진행할 수 있다. 그 결과, 도 14b에 도시되는 것과 같이, 상기 시드 반도체층 및 상기 전도성 물질의 상부면이, 최상층 층간 절연층(110)의 상부면과 동일 평면 상에 위치할 수 있다.
상술한 공정을 통해, 기판(101)에 수직한 제1 방향(예로서, z 방향)으로 연장되는 기둥 형태의 전극 구조물인 제1 전극 라인(10a, 10b, 10c)을 형성할 수 있다. 상기 시드 반도체층은 제1 전극 라인(10a, 10b, 10c)의 외벽층(12a, 12b, 12c)을 형성할 수 있으며, 상기 전도성 물질은 제1 전극 라인(10a, 10b, 10c)의 내측 기둥 구조물을 형성할 수 있다.
몇몇 다른 실시예들에 있어서, 관통홀(10h)의 측면 및 바닥면 상에 소정 두께의 시드 반도체층을 형성한 후에, 상기 시드 반도체층이 형성된 관통홀(10h) 내부를 상기 시드 반도체층과 식각 선택비를 가지는 절연체로 채우는 공정을 진행할 수 있다. 이후에, 상기 절연층을 다시 식각 제거하여 상기 시드 반도체층을 노출시키는 홀을 형성한다. 이어서, 상기 홀의 시드 반도체층 상에 상기 전도성 물질을 제공하여 상기 홀을 채움으로써, 내측 기둥 구조물을 형성할 수 있다.
도 15a및 도 15b를 참조하면, 기판(101) 상에서 희생층(120)을 선택적으로 제거하여, 제1 전극 라인(10)의 측면을 노출시키는 리세스된 공간(120S)을 형성한다. 이때, 제1 전극 라인(10)의 외벽층(12a, 12b, 12c)이 노출될 수 있다. 일 실시 예에서, 희생층(120)을 선택적으로 제거하는 공정은, 소정의 식각액에 대한 희생층(120)과 층간 절연층(110)의 식각 선택비를 이용하는 습식 식각법으로 진행될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 리세스된 공간(120S) 내에서, 노출된 외벽층(12a, 12b, 12c)을 시드로 이용하여, 적어도 하나의 도핑된 반도체층을 기판(101)에 평행한 방향, 즉, 제2 방향(예로서, x-방향) 및 제3 방향(예로서, y-방향)으로 순차적으로 성장시킬 수 있다. 즉, 적어도 하나의 도핑된 반도체층은 제1 전극 라인(10)의 측면에 위치하는 외벽층(12a, 12b, 12c)의 시드 반도체층으로부터 성장할 수 있다. 일 실시 예에 있어서, 상기 적어도 하나의 도핑된 반도체층을 순차적으로 성장시키는 단계는 선택적 에픽택셜 성장법(Selective Epitaxial Growth, SEG)으로 진행될 수 있다.
도 16a 및 도 16b를 함께 참조하면, 적어도 하나의 도핑된 반도체층으로서, 제1 반도체층(31g), 제2 반도체층(32g), 제3 반도체층(33g), 및 제4 반도체층(34g)이 외벽층(12a, 12b, 12c)로부터 순차적으로 성장할 수 있다.
일 실시 예에 있어서, 제1 반도체층(31g)은 p형으로 도핑되며, 제2 반도체층 패턴(32g)은 n형으로 도핑되며, 제3 반도체층 패턴(33g)은 p형으로 도핑되며, 제4 반도체층 패턴(34g)은 n형으로 도핑될 수 있다. 이에 따라, 제1 반도체층(31g), 제2 반도체층(32g), 제3 반도체층(33g), 및 제4 반도체층(34g)은 pnpn 접합을 형성할 수 있다. 다른 실시 예에 있어서, 제1 반도체층(31g)은 n형으로 도핑되며, 제2 반도체층 패턴(32g)은 p형으로 도핑되며, 제3 반도체층 패턴(33g)은 n형으로 도핑되며, 제4 반도체층 패턴(34g)은 p형으로 도핑될 수 있다. 이에 따라, 제1 반도체층(31g), 제2 반도체층(32g), 제3 반도체층(33g), 및 제4 반도체층(34g)은 npnp 접합을 형성할 수 있다.
도시되지 않은 몇몇 실시 예들에 있어서, 단일의 반도체층이 제1 전극 라인(10)의 외벽층(12a, 12b, 12c)으로부터 성장할 수 있다. 이때, 상기 단일의 반도체층은 p형 또는 n형으로 도핑될 수 있다. 다른 몇몇 실시 예들에 있어서, p형으로 도핑된 제1 반도체층 및 n형으로 도핑된 제2 반도체층이 제1 전극 라인(10)의 외벽층(12a, 12b, 12c)으로부터 성장하거나, 또는 n형으로 도핑된 제1 반도체층 및 p형으로 도핑된 제2 반도체층이 제1 전극 라인(10)의 외벽층(12a, 12b, 12c)으로부터 성장할 수 있다. 이에 따라, 2개의 반도체층, 즉, 상기 제1 반도체층 및 상기 제2 반도체층은 pn접합을 이룰 수 있다.
도시되지 않은 또다른 몇몇 실시 예들에 있어서, 3개의 반도체층이 제1 전극 라인(10)의 외벽층(12a, 12b, 12c)으로부터 성장할 수 있다. 상기 3개의 반도체층은, 외벽층(12a, 12b, 12c)으로부터 순차적으로 배치되는 p형으로 도핑된 제1 반도체층, n형으로 도핑된 제2 반도체층, 및 p형으로 도핑된 제3 반도체층일 수 있다. 또는 상기 3개의 반도체층은, 외벽층(12a, 12b, 12c)으로부터 순차적으로 배치되는 n형으로 도핑된 제1 반도체층, p형으로 도핑된 제2 반도체층, 및 n형으로 도핑된 제3 반도체층일 수 있다. 이에 따라, 상기 제1 반도체층 내지 상기 제3 반도체층은 pnp접합 또는 npn 접합을 이룰 수 있다.
도 16a 및 도 16b를 다시 참조하면, x-방향 및 y-방향으로 제1 내지 제4 반도체층(31g, 32g, 33g, 34g)의 성장을 제어하는 방법은, 선택적 에픽택셜 성장법의 공정 시간을 제어하는 방법을 적용할 수 있다. 즉, 소정의 제1 공정 시간 동안 제1 반도체층(31g)을 성장시키고, 이어서, 소정의 제2 공정 시간 내지 제4 공정 시간 동안 제2 내지 제4 반도체층(32g, 33g, 34g)을 각각 성장시킴으로써, 제1 내지 제4 반도체층(31g, 32g, 33g, 34g)의 두께를 제어할 수 있다.
도 15b와 도 16b를 참조하면, 선택적 에픽택셜 성장법은, 상기 제1 내지 제4 반도체층(31g, 32g, 33g, 34g)이 리세스된 공간(120S)을 채우기 전에 종료될 수 있다. 즉, 상기 소정의 제4 공정 시간 동안 제4 반도체층(34g)을 성장시킨 후, 상기 선택적 에픽택셜 성장법을 종료할 수 있다. 이어서, 제4 반도체층(34g)이 성장된 후에, 잔존하는 리세스된 공간(120S) 내에 전도성 물질층을 형성한다. 이에 따라, 도시되는 바와 같이, 상기 전도성 물질층은 제4 반도체층(34g)의 일 단부로부터 소정의 폭(W1)을 가지도록 형성될 수 있다. 상기 전도성 물질층은 제2 방향(예로서, x-방향)에 수직한 제3 방향(예로서, y-방향)으로 연장되도록 형성될 수 있다. 그 결과, 제2 전극 라인(20)을 형성할 수 있다.
상기 전도성 물질층은 일 예로서, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 코발트(Co), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 등을 포함할 수 있다. 상기 전도성 물질층은 일 예로서, 화학기상증착법 또는 원자층증착법에 의해 형성될 수 있다.
도시되지는 않았지만, 몇몇 다른 실시예들에 있어서, 상기 전도성 물질층이 상기 리세스된 공간(120S)을 채운 후에, 상기 리세스된 공간(120S) 외부에 추가로 형성될 수 있다. 이 경우, 공지의 등방성 식각 공정 또는 이방성 식각 공정을 추가로 진행하여, 리세스된 공간(120S) 외부에 추가로 형성된 상기 전도성 물질층을 제거할 수 있다.
도 17a 및 도 17b를 참조하면, 기판(101) 상에서 적어도 하나의 도핑된 반도체층(31g, 32g, 33g, 34g) 및 층간 절연층(110)을 제1 방향(예로서, z-방향)을 따라 패터닝한다. 이때, 제2 전극 라인(20), 및 제2 전극 라인(20)의 직상부 및 직하부에 위치하는 층간 절연층(110)은 패터닝되지 않을 수 있다. 도 17a에 도시되는 바와 같이, 상기 트렌치 패턴은 제1 전극 라인(10a, 10b, 10c) 사이에 배치될 수 있다. 또한, 상기 트렌치 패턴은 제2 방향(예로서, x-방향)으로 연장될 수 있다.
이어서, 상기 트렌치 패턴을 절연층으로 채워서, 절연 패턴(130a, 130b)을 형성한다. 절연 패턴(130a, 130b)에 의해, 적어도 하나의 도핑된 반도체층(31g, 32g, 33g, 34g)이 3 개의 소자 셀로 분할 될 수 있다. 그 결과, 도 4와 관련하여 상술한 바와 같이, 3 개의 소자 셀(C-10a, C-10b, C-10c)이 형성될 수 있다. 소자 셀(C-10a, C-10b, C-10c)은 대응되는 소자 패턴(30a, 30b, 30c)을 포함할 수 있다. 소자 패턴(30a, 30b, 30c)은 대응되는 제 1 반도체층 패턴(31a, 31b, 31c, 31d), 제2 반도체층 패턴(32a, 32b, 32c, 32d), 제3 반도체층 패턴(33a, 33b, 33c, 33d) 및 제4 반도체층 패턴(34a, 34b, 34c, 34d)을 포함할 수 있다.
상술한 공정을 진행함으로써, 본 개시의 일 실시 예에 따르는 3차원 구조를 가지는 반도체 장치를 제조할 수 있다. 본 개시의 실시 예에 따르면, 리세스된 공간 내에서 적어도 하나의 도핑된 반도체층을 선택적 에피택셜 성장법으로 순차적으로 형성한 후에, 잔존하는 리세스된 공간 내에서 상기 적어도 하나의 도핑된 반도체층과 접하도록 상기 제2 전극 라인을 형성할 수 있다. 이후에, 상기 적어도 하나의 도핑된 반도체층 만을 패터닝함으로써, 반도체 장치를 형성할 수 있다.
본 실시 예에서는 상기 패터닝 시에 상기 적어도 하나의 도핑된 반도체층과 상기 제2 전도 라인의 계면에 물리적 화학적 손상을 생성시키지 않을 수 있어, 상기 적어도 하나의 도핑된 반도체층과 상기 제2 전극 라인 사이의 계면 특성을 향상시킬 수 있다.
도 18a 내지 도 22a은 본 개시의 다른 실시 예에 따르는 3차원 구조를 가지는 반도체 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 18b 내지 도 22b는 본 개시의 다른 실시 예에 따르는 3차원 구조를 가지는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 18a 및 도 18b를 참조하면, 기판(101)이 제공된다. 이어서, 기판(101) 상에 층간 절연층(110)과 희생층(120)을 교대로 적층하여 적층 구조물(105)을 형성한다. 기판(101) 상에 적층 구조물(105)을 형성하는 공정은, 도 13a 및 도 13b와 관련하여 상술한 공정과 실질적으로 동일하다.
도 19a 및 도 19b를 참조하면, 기판(101) 상에서 적층 구조물(105)을 관통하는 트렌치 홀(40h)을 형성한다. 트렌치 홀(40h)은 기판(101)에 수직인 제1 방향(예로서, z-방향) 및 기판(101)에 평행한 제3 방향(예로서, y-방향)으로 연장될 수 있다. 트렌치 홀(40h)을 형성하는 공정은 기판(101) 상에서 층간 절연층(110)과 희생층(120)은 선택적으로 식각하는 방법으로 진행될 수 있다.
이어서, 트렌치 홀(40h)의 측면 및 바닥면 상에 소정 두께의 시드 반도체층을 형성한다. 상기 시드 반도체층의 구성은 도 14a 및 도 14b와 관련하여 상술한 실시예의 시드 반도체층과 실질적으로 동일하다. 이어서, 상기 시드 반도체층이 형성된 트렌치 홀(40h)의 내부를 전도성 물질로 채운다. 이때, 상기 전도성 물질은 상기 시드 반도체층보다 비저항이 낮을 수 있다. 상기 전도성 물질은 도 14a 및 도 14b와 관련하여 상술한 실시 예의 전도성 물질과 실질적으로 동일하다. 이로써, 기판(101)에 수직한 제1 방향(예로서, z 방향) 및 기판(101)에 평행한 제3 방향(예로서, y-방향)으로 연장되는 트렌치 전극 구조물(40)을 형성할 수 있다. 트렌치 전극 구조물(40)은 내측 구조물(41)과 외측 박막(42)을 포함할 수 있다. 내측 구조물(41) 및 외측 박막(42)은 도 14a 및 도 14b와 관련하여 상술한 실시 예의 상기 내측 기둥 구조물 및 상기 외벽층과 각각 동일한 구성을 가질 수 있다.
몇몇 다른 실시예들에 있어서, 트렌치 홀(40h)의 측면 및 바닥면 상에 소정 두께의 시드 반도체층을 형성한 후에, 상기 시드 반도체층이 형성된 트렌치 홀(40h) 내부를 상기 시드 반도체층과 식각 선택비를 가지는 절연체로 채우는 공정을 진행할 수 있다. 이후에, 상기 절연층을 다시 식각 제거하여 상기 시드 반도체층을 노출시키는 제2 트렌치 홀을 형성한다. 이어서, 상기 홀의 시드 반도체층 상에 상기 전도성 물질을 제공하여 상기 제2 트렌치 홀을 채움으로써, 내측 기둥 구조물을 형성할 수 있다.
도 20a 및 도 20b를 참조하면, 기판(101) 상에서 트렌치 전극 구조물(40), 층간 절연층(110) 및 희생층(120)을 관통하여 배치되는 절연 패턴(132a, 132b, 132c, 132d)을 형성한다. 절연 패턴(132a, 132b, 132c, 132d)은 제1 방향(예로서, z-방향) 및 제2 방향(예로서, x-방향)으로 연장될 수 있다. 절연 패턴(132a, 132b, 132c, 132d)에 의해 트렌치 전극 구조물(40)이 제2 방향(예로서, x-방향)과 수직인 제3 방향(예로서, y-방향)에 대해 서로 공간적으로 분리됨으로써, 복수의 제1 전극 라인(40a, 40b, 40c, 40d, 40e)가 형성될 수 있다. 복수의 제1 전극 라인(40a, 40b, 40c, 40d, 40e)은 각각 대응되는 내측 기둥 구조물(41a, 41b, 41c, 41d, 41e) 및 내측 기둥 구조물(41a, 41b, 41c, 41d, 41e)을 둘러싸는 외벽층(42a, 42b, 42c, 42d, 42e)를 포함할 수 있다.
도 20a를 참조하면, 제2 방향(예로서, x-방향)으로 연장되는 절연 패턴(132a, 132b, 132c, 132d)의 일단부(132ae, 132be, 132ce, 132de)는 층간 절연층(110)의 일단부(110e)로부터 소정의 폭(W2)만큼 이격된 곳에 위치할 수 있다. 이에 따라, 후술하는 도 21a, 도 21b, 도 22a 및 도 22b와 관련된 공정에 의해, 상기 소정의 폭(W2)에 대응되는 폭을 가지는 제2 전극 라인(20)이 형성될 수 있다.
절연 패턴(132a, 132b, 132c, 132d)은 소자 셀(C-40a, C-40b, C-40c, C-40d, C-40e)의 영역을 정의(define)할 수 있다. 후술하는 도 21a, 도 21b, 도 22a 및 도 22b의 공정을 통해, 소자 셀(C-40a, C-40b, C-40c, C-40d, C-40e)의 영역 별로 적어도 하나의 도핑된 반도체층이 각각 형성될 수 있다. 이에 따라. 서로 전기적으로 절연되는 복수의 소자 셀(C-40a, C-40b, C-40c, C-40d, C-40e)을 구현할 수 있다.
도 21a 및 도 21b를 참조하면, 기판(101) 상에서 희생층(120)을 선택적으로 제거하여, 제1 전극 라인(40a, 40b, 40c, 40d, 40e)의 측면을 노출시키는 리세스된 공간(120S)을 형성한다. 이때, 제1 전극 라인(40a, 40b, 40c, 40d, 40e)의 외벽층(42a, 42b, 42c, 42d, 42e)이 노출될 수 있다. 희생층(120)을 선택적으로 제거하는 공정은, 도 15a 및 도 15b와 관련하여 상술한 희생층(120)의 제거 공정과 실질적으로 동일하다.
도 22a 및 도 22b를 참조하면, 상기 리세스된 공간(120S) 내에서, 노출된 외벽층(42a, 42b, 42c, 42d, 42e)을 시드로 이용하여, 적어도 하나의 도핑된 반도체층을 기판(101)에 평행한 방향, 즉, 제2 방향(예로서, x-방향)으로 순차적으로 성장시킬 수 있다. 적어도 하나의 도핑된 반도체층을 성장시키는 방법은 도 16a 및 도 16b와 관련하여 상술한 선택적 에픽택셜 성장법을 적용할 수 있다. 이때, 상기 적어도 하나의 도핑된 반도체층의 성장을 제어함으로써, 리세스된 공간(120S)을 채우기 전에 상기 선택적 에픽택셜 성장법을 종료할 수 있다. 이어서, 잔존하는 리세스된 공간(120S) 내에 상기 적어도 하나의 도핑된 반도체층과 접촉하는 전도성 물질층을 형성함으로써, 제2 전극 라인(20)을 형성할 수 있다. 전도성 물질층의 구성 및 전도성 물질층을 형성하는 방법은 도 16a 및 도 16b와 관련하여 상술한 전도성 물질층의 구성 및 형성 방법이 적용될 수 있다.
도시되지는 않았지만, 몇몇 다른 실시예들에 있어서, 상기 전도성 물질층이 상기 리세스된 공간(120S)을 채운 후에, 상기 리세스된 공간(120S) 외부에 추가로 형성될 수 있다. 이 경우, 공지의 등방성 식각 공정 또는 이방성 식각 공정을 추가로 진행하여, 리세스된 공간(120S) 외부에 추가로 형성된 상기 전도성 물질층을 제거할 수 있다. 그 결과, 도 9 내지 도 12와 관련하여 상술한 반도체 장치(6)와 실질적으로 동일한 반도체 장치를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2 3 4 5 6: 반도체 장치,
10 10a, 10b, 10c 40a 40b 40c 40d 40e: 제1 전극 라인,
11 11a 11b 11c 41a 41b 41c 41d 41e: 내측 기둥 구조물,
12 12a 12b 12c 42a 42b 42c 42d 42e: 외벽층
20: 제2 전극 라인,
30 30a 30b 30c 30a1 30b1 30c1 30a2 30b2 30c2 300a 300b 300c 300d 300e: 소자 패턴,
31 31a 31b 31c 31d: 제1 반도체층 패턴,
32 32a 32b 32c 32d: 제2 반도체층 패턴
33 33a 33b 33c 33d: 제3 반도체층 패턴,
34 34 34b 34c 34d: 제4 반도체층 패턴,
40: 트렌치 전극 구조물, 41: 내측 구조물, 42: 외측 박막.
101: 기판, 105: 적층 구조물,
110: 층간 절연층, 120: 희생층,
130a 130b 132a 132b 132c 132d: 절연 패턴,
C-10a C-10b C-10c C-40a C-40b C-40c C-40d C-40e: 소자 셀.

Claims (27)

  1. 기판;
    상기 기판에 수직한 제1 방향으로 연장되는 제1 전극 라인;
    상기 제1 전극 라인으로부터 상기 기판에 평행한 제2 방향으로 연장되는 소자 패턴; 및
    상기 소자 패턴과 연결되는 제2 전극 라인을 포함하되,
    상기 소자 패턴은 적어도 하나의 반도체층 패턴을 포함하고, 상기 반도체층 패턴은 n형 또는 p형 도펀트를 포함하는
    3차원 구조의 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 전극 라인은 내측 기둥 구조물; 및
    상기 내측 기둥 구조물을 둘러싸는 외벽층을 포함하는
    3차원 구조의 반도체 장치.
  3. 제2 항에 있어서,
    상기 외벽층은 반도체 물질을 포함하고,
    상기 내측 기둥 구조물은 상기 외벽층보다 비저항이 낮은 전도성 물질을 포함하는
    3차원 구조의 반도체 장치.
  4. 제1 항에 있어서,
    상기 소자 패턴은
    p형 또는 n형으로 도핑된 반도체층 패턴으로 이루어지는
    3차원 구조의 반도체 장치.
  5. 제1 항에 있어서,
    상기 소자 패턴은
    p형으로 도핑된 제1 반도체층 패턴 및 n형으로 도핑된 제2 반도체층 패턴을 구비하는
    3차원 구조의 반도체 장치.
  6. 제1 항에 있어서,
    상기 소자 패턴은
    순차적으로 배치되는 p형으로 도핑된 제1 반도체층 패턴, n형으로 도핑된 제2 반도체층 패턴 및 p형으로 도핑된 제3 반도체층 패턴을 구비하거나, 순차적으로 배치되는 n형으로 도핑된 제1 반도체층 패턴, p형으로 도핑된 제2 반도체층 패턴 및 n형으로 도핑된 제3 반도체층 패턴을 구비하는
    3차원 구조의 반도체 장치.
  7. 제1 항에 있어서,
    상기 소자 패턴은
    순차적으로 배치되는 p형으로 도핑된 제1 반도체층 패턴, n형으로 도핑된 제2 반도체층 패턴, p형으로 도핑된 제3 반도체층 패턴 및 n형으로 도핑된 제4 반도체층 패턴을 구비하거나, 순차적으로 배치되는 n형으로 도핑된 제1 반도체층 패턴, p형으로 도핑된 제2 반도체층 패턴, n형으로 도핑된 제3 반도체층 패턴 및 p형으로 도핑된 제4 반도체층 패턴을 구비하는
    3차원 구조의 반도체 장치.
  8. 제1 항에 있어서,
    상기 제2 전극 라인은, 상기 기판에 평행하며, 상기 제2 방향과 수직인 제3 방향으로 연장되는
    3차원 구조의 반도체 장치.
  9. 기판;
    상기 기판에 수직한 제1 방향으로 연장되는 제1 전극 라인;
    상기 기판 상에서 상기 제1 방향으로 교대로 적층되는 소자 패턴 및 층간 절연층; 및
    상기 소자 패턴과 동일한 평면에 배치되는 제2 전극 라인을 포함하되,
    상기 소자 패턴은 상기 제1 전극 라인으로부터 상기 기판과 평행한 제2 방향으로 연장되어 상기 제2 전극 라인과 연결되며,
    상기 소자 패턴은 도핑된 적어도 하나의 반도체층 패턴을 포함하는
    3차원 구조의 반도체 장치.
  10. 제9 항에 있어서,
    상기 제2 전극 라인은 상기 기판과 평행하며, 상기 제2 방향과 수직인 제3 방향으로 연장되는
    3차원 구조의 반도체 장치.
  11. 제9 항에 있어서,
    상기 제1 전극 라인은 상기 제3 방향을 따라 각각 이격하여 배열되는
    3차원 구조의 반도체 장치.
  12. 제11 항에 있어서,
    상기 제3 방향을 따라 이웃하는 상기 소자 패턴 사이를 절연하며, 상기 제2 방향으로 연장되는 절연 패턴을 더 포함하는
    3차원 구조의 반도체 장치.
  13. 제11 항에 있어서,
    상기 제1 전극 라인은 내측 기둥 구조물; 및
    상기 내측 기둥 구조물을 둘러싸는 외벽층을 포함하되,
    상기 내측 기둥 구조물은 상기 외벽층보다 비저항이 낮은 전도성 물질을 포함하는
    3차원 구조의 반도체 장치.
  14. 제13 항에 있어서,
    상기 소자 패턴은
    p형 또는 n형 도핑된 다이오드 소자 패턴을 포함하는
    3차원 구조의 반도체 장치.
  15. 제13 항에 있어서,
    상기 소자 패턴은
    상기 제1 전극 라인으로부터 상기 제2 전극 라인에 도달하기까지, 적어도 하나의 pn 접합을 구비하는 복수의 반도체층 패턴을 포함하는
    3차원 구조의 반도체 장치.
  16. 기판 상에서, 상기 기판에 수직인 제1 방향을 따라 서로 교대로 적층되는 층간 절연층과 희생층을 포함하는 적층 구조물을 형성하는 단계;
    상기 기판 상에서 상기 적층 구조물 내부에 배치되며 상기 제1 방향으로 연장되는 제1 전극 라인을 형성하는 단계;
    상기 기판 상에서 상기 희생층을 선택적으로 제거하여 상기 제1 전극 라인의 측면을 노출시키는 리세스된 공간을 형성하는 단계;
    상기 공간 내에서 상기 노출된 제1 전극 라인의 측면으로부터 적어도 하나의 도핑된 반도체층을 순차적으로 성장시키는 단계;
    상기 적어도 하나의 도핑된 반도체층과 연결되며 상기 기판과 평행한 제2 방향으로 연장되는 제2 전극 라인을 형성하는 단계; 및
    상기 기판 상에서 상기 적어도 하나의 도핑된 반도체층을 패터닝하여, 상기 기판에 평행하며 상기 제2 방향과 수직인 제3 방향으로 연장되는 적어도 하나의 도핑된 반도체층 패턴을 포함하는 소자 패턴을 형성하는 단계를 포함하는
    3차원 구조를 가지는 반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 전극 라인을 형성하는 단계는
    상기 기판 상에서 상기 적층 구조물을 관통하는 관통홀을 형성하는 단계; 및
    상기 관통홀을 전도성 물질로 채워서 상기 제1 방향으로 연장되는 전극 구조물을 형성하는 단계를 포함하는
    3차원 구조를 가지는 반도체 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 전극 구조물을 형성하는 단계는
    상기 관통홀의 측면 및 바닥면 상에 소정 두께의 시드 반도체층을 형성하는 단계; 및
    상기 시드 반도체층이 형성된 상기 관통홀의 내부를 전도성 물질로 채우는 단계를 포함하되,
    상기 전도성 물질은 상기 시드 반도체층보다 비저항이 낮은
    3차원 구조를 가지는 반도체 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 적어도 하나의 도핑된 반도체층을 순차적으로 성장시키는 단계는
    선택적 에픽택셜 성장법(Selective Epitaxial Growth, SEG)으로 진행되는
    3차원 구조를 가지는 반도체 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 적어도 하나의 도핑된 반도체층은 n형 또는 p형 도펀트를 포함하는
    3차원 구조를 가지는 반도체 장치의 제조 방법.
  21. 제16 항에 있어서,
    상기 제2 전극 라인을 형성하는 단계는
    상기 적어도 하나의 도핑된 반도체층이 형성된 상기 리세스된 공간 내에 전도성 물질층을 형성하는 단계를 포함하는
    3차원 구조를 가지는 반도체 장치의 제조 방법.
  22. 제16 항에 있어서,
    상기 제1 전극 라인을 형성하는 단계는
    상기 제2 방향을 따라 배열되는 복수의 상기 제1 전극 라인을 형성하는 단계를 포함하고,
    상기 소자 패턴을 형성하는 단계는
    서로 이웃하는 상기 제1 전극 라인 사이에 배치되고, 상기 제3 방향을 따라 연장되는 절연 패턴을 형성하는 단계를 포함하는
    3차원 구조를 가지는 반도체 장치의 제조 방법.
  23. 기판 상에 서로 교대로 적층되는 층간 절연층과 희생층을 포함하는 적층 구조물을 형성하는 단계;
    상기 기판 상에서 상기 적층 구조물을 관통하여 배치되며, 상기 기판에 수직한 제1 방향 및 상기 기판에 평행한 제2 방향으로 연장되는 트렌치 전극 구조물을 형성하는 단계;
    상기 제1 방향 및 상기 제2 방향과 각각 수직인 제3 방향으로 연장되는 절연 패턴을 상기 트렌치 전극 구조물, 상기 층간 절연층 및 상기 희생층을 관통하여 형성함으로써, 상기 제2 방향에 대해 서로 분리되는 복수의 제1 전극 라인을 형성하는 단계;
    상기 기판 상에서 상기 희생층을 선택적으로 제거하여 상기 복수의 제1 전극 라인의 측면을 노출시키는 리세스된 공간을 형성하는 단계;
    상기 노출된 복수의 제1 전극 라인의 측면으로부터 상기 제3 방향을 따라, 적어도 하나의 도핑된 반도체층을 순차적으로 성장시키는 단계; 및
    상기 적어도 하나의 도핑된 반도체층과 연결되며 상기 제2 방향으로 연장되는 제2 전극 라인을 형성하는 단계를 포함하는
    3차원 구조를 가지는 반도체 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 트렌치 전극 구조물을 형성하는 단계는
    상기 기판 상에서 상기 적층 구조물을 관통하는 트렌치 홀을 형성하는 단계;
    상기 트렌치 홀의 측면 및 바닥면 상에 소정 두께의 시드 반도체층을 형성하는 단계; 및
    상기 시드 반도체층이 형성된 상기 트렌치 홀을 전도성 물질로 채우는 단계를 포함하되,
    상기 전도성 물질은 상기 도핑된 시드 반도체층보다 비저항이 낮은
    3차원 구조를 가지는 반도체 장치의 제조 방법.
  25. 제23 항에 있어서,
    상기 적어도 하나의 도핑된 반도체층을 순차적으로 성장시키는 단계는
    선택적 에픽택셜 성장법(Selective Epitaxial Growth, SEG)으로 진행되는
    3차원 구조를 가지는 반도체 장치의 제조 방법.
  26. 제23 항에 있어서,
    상기 적어도 하나의 도핑된 반도체층은 n형 또는 p형 도펀트를 포함하는
    3차원 구조를 가지는 반도체 장치의 제조 방법.
  27. 제23 항에 있어서,
    상기 제2 전극 라인을 형성하는 단계는
    상기 적어도 하나의 도핑된 반도체층이 형성된 상기 리세스된 공간 내에 전도성 물질층을 형성하는 단계를 포함하는
    3차원 구조를 가지는 반도체 장치의 제조 방법.
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