TW202211442A - 立體記憶體元件及其製作方法 - Google Patents

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Abstract

本發明提供了立體（3D）NAND記憶體元件和製作方法。在一個實施例中，提供一種3D NAND記憶體元件包括基底、核心區、隔離區、層堆疊體結構、通道結構和隔離結構。每一核心區被隔離區中的一者或多者包圍。該層堆疊體結構形成於每一核心區中，並且包括相互交替堆疊的第一介電層和導體層。通道結構被形成為穿過該層堆疊體結構。隔離結構形成在隔離區中的一者或多者當中，並且包括相互交替堆疊的第二介電層和第三介電層。

Description

立體記憶體元件及其製作方法
本申請涉及半導體技術領域，具體涉及立體（3D）記憶體元件及其製作方法。
透過改進製程技術、電路設計、程式設計演算法和製作製程使平面儲存單元縮小到了更小的尺寸。但是，隨著儲存單元的特徵尺寸接近下限，平面製程和製作技術變得更加困難，而且成本更加高昂。因此，平面儲存單元的儲存密度接近上限。
NAND記憶體是一種不需要電力來保持所儲存的資料的非揮發性記憶體。對消費電子品項、雲端計算和大數據的不斷增長的需求，帶來了對具有更大容量和更高性能的NAND記憶體的持續需求。常規的平面（2D）NAND記憶體接近了其物理極限，現在立體（3D）NAND記憶體正在發揮重要作用。3D NAND記憶體使用在單個裸晶上的多個堆疊層，來實現更高的密度、更高的容量、更快的性能、更低的功耗以及更好的成本效率。
3D NAND結構位在記憶體裸晶的基底上。3D NAND結構包括多個儲存平面，每一儲存平面包括多個儲存塊，並且每一儲存塊包括大數量的NAND儲存單元。儲存平面是記憶體裸晶的有效區域。希望增大記憶體裸晶的有效區域，或者提高用於儲存平面的裸晶區域的百分比。
所公開的元件和方法涉及解決上文闡述的一個或多個問題以及其他問題。
在本發明的一個方面當中，一種3D NAND記憶體元件包括基底、核心區、隔離區、層堆疊體結構、通道結構和隔離結構。核心區和隔離區佈置在基底之上。每一核心區被隔離區中的一個或多個隔離區包圍。層堆疊體結構形成於基底之上的每一核心區中並且包括相互交替堆疊的第一介電層和導體層。通道結構被形成為在基底之上穿過該層堆疊體結構。隔離結構在基底之上形成於隔離區中的一個或多個隔離區的至少部分當中。隔離結構包括相互交替堆疊的第二介電層和第三介電層。
在本發明的另一個方面當中，一種用於3D NAND記憶體元件的製作方法包括：提供用於該立體記憶體元件的基底；在基底之上佈置核心區和隔離區；在每一核心區中形成包括第一介電層和第二介電層的層堆疊體結構；在基底之上形成穿過該層堆疊體結構的通道結構；部分地蝕刻第一介電層，進而在隔離區中的一個或多個隔離區的至少部分當中形成隔離結構；以及利用導電材料填充透過部分地蝕刻第一介電層留下的腔體，來形成導體層。每一核心區被隔離區中的一個或多個隔離區包圍。第一介電層和第二介電層相互交替堆疊。隔離結構包括相互交替堆疊的第三介電層和第四介電層。
在本發明的另一方面當中，一種3D NAND記憶體元件包括基底、層堆疊體結構、通道結構、閘極線縫隙結構和虛置通道孔結構。層堆疊體結構形成於基底之上並且包括相互交替堆疊的第一介電層和導體層。通道結構被形成為在基底之上穿過該層堆疊體結構。閘極線縫隙結構被形成為在基底之上沿垂直方向穿過該層堆疊體結構並且沿相對於基底的第一橫向方向相互平行。虛置通道孔結構被形成為在基底之上穿過該層堆疊體結構，接合閘極線縫隙結構中的一個閘極線縫隙結構的末端，並且從該末端延伸開與相鄰的閘極線縫隙結構的配置有關的距離。
在本發明的其中一些實施例中，提供一種立體（3D）記憶體元件，包括一基底，處於所述基底之上的多個核心區和多個隔離區，每一核心區被所述多個隔離區中的一個或多個隔離區包圍，一層堆疊體結構，其形成於所述基底之上的每一核心區中，並且包括相互交替堆疊的多個第一介電層和多個導體層，在所述基底之上穿過所述層堆疊體結構形成的多個通道結構，以及形成在所述基底之上並處於所述多個隔離區中的所述一個或多個隔離區的至少部分當中的一隔離結構，其中，所述隔離結構包括相互交替堆疊的多個第二介電層和多個第三介電層。
在本發明的其中一些實施例中，所述多個第一介電層中的一個第一介電層、和所述多個第二介電層中的所對應的一個第二介電層，相對於所述基底位於一相同高度上，並且所述多個導體層中的一個導體層、和所述多個第三介電層中的所對應的一個第三介電層，相對於所述基底位於一相同高度上。
在本發明的其中一些實施例中，所述多個第一介電層和所述多個第二介電層具有相同的材料。
在本發明的其中一些實施例中，所述多個核心區的至少部分沿相對於所述基底的一第一橫向方向和與所述第一橫向方向垂直的一第二橫向方向形成一陣列，並且所述隔離結構是沿所述第一橫向方向形成於兩個相鄰所述核心區之間，和/或是沿所述第二橫向方向形成於兩個相鄰所述核心區之間。
在本發明的其中一些實施例中，進一步包括：一階梯結構，其從所述層堆疊體結構延伸至所述多個隔離區中的所述一個或多個隔離區的一部分，以及一介電區域，其用於隔離所述階梯結構的側面，並且處於所述多個隔離區中的所述一個或多個隔離區的所述部分中。
在本發明的其中一些實施例中，進一步包括：多個閘極線縫隙結構，其在所述基底之上被形成為穿過所述層堆疊體結構，並且沿相對於所述基底的一第一橫向方向相互平行，以及一第一虛置通道孔結構，其在所述基底之上被形成為穿過所述層堆疊體結構，接合所述多個閘極線縫隙結構中的一個閘極線縫隙結構的一末端，並且從所述一個閘極線縫隙結構的所述末端延伸開。
在本發明的其中一些實施例中，所述第一虛置通道孔結構沿相對於所述基底的所述第一橫向方向延伸。
在本發明的其中一些實施例中，所述第一虛置通道孔結構沿不同於所述第一橫向方向的方向延伸。
在本發明的其中一些實施例中，進一步包括：多個第二虛置通道孔結構，其被形成為垂直地穿過所述層堆疊體結構，並且在一橫向方向上，位於所述多個閘極線縫隙結構中的兩個閘極線縫隙結構之間，一頂部選擇閘極（TSG）切口，其被形成為部分地穿過所述層堆疊體結構，穿過所述多個第二虛置通道孔結構，並且沿所述第一橫向方向延伸，以及一第三虛置通道孔結構，其被形成為垂直地穿過所述層堆疊體結構，橫向接合所述頂部選擇閘極切口的末端，並且從所述頂部選擇閘極切口的所述末端延伸開。
在本發明的其中一些實施例中，每一通道結構包括：一通道層，其延伸穿過所述層堆疊體結構，以及一功能層，其延伸穿過所述層堆疊體結構，並且形成於所述通道層和所述層堆疊體結構之間，所述功能層包括一阻擋層、一電荷捕獲層和/或一穿隧絕緣層。
在本發明的其中一些實施例中，提供一種用於製作立體（3D）記憶體元件的方法，包括：提供用於支撐一立體記憶體元件的一基底，在所述基底之上佈置多個核心區和多個隔離區，每一核心區被所述多個隔離區中的一個或多個隔離區所包圍，在所述基底之上的每一核心區中形成一層堆疊體結構，所述層堆疊體結構包括相互交替堆疊的多個第一介電層和多個第二介電層，在所述基底之上形成穿過所述層堆疊體結構的多個通道結構，部分地蝕刻所述多個第一介電層，以在所述多個隔離區中的所述一個或多個隔離區的至少部分當中形成一隔離結構，其中，所述隔離結構包括相互交替堆疊的多個第三介電層和多個第四介電層，以及利用一導電材料，填充部分蝕刻所述多個第一介電層後所留下的一腔體，以形成多個導體層。
在本發明的其中一些實施例中，所述多個第二介電層中的一個第二介電層、和所述多個第四介電層中所對應的一個第四介電層，相對於所述基底處於一相同高度上，並且所述多個導體層中的一個導體層、和所述多個第三介電層中所對應的一個第三介電層，相對於所述基底處於一相同高度上。
在本發明的其中一些實施例中，所述多個第二介電層和所述多個第四介電層具有相同的材料。
在本發明的其中一些實施例中，所述多個核心區的至少部分，沿相對於所基底的一第一橫向方向和與所述第一橫向方向垂直的一第二橫向方向形成一陣列，並且所述隔離結構是沿所述第一橫向方向形成於兩個相鄰所述核心區之間，和/或是沿所述第二橫向方向形成於兩個相鄰所述核心區之間。
在本發明的其中一些實施例中，進一步包括：修整所述層堆疊體結構，以形成一階梯結構，所述階梯結構從所述層堆疊體結構延伸至所述多個隔離區中的所述一個或多個隔離區的一部分，以及形成一介電區域，所述介電區域用於隔離所述階梯結構的側面，並且處於所述多個隔離區中的所述一個或多個隔離區的所述部分中。
在本發明的其中一些實施例中，進一步包括：形成多個閘極線縫隙結構，所述多個閘極線縫隙結構在所述基底之上穿過所述層堆疊體結構，並且沿相對於所述基底的一第一橫向方向相互平行，以及形成一第一虛置通道孔結構，所述第一虛置通道孔結構被形成為在所述基底之上，垂直地穿過所述層堆疊體結構，接合所述多個閘極線縫隙結構中的一個閘極線縫隙結構的一末端，並且從所述一個閘極線縫隙結構的所述末端延伸開。
在本發明的其中一些實施例中，所述第一虛置通道孔結構沿不同於所述第一橫向方向的方向延伸。
在本發明的其中一些實施例中，進一步包括：形成多個第二虛置通道孔結構，所述多個第二虛置通道孔結構垂直地穿過所述層堆疊體結構，並且在一橫向方向上位於所述多個閘極線縫隙結構中的兩個閘極線縫隙結構之間，形成一頂部選擇閘極（TSG）切口，所述頂部選擇閘極切口部分地延伸穿過所述層堆疊體結構，穿過所述多個第二虛置通道孔結構，並且沿所述第一橫向方向延伸，以及形成一第三虛置通道孔結構，所述第三虛置通道孔結構被形成為垂直地穿過所述層堆疊體結構，橫向接合所述頂部選擇閘極切口的一末端，並且沿所述頂部選擇閘極切口的所述末端延伸開。
在本發明的其中一些實施例中，形成所述多個通道結構包括：形成延伸穿過所述層堆疊體結構的一功能層，所述功能層包括一阻擋層、一電荷捕獲層和/或一穿隧絕緣層，以及形成一通道層，所述通道層延伸穿過所述層堆疊體結構，並且所述功能層處於所述通道層和所述層堆疊體結構之間。
在本發明的其中一些實施例中，一種立體（3D）記憶體元件，包括一基底，一層堆疊體結構，其形成於所述基底之上，並且包括相互交替堆疊的多個第一介電層和多個導體層，多個通道結構，其被形成為在所述基底之上，穿過所述層堆疊體結構，多個閘極線縫隙結構，其被形成為在所述基底之上，沿一垂直方向穿過所述層堆疊體結構，並且沿相對於所述基底的一第一橫向方向相互平行，以及一虛置通道孔結構，其被形成為在所述基底之上，穿過所述層堆疊體結構，接合所述多個閘極線縫隙結構中的一個閘極線縫隙結構的一末端，並且從所述一個閘極線縫隙結構的所述末端延伸開，並且所述虛置通道孔結構的一配置距離與相鄰的一閘極線縫隙結構的配置有關。
本領域技術人員根據本發明的描述、申請專利範圍和附圖能夠理解本發明的其他方面。
下文將參考附圖描述本發明的實施例中的技術方案。只要有可能，就將在所有附圖中使用相同的附圖標記指示相同或相似部分。顯然，所描述的實施例只是本發明的一些而非全部實施例。可以對各種實施例中的特徵進行交換和/或組合。本領域技術人員無需創造性勞動基於本發明的實施例獲得的其他實施例將落在本發明的範圍內。
現在將詳細參考在附圖中示出的本發明的示例性實施例。在可能的情況下，在所有附圖中使用相同的附圖標記來表示相同或相似的元件。
以下公開內容提供了許多不同的實施例或示例，用於實現所提供的主題的不同特徵。為了簡化本發明內容，下面描述元件和佈置的具體示例。當然，這些僅僅是示例，而不旨在是限制性的。例如，在下面的描述中，對第一特徵在第二特徵上或上方的形成，可以包括其中第一特徵和第二特徵直接接觸來形成的實施例，並且還可以包括其中另外的特徵可以形成在第一和第二特徵之間以使得第一和第二特徵可以不直接接觸的實施例。此外，本發明內容可以在各種示例中重複參考數位和/或字母。這種重複是出於簡單和清楚的目的，其本身並不決定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可以使用空間相對術語，例如“下方”、“下面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在使用或操作步驟中的不同方向(除了圖中所示的方位之外)。所述裝置可以面向其它方向(旋轉90度或在其它方向)，並且本文使用的空間上相關的描述符同樣可以相應地解釋。
雖然討論了特定的配置和佈置，但應理解，這僅為了說明性目的而完成。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不偏離本發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是，也可以在各種其它應用中使用本發明內容。
注意，在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構或特性，但各個實施方式可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指同一實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，其將在相關領域中的技術人員的知識內，以結合其它實施方式（不管是否被明確描述）來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上下文中的用法來理解術語。例如，至少部分地根據上下文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性，或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上下文，術語例如“一（a）”、“一個（an）”和“所述（the）”再次可以被理解為傳達單數用法或傳達複數用法。此外，再次至少部分地根據上下文，術語“基於”可被理解為不一定意欲傳達排他的一組因素，且可替代地允許不一定明確地描述的額外因素的存在。
應容易理解，在本發明內容中的“在……上”、“在……上面”和“在……之上”的含義應以最廣泛的方式被解釋，使得“在……上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義，而且還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層（即，直接在某物上）的含義。
此外，空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外，空間相對術語意欲還包括在使用或處理步驟中的設備的不同定向。裝置可以以另外方式被定向（旋轉90度或在其它定向處），且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底包括“頂”表面和“底”表面。基底的頂表面一般是半導體設備被形成於的地方，且因此半導體設備在基底的頂側處形成，除非另有規定。底表面與頂表面相對，且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料（例如矽、鍺、砷化鎵、磷化銦等）。可選地，基底可以由非導電材料（例如玻璃、塑膠或藍寶石晶圓）製成。
如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的寬度小的寬度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任何組水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導電層和接觸層（其中形成接觸、互連線和/或垂直互連接入（VIA））和一個或多個介電層。
在本發明內容中，為了描述的容易，“排”用於指沿著垂直方向的實質上相同的高度的元件。例如，字元線和底層閘極介電層可被稱為“排”，字元線和底層絕緣層可一起被稱為“排”，實質上相同的高度的字元線可被稱為“一排字元線”或類似術語等。
如在本文使用的，術語“名義上/名義上地”指在產品或過程的設計階段期間設置的元件或過程步驟的特性或參數的期望或目標值，連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%（例如，值的±10%、±20%或±30%）內變化的給定量的值。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於元件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）中變化。
在本發明內容中，術語“水平/水平地/橫向/橫向地”意指名義上平行於基底的橫向表面，以及術語“垂直”或“垂直地”意指名義上垂直於基底的橫向表面。
如在本文使用的，術語“立體記憶體”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串（在本文被稱為“記憶體串”，例如NAND串）的立體（3D）半導體設備，使得記憶體串在相對於基底的垂直方向上延伸。
下文的公開內容提供了用於實施所提供的主題的不同特徵的很多不同實施例或示例。下文描述了元件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中出現的在第二特徵上或之上形成第一特徵可以包括所述第一特徵和第二特徵是所形成的可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵進而使得所述第一特徵和第二特徵可以不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位元和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
圖1A、圖1B以及圖2-16示意性地示出了根據本發明的實施例的示例性立體記憶體元件100的製作製程。在各圖當中，上視圖處於X-Y平面內，並且截面圖處於X-Z平面或Y-Z平面中。如圖1A和圖1B中所示，立體記憶體元件100包括立體記憶體裸晶（die）101。裸晶101可以包括多個儲存平面102，所述多個儲存平面102可以相對於基底沿X方向和Y方向形成2D陣列。平面102可以示例性地包含如圖1A中所示的平面1-8，但是在所公開的記憶體裸晶中可以包含多於或少於8個的任何數量的平面。可以將儲存平面視為立體記憶體元件100的核心區域。
儲存平面往往透過在階梯區或者虛置階梯區中的介電層相互分開。介電層佈置在階梯結構之間或者在虛置階梯結構之間。儲存平面可能需要階梯結構來配置字元線接觸。由於虛置階梯結構不提供任何功能，因此可以透過佔據較小面積的隔離區來代替虛置階梯區。如所公開的，可以在裸晶101中形成不含有虛置階梯結構的隔離區104和隔離區1041。由於隔離區104和隔離區1041佔據比虛置階梯區小的面積，如下文的描述中所例示的，所以可以增大立體記憶體元件100的有效裸晶面積和儲存密度。在一些實施例中，裸晶101可以包括兩個階梯區103以及隔離區104和隔離區1041，而非階梯區103和虛置階梯區，進而使儲存平面102相互電性隔離。隔離區103和隔離區104沿Y方向在儲存平面之間延伸，並且隔離區1041沿X方向在儲存平面之間延伸。例如，平面1和平面2可以透過階梯區103隔開，平面2和平面3可以透過隔離區104隔開，並且平面1和平面5可以透過隔離區1041隔開。
如圖1A和圖1B中所示，裸晶101可以包括區域105、區域106、區域107和區域108。可以在區域105-108中形成不同結構。在本發明下文的描述當中將說明沿區域105的線AA’、區域106的線BB’、區域106的線CC’、區域107的線DD’和區域108的線EE’的截面圖。此外，每一儲存平面102可以包括多個儲存塊，例如，如圖1B中所示的儲存塊109。在一些實施例中，可以在塊擦除操作步驟中一起重置儲存塊中的儲存單元。出於舉例說明的目的，圖1A和圖1B中所示的儲存平面102和/或儲存塊109的配置、圖案和/或數量是示例性的，並且可以在所公開的記憶體裸晶中包含任何其他適當的配置、圖案和/或數量的儲存平面和/或儲存塊。
圖2示出了根據本發明的實施例的立體記憶體元件100的處於X-Z平面內的截面結構。立體記憶體元件100或裸晶101可以包括基底110。在一些實施例中，基底110可以包括單晶矽層。在一些其他實施例中，基底110可以包括例如鍺（Ge）、矽鍺（SiGe）、碳化矽（SiC）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）、多晶矽（polysilicon）或者例如砷化鎵（GaAs）或磷化銦（InP）的III-V族化合物的半導體材料。在一些其他實施例中，基底110可以包括非導電材料，例如玻璃、塑膠材料或陶瓷材料。當基底110包括玻璃、塑膠或陶瓷材料時，基底110可以進一步包括沉積在所述玻璃、塑膠或陶瓷材料上的多晶矽薄層。在這種情況下，可以像多晶矽基底那樣處理基底110。作為示例，基底110包括未摻雜或輕摻雜的單晶矽層。
在一些實施例中，可以透過經由離子注入和/或擴散來以n型摻雜劑摻雜基底110的頂部，以形成摻雜區111。摻雜區111的摻雜劑可以包括：例如，磷（P）、砷（As）和/或銻（Sb）。如圖2所示，可以將覆蓋層120沉積到摻雜區111之上。覆蓋層120是犧牲層並且可以包括單層、多層或者適當複合層。例如，覆蓋層120可以包括氧化矽層和氮化矽層中的一者或多者。可以透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其組合來沉積覆蓋層120。在一些其他實施例中，覆蓋層120可以包括其他材料，例如，氧化鋁。
在覆蓋層120之上，可以沉積犧牲層130。犧牲層130可以包括介電材料、半導體材料或者導電材料。用於犧牲層130的示例性材料為多晶矽。
在形成多晶矽犧牲層130之後，可以形成層堆疊體結構140。層堆疊體結構140包括多對堆疊層，例如，包括相互交替堆疊的多個第一介電層141和多個第二介電層142。例如，層堆疊體結構可以包括64對、128對或者多於128對的第一介電層141和第二介電層142。
在一些實施例中，第一介電層141和第二介電層142可以由不同材料構成。例如，這些不同材料可以包括氧化矽和氮化矽。在一些實施例中，第一介電層141包括可以被用作隔離堆疊層的氧化矽層，而第二介電層142包括可以被用作犧牲堆疊層的氮化矽層。犧牲堆疊層隨後可以被蝕刻掉，並且被導體層代替。第一介電層141和第二介電層142可以是透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其組合來沉積的。
圖3示出了根據本發明的實施例的立體記憶體元件100的處於X-Z平面內的示意性截面結構（即，結構105A）。圖3中所示的截面圖是沿圖1A的線AA’截取的。在形成層堆疊體結構140之後，可以執行階梯形成製程，以將層堆疊體結構140的一些部分（例如，階梯區103中的一部分）修整成階梯結構。可以在階梯形成製程中使用任何適當蝕刻製程，包括乾式蝕刻和/或濕式蝕刻製程。可以在階梯區103內透過該蝕刻製程來形成兩個階梯結構。處於右側的階梯結構的高度可以沿X方向以逐級方式升高，而處於左側的階梯結構的高度可以沿X方向以逐級方式下降。通道孔區域171和通道孔區域172分別在階梯區103旁邊。將介電層121沉積為覆蓋這兩個階梯結構並且隔離平面1和平面2。
圖4和圖5示出了根據本發明的實施例的在形成了通道孔150，並且利用層結構來填充通道孔150之後的立體記憶體元件100的處於X-Z平面內的示意性截面結構（即，結構105B和結構106A）。圖4和圖5中示出的截面圖分別是沿圖1A中的線AA’和線BB’截取的。在圖4的結構105B中，在通道孔區域171和172中形成通道孔150，並且在通道孔區域171和通道孔區域172之間形成階梯區103。在圖5的結構106A中，在通道孔區域173和通道孔區域174中形成通道孔150，並且在通道孔區域173和通道孔區域174之間形成隔離區104。在本發明中的圖4和圖5以及其他附圖中示出的通道孔150的數量、尺寸和佈置是示例性的並且是用於描述目的的，然而可以將任何適當的數量、尺寸和佈置用於根據本發明的各種實施例的所公開立體記憶體元件100。
將通道孔150配置為沿Z方向，或者基本上垂直於基底110的方向延伸，並且在X-Y平面內形成預定圖案（未示出）的陣列。圖4和圖5僅示出了在處於X-Z平面內的截面中的通道孔150中的一些通道孔150。
通道孔150可以是透過例如乾式蝕刻製程或者乾式蝕刻製程和濕式蝕刻製程的組合來形成的。也可以執行其他製作製程，例如，涉及微影、清潔和/或化學機械拋光（CMP）的圖案化製程。通道孔150可以具有延伸穿過層堆疊體結構140、犧牲層130和覆蓋層120並且部分地穿過摻雜區111的圓柱形或柱形。在形成通道孔150之後，可以在通道孔的側壁和底部上沉積功能層151。功能層151可以包括處於通道孔的側壁和底部上的用於阻擋電荷流出的阻擋層152、處於阻擋層152的表面上的用於在立體記憶體元件100的操作步驟期間儲存電荷的電荷捕獲層153、以及處於電荷捕獲層153的表面上的穿隧絕緣層154。阻擋層152可以包括一個或多個層，所述一個或多個層可以包括一種或多種材料。用於阻擋層152的材料可以包括氧化矽、氮化矽、氮氧化矽、高k介電材料（例如氧化鋁或氧化鉿）、其他寬頻隙（bandgap）材料等。電荷捕獲層153可以包括一個或多個層，所述一個或多個層可以包括一種或多種材料。用於電荷捕獲層153的材料可以包括多晶矽、氮化矽、氮氧化矽、奈米晶體矽、其他寬頻隙材料等。穿隧絕緣層154可以包括一個或多個層，所述一個或多個層可以包括一種或多種材料。用於穿隧絕緣層154的材料可以包括氧化矽、氮化矽、氮氧化矽、高k介電材料（例如氧化鋁或氧化鉿）、其他寬頻隙材料等。
在一些實施例中，功能層151可以包括氧化物-氮化物-氧化物（ONO）結構。然而，在一些其他實施例中，功能層151可以具有不同於ONO配置的結構。在使用ONO結構時，功能層151可以包括氧化矽層、氮化矽層和另一氧化矽層。
如圖4所示，阻擋層152可以是例如沉積在通道孔150的側壁上的氧化矽層。電荷捕獲層153可以是例如沉積在阻擋層152上的氮化矽層。穿隧絕緣層154可以是例如沉積在電荷捕獲層153上的另一氧化矽層。又被稱為“半導體通道”的通道層155可以是例如沉積在穿隧絕緣層154上的多晶矽層。在一些其他實施例中，通道層155可以包括非晶矽。與所述通道孔類似，通道層155也延伸穿過層堆疊體結構140並且延伸到摻雜區111中。如圖4和圖5所示，將每一功能層151的一部分配置到在第一介電層141和第二介電層142中的一者的一部分與通道層155中的一個通道層的一部分之間。阻擋層152、電荷捕獲層153、穿隧絕緣層154和通道層155可以是透過例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或者這些製程中的兩者或更多者的組合來沉積的。在形成通道層155之後可以透過氧化物材料156來填充通道孔150。可以將形成於通道孔150中的、包括功能層151和通道層155的結構視為通道結構。
在上文描述的製程中，可以在形成階梯結構之後蝕刻通道孔150。在一些其他實施例中，可以在階梯形成製程之前形成通道孔150。例如，在製作如圖2中所示的層堆疊體結構140之後，可以形成通道孔150，並且之後可以沉積功能層151和通道層155。在利用氧化物材料156填充通道孔150之後，可以執行階梯形成製程，以在階梯區103中形成階梯結構。
圖6和圖7示出了根據本發明的實施例的在形成閘極線縫隙160和閘極線縫隙161之後立體記憶體元件100的處於X-Y平面內的示意性上視圖以及處於X-Z平面內的示意性截面結構（即，結構106B和結構106C）。圖6是處於某一階段的圖1A的區域106的放大圖。圖7中所示的截面圖是沿圖1A和圖6的線CC’截取的。立體記憶體元件100可以具有被配置到層堆疊體結構140中、或者位於層堆疊體結構140中的大數量的NAND儲存單元。如上文所述，可以將裸晶101劃分成儲存平面102。可以透過閘極線縫隙（例如，閘極線縫隙160和閘極線縫隙161）來將每一儲存平面102劃分成儲存塊109和儲存指（例如，儲存指112和儲存指113）。閘極線縫隙還可以被稱為閘極線縫隙結構。閘極線縫隙160和閘極線縫隙161是沿相對於基底的第一橫向方向（例如，如圖6中所示的X方向）形成的。如圖1B和圖6中所示的區域106包括一個儲存塊109的一部分和另一儲存塊109的一部分。每一儲存塊109可以包含被閘極線縫隙隔開的儲存指。例如，可以透過閘極線縫隙160來將儲存塊109的一部分劃分成儲存指112。可以將儲存指112的通道孔150佈置到閘極線縫隙160之間。類似地，可以將儲存指113的通道孔150佈置到閘極線縫隙161之間。如圖6和圖7中所示的通道孔150以及閘極線縫隙160和閘極線縫隙161的佈置和圖案是示例性的，並且用於描述立體記憶體元件100的結構和製作。
在形成閘極線縫隙160和閘極線縫隙161之前，可以制作虛置通道孔162和虛置通道孔163。虛置通道孔162和虛置通道孔163與閘極線縫隙160和閘極線縫隙161一起可以提供電絕緣，以將相鄰的儲存指（或者相鄰儲存塊）隔開。也可以將虛置通道孔稱為虛置通道孔結構。虛置通道孔162和虛置通道孔163可以是由一種或多種介電材料（例如，氧化矽）形成的絕緣結構。在一些實施例中，虛置通道孔162和虛置通道孔163可以具有規則形狀，例如，在X-Y平面內呈矩形。在一些實施例中，虛置通道孔162和虛置通道孔163可以在X-Y平面內具有不規則形狀。以虛置通道孔162為例。如圖6中所示，在一些實施例中，閘極線縫隙160和虛置通道孔162可以是平行的、對齊的並且彼此相鄰的。閘極線縫隙160可以從平面2中的第一位置（未示出）開始，並且沿第一橫向方向（即，X方向）延伸到通道孔區173的邊緣處的第二位置。對應的虛置通道孔162可以在該第二位置處與閘極線縫隙接合（join），並從該第二位置沿X方向朝平面3延伸。虛置通道孔162沿X方向的長度可以透過通道孔150和閘極線縫隙160的佈置來決定。與通道孔150類似，在Z方向上，虛置通道孔162可以延伸穿過層堆疊體結構140，並且延伸到摻雜區111中。對於隔開相鄰儲存塊（未示出）的閘極線縫隙而言，對應的虛置通道孔可以具有與虛置通道孔162的結構類似的結構。
閘極線縫隙160和閘極線縫隙161可以是透過例如乾式蝕刻製程或者乾式蝕刻製程和濕式蝕刻製程的組合形成的。如圖7所示，閘極線縫隙161可以延伸穿過層堆疊體結構140，並且在Z方向上或者在大致垂直於基底110的方向上抵達或者部分地穿入犧牲層130。照此，在閘極線縫隙161的底部曝露犧牲層130。之後，可以透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或者這些製程中的兩者或更多者的組合，來在閘極線縫隙161的側壁和底部上沉積間隔體層（未示出）。間隔體層可以被配置為保護第一介電層141和第二介電層142，並且可以包括例如氧化矽和氮化矽。
在沉積間隔體層之後，可以執行選擇性蝕刻，使得透過乾式蝕刻或者乾式蝕刻和濕式蝕刻的組合，來去除間隔體層的處於閘極線縫隙161的底部的一部分。之後，再次曝露了犧牲層130。隨後，可以執行選擇性蝕刻製程，例如，選擇性濕式蝕刻製程，以去除犧牲層130。對犧牲層130的去除產生了腔體，並且曝露了覆蓋層120以及形成於通道孔150中的阻擋層152的底部部分。接下來，可以執行多種選擇性蝕刻製程，例如，多種選擇性濕式蝕刻製程，以相繼去除阻擋層152、電荷捕獲層153和穿隧絕緣層154的被曝露部分，這將曝露通道層155的底部側部分。
在一些實施例中，覆蓋層120可以是氧化矽。然後，可以在蝕刻掉功能層151的底部部分時去除覆蓋層120。在一些其他實施例中，覆蓋層120可以包括在氧化矽或氮化矽以外的材料。然後，可以透過一種或多種額外的選擇性蝕刻製程來去除覆蓋層120。對覆蓋層120的去除曝露了摻雜區111的頂表面。
照此，在上文所述的蝕刻製程之後，在透過蝕刻掉犧牲層130和覆蓋層120而留下的腔體中，曝露了摻雜區111以及通道層155的接近通道孔150的底部的側面部分。透過半導體材料（例如，多晶矽）填充該腔體，以形成半導體層131，例如，透過化學氣相沉積（CVD）和/或物理氣相沉積（PVD）沉積製程。半導體層131可以是n摻雜的，可以形成在摻雜區111的被曝露表面以及通道層155的側壁或側面部分上，並且可以電性連接至摻雜區111和通道層155。
在一些其他實施例中，可以執行選擇性磊晶生長，使得可以在摻雜區111的被曝露表面上生長單晶矽層，並且可以在通道層155的被曝露表面上生長多晶矽層。照此，半導體層131可以包括毗連的單晶矽層和多晶矽層。
在蝕刻功能層151的底部部分和覆蓋層120時，可以蝕刻掉一些間隔體層，並且其餘間隔體層可以留在閘極線縫隙160和閘極線縫隙161的側壁上，以保護第一介電層141和第二介電層142。在形成半導體層131之後，可以在選擇性蝕刻製程（例如，選擇性濕式蝕刻製程）中去除剩餘的間隔體層，這將曝露第二介電層142的圍繞閘極線縫隙160和閘極線縫隙161的側面。在一些實施例中，與側壁接觸的最內側間隔體層為氮化矽。由於第二介電層142也是氮化矽層，所以可以在該蝕刻製程期間將最內側間隔體層和第二介電層142一起去除，進而在第一介電層141之間留下腔體143，如圖8、圖9和圖10所示。照此，可以將層堆疊體結構140變為層堆疊體結構145。圖8-10分別是沿線CC’、線AA’和線BB’截取的結構106D、結構105C和結構106E的示例性截面圖。線AA’參照圖1A，並且線BB’和線CC’參照圖1A和圖6。
如圖8和圖9中所示，在結構106D和結構105C中，第二介電層142被完全蝕刻掉。然而，如圖10中所示，第二介電層142的處於隔離區104的中間的某些部分未被蝕刻掉。例如，在蝕刻第二介電層142時，可以將蝕刻時間設置得較長，進而完全去除處於儲存指中、並且位於兩條閘極線縫隙之間（例如，在閘極線縫隙160或閘極線縫隙161之間）的第二介電層142，但是蝕刻時間可以未長到足以蝕刻掉第二介電層142的處於兩個平面之間的（例如，處於圖10的隔離區104的中間的）的某些部分。第二介電層142的剩餘部分以及第一介電層141的一些部分，可以在隔離區104的中間形成用於將平面2與平面3隔開的分層隔離結構。在X-Y平面內，分層隔離結構可以沿平行於基底110的方向延伸，例如，沿Y方向在平面2和平面3之間延伸。因此，在X-Y平面內，該分層隔離結構在平面2和平面3之間延伸所沿的方向與第一橫向方向（即，X方向），在一些實施例中可以是相互垂直或者大致相互垂直的。
參考圖6、圖8和圖10，在將第二介電層142蝕刻掉時，在閘極線縫隙160之間的儲存指112的區域中、以及在閘極線縫隙161之間的儲存指113的區域中形成了腔體143。如果未配置虛置通道孔162和虛置通道孔163（例如，如果在圖6中去除了虛置通道孔162和虛置通道孔163），那麼處於相鄰儲存指中並且透過閘極線縫隙160或閘極線縫隙161隔開的相鄰腔體143，可以透過腔體143所圍繞閘極線縫隙160或閘極線縫隙161的末端的一部分連接。因此，透過閘極線縫隙160或閘極線縫隙161隔開的相鄰腔體143，可以在虛置通道孔162或虛置通道孔163所處的地方融合到一起。由於配置了虛置通道孔162和虛置通道孔163，所以處於相鄰儲存指中的腔體143不融合到一起。類似地，還可以配置虛置通道孔來防止相鄰儲存塊（未示出）的腔體143融合到一起。
以閘極線縫隙160為例。在蝕刻掉在兩個相鄰的閘極線縫隙160之間的第二介電層142時，最初形成在閘極線縫隙160旁邊的小腔體，之後，腔體在蝕刻製程期間擴大。在一些實施例中，虛置通道孔162沿X方向的最小長度可以是沿Y方向在兩個相鄰的閘極線縫隙160之間的距離的一半。在增加蝕刻時間時，虛置通道孔162的沿X方向的最小長度可以相應地增大，以防止兩個相鄰儲存指的腔體143融合到一起。因此，虛置通道孔162沿X方向的最小長度與相鄰的閘極線縫隙160以及蝕刻時間的配置有關。
參考圖6、圖10、圖11，在一些實施例中，隔離區104沿X方向的最小寬度可以是一給定值加上在相鄰的閘極線縫隙160之間在Y方向上的距離的一半。可以將該給定值設置為保持在平面2和平面3的腔體143之間的最小間隔。在增加蝕刻時間時，可以相應地增大隔離區104沿X方向的最小寬度，以保持在腔體143之間的最小分隔。
之後，可以生長導電材料（例如，鎢（W）），以填充透過去除第二介電層142而留下的腔體143，進而在第一介電層141之間形成導體層144。透過這種方式，導體層144填充了層堆疊體結構145的一些部分的腔體143，同時層堆疊體結構145的一些其他部分保持不變，例如，仍然具有交替的第一介電層141和第二介電層142。
圖11、圖12和圖13示出了根據本發明的實施例的在形成導體層144之後立體記憶體元件100的結構（即，結構105D、106F和106G）的處於X-Z平面和Y-Z平面內的示意性截面圖。圖11-13中所示的截面圖分別是沿線AA’、線BB’和線CC’取得的。線AA’參照圖1A，並且線BB’和線CC’參照圖1A和圖6。
在製作導體層144之後，將層堆疊體結構145轉化成了層堆疊體結構146。層堆疊體結構146包括相互交替堆疊的第一介電層141和導體層144。在一些實施例中，當在腔體143中沉積金屬W之前，可以沉積具有高k介電材料（例如，氧化鋁）的介電層（未示出），隨後沉積導電材料層，例如，氮化鈦（TiN）（未示出）。之後，可以沉積金屬W，以形成導體層144。可以在沉積製程中使用化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或者這些製程中的兩者或更多者的組合。在一些其他實施例中，可以採用其他導電材料（例如鈷（Co）、銅（Cu）、鋁（Al）、鈦（Ti）、鉭（Ta）、氮化鉭（TaN）、摻雜矽或其任何組合）來形成導體層144。
如圖12中所示，通道孔區域173和通道孔區域174的導體層144是透過處於隔離區104的中間的分層隔離結構隔開的。分層隔離結構接近相鄰平面2和3並且在X方向上處於相鄰平面2和平面3之間。來自層堆疊體結構146和該分層隔離結構的第一介電層141含有相同的材料。此外，層堆疊體結構146的和分層隔離層的對應第一介電層141是同時形成的。與虛置階梯區相比，隔離區104可以佔據較小的裸晶面積。例如，虛置階梯區可以包括兩個虛置階梯結構加上介電層。在兩個虛置階梯結構之間的間隔各自可以與隔離區104沿X方向的寬度相似。此外，與分層隔離結構不同的是，當層堆疊體結構146具有更多對的堆疊層時，虛置階梯結構變得更大。因此，可以提高立體記憶體元件100的有效裸晶面積和儲存密度。
再次參考圖11、圖12或圖13，通道孔150中的每一功能層151的一部分，處於在導體層144中的一個導體層144的一部分與通道孔150中的通道層155的一部分之間。每一導體層144被配置為對X-Y平面內的NAND儲存單元的行進行電性連接，並且被配置成用於立體記憶體元件100的字元線。形成於通道孔150中的通道層155被配置為沿Z方向對NAND儲存單元的列或者串進行電性連接，並且被配置成用於立體記憶體元件100的位元線。照此，通道孔150中的功能層151的處於X-Y平面內的一部分作為NAND儲存單元的一部分，被佈置到導體層144和通道層155之間，即，處於字元線和位元線之間。導體層144的圍繞通道孔150的一部分，被當作NAND儲存單元的控制閘極或閘電極。立體記憶體元件100可以被視為包括由成NAND單元的串構成的2D陣列（這樣的串又被稱為“NAND串”）。每一NAND串包含多個NAND儲存單元，並且垂直地朝基底110延伸。各NAND串形成了由NAND儲存單元構成的3D陣列。
當在腔體143中生長導體層144之後，可以透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或者這些製程中的兩者或更多者的組合，在閘極線縫隙160和閘極線縫隙161的側壁和底表面上沉積電絕緣層（例如，氧化矽層）。之後，可以執行乾式蝕刻製程或者乾式蝕刻製程和濕式蝕刻製程的組合，來去除處於閘極線縫隙的底部的絕緣層，進而曝露半導體層131的一部分。之後，可以利用導電材料（例如，摻雜多晶矽）來填充閘極線縫隙。閘極線縫隙中的導電材料可以變成導電通道，其延伸穿過層堆疊體結構146並且與半導體層131電接觸。在一些實施例中，經填充的閘極線縫隙變為陣列公共源極，例如，如圖13中所示的陣列公共源極161C。在一些實施例中，填充閘極線縫隙可以包括沉積絕緣層、導電層（例如TiN、W、Co、Cu或Al）和隨後的導電材料（例如，摻雜多晶矽）。在一些其他實施例中，可以利用介電材料填充一些閘極線縫隙。在這些情況下，可以利用導電材料填充一些其他閘極線縫隙，以作為陣列公共源極來工作。
圖14和圖15示出了根據本發明的實施例的形成了導體層144之後的立體記憶體元件100的結構（即，結構107A和結構108A）的處於Y-Z平面和X-Z平面內的示意性截面圖。圖14和圖15中的截面圖分別是沿圖1A中的線DD’和線EE’截取的。照此，結構107A和108A分別對應於圖1A的區域107和108。參考圖14和圖1A，結構107A可以包括通道孔區域175和176以及隔離區1041。通道孔區域175和通道孔區域176分別是儲存平面1和5的通道孔區域的一部分。陣列公共源極1601和陣列公共源極1602形成於閘極線縫隙中。陣列公共源極1601和陣列公共源極1602以及閘極線縫隙與隔離區1041相鄰並且平行於X方向，即，第一橫向方向。隔離區1041在Y方向上隔離平面1和5，並且可以具有與圖12的隔離區104的類似的結構。
例如，隔離區1041內可以具有在形成腔體143時第二介電層142未被蝕刻掉的一部分。第二介電層142的剩餘部分和第一介電層141的一些部分形成了分層隔離結構。來自層堆疊體結構146和該分層隔離結構的第一介電層141含有相同的材料。此外，層堆疊體結構146的和分層隔離層的對應第一介電層141是同時形成的。如圖1A和圖14中所示，該分層隔離結構的一部分可以接近相鄰平面1和平面5並且在Y方向上處於相鄰平面1和平面5之間。在X-Y平面內，該分層隔離結構可以沿X方向在平面1和平面5之間延伸。因此，該分層隔離結構在平面1和5之間延伸所沿的方向與第一橫向方向在X-Y平面內相互平行或大致平行。平面1和5可以透過形成於其間的分層隔離結構來被隔開。
與結構107A不同，結構108A（或區域108）對應於裸晶101的沿Y方向延伸的裸晶邊緣。平面1與該邊緣相鄰。結構108A可以包括通道孔區域178和邊界區域179。通道孔區域178表示平面1的通道孔區域的一部分。邊界區域179佈置在裸晶101的該邊緣和平面1之間，以將通道孔區域178與外界隔離。在一些實施例中，邊界區域179可以包括在製作區域103的階梯結構時，在階梯形成製程中產生的階梯結構。由於邊界區域179的階梯結構是虛置結構，因此可以將其製作得比區域103的階梯結構更加陡峭。此外，與階梯區域103類似，邊界區域179可以包括用於覆蓋虛置階梯結構，並且提供隔離功能的介電層122。
圖16示出了根據本發明的實施例的形成了字元線接觸147之後的立體記憶體元件100的結構105E的示意性截面圖。圖16中所示的截面圖處於X-Z平面內並且是沿圖1A的線AA’截取的。
在填充了閘極線縫隙160和閘極線縫隙161之後，可以透過例如乾式蝕刻製程或者乾式蝕刻製程和濕式蝕刻製程的組合，形成用於字元線接觸147的開口。之後，透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、無電鍍或其任何組合以導電材料填充用於字元線接觸147的開口。用於形成字元線接觸147的導電材料可以包括W、Co、Cu、Al或者這些材料中的兩者或更多者的組合。在一些實施例中，在製作字元線接觸147時，可以先沉積導電材料（例如，TiN）層作為接觸層，再沉積另一種導電材料。
而後，執行其他製作步驟或製程，以完成立體記憶體元件100的製作。為了簡單起見，省略了其他製作步驟或製程的細節。
如圖12以及圖14-16中所示，可以透過例如階梯區103或邊界區域179的階梯區，或者透過例如隔離區104或隔離區1041來對儲存平面進行隔離。在階梯區103和邊界區域179中，如圖16和圖15中所示，介電層121和介電層122提供隔離功能。例如，如圖16中所示，處於左側或右側的階梯結構，從層堆疊體結構140延伸至區域103的一部分，並且處於階梯結構的側面並且處於區域103的介電層121的一部分提供電性隔離功能。在隔離區104和隔離區1041中，如圖12和圖14中所示，介電層141的一部分以及第二介電層142的未被蝕刻掉的一部分提供電性隔離功能。也就是說，交替的介電層（例如，交替的第一介電層141和第二介電層142）形成了隔離區104或1041中的分層隔離結構。以隔離區104為例。在Z方向上，該分層隔離結構可以延伸穿過層堆疊體結構146。在X方向上，分層隔離結構可以在隔離區104的中間至少延伸一給定距離。此外，由於形成了接合閘極線縫隙，並且沿X方向延伸的虛置通道孔（例如，圖6的虛置通道孔162和虛置通道孔163），因此在部分地蝕刻第二介電層142時，相鄰儲存指的腔體143不融合。因此，相鄰儲存指的導體層144不相互接觸，即，相鄰儲存指的導體層144相互隔離。類似地，可以使用閘極線縫隙和虛置通道孔，使相鄰儲存塊（未示出）的導體層144相互隔離。
此外，由於在透過蝕刻掉第二介電層142的一部分所留下的腔體中形成了導體層144，因此層堆疊體結構146的導體層和分層隔離結構的對應第二介電層142相對於基底110處於同一高度（level）上。由於第一介電層141在蝕刻製程中保持不變，因此層堆疊體結構146的第一介電層141和分層隔離結構的對應第一介電層141相對於基底110處於同一高度上。
由於階梯區（例如，階梯區103或邊界區域179）在X-Y平面內佔據比隔離區104或隔離區1041大的面積，因此在立體記憶體元件中更少的階梯區用於隔離，也因此立體記憶體元件可以具有更大的有效面積和更高的儲存密度。此外，對於隔離區（例如，隔離區104或隔離區1041）而言，將層堆疊體結構146的含有交替的介電材料層（例如，第一介電層141和第二介電層142）的一部分用於隔離。因此，與將層堆疊體結構的一部分修整成階梯，並且透過介電材料填充蝕刻掉的一部分的階梯結構不同，隔離區104和隔離區1041可以對儲存平面102引發更小的應力。
在常規立體記憶體元件中，儲存平面透過階梯區和虛置階梯區隔開。例如，對於如圖1A中所示的平面1-8，可以佈置四個階梯區和虛置階梯區，進而按照常規方式將各平面隔開。然而，本發明的立體記憶體元件100使用兩個階梯區和兩個隔離區來將各平面隔開。因此，使用了更少的階梯區，可以增大有效面積，並且可以在各平面當中引發更少的應力。
圖17示出了根據本發明的實施例的用於製作立體記憶體元件的示意性流程圖200。該立體記憶體元件包括具有基底的記憶體裸晶。在步驟211處，可以在基底的頂表面之上沉積犧牲層。該基底可以包括半導體基底，例如，單晶矽基底。在一些實施例中，可以在沉積犧牲層之前在基底上生長覆蓋層。覆蓋層可以包括單層或者依序生長的多個層。在一些實施例中，覆蓋層可以包括氧化矽、氮化矽和/或氧化鋁。在一些其他實施例中，可以在先不沉積覆蓋層的情況下，在基底上沉積犧牲層。犧牲層可以包括單晶矽、多晶矽、氧化矽或氮化矽。
可以在犧牲層之上沉積該立體記憶體元件的層堆疊體結構。該層堆疊體結構包括交替堆疊的第一堆疊層和第二堆疊層。在一些實施例中，第一堆疊層可以包括第一介電層，並且第二堆疊層可以包括不同於第一介電層的第二介電層。在一些實施例中，將第一介電層和第二介電層中的一者用作犧牲堆疊層。
在步驟212處，可以執行階梯形成製程，進而將層堆疊體結構的一些部分轉化成階梯區。該階梯形成製程可以包括多次蝕刻，所述蝕刻用於將層堆疊體結構的一部分，修整成階梯區中的階梯結構。階梯區被配置為將兩個相鄰儲存平面隔開。
在步驟213處 ，可以形成延伸穿過層堆疊體結構和犧牲層的通道孔，以曝露基底的一部分。可以在每一通道孔的側壁和底表面上沉積功能層和通道層。形成功能層的步驟可以包括在通道孔的側壁上沉積阻擋層、在阻擋層上沉積電荷捕獲層、以及在電荷捕獲層上沉積穿隧絕緣層。在穿隧絕緣層上沉積的通道層可以當作半導體通道，並且可以包括多晶矽層。
在步驟214處，可以分別形成立體記憶體元件的虛置通道孔和閘極線縫隙。沿垂直方向，虛置通道孔和閘極線縫隙可以延伸穿過層堆疊體結構。閘極線縫隙將儲存平面的通道孔劃分成儲存塊，並且將儲存塊的通道孔劃分成儲存指。每一虛置通道孔接合閘極線縫隙的末端，並且從閘極線縫隙的末端沿相同水平方向延伸。在建立了閘極線縫隙之後，曝露了犧牲層的一部分。
在步驟215處，可以蝕刻掉犧牲層，並且可以在基底以上產生腔體。腔體曝露出在其中功能層的阻擋層的底部部分。如果在基底上沉積了覆蓋層，則在該腔體中還曝露了覆蓋層。之後，分別透過例如一個或多個選擇性蝕刻製程，來蝕刻掉功能層的在腔體中順序曝露的各個層，包括阻擋層、電荷捕獲層和穿隧絕緣層。因此，可以在腔體中去除功能層中接近基底的一部分。如果沉積了覆蓋層，則還可以在用於蝕刻功能層的該部分的同一製程期間、或者在另一選擇性蝕刻製程中蝕刻掉覆蓋層。因此，在腔體中曝露了基底的一部分以及通道層的一部分。
而後，可以執行沉積製程，以在腔體中生長半導體層，例如，多晶矽層。該多晶矽層電接觸通道層和基底。
在一些實施例中，該層堆疊體結構包括兩種介電堆疊層，並且堆疊層中的一個堆疊層是犧牲堆疊層。犧牲堆疊層可以在步驟216處被部分地蝕刻掉，進而留下腔體，之後利用導電材料對所述腔體進行填充，以形成導體層。導電材料可以包括例如W、Co、Cu、Al、Ti或Ta的金屬。由於犧牲堆疊層被部分地蝕刻掉，因此在該蝕刻製程之後，犧牲堆疊層的某些部分保留下來。剩餘犧牲堆疊層和其他介電堆疊層交替堆疊，這可以形成在兩個相鄰儲存平面之間的分層隔離結構。該分層隔離結構對相鄰儲存平面電性隔離。
在步驟217處，可以在閘極線縫隙的側壁和底表面上沉積介電層，例如，氧化物層。可以選擇性地蝕刻掉該介電層的處於底部表面上的一部分，進而曝露該多晶矽層。可以在閘極線縫隙中沉積例如TiN、W、Cu、Al和/或摻雜多晶矽的導電材料，以形成與該多晶矽層電接觸的陣列公共源極。
在步驟218處，可以執行蝕刻，進而在階梯區中形成用於字元線接觸的開口。可以利用導電材料（例如，W、Co、Cu、Al）填充開口，以形成字元線接觸。而後，可以執行額外製作步驟或製程，以完成該立體記憶體元件的製作。
圖18示出了根據本發明的實施例的在形成了虛置通道孔164和虛置通道孔165、以及閘極線縫隙160和閘極線縫隙161之後的立體記憶體元件100的結構（即，結構106H）的位於X-Y平面內的示意性上視圖。圖18是處於某一階段上的圖1A的區域106的放大圖。除了虛置通道孔164和虛置通道孔165、虛置通道孔157以及頂部選擇閘極（TSG）切口166和頂部選擇閘極（TSG）切口167的配置之外，圖18的結構106H與圖6的結構106B類似。虛置通道孔157可以在製作製程期間提供機械支撐。在一些實施例中，可以將虛置通道孔157的行配置到儲存指112或113的中間。例如，當在兩個相鄰的閘極線縫隙之間配置九行通道孔時，可以使用中間行（即，第五行）來形成虛置通道孔。虛置通道孔157可以是包含一種或多種介電材料的絕緣結構。在一些實施例中，虛置通道孔157可以具有與虛置孔150的類似的形狀和類似的外形尺寸。在一些實施例中，虛置通道孔157可以具有與虛置孔150的相同的形狀和相同的外形尺寸。
在一些實施例中，可以形成透過虛置通道孔157的行並且沿第一橫向方向延伸的頂部選擇閘極切口（例如，頂部選擇閘極切口166或頂部選擇閘極切口167），進而將儲存指劃分成兩個部分。頂部選擇閘極切口166或頂部選擇閘極切口167可以具有在Y方向上比閘極線縫隙160或閘極線縫隙161的寬度更窄的寬度，並且在閘極線縫隙之間連續延伸。在垂直方向（即，Z方向）上，頂部選擇閘極切口166或頂部選擇閘極切口167可以在有限範圍內延伸，並且僅部分地延伸穿過層堆疊體結構146。在一些實施例中，虛置通道孔164和虛置通道孔165可以具有與虛置通道孔162和虛置通道孔163的類似的形狀和類似的外形尺寸。在一些實施例中，虛置通道孔164和虛置通道孔165可以具有與虛置通道孔162和虛置通道孔163的相同的形狀和相同的外形尺寸。
與虛置通道孔162和虛置通道孔163類似，一些虛置通道孔164和虛置通道孔165可以接合閘極線縫隙，並且沿第一橫向方向朝隔離區104的中間延伸。類似地，一些其他虛置通道孔164和虛置通道孔165可以接合頂部選擇閘極切口，並且沿第一橫向方向朝隔離區104的中間延伸。除了虛置通道孔157之外，虛置通道孔162-165也可以在製作製程中提供機械支撐。
在一些實施例中，將形成不同於圖6的虛置通道孔162和虛置通道孔163的虛置通道孔，如圖19和圖20中所示。圖19和圖20示出了根據本發明的實施例的在形成了虛置通道孔168和虛置通道孔169以及閘極線縫隙160和閘極線縫隙161之後的立體記憶體元件100的結構（即，結構106I和結構106J）的處於X-Y平面內的上視圖以及處於X-Z平面內的截面圖。圖19是處於某一階段上的圖1A的區域106的放大圖。圖20中的截面圖是沿圖19的線FF’得到的。虛置通道孔168和虛置通道孔169是由一種或多種介電材料形成的絕緣結構。沿垂直方向，虛置通道孔168和虛置通道孔169可以延伸穿過層堆疊體結構146。每一虛置通道孔168或169可以接合閘極線縫隙的末端，並且從閘極線縫隙的該末端延伸。以虛置通道孔168為例。虛置通道孔168可以在閘極線縫隙160的末端處接合閘極線縫隙160，但是與虛置通道孔162-165不同的是，虛置通道孔168不沿第一橫向方向（即，X方向）延伸。相反，虛置通道孔168可以沿不同於X方向或者不平行於第一橫向方向的一個或兩個方向延伸。例如，如圖19中所示，虛置通道孔168可以從閘極線縫隙160的末端沿Y軸的兩個方向延伸。在一些其他實施例中，虛置通道孔168可以沿處於X軸和Y軸之間的方向從閘極線縫隙160延伸開。在一些實施例中，虛置通道孔168可以具有規則形狀，例如，在X-Y平面內呈矩形。在一些實施例中，虛置通道孔168可以在X-Y平面內具有不規則形狀。
由於虛置通道孔168的主要作用在於對兩個相鄰儲存指112電性隔離，因此虛置通道孔168的配置可以是任何可以實現隔離目的的配置。當虛置通道孔168在垂直於第一橫向方向的方向上延伸（即，沿Y方向延伸）時，虛置通道孔168在儲存指區域內沿Y方向的最小長度，可以是在兩個相鄰的閘極線縫隙160之間的距離的四分之一。在增加蝕刻時間時，可以增大虛置通道孔168的該最小長度。因此，與虛置通道孔162類似，虛置通道孔168的該最小長度與相鄰的閘極線縫隙160和蝕刻時間的配置有關。
在蝕刻第二介電層142時，可以完全蝕刻掉處於閘極線縫隙160之間的第二介電層142、或者完全蝕刻掉處於通道孔區域173中的第二介電層142。同時，可以部分地蝕刻掉處於隔離區104中的第二介電層142。如圖20中所示，第二介電層142的一部分可以保留在隔離區104中。照此，可以在相鄰平面2和平面3之間形成分層隔離結構。該分層隔離結構包含交替的第一介電層141和第二介電層142，並且沿Y方向延伸，以分隔平面2和平面3。
在一些實施例中，各虛置通道孔168可以單獨地接合各閘極線縫隙160，如圖19所示。在一些實施例中，可以將用於接合各閘極線縫隙160的各虛置通道孔168連接，以在儲存指或儲存塊中形成單個虛置通道孔。例如，單個虛置通道孔可以從第一閘極線的末端延伸至第二閘極線縫隙的末端，並且之後延伸至第三閘極線縫隙的末端。也就是說，單個虛置通道孔可以隨著其沿Y方向或者大致沿Y方向延伸而與多個閘極線縫隙相交。在配置一些頂部選擇閘極切口時，單個虛置通道孔可以隨著其沿Y方向或者大致沿Y方向延伸，而與多個閘極線縫隙和多個頂部選擇閘極切口相交。照此，單個虛置通道孔可以完全“密封”儲存指112的一側，或者“密封”多個儲存指112在一側的末端。在這種情況下，在蝕刻掉在閘極線縫隙160之間的第二介電層142時，處於隔離區104中的第二介電層142可以保持完好，並且可以是分層隔離結構的一部分。
圖21示出了根據本發明的實施例的示例性立體儲存結構300的處於X-Y平面內的示意性上視圖。如圖21中所示，立體儲存結構300包括立體儲存晶片301。晶片301可以示例性地包括三十二個儲存平面302，即，平面1-32，並且可以被沿線GG’和HH’劃分或者劃片成四個裸晶。例如，裸晶中的一個裸晶可以包括八個平面1-4和9-12。在常規立體記憶體元件中，儲存平面透過階梯區（例如，圖1A的階梯區103）隔開。因此，按照常規方式，可能需要十個階梯區來分隔平面1-32。然而，3D儲存結構300可以具有四個階梯區303和六個隔離區，以分隔平面1-32。如圖21所示，這六個隔離區包括三個隔離區304，所述隔離區304每者在兩個相鄰儲存平面（例如，平面2和平面3）之間延伸，並且沿Y方向延伸。這六個隔離區還包括三個隔離區（未示出），所述隔離區每者在兩個相鄰儲存平面（例如，平面9和17）之間延伸並且沿X方向延伸。這六個隔離區可以具有類似的形狀，以及類似的隔離結構。
在一些實施例中，圖21的階梯區303可以具有與圖1A的階梯區103的類似的形狀和類似的結構。類似地，在一些實施例中，圖21的隔離區304可以具有與圖1A和圖12的隔離區104的類似的形狀和類似的結構。在一些實施例中，圖21中的在兩個相鄰儲存平面（例如，平面9和17）之間延伸並且沿X方向延伸的隔離區可以具有與圖1A和圖14中的隔離區1041的類似的形狀和類似的結構。
例如，與圖1A和圖16的階梯區103類似，階梯區303可以包括處於兩個階梯結構之間的介電層（例如，圖16的介電層121），所述介電層將兩個相鄰儲存平面302隔開。與圖1A和圖12的隔離區104類似，隔離區304可以包括分層隔離結構，所述分層隔離結構包含交替的介電層，進而使相鄰儲存平面302隔離。此外，隔離區304可以包括虛置通道孔。各虛置通道孔可以分別接合各閘極線縫隙，並且沿一個或兩個方向延伸，進而防止相鄰儲存指或儲存塊之間的短路。
在一些實施例中，晶片301的邊緣區域可以包括用於隔離的階梯區，例如，圖15的階梯區179。在一些實施例中，晶片301的邊緣區域可以包括分層隔離結構，其包含用於隔離的交替介電層，進而進一步增大晶片301的有效面積。
圖22和圖23示出了根據本發明的實施例的在某些製作步驟之後的3D儲存結構300的結構（即，結構300A和結構300B）的處於X-Z平面和Y-Z平面內的示意性截面圖。圖22和圖23的截面圖分別是沿圖21的線II’和JJ’截取的。線II’跨越與平面1相鄰並且平行於Y軸的晶片邊緣延伸。線JJ’跨越與平面1相鄰並且平行於X軸的晶片邊緣延伸。如圖22和圖23所示，與立體記憶體元件100類似，晶片301可以包括基底310（例如，單晶矽基底）、摻雜區311、半導體層331和層堆疊體結構346。層堆疊體結構346可以包括相互交替堆疊的第一介電層341和導體層344。可以形成透過層堆疊體結構346的通道孔350。通道孔350可以具有與圖4的通道孔150的類似的結構。可以在通道孔350中形成功能層和通道層，所述功能層和通道層與圖4的功能層151和通道層155類似。可以按照與上文所述的製作立體記憶體元件100時的方式類似的方式來形成半導體層331、層堆疊體結構346和通道孔350。
參考圖22，結構300A對應於與平面1相鄰並且平行於Y軸的晶片邊緣。通道孔區域305示出層堆疊體結構346的包含通道孔350的一部分。隔離區306在該晶片邊緣和與該晶片邊緣相鄰的平面1之間延伸。在隔離區306中，可以配置分層隔離結構，所述分層隔離結構包括相互交替堆疊的第一介電層341和第二介電層342。可以在與製作隔離區304相同的製程中形成隔離區306，在該製程期間，可以部分地蝕刻掉第二介電層342，並且可以在該蝕刻製程之後，保留第二介電層342的接近該晶片邊緣的一些部分。第二介電層342的靠近該晶片邊緣的剩餘部分和第一介電層341的一部分，形成了隔離區306中的分層隔離結構。來自層堆疊體結構346和該分層隔離結構的第一介電層341含有相同的材料。此外，層堆疊體結構346的和分層隔離層的對應第一介電層341是同時形成的。在垂直方向上，隔離區306中的分層隔離結構可以朝基底310延伸，並且抵達與半導體層331相鄰的區域。在X-Y平面內，該分層隔離結構可以被形成為接近該晶片邊緣和與該晶片邊緣相鄰的平面1，並且位於這兩者之間，並且沿平行於該晶片邊緣（即，平行於Y方向）的方向延伸。由於相鄰的閘極線縫隙（未示出）可以沿第一橫向方向（例如，X方向）延伸，因此隔離區306中的分層隔離結構的其延伸方向與第一橫向方向在X-Y平面內可以相互垂直。
參考圖23，結構300B對應於與平面1相鄰，並且平行於X軸的晶片邊緣。通道孔區域307展示層堆疊體結構346的一部分。通道孔區域307可以包括通道孔350和形成於閘極線縫隙中的陣列公共源極。閘極線縫隙沿第一橫向方向（即，X方向）延伸。隔離區308被形成為接近該晶片邊緣和與該晶片邊緣相鄰的平面1，並且在這兩者之間延伸。在隔離區308中，可以佈置分層隔離結構，所述分層隔離結構包括相互交替堆疊的第一介電層341和第二介電層342。可以在與製作隔離區304和隔離區306時相同的製程中形成隔離區308，在該製程期間，部分地蝕刻掉第二介電層342，並且可以在該蝕刻製程之後保留第二介電層342接近該晶片邊緣的一些部分。第二介電層342靠近該晶片邊緣的剩餘部分和第一介電層341的一部分，形成了隔離區308中的分層隔離結構。來自層堆疊體結構346和該分層隔離結構的第一介電層341含有相同的材料。此外，層堆疊體結構346的和分層隔離層對應第一介電層341是同時形成的。在垂直方向上，隔離區308中的分層隔離結構可以朝基底310延伸，並且抵達與半導體層331相鄰的區域。在X-Y平面內，該分層隔離結構可以被形成到該晶片邊緣和與該晶片邊緣相鄰的平面1之間，並且沿平行於該晶片邊緣（即，平行於X方向）的方向延伸。因此，該分層隔離結構在隔離區308內的延伸方向與第一橫向方向可以相互平行。
晶片301可以具有沿線GG’和沿線HH’的切割道（street），並且使用這些切割道對晶片301劃片或切割。切割道可以具有分層隔離結構，而非處於虛置階梯結構之間的介電層。在一些實施例中，可以將切割道佈置為透過分層隔離結構的中間區域。因此，晶片301的四個裸晶的每者，可以被分層隔離結構所包圍。照此，與包含虛置階梯結構的邊緣區域相比，可以將更少的面積用於裸晶的邊緣區域內的隔離。
因此，立體儲存結構300可以在儲存平面之間的和邊緣區域中，具有較少用於隔離的階梯區域。照此，可以增大晶片301的有效面積，並且可以在各儲存平面302當中引發更少的應力。
在本發明的其中一些實施例中，提供一種立體（3D）記憶體元件，包括一基底，處於所述基底之上的多個核心區和多個隔離區，每一核心區被所述多個隔離區中的一個或多個隔離區包圍，一層堆疊體結構，其形成於所述基底之上的每一核心區中，並且包括相互交替堆疊的多個第一介電層和多個導體層，在所述基底之上穿過所述層堆疊體結構形成的多個通道結構，以及形成在所述基底之上並處於所述多個隔離區中的所述一個或多個隔離區的至少部分當中的一隔離結構，其中，所述隔離結構包括相互交替堆疊的多個第二介電層和多個第三介電層。
在本發明的其中一些實施例中，所述多個第一介電層中的一個第一介電層、和所述多個第二介電層中的所對應的一個第二介電層，相對於所述基底位於一相同高度上，並且所述多個導體層中的一個導體層、和所述多個第三介電層中的所對應的一個第三介電層，相對於所述基底位於一相同高度上。
在本發明的其中一些實施例中，所述多個第一介電層和所述多個第二介電層具有相同的材料。
在本發明的其中一些實施例中，所述多個核心區的至少部分沿相對於所述基底的一第一橫向方向和與所述第一橫向方向垂直的一第二橫向方向形成一陣列，並且所述隔離結構是沿所述第一橫向方向形成於兩個相鄰所述核心區之間，和/或是沿所述第二橫向方向形成於兩個相鄰所述核心區之間。
在本發明的其中一些實施例中，進一步包括：一階梯結構，其從所述層堆疊體結構延伸至所述多個隔離區中的所述一個或多個隔離區的一部分，以及一介電區域，其用於隔離所述階梯結構的側面，並且處於所述多個隔離區中的所述一個或多個隔離區的所述部分中。
在本發明的其中一些實施例中，進一步包括：多個閘極線縫隙結構，其在所述基底之上被形成為穿過所述層堆疊體結構，並且沿相對於所述基底的一第一橫向方向相互平行，以及一第一虛置通道孔結構，其在所述基底之上被形成為穿過所述層堆疊體結構，接合所述多個閘極線縫隙結構中的一個閘極線縫隙結構的一末端，並且從所述一個閘極線縫隙結構的所述末端延伸開。
在本發明的其中一些實施例中，所述第一虛置通道孔結構沿相對於所述基底的所述第一橫向方向延伸。
在本發明的其中一些實施例中，所述第一虛置通道孔結構沿不同於所述第一橫向方向的方向延伸。
在本發明的其中一些實施例中，進一步包括：多個第二虛置通道孔結構，其被形成為垂直地穿過所述層堆疊體結構，並且在一橫向方向上，位於所述多個閘極線縫隙結構中的兩個閘極線縫隙結構之間，一頂部選擇閘極（TSG）切口，其被形成為部分地穿過所述層堆疊體結構，穿過所述多個第二虛置通道孔結構，並且沿所述第一橫向方向延伸，以及一第三虛置通道孔結構，其被形成為垂直地穿過所述層堆疊體結構，橫向接合所述頂部選擇閘極切口的末端，並且從所述頂部選擇閘極切口的所述末端延伸開。
在本發明的其中一些實施例中，每一通道結構包括：一通道層，其延伸穿過所述層堆疊體結構，以及一功能層，其延伸穿過所述層堆疊體結構，並且形成於所述通道層和所述層堆疊體結構之間，所述功能層包括一阻擋層、一電荷捕獲層和/或一穿隧絕緣層。
在本發明的其中一些實施例中，提供一種用於製作立體（3D）記憶體元件的方法，包括：提供用於支撐一立體記憶體元件的一基底，在所述基底之上佈置多個核心區和多個隔離區，每一核心區被所述多個隔離區中的一個或多個隔離區所包圍，在所述基底之上的每一核心區中形成一層堆疊體結構，所述層堆疊體結構包括相互交替堆疊的多個第一介電層和多個第二介電層，在所述基底之上形成穿過所述層堆疊體結構的多個通道結構，部分地蝕刻所述多個第一介電層，以在所述多個隔離區中的所述一個或多個隔離區的至少部分當中形成一隔離結構，其中，所述隔離結構包括相互交替堆疊的多個第三介電層和多個第四介電層，以及利用一導電材料，填充部分蝕刻所述多個第一介電層後所留下的一腔體，以形成多個導體層。
在本發明的其中一些實施例中，所述多個第二介電層中的一個第二介電層、和所述多個第四介電層中所對應的一個第四介電層，相對於所述基底處於一相同高度上，並且所述多個導體層中的一個導體層、和所述多個第三介電層中所對應的一個第三介電層，相對於所述基底處於一相同高度上。
在本發明的其中一些實施例中，所述多個第二介電層和所述多個第四介電層具有相同的材料。
在本發明的其中一些實施例中，所述多個核心區的至少部分，沿相對於所述基底的一第一橫向方向和與所述第一橫向方向垂直的一第二橫向方向形成一陣列，並且所述隔離結構是沿所述第一橫向方向形成於兩個相鄰所述核心區之間，和/或是沿所述第二橫向方向形成於兩個相鄰所述核心區之間。
在本發明的其中一些實施例中，進一步包括：修整所述層堆疊體結構，以形成一階梯結構，所述階梯結構從所述層堆疊體結構延伸至所述多個隔離區中的所述一個或多個隔離區的一部分，以及形成一介電區域，所述介電區域用於隔離所述階梯結構的側面，並且處於所述多個隔離區中的所述一個或多個隔離區的所述部分中。
在本發明的其中一些實施例中，進一步包括：形成多個閘極線縫隙結構，所述多個閘極線縫隙結構在所述基底之上穿過所述層堆疊體結構，並且沿相對於所述基底的一第一橫向方向相互平行，以及形成一第一虛置通道孔結構，所述第一虛置通道孔結構被形成為在所述基底之上，垂直地穿過所述層堆疊體結構，接合所述多個閘極線縫隙結構中的一個閘極線縫隙結構的一末端，並且從所述一個閘極線縫隙結構的所述末端延伸開。
在本發明的其中一些實施例中，所述第一虛置通道孔結構沿不同於所述第一橫向方向的方向延伸。
在本發明的其中一些實施例中，進一步包括：形成多個第二虛置通道孔結構，所述多個第二虛置通道孔結構垂直地穿過所述層堆疊體結構，並且在一橫向方向上位於所述多個閘極線縫隙結構中的兩個閘極線縫隙結構之間，形成一頂部選擇閘極（TSG）切口，所述頂部選擇閘極切口部分地延伸穿過所述層堆疊體結構，穿過所述多個第二虛置通道孔結構，並且沿所述第一橫向方向延伸，以及形成一第三虛置通道孔結構，所述第三虛置通道孔結構被形成為垂直地穿過所述層堆疊體結構，橫向接合所述頂部選擇閘極切口的一末端，並且沿所述頂部選擇閘極切口的所述末端延伸開。
在本發明的其中一些實施例中，形成所述多個通道結構包括：形成延伸穿過所述層堆疊體結構的一功能層，所述功能層包括一阻擋層、一電荷捕獲層和/或一穿隧絕緣層，以及形成一通道層，所述通道層延伸穿過所述層堆疊體結構，並且所述功能層處於所述通道層和所述層堆疊體結構之間。
在本發明的其中一些實施例中，一種立體（3D）記憶體元件，包括一基底，一層堆疊體結構，其形成於所述基底之上，並且包括相互交替堆疊的多個第一介電層和多個導體層，多個通道結構，其被形成為在所述基底之上，穿過所述層堆疊體結構，多個閘極線縫隙結構，其被形成為在所述基底之上，沿一垂直方向穿過所述層堆疊體結構，並且沿相對於所述基底的一第一橫向方向相互平行，以及一虛置通道孔結構，其被形成為在所述基底之上，穿過所述層堆疊體結構，接合所述多個閘極線縫隙結構中的一個閘極線縫隙結構的一末端，並且從所述一個閘極線縫隙結構的所述末端延伸開，並且所述虛置通道孔結構的一配置距離與相鄰的一閘極線縫隙結構的配置有關。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
特定實施方式的前述描述將如此揭露其他人透過應用在本領域的技術內的知識可以為各種應用容易修改和/或改編這樣的特定實施方式的本發明內容的一般性質，而不偏離本發明內容的一般概念。因此，基於在本文提出的教導和指導，這樣的改編和修改被規定為在所公開的實施方式的等同物的含義和範圍內。應理解，本文的用語或術語是為了描述而不是限制的目的，使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。
上面借助於說明所指定的功能及其關係的實現方式的功能構建塊描述了本發明內容的實施方式。為了描述的方便，這些功能構建塊的界限在本文被任意限定。可限定可選的界限，只要所指定的功能及其關係被適當地執行。
概述和摘要章節可闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式，且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一者限制，但應僅根據所附的申請專利範圍及其等效物被限定。
儘管在本說明書中透過使用具體實施例描述了本發明的原理和實施方式，但是前文對實施例的描述僅意在輔助對本發明的理解。此外，可以對前述不同實施例的特徵進行組合，以形成額外的實施例。本領域普通技術人員可以根據本發明的思路對所述的具體實施方式和應用範圍做出修改。因此，不應將說明書的內容理解成是對本發明的限制。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:立體記憶體元件 101:裸晶 102:儲存平面 103:階梯區 104:隔離區 1041:隔離區 105:區域 105A:結構 105B:結構 105C:結構 105D:結構 105E:結構 106:區域 106A:結構 106B:結構 106C:結構 106D:結構 106E:結構 106F:結構 106G:結構 106H:結構 106I:結構 106J:結構 107:區域 107A:結構 108:區域 108A:結構 109:儲存塊 110:基底 111:摻雜區 112:儲存指 113:儲存指 120:覆蓋層 121:介電層 122:介電層 130:犧牲層 131:半導體層 140:層堆疊體結構 141:第一介電層 142:第二介電層 143:腔體 144:導體層 145:層堆疊體結構 146:層堆疊體結構 147:字元線接觸 150:通道孔 151:功能層 152:阻擋層 153:電荷捕獲層 154:穿隧絕緣層 155:通道層 156:氧化物材料 157:虛置通道孔 160:閘極線縫隙 1601:陣列公共源極 1602:陣列公共源極 161:閘極線縫隙 161C:陣列公共源極 162:虛置通道孔 163:虛置通道孔 164:虛置通道孔 165:虛置通道孔 166:頂部選擇閘極（TSG）切口 167:頂部選擇閘極（TSG）切口 168:虛置通道孔 169:虛置通道孔 171:通道孔區域 172:通道孔區域 173:通道孔區域 174:通道孔區域 175:通道孔區域 176:通道孔區域 178:通道孔區域 179:邊界區域 200:流程圖 211:步驟 212:步驟 213:步驟 214:步驟 215:步驟 216:步驟 217:步驟 218:步驟 300:立體儲存結構 300A:結構 300B:結構 301:晶片 302:儲存平面 303:階梯區 304:隔離區 305:通道孔區域 306:隔離區 307:通道孔區域 308:隔離區 310:基底 311:摻雜區 331:半導體層 341:第一介電層 342:第二介電層 344:導體層 346:層堆疊體結構 350:通道孔
被併入本文並形成說明書的一部分的附圖示出本發明內容的實施方式，並連同說明書一起進一步用來解釋本發明內容的原理，並使在相關領域中的技術人員能夠製造和使用本發明內容。 當結合附圖閱讀時，從以下詳細描述中可以最好地理解本發明內容的各方面。注意的是，根據業界中的標準實踐，各種特徵沒有按比例繪製。事實上，為了論述的清楚，各種特徵的尺寸可以任意增加或減少。 圖1A和圖1B示出了根據本發明的各種實施例的示例性立體（3D）記憶體元件的上視圖； 圖2示出了根據本發明的各種實施例，處於示例性製作製程期間的某些階段上的圖1A和圖1B所示的立體記憶體元件的截面圖； 圖3示出了根據本發明的各種實施例，處於示例性製作製程期間的某一階段上的圖2所示的立體記憶體元件的示例性部分的截面圖； 圖4和圖5示出了根據本發明的各種實施例，在形成了通道孔之後的圖3所示的立體記憶體元件的示例性部分的截面圖； 圖6示出了根據本發明的各種實施例，在形成了虛置通道孔和閘極線縫隙之後的圖4和圖5中所示的立體記憶體元件的示例性部分的上視圖； 圖7示出了根據本發明的各種實施例，形成了虛置通道孔和閘極線縫隙之後的圖4和圖5中所示的立體記憶體元件的示例性部分的截面圖； 圖8、圖9和圖10示出了根據本發明的各種實施例，處於某一階段的圖6和圖7所示的立體記憶體元件的示例性部分的截面圖； 圖11、圖12和圖13示出了根據本發明的各種實施例，處於某些製作步驟之後的圖8-10中所示的立體記憶體元件的示例性部分的截面圖； 圖14和圖15示出了根據本發明的各種實施例，處於某些製作步驟之後的圖8-10中所示的立體記憶體元件的兩個示例性部分的截面圖； 圖16示出了根據本發明的各種實施例，處於某些製作步驟之後的圖11所示的立體記憶體元件的示例性部分的截面圖； 圖17示出了根據本發明的各種實施例的立體記憶體元件的製作的示例性流程圖； 圖18示出了根據本發明的各種實施例，處於某些製作步驟之後的圖4和圖5中所示的立體記憶體元件的示例性部分的上視圖； 圖19和圖20示出了根據本發明的各種實施例，處於某些製作步驟之後的圖4和圖5中所示的立體記憶體元件的示例性部分的上視圖和截面圖； 圖21示出了根據本發明的各種實施例的示例性3D儲存結構的上視圖；以及 圖22和圖23示出了根據本發明的各種實施例的圖21所示的3D儲存結構的兩個示例性部分的截面圖。 當結合附圖理解時，本發明內容的特徵和優點將從以下闡述的詳細描述變得更明顯，其中相似的參考符號始終標識相應的元件。在附圖中，相似的參考數位通常指示相同的、在功能上相似的和/或在結構上相似的元件。元件首次出現於的附圖由在相應的參考數字中的最左邊的數字指示。 將參考附圖描述本發明內容的實施方式。
200:流程圖
211:步驟
212:步驟
213:步驟
214:步驟
215:步驟
216:步驟
217:步驟
218:步驟

Claims (20)

  1. 一種立體（3D）記憶體元件，包括： 一基底； 處於所述基底之上的多個核心區和多個隔離區，每一核心區被所述多個隔離區中的一個或多個隔離區包圍； 一層堆疊體結構，其形成於所述基底之上的每一核心區中，並且包括相互交替堆疊的多個第一介電層和多個導體層； 在所述基底之上穿過所述層堆疊體結構形成的多個通道結構；以及 形成在所述基底之上並處於所述多個隔離區中的所述一個或多個隔離區的至少部分當中的一隔離結構，其中，所述隔離結構包括相互交替堆疊的多個第二介電層和多個第三介電層。
  2. 根據請求項1所述的立體記憶體元件，其中： 所述多個第一介電層中的一個第一介電層、和所述多個第二介電層中的所對應的一個第二介電層，相對於所述基底位於一相同高度上，並且所述多個導體層中的一個導體層、和所述多個第三介電層中的所對應的一個第三介電層，相對於所述基底位於一相同高度上。
  3. 根據請求項1所述的立體記憶體元件，其中： 所述多個第一介電層和所述多個第二介電層具有相同的材料。
  4. 根據請求項1所述的立體記憶體元件，其中： 所述多個核心區的至少部分沿相對於所述基底的一第一橫向方向和與所述第一橫向方向垂直的一第二橫向方向形成一陣列，並且所述隔離結構是沿所述第一橫向方向形成於兩個相鄰所述核心區之間，和/或是沿所述第二橫向方向形成於兩個相鄰所述核心區之間。
  5. 根據請求項1所述的立體記憶體元件，進一步包括： 一階梯結構，其從所述層堆疊體結構延伸至所述多個隔離區中的所述一個或多個隔離區的一部分；以及 一介電區域，其用於隔離所述階梯結構的側面，並且處於所述多個隔離區中的所述一個或多個隔離區的所述部分中。
  6. 根據請求項1所述的立體記憶體元件，進一步包括： 多個閘極線縫隙結構，其在所述基底之上被形成為穿過所述層堆疊體結構，並且沿相對於所述基底的一第一橫向方向相互平行；以及 一第一虛置通道孔結構，其在所述基底之上被形成為穿過所述層堆疊體結構，接合所述多個閘極線縫隙結構中的一個閘極線縫隙結構的一末端，並且從所述一個閘極線縫隙結構的所述末端延伸開。
  7. 根據請求項6所述的立體記憶體元件，其中： 所述第一虛置通道孔結構沿相對於所述基底的所述第一橫向方向延伸。
  8. 根據請求項6所述的立體記憶體元件，其中： 所述第一虛置通道孔結構沿不同於所述第一橫向方向的方向延伸。
  9. 根據請求項6所述的立體記憶體元件，進一步包括： 多個第二虛置通道孔結構，其被形成為垂直地穿過所述層堆疊體結構，並且在一橫向方向上，位於所述多個閘極線縫隙結構中的兩個閘極線縫隙結構之間； 一頂部選擇閘極（TSG）切口，其被形成為部分地穿過所述層堆疊體結構，穿過所述多個第二虛置通道孔結構，並且沿所述第一橫向方向延伸；以及 一第三虛置通道孔結構，其被形成為垂直地穿過所述層堆疊體結構，橫向接合所述頂部選擇閘極切口的末端，並且從所述頂部選擇閘極切口的所述末端延伸開。
  10. 根據請求項1所述的立體記憶體元件，其中，每一通道結構包括： 一通道層，其延伸穿過所述層堆疊體結構；以及 一功能層，其延伸穿過所述層堆疊體結構，並且形成於所述通道層和所述層堆疊體結構之間，所述功能層包括一阻擋層、一電荷捕獲層和/或一穿隧絕緣層。
  11. 一種用於製作立體（3D）記憶體元件的方法，包括： 提供用於支撐一立體記憶體元件的一基底； 在所述基底之上佈置多個核心區和多個隔離區，每一核心區被所述多個隔離區中的一個或多個隔離區所包圍； 在所述基底之上的每一核心區中形成一層堆疊體結構，所述層堆疊體結構包括相互交替堆疊的多個第一介電層和多個第二介電層； 在所述基底之上形成穿過所述層堆疊體結構的多個通道結構； 部分地蝕刻所述多個第一介電層，以在所述多個隔離區中的所述一個或多個隔離區的至少部分當中形成一隔離結構，其中，所述隔離結構包括相互交替堆疊的多個第三介電層和多個第四介電層；以及 利用一導電材料，填充部分蝕刻所述多個第一介電層後所留下的一腔體，以形成多個導體層。
  12. 根據請求項11所述的方法，其中： 所述多個第二介電層中的一個第二介電層、和所述多個第四介電層中所對應的一個第四介電層，相對於所述基底處於一相同高度上，並且所述多個導體層中的一個導體層、和所述多個第三介電層中所對應的一個第三介電層，相對於所述基底處於一相同高度上。
  13. 根據請求項11所述的方法，其中： 所述多個第二介電層和所述多個第四介電層具有相同的材料。
  14. 根據請求項11所述的方法，其中： 所述多個核心區的至少部分，沿相對於所述基底的一第一橫向方向和與所述第一橫向方向垂直的一第二橫向方向形成一陣列，並且所述隔離結構是沿所述第一橫向方向形成於兩個相鄰所述核心區之間，和/或是沿所述第二橫向方向形成於兩個相鄰所述核心區之間。
  15. 根據請求項11所述的方法，進一步包括： 修整所述層堆疊體結構，以形成一階梯結構，所述階梯結構從所述層堆疊體結構延伸至所述多個隔離區中的所述一個或多個隔離區的一部分；以及 形成一介電區域，所述介電區域用於隔離所述階梯結構的側面，並且處於所述多個隔離區中的所述一個或多個隔離區的所述部分中。
  16. 根據請求項11所述的方法，進一步包括： 形成多個閘極線縫隙結構，所述多個閘極線縫隙結構在所述基底之上穿過所述層堆疊體結構，並且沿相對於所述基底的一第一橫向方向相互平行；以及 形成一第一虛置通道孔結構，所述第一虛置通道孔結構被形成為在所述基底之上，垂直地穿過所述層堆疊體結構，接合所述多個閘極線縫隙結構中的一個閘極線縫隙結構的一末端，並且從所述一個閘極線縫隙結構的所述末端延伸開。
  17. 根據請求項16所述的方法，其中： 所述第一虛置通道孔結構沿不同於所述第一橫向方向的方向延伸。
  18. 根據請求項16所述的方法，進一步包括： 形成多個第二虛置通道孔結構，所述多個第二虛置通道孔結構垂直地穿過所述層堆疊體結構，並且在一橫向方向上位於所述多個閘極線縫隙結構中的兩個閘極線縫隙結構之間； 形成一頂部選擇閘極（TSG）切口，所述頂部選擇閘極切口部分地延伸穿過所述層堆疊體結構，穿過所述多個第二虛置通道孔結構，並且沿所述第一橫向方向延伸；以及 形成一第三虛置通道孔結構，所述第三虛置通道孔結構被形成為垂直地穿過所述層堆疊體結構，橫向接合所述頂部選擇閘極切口的一末端，並且沿所述頂部選擇閘極切口的所述末端延伸開。
  19. 根據請求項11所述的方法，其中，形成所述多個通道結構包括： 形成延伸穿過所述層堆疊體結構的一功能層，所述功能層包括一阻擋層、一電荷捕獲層和/或一穿隧絕緣層；以及 形成一通道層，所述通道層延伸穿過所述層堆疊體結構，並且所述功能層處於所述通道層和所述層堆疊體結構之間。
  20. 一種立體（3D）記憶體元件，包括： 一基底； 一層堆疊體結構，其形成於所述基底之上，並且包括相互交替堆疊的多個第一介電層和多個導體層； 多個通道結構，其被形成為在所述基底之上，穿過所述層堆疊體結構； 多個閘極線縫隙結構，其被形成為在所述基底之上，沿一垂直方向穿過所述層堆疊體結構，並且沿相對於所述基底的一第一橫向方向相互平行；以及 一虛置通道孔結構，其被形成為在所述基底之上，穿過所述層堆疊體結構，接合所述多個閘極線縫隙結構中的一個閘極線縫隙結構的一末端，並且從所述一個閘極線縫隙結構的所述末端延伸開，並且所述虛置通道孔結構的一配置距離與相鄰的一閘極線縫隙結構的配置有關。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11550654B2 (en) 2020-11-20 2023-01-10 Micron Technology, Inc. Apparatus with latch correction mechanism and methods for operating the same
US11502053B2 (en) * 2020-11-24 2022-11-15 Micron Technology, Inc. Bond pad connection layout
US20230147765A1 (en) * 2021-11-10 2023-05-11 Samsung Electronics Co., Ltd. Memory device having row decoder array architecture
TWI789295B (zh) * 2022-04-27 2023-01-01 旺宏電子股份有限公司 記憶裝置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102108879B1 (ko) * 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9397043B1 (en) * 2015-03-27 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2017195275A (ja) * 2016-04-20 2017-10-26 東芝メモリ株式会社 半導体記憶装置およびその製造方法
US10249640B2 (en) 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof
CN106876391B (zh) * 2017-03-07 2018-11-13 长江存储科技有限责任公司 一种沟槽版图结构、半导体器件及其制作方法
CN106920794B (zh) * 2017-03-08 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107680972B (zh) * 2017-11-01 2019-01-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
SG11202010376WA (en) 2018-07-27 2020-11-27 Yangtze Memory Technologies Co Ltd Multiple-stack three-dimensional memory device and fabrication method thereof
KR102589663B1 (ko) * 2018-08-22 2023-10-17 삼성전자주식회사 3차원 반도체 메모리 소자
TWI757635B (zh) 2018-09-20 2022-03-11 美商森恩萊斯記憶體公司 記憶體結構及其用於電性連接三維記憶裝置之多水平導電層之階梯結構的製作方法
US11121146B2 (en) * 2018-10-15 2021-09-14 Micron Technology, Inc. Forming terminations in stacked memory arrays
CN109346471B (zh) * 2018-11-13 2020-06-23 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN110024126B (zh) * 2019-02-26 2020-06-26 长江存储科技有限责任公司 三维存储器件及其形成方法
US11043412B2 (en) * 2019-08-05 2021-06-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
CN110828470B (zh) * 2019-10-25 2023-08-11 长江存储科技有限责任公司 3d存储器件及其制造方法

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