KR20090132872A - 반도체 소자 및 반도체 기판 - Google Patents

반도체 소자 및 반도체 기판 Download PDF

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KR20090132872A
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김원주
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Abstract

본 발명의 실시예에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 위치하는 게이트 패턴; 상기 게이트 패턴 상에 위치하는 바디 영역; 상기 바디 영역의 위쪽에 위치하는 제1 및 제2불순물 도핑 영역을 구비한다.

Description

반도체 소자 및 반도체 기판{Semiconductor device and semiconductor substrate}
본 발명은 반도체 소자 및 반도체 장치에 관한 것으로써, 특히 바디 영역의 아래쪽에 배치되는 게이트 패턴들을 구비하는 반도체 소자 및 반도체 기판에 관한 것이다.
최근에는, Cap을 포함하지 않고 하나의 트랜지스터만으로 구현되는 1-T DRAM이 이용되고 있다. 1-T DRAM은 단순한 제조 공정에 의하여 제작될 수 있을 뿐만 아니라, 향상된 센싱 마진을 가진다.
본 발명이 이루고자 하는 기술적 과제는, 바디 영역의 아래쪽에 배치되는 게이트 패턴들을 구비하는 반도체 소자 및 반도체 기판을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 위치하는 게이트 패턴; 상기 게이트 패턴 상에 위치하는 바디 영역; 및 상기 바디 영역의 위쪽에 위치하는 제1 및 제2불순물 도핑 영역을 구비한다.
상기 제1불순물 도핑 영역과 상기 제2불순물 도핑 영역은, 상기 바디 영역의 위쪽으로 돌출되고 소정의 간격만큼 떨어져서 배치될 수 있다. 상기 반도체 소자는, 상기 제1불순물 도핑 영역과 상기 제2불순물 도핑 영역 사이에 위치하는 차단 절연 영역을 더 구비할 수 있다.
상기 반도체 소자는, 상기 반도체 기판과 상기 게이트 패턴 사이에 배치되는 박스(BOX ; Buried Oxide) 절연 영역을 더 구비할 수 있다.
상기 반도체 소자는, 상기 게이트 패턴과 상기 바디 영역 사이에 배치되는 게이트 절연 영역을 더 구비할 수 있다.
상기 반도체 소자는, 상기 게이트 패턴과 상기 바디 영역의 양쪽 옆에 배치되어, 상기 게이트 패턴과 상기 바디 영역을 주위로부터 절연시키는 제1절연 영역을 더 구비할 수 있다.
상기 제1불순물 도핑 영역은 소스 라인 또는 비트 라인에 연결되고, 상기 제2불순물 도핑 영역은 비트 라인 또는 소스 라인에 연결될 수 있다. 상기 반도체 소자는 BJT 트랜지스터이고, 상기 워드라인 패턴은 상기 BJT 트랜지스터의 베이스 영역이고, 상기 제1 및 제2불순물 도핑 영역은 에미터 및 소스 영역 또는 소스 및 에미터 영역일 수 있다.
상기 바디 영역은 상기 반도체 기판 영역으로부터 분리되는 플로팅 바디 영역이고, 상기 바디 영역과 상기 반도체 기판 영역은 동일한 특성을 가지는 재질로 이루어질 수 있다.
본 발명의 실시예에 따른 반도체 기판은, 기판 영역; 상기 기판 영역 위에 위치하는 박스 절연 영역; 상기 제1절연 영역에 의하여 상기 기판 영역으로부터 분리되며, 상기 박스 절연 영역 위에 위치하는 게이트 패턴; 상기 게이트 패턴 위에 위치하는 게이트 절연 영역; 및 상기 게이트 절연 영역에 의하여 상기 게이트 패턴으로부터 분리되며, 상기 게이트 절연 영역 위에 위치하는 플로팅 바디 영역을 구비하고, 상기 기판 영역과 플로팅 바디 영역은 동일한 특성을 가지는 재질로 이루어진다.
본 발명의 실시예에 따른 반도체 기판 제조 방법은, 벌크 기판을 식각하여 적어도 하나의 플로팅 바디 패턴을 형성하는 제1단계; 상기 플로팅 바디 패턴 하부의 벌크 영역을 식각하여, 상기 벌크 기판을 기판 영역과 플로팅 바디 영역으로 분리하는 제2단계; 및 상기 플로팅 바디 영역과 상기 기판 영역 사이에 게이트 패턴을 형성시키는 제3단계를 구비한다.
본 발명의 실시예에 따른 반도체 기판 제조 방법은, 상기 제3단계 이전에 상기 기판 영역 상에 박스 절연 영역을 형성시키는 단계를 더 구비할 수 있고, 상기 제3단계 이후에 상기 게이트 패턴 상에 게이트 절연 영역을 형성시키는 단계를 더 구비할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명과 비교할 목적으로 제공되는 비교예에 따른 1-T DRAM을 나타내는 도면이다.
도 2는 도 1의 1-T DRAM을 모델링한 회로도이다.
도 1과 도 2를 참조하면, 비교예에 따른 1-T DRAM은 BJT 형태로 모델링 될 수 있지만, 실질적으로는 MOS 트랜지스터의 구조를 가진다. 그러므로, 비교예에 따른 1-T DRAM에서는, 게이트 패턴(WL)이 불순물 도핑 영역들(140, 150)을 포함하는 바디 영역의 위쪽에 배치된다. 그에 따라 게이트 패턴(WL)과 불순물 도핑 영역들(140, 150)의 거리가 가까워져서 BTBT 현상이 발생할 수 있다. 또한, 비교예에 따른 1-T DRAM에서는, 반복적인 독출에 따른 데이터 파괴 현상 및 유지 시 간(retention)이 길어짐에 따른 데이터 파괴 현상이 일어날 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 소자(300)는 반도체 기판(310), 게이트 패턴(330), 바디 영역(370), 제1불순물 도핑 영역(340), 및 제2불순물 도핑 영역(350)을 구비한다.
게이트 패턴(330)은 반도체 기판(310) 상에 위치한다. 바디 영역(370)은 게이트 패턴(330) 상에 위치한다. 제1 및 제2불순물 도핑 영역(340, 350)은 바디 영역(370)의 위쪽에 위치한다. 즉, 게이트 패턴(330)은 바디 영역(370)과 제1 및 제2불순물 도핑 영역(340, 350)의 아래쪽에 배치된다.
본 발명의 실시예에 따른 반도체 소자(300)에서는, 게이트 패턴(330)이 제1 및 제2불순물 도핑 영역(340, 350)의 아래쪽에 배치되기 때문에, 게이트 패턴들(330a, 330b)과 제1 및 제2불순물 도핑 영역(340, 350) 사이의 거리가 멀다. 그에 따라 본 발명의 실시예에 따른 반도체 소자는 BTBT 현상을 줄일 수 있다. 예를 들어, 도 1에 도시된 비교예와 비교하면, 게이트 패턴들(330a, 330b)과 제1 및 제2불순물 도핑 영역(340, 350) 사이의 거리가 더 멀다.
제1불순물 도핑 영역(340)과 제2불순물 도핑 영역(350)은, 바디 영역(370)의 위쪽으로 돌출되고 소정의 간격만큼 떨어져서 배치될 수 있다. 제1불순물 도핑 영역(340)과 제2불순물 도핑 영역(350) 사이에는 차단 절연 영역(380)이 배치될 수 있다.
차단 절연 영역(380)은 옥사이드를 포함하는 물질로 이루어지는 영역일 수 있다. 그러나, 차단 절연 영역(380)은 다른 절연 물질로 이루어지는 절연 영역으로 대체될 수 있다. 또한, 본 명세서에서 언급되는 옥사이드 영역들은, 옥사이드 이외의 절연 물질로 이루어지는 절연 영역들로 대체될 수 있다.
본 발명의 실시예에 따른 반도체 소자는, 기판 영역(310) 상에 형성되는 박스(BOX ; buried oxide) 영역(315)을 더 구비할 수 있다. 벌크 기판으로부터 형성되는 기판 영역(310) 상에 옥사이드 영역을 형성시킴으로써 박스 영역을 형성시킬 수도 있고, 또는 SOI(Silicon-On-Insulator) 기판의 절연 영역을 박스 영역으로 이용할 수도 있다.
본 발명의 실시예에 따른 반도체 소자는 제1절연 영역들(320a, 320b)을 더 구비할 수 있다. 각각의 제1절연 영역(320a, 320b)은 게이트 패턴(330)과 바디 영역(370)의 양쪽 옆에 배치된다. 각각의 제1절연 절연 영역(320a, 320b)은 게이트 패턴(330)과 바디 영역(370)을 주위로부터 절연시킨다.
본 발명의 실시예에 따른 반도체 소자는 게이트 절연 영역(360)을 더 구비할 수 있다. 게이트 절연 영역(360)은 게이트 패턴(330) 상에 배치된다. 게이트 절연 영역(360)은 게이트 패턴(330)과 바디 영역(370) 사이에 배치될 수 있다.
바디 영역(370)은 기판 영역(310)으로부터 분리되는 플로팅 바디 영역일 수 있다. 바디 영역(370)과 기판 영역(310)은 동일한 특성을 가지는 재질로 이루어질 수 있다. 이에 대해서는 후술된다.
도 4는 도 3의 반도체 소자를 모델링한 회로도이다.
도 4를 참조하면, 도 3의 반도체 소자의 제1불순물 도핑 영역(340)은 소스 라인(SL)에 연결되고, 제2불순물 도핑 영역(350)은 비트 라인(BL)에 연결될 수 있다. 반대로, 제1불순물 도핑 영역(340)이 비트 라인(BL)에 연결되고 제2불순물 도핑 영역(350)이 소스 라인(SL)에 연결될 수도 있다.
도 3의 반도체 소자는 BJT 트랜지스터 역할을 할 수 있다. 게이트 패턴(330a, 330b)은 BJT 트랜지스터의 베이스 영역일 수 있다. 제1 및 제2불순물 도핑 영역(340, 350)은 BJT 트랜지스터의 에미터 영역 또는 컬렉터 영역일 수 있다. 또는, 제1 및 제2불순물 도핑 영역(340, 350)은 BJT 트랜지스터의 컬렉터 영역 또는 에미터 영역일 수 있다.
또는, BJT 트랜지스터의 베이스 영역은 플로팅 되어 있을 수도 있다.
도 5는 도 1과 도 3의 구조에서 독출 회수에 따른 비트라인 전류를 나타내는 그래프이다.
도 5를 참조하면, 도 1의 비교예에 따른 1-T DRAM에서는 독출 동작을 10회 이상 반복할 경우에, '0' 데이터 상태가 '1' 데이터 상태와 구분되지 않는 모습이 도시된다. 반면에, 도 3에 도시된 본 발명의 실시예에 따른 반도체 소자에서는, 독출 동작을 100회까지 반복하더라도, '0' 데이터 상태와 '1' 데이터 상태가 명확하게 구분될 수 있다.
도 6은 도 1과 도 3의 구조에서 유지 시간(retention time)에 따른 비트라인 전류를 나타내는 그래프이다.
도 6을 참조하면, 도 1의 비교예에 따른 1-T DRAM에서는 유지 시간(retention time)이 10ms를 넘는 경우에, '0' 데이터 상태가 '1' 데이터 상태와 구분되지 않는 모습이 도시된다. 반면에, 도 3에 도시된 본 발명의 실시예에 따른 반도체 소자에서는, 유지 시간(retention time)이 1s인 경우에도, '0' 데이터 상태와 '1' 데이터 상태가 명확하게 구분될 수 있다.
본 발명의 실시예에 따른 반도체 소자들은 어레이 형태로 배열될 수 있다.
도 7은 도 3의 반도체 소자들이 어레이 형태로 배열된 모습을 정면에서 바라본 도면이다.
도 7을 참조하면, 복수개의 바디 영역들(771~777)과 복수개의 게이트 패턴들(731~737)이 반도체 기판(710) 상에 어레이 형태로 배치될 수 있다. 복수개의 게이트 패턴들(731~737)은 반도체 기판(710)과 복수개의 바디 영역들(771~777) 사이에 배치될 수 있다.
제1불순물 도핑 영역들(741~747)과 제2불순물 도핑 영역들(751~757)은 바디 영역들(771~777)의 위쪽에 위치할 수 있다. 제1불순물 도핑 영역들(741~747)과 제2불순물 도핑 영역들(751~757) 사이에는 차단 절연 영역들(781~787)이 배치될 수 있다. 반도체 기판(710) 상에는 박스 영역(715)이 더 형성될 수 있고, 게이트 패턴들(731~737)과 바디 영역들(771~777) 사이에는 제2절연 영역들(761~767)이 더 형성될 수 있다.
제1불순물 도핑 영역들(741~747)은 비트 라인(BL)에 연결되고, 제2불순물 도핑 영역들(751~757)은 소스 라인들(SL1~SL7)에 연결될 수 있다. 반대로, 제1불순물 도핑 영역들(741~747)이 소스 라인들(SL1~SL7)에 연결되고 제2불순물 도핑 영역들(751~757)이 비트 라인(BL)에 연결될 수도 있다.
도 7은 어레이 형태를 정면에서 바라본 도면이기 때문에, 맨 앞에 배치된 반도체 소자들만이 도시되었지만, 도 7의 반도체 소자들의 뒤쪽으로 다른 반도체 소자들이 배치될 수 있다.
도 8(a)은 도 7의 반도체 소자들을 모델링한 회로도이다.
도 8(a)를 참조하면, 복수개의 반도체 소자들은 서로 다른 게이트 패턴들(731~735)에 각각 연결된다. 게이트 패턴들(731~735)은 워드 라인 역할을 할 수 있다. 복수개의 반도체 소자들의 제1불순물 도핑 영역들(741~745)은 하나의 비트 라인(BL)에 연결될 수 있고, 복수개의 반도체 소자들의 제2불순물 도핑 영역들(751~755)은 서로 다른 소스 라인들(SL1~SL5)에 각각 연결될 수 있다.
도 8(b)는 도 7의 반도체 소자들을 모델링한 다른 회로도이다.
도 8(b)에 도시된 복수개의 반도체 소자들에서는, 제1불순물 도핑 영역들(741~745)이 서로 다른 소스 라인들(SL1~SL5)에 각각 연결되고 제2불순물 도핑 영역들(751~755)이 하나의 비트 라인(BL)에 연결된다. 이러한 점을 제외하면, 도 8(b)에 도시된 복수개의 반도체 소자들은 도 8(a)에 도시된 복수개의 반도체 소자들과 동일하다.
도 9(a)와 도 9(b)는 도 7의 반도체 소자들을 모델링한 다른 회로도이다.
도 9에는 복수개의 비트 라인들(BL1~BL4), 복수개의 소스 라인들(SL1~SL3) 및 복수개의 워드 라인들(WL1~WL4)에 연결되는 복수개의 반도체 소자들이 도시된다.
도 9(a)와 도 9(b)의 회로도는, 도 8(a)와 도 8(b)에 도시된 회로와 동일한 회로들이 복수개 배치되는 도면이기 때문에, 그에 관한 자세한 설명은 생략된다.
도 10과 도 11은 본 발명의 실시예에 따른 반도체 소자에 데이터 '1'을 기입하고 검증하는 과정을 설명하기 위한 도면들이다.
도 10을 참조하면, case1으로 표시된 반도체 소자가 기입 대상 반도체 소자이다. 기입 대상 반도체 소자에 연결되는 워드 라인들(WL2)에는 1V가 인가되고 다른 워드 라인들(WL1, WL3)에는 ??2V가 인가된다. 또한, 기입 대상 반도체 소자에 연결되는 소스 라인(SL2)에는 +2.5V가 인가되고 다른 소스 라인들(SL1, SL3)에는 0V가 인가된다. 또한, 비트 라인들(BL1~BL3)에는 0V가 인가된다.
Case2로 표시된 반도체 소자는 기입 대상 반도체 소자와 동일한 소스 라인(SL2)에 연결되는 반도체 소자이고, Case3로 표시된 반도체 소자는 기입 대상 반도체 소자와 동일한 비트 라인(BL2)에 연결되는 반도체 소자이다.
도 11의 첫번째 그래프에는, 기입 대상 반도체 소자에 데이터 '1'이 기입(pgm)되고, 데이터 '1'이 독출(read)되는 모습이 도시된다. 도 11의 두번째 그래프에는, 동일한 소스 라인(SL2)에 연결되는 반도체 소자에 데이터 '1'이 기입되지 않는 모습이 도시된다. 도 11의 세번째 그래프에는, 동일한 비트 라인(BL2)에 연결되는 반도체 소자에 데이터 '1'이 기입되지 않는 모습이 도시된다.
도 12와 도 13은 본 발명의 실시예에 따른 반도체 소자에 데이터 '0'을 기입하고 검증하는 과정을 설명하기 위한 도면들이다.
도 12를 참조하면, case1으로 표시된 반도체 소자가 기입 대상 반도체 소자이다. 기입 대상 반도체 소자에 연결되는 워드 라인들(WL2)에는 0V가 인가되고 다 른 워드 라인들(WL1, WL3)에는 ??2V가 인가된다. 또한, 기입 대상 반도체 소자에 연결되는 소스 라인(SL2)에는 -1V가 인가되고 다른 소스 라인들(SL1, SL3)에는 0V가 인가된다. 또한, 비트 라인들(BL1~BL3)에는 0V가 인가된다.
Case2로 표시된 반도체 소자는 기입 대상 반도체 소자와 동일한 소스 라인(SL2)에 연결되는 반도체 소자이고, Case3로 표시된 반도체 소자는 기입 대상 반도체 소자와 동일한 비트 라인(BL2)에 연결되는 반도체 소자이다.
도 13의 첫번째 그래프에는, 기입 대상 반도체 소자에 데이터 '0'이 기입(pgm)되고, 데이터 '0'이 독출(read)되는 모습이 도시된다. 도 13의 두번째 그래프에는, 동일한 소스 라인(SL2)에 연결되는 반도체 소자에 데이터 '0'이 기입되지 않는 모습이 도시된다. 도 13의 세번째 그래프에는, 동일한 비트 라인(BL2)에 연결되는 반도체 소자에 데이터 '0'이 기입되지 않는 모습이 도시된다.
도 14는 본 발명의 실시예에 따른 반도체 기판의 사시도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 반도체 기판은 기판 영역(1410), 게이트 패턴(1430), 및 바디 영역(1470)을 구비한다.
바디 영역(1470)은 기판 영역(1410)으로부터 분리된 상태로 배치된다. 즉, 바디 영역(1470)은 플로팅 바디 영역이다. 기판 영역(110)과 바디 영역(150)은 동일한 특성을 가지는 재질로 이루어진다.
게이트 패턴(1430)은 기판 영역(1410)과 바디 영역(1470) 사이에 배치되고, 기판 영역(1410)과 바디 영역(1470)으로부터 분리된다. 이를 위하여, 기판 영역(1410)과 게이트 패턴(1430) 사이에는 박스 영역(1415)이 배치될 수 있고, 게이 트 패턴(1430)과 바디 영역(1470) 사이에는 게이트 절연 영역(1460)이 배치될 수 있다. 박스 영역(1415)은 기판 영역(1410)과 게이트 패턴(1430)을 절연시키고, 게이트 절연 영역(1460)은 게이트 패턴(1430)과 바디 영역(1470)을 절연시킨다.
제1절연 영역(1490)은 게이트 패턴(1430)과 바디 영역(1470)의 양쪽 옆에 배치된다. 제1절연 영역(1490)은 게이트 패턴(1430)과 바디 영역(1470)을 주위로부터 절연시킨다.
박스 영역(1415), 게이트 절연 영역(1460), 또는 제1절연 영역(1490)은 실리콘 옥사이드로 이루어질 수 있고, 또는 다른 절연 물질로 이루어질 수도 있다. 또한, 2가지 이상의 절연 물질들을 포함할 수도 있다.
본 발명의 실시예에 따른 반도체 기판을 제작하기 위하여, 벌크 기판의 가운데 부분을 선택적으로 식각함으로써 벌크 기판을 상단과 하단으로 분리할 수 있다. 서로 분리된 상단과 하단은, 각각 바디 영역(1470)과 기판 영역(1410) 일 수 있다. 또한, 벌크 기판 상에 소정의 방향으로 신장되는 하나 이상의 바디 패턴을 형성시키고, 바디 패턴의 하부의 벌크 영역을 식각함으로써, 하나 이상의 바디 영역(1470)을 형성시킬 수 있다.
서로 분리된 기판 영역(1410)과 바디 영역(1470)을 형성시킨 이후에, 기판 영역(1410)과 바디 영역(1470) 사이에 게이트 패턴(1430)을 형성시킨다. 만약, 박스 영역(1415)과 게이트 절연 영역(1460)이 형성되는 경우에는, 기판 영역(1410)과 바디 영역(1470) 사이에 박스 영역(1415)을 형성시키고, 박스 영역(1415) 상에 게이트 패턴(1430)을 형성시킬 수 있다. 그 다음, 게이트 패턴(1430) 상에 게이트 절 연 영역(1460)을 형성시킬 수 있다.
본 발명의 실시예에 따른 반도체 기판에는 제1불순물 도핑 영역(미도시)과 제2불순물 도핑 영역(미도시)이 더 형성될 수 있다. 도 3과 유사하게, 제1 및 제2불순물 도핑 영역(미도시)을 바디 영역(1470)의 위쪽에 형성시킬 수 있다. 그에 따라, 게이트 패턴(1430)은 바디 영역(1470)과 제1 및 제2불순물 도핑 영역(미도시)의 아래쪽에 배치된다.
도 15는 도 14의 반도체 기판에서 기판 영역(1410)과 바디 영역(1470)을 나타내는 도면이다. 도 15를 참조하면, 기판 영역(1410)과 바디 영역(1470)은 서로 분리되어 있다.
도 16은 도 14에서 기판 영역(1410)과 바디 영역(1470) 사이에 박스 영역(1415), 게이트 패턴(1430), 및 게이트 절연 영역(1460)이 형성된 모습을 나타낸다.
도 15와 도 16에는 바디 영역(1470)과 기판 영역(1410)이 서로 분리되어 있는 모습이 도시된다. 이 경우, 기판 영역(1410)과 바디 영역(1470)은 동일한 기판으로부터 형성되었기 때문에, 기판 영역(1410)과 바디 영역(1470)은 동일한 물질을 포함한다. 기판의 가운데 부분을 선택적으로 식각하는 과정은 논문 S-RCAT(Sphere-shaped-Recess-Channel-Array Transistor) Technology for 70nm DRAM feature size and beyond), 2005 Symposium on VLSI Technology Digest of Technical Papers를 더 참조할 수 있고, 그 내용은 본 출원에 포함될 수 있다.
만약, 바디 영역(1470)이 기판 영역(1410) 상에서 에피텍셜 성장(epitaxial growing) 과정을 거쳐서 형성된다고 가정하면, 바디 영역(1470)에 포함되는 물질은 기판 영역(1410)에 포함되는 물질과 동일한 특성을 가질 수 없고 서로 다른 특성을 가진다.
본 발명의 실시예에 따른 반도체 기판은 벌크 반도체 기판(Bulk semiconductor substrate)으로부터 형성될 수 있다. 즉, 벌크 반도체 기판의 가운데 영역을 선택적으로 식각함으로써, 벌크 반도체 기판으로부터 바디 영역(1470)을 형성시킬 수 있다.
도 17(a) 내지 도 17(h)는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 나타내는 도면들이다.
도 17(a)를 참조하면, 벌크 기판을 장축 방향인 제1방향(Y 방향)으로 식각하여 제1방향(Y 방향)으로 신장되는 바디 라인 패턴(1770)을 형성한다. 즉, 반도체 기판의 양쪽 가장자리의 상단에서부터 소정의 폭과 소정의 길이만큼 패터닝(patterning)한다. 여기에서, 반도체 기판은 벌크 웨이퍼로부터 생성되는 벌크 반도체 기판일 수 있다. 패터닝 결과, 패터닝된 부분들 사이에 있는 바디 라인 패턴(1770), 및 바디 라인 패턴(1770)의 아래에 있는 기판 영역(1710)이 형성된다. 바디 라인 패턴(1770)의 일부는 추후에 바디 영역(도 17(h)의 1770a)이 된다. 바디 영역(도 17(h)의 1770a)의 폭이 얼마로 요구되는가에 따라 패터닝하는 폭을 변화시킬 수 있고, 바디 영역(도 17(h)의 1770a)의 두께가 얼마로 요구되는가에 따라 패터닝하는 길이를 변화시킬 수 있다.
도 17(b)를 참조하면, 바디 라인 패턴(1770)의 양쪽을 절연 물질로 채워서 제1절연 영역(1790)을 형성한다. 그 결과, 바디 라인 패턴(1770)의 양쪽 측면에 제1절연 영역(1790)이 위치한다. 제1절연 영역(1790)은, 선택적 식각 기술에 의하여 바디 라인 패턴(1770)이 기판 영역(1710)으로부터 분리되어 바디 영역(1770)이 형성되는 경우에, 바디 영역(1770)을 지지(support)하는 역할을 할 수 있다.
다음으로, 도 17(c)를 참조하면, 제2방향(Z 방향)으로 바디 라인 패턴(1770)을 패터닝 한다. 제1절연 영역(1790)을 제외하고 바디 라인 패턴(1770)이 신장하는 제1방향(Y 방향)과 수직인 제2방향(Z 방향)을 따라, 바디 라인 패턴(1770)을 식각한다. 그럼으로써, 제1방향으로 신장되는 적어도 하나의 바디 패턴(1770a, 1770b, 1770c)을 형성한다. 도 17(c)에서는 제1절연 영역(1790)은 패터닝 되지 않는다. 도 17(c)에 도시된 패터닝은 바디 라인 패턴(1770)의 상단부터 소정의 길이만큼 패터닝 할 수 있다.
바디 라인 패턴(1770)의 부분들 중에서 패터닝 대상이 아닌 부분들과 제1절연 영역(1790)에 마스크(1780)를 덮은 이후에, 마스크(1780)가 덮이지 않은 부분에만 패터닝 과정을 진행할 수 있다.
도 17(d)를 참조하면, 패터닝된 안쪽 면(1782, 1784)과 바닥 면(미도시)을 마스킹한 이후에, 바닥 면(미도시)의 마스킹을 제거한다. 다음으로, 마스킹이 제거된 바닥 면을 통해서 바디 패턴들(1770a, 1770b, 1770c)의 하단을 선택적으로 식각한다. 도 17(e)에는 바디 패턴들(1770a, 1770b, 1770c)의 하단이 선택적으로 식각되고, 바디 패턴들(1770a, 1770b, 1770c)의 바닥 면(1788)이 노출되는 모습이 도시된다. 그 결과, 기판 영역(1710)과 분리된 바디 영역들(1770a, 1770b, 1770c)이 형 성된다.
본 명세서에서는, 1770a, 1770b, 1770c 영역이 기판 영역(1710)에서 분리되기 이전에는 1770a, 1770b, 1770c 영역을 바디 패턴(1770a, 1770b, 1770c)이라고 부르고, 1770a, 1770b, 1770c 영역이 기판 영역(1710)에서 분리된 이후에는 1770a, 1770b, 1770c 영역을 바디 영역(1770a, 1770b, 1770c)이라고 부른다.
도 17(f)을 참조하면, 도 17(e)에 도시된 선택적 식각 영역에 절연 물질을 쌓아서 박스 영역(1715)을 형성시킬 수 있다. 다음으로, 도 17(g)를 참조하면, 박스 영역(1715) 상에 게이트 패턴(1430)을 형성시킬 수 있다. 다음으로, 도 17(h)를 참조하면, 게이트 패턴(1430) 상에 절연 물질을 쌓아서 게이트 절연 영역(1460)을 형성시킬 수 있다.
도 18(a) 내지 도 17(g)는 본 발명의 다른 실시예에 따른 반도체 기판 제조 방법을 보여주는 사시도들이다.
도 18(a)를 참조하면, 벌크 기판을 장축 방향인 제1방향(Y 방향)으로 식각하여 제1방향(Y 방향)으로 신장되는 바디 라인 패턴(1810)을 형성한다. 도 18(b)를 참조하면, 바디 라인 패턴(1810)의 양쪽을 절연물질로 채워서 제1절연 영역(1890)을 형성한다. 도 18(a)와 도 18(b)의 과정들은 도 17(a)와 도 17(b)의 과정들과 동일하므로, 그에 대한 설명은 생략한다.
다음으로, 도 18(c)를 참조하면, 제2방향(Z 방향)을 따라 바디 라인 패턴(1870)과 제1절연 영역(1890)을 패터닝 한다. 바디 라인 패턴(1870)이 신장하는 제1방향(Y 방향)과 수직인 제2방향(Z 방향)을 따라, 바디 라인 패턴(1870)을 식각 한다. 그럼으로써, 제2방향(Z 방향)으로 신장되는 적어도 하나의 바디 패턴(1870a, 1870b, 1870c)을 형성한다. 도 17(c)에서 제1절연 영역(1790)은 패터닝 되지 않는 반면에, 도 18(c)에서는 제1절연 영역(1890)까지 패터닝 된다. 도 18(c)에 도시된 패터닝은 바디 라인 패턴(1870)의 상단부터 소정의 길이만큼 패터닝 할 수 있다.
바디 라인 패턴(1870)의 부분들 중에서 패터닝 대상이 아닌 부분들과 제1절연 영역(1890)에 마스크(1880)를 덮은 이후에, 마스크(1880)가 덮이지 않은 부분에만 패터닝 과정을 진행할 수 있다.
도 18(d)과 도 18(e)를 참조하면, 패터닝된 안쪽 면(1884)과 바닥 면(1886)을 마스킹한 이후에, 바닥 면(1886)의 마스킹을 제거한다. 다음으로, 마스킹이 제거된 바닥 면(1886)을 통해서 바디 패턴들(1870a, 1870b, 1870c)의 하단을 선택적으로 식각한다. 도 18(f)에는 바디 패턴들(1870a, 1870b, 1870c)의 하단이 선택적으로 식각되고, 바디 패턴들(1870a, 1870b, 1870c)의 바닥 면(1888)이 노출되는 모습이 도시된다. 그 결과, 기판 영역(1810)과 분리된 바디 영역들(1870a, 1870b, 1870c)이 형성된다.
도 18(g)를 참조하면, 도 18(f)에 도시된 선택적 식각 영역에 절연 물질을 쌓아서 박스 영역(1815)을 형성시킬 수 있다. 다음으로, 박스 영역(1815) 상에 게이트 패턴(1830)을 형성시킬 수 있다. 다음으로, 게이트 패턴(1830) 상에 절연 물질을 쌓아서 게이트 절연 영역(1860)을 형성시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명과 비교할 목적으로 제공되는 비교예에 따른 1-T DRAM을 나타내는 도면이다.
도 2는 도 1의 1-T DRAM을 모델링한 회로도이다.
도 3은 본 발명에 따른 반도체 소자를 나타내는 도면이다.
도 4는 도 3의 반도체 소자를 모델링한 회로도이다.
도 5는 도 1과 도 3의 구조에서 독출 회수에 따른 비트라인 전류를 나타내는 그래프이다.
도 6은 도 1과 도 3의 구조에서 유지 시간(retention time)에 따른 비트라인 전류를 나타내는 그래프이다.
도 7은 도 3의 반도체 소자들이 어레이 형태로 배열된 모습을 정면에서 바라본 도면이다.
도 8은 도 7의 반도체 소자들을 모델링한 회로도이다.
도 9는 도 7의 반도체 소자들을 모델링한 회로도이다.
도 10 내지 도 13은 본 발명에 따른 반도체 소자들의 기입 동작과 독출 동작을 설명하기 위한 도면들이다.
도 14(a) 내지 도 14(f)는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 나타내는 도면들이다.
도 15는 도 14의 제조 방법에 따라 형성되는 반도체 소자들이 어레이 형태로 배열된 모습의 정면도이다.
도 16(a) 내지 도 16(f)는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 나타내는 도면들이다.
도 17은 도 16의 제조 방법에 따라 형성되는 반도체 소자들이 어레이 형태로 배열된 모습의 정면도이다.
도 18(a) 내지 도 18(i)는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 도면들이다.
도 19는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 도면이다.
도 20은 도 19의 반도체 소자를 모델링한 회로도이다.

Claims (29)

  1. 반도체 기판;
    상기 반도체 기판 상에 위치하는 게이트 패턴;
    상기 게이트 패턴 상에 위치하는 바디 영역; 및
    상기 바디 영역의 위쪽에 위치하는 제1 및 제2불순물 도핑 영역을 구비하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1불순물 도핑 영역과 상기 제2불순물 도핑 영역은,
    상기 바디 영역의 위쪽으로 돌출되고 소정의 간격만큼 떨어져서 배치되고,
    상기 반도체 소자는,
    상기 제1불순물 도핑 영역과 상기 제2불순물 도핑 영역 사이에 위치하는 차단 절연 영역을 더 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 반도체 소자는,
    상기 반도체 기판과 상기 게이트 패턴 사이에 배치되는 박스(BOX ; Buried Oxide) 절연 영역을 더 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 반도체 소자는,
    상기 게이트 패턴과 상기 바디 영역 사이에 배치되는 게이트 절연 영역을 더 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 반도체 소자는,
    상기 게이트 패턴과 상기 바디 영역의 양쪽 옆에 배치되어, 상기 게이트 패턴과 상기 바디 영역을 주위로부터 절연시키는 제1절연 영역을 더 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1불순물 도핑 영역은, 소스 라인 또는 비트 라인에 연결되고,
    상기 제2불순물 도핑 영역은, 비트 라인 또는 소스 라인에 연결되는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 반도체 소자는, BJT 트랜지스터이고,
    상기 워드라인 패턴은, 상기 BJT 트랜지스터의 베이스 영역과 커플되어 있고,
    상기 제1 및 제2불순물 도핑 영역은, 각각 에미터 및 컬렉터 영역이거나 또는 각각 컬렉터 및 에미터 영역인 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 반도체 소자는, BJT 트랜지스터이고,
    상기 BJT 트랜지스터의 베이스 영역은, 플로팅 되어 있는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서, 상기 바디 영역은,
    상기 반도체 기판 영역으로부터 분리되는 플로팅 바디 영역이고,
    상기 바디 영역과 상기 반도체 기판 영역은 동일한 특성을 가지는 재질로 이루어지는 것을 특징으로 하는 반도체 소자.
  10. 기판 영역;
    상기 기판 영역 위에 위치하는 박스 절연 영역;
    상기 제1절연 영역에 의하여 상기 기판 영역으로부터 분리되며, 상기 박스 절연 영역 위에 위치하는 게이트 패턴;
    상기 게이트 패턴 위에 위치하는 게이트 절연 영역; 및
    상기 게이트 절연 영역에 의하여 상기 게이트 패턴으로부터 분리되며, 상기 게이트 절연 영역 위에 위치하는 플로팅 바디 영역을 구비하고,
    상기 기판 영역과 플로팅 바디 영역은 동일한 특성을 가지는 재질로 이루어지는 것을 특징으로 하는 반도체 기판.
  11. 제10항에 있어서, 상기 기판 영역은,
    벌크 반도체 기판(Bulk semiconductor substrate)으로부터 형성되는 것을 특징으로 하는 반도체 기판.
  12. 제10항에 있어서, 상기 박스 절연 영역 또는 상기 게이트 절연 영역은,
    실리콘 옥사이드로 이루어지는 것을 특징으로 하는 반도체 기판.
  13. 제1항에 있어서, 상기 플로팅 바디 영역의 두께는,
    가변적인 것을 특징으로 하는 반도체 기판.
  14. 반도체 기판;
    상기 반도체 기판 상에 위치하는 하나 이상의 게이트 패턴;
    상기 하나 이상의 게이트 패턴 상에 각각 위치하는 하나 이상의 바디 영역; 및
    상기 하나 이상의 바디 영역 각각의 위쪽에 위치하는 제1 및 제2불순물 도핑 영역을 구비하는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서, 상기 제1불순물 도핑 영역과 상기 제2불순물 도핑 영역은,
    상기 바디 영역의 위쪽으로 돌출되고 소정의 간격만큼 떨어져서 배치되고,
    상기 반도체 소자는,
    상기 제1불순물 도핑 영역과 상기 제2불순물 도핑 영역 사이에 위치하는 차단 절연 영역을 더 구비하는 것을 특징으로 하는 반도체 소자.
  16. 제14항에 있어서, 상기 반도체 소자는,
    상기 반도체 기판과 상기 하나 이상의 게이트 패턴 사이에 배치되는 박스(BOX ; Buried Oxide) 절연 영역을 더 구비하는 것을 특징으로 하는 반도체 소자.
  17. 제14항에 있어서, 상기 반도체 소자는,
    상기 하나 이상의 게이트 패턴과 상기 하나 이상의 바디 영역 사이에 배치되는 게이트 절연 영역을 더 구비하는 것을 특징으로 하는 반도체 소자.
  18. 제14항에 있어서, 상기 반도체 소자는,
    상기 각각의 게이트 패턴과 그에 대응되는 바디 영역의 양쪽 옆에 배치되어, 상기 각각의 게이트 패턴과 상기 바디 영역을 다른 게이트 패턴과 다른 바디 영역과 절연시키는 제1절연 영역을 더 구비하는 것을 특징으로 하는 반도체 소자.
  19. 제14항에 있어서,
    상기 제1불순물 도핑 영역은, 소스 라인 또는 비트 라인에 연결되고,
    상기 제2불순물 도핑 영역은, 비트 라인 또는 소스 라인에 연결되는 것을 특 징으로 하는 반도체 소자.
  20. 벌크 기판을 식각하여 적어도 하나의 플로팅 바디 패턴을 형성하는 제1단계;
    상기 플로팅 바디 패턴 하부의 벌크 영역을 식각하여, 상기 벌크 기판을 기판 영역과 플로팅 바디 영역으로 분리하는 제2단계; 및
    상기 플로팅 바디 영역과 상기 기판 영역 사이에 게이트 패턴을 형성시키는 제3단계를 구비하는 것을 특징으로 하는 반도체 기판 제조 방법.
  21. 제20항에 있어서,
    상기 제3단계 이전에, 상기 기판 영역 상에 박스 절연 영역을 형성시키는 단계; 및
    상기 제3단계 이후에, 상기 게이트 패턴 상에 게이트 절연 영역을 형성시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 기판 제조 방법.
  22. 제20항에 있어서, 상기 제1단계는,
    상기 벌크 기판을 장축 방향인 제1방향으로 식각하여 상기 제1방향으로 신장되는 플로팅 바디 라인 패턴을 형성하는 단계;
    상기 플로팅 바디 라인 패턴의 양쪽을 절연막으로 채우는 단계; 및
    상기 플로팅 바디 라인 패턴과 상기 절연막을, 상기 플로팅 바디 라인 패턴이 신장하는 제1방향과 수직인 제2방향으로 식각하여 상기 제2방향으로 신장되는 하나 이상의 플로팅 바디 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 기판 제조 방법.
  23. 제21항에 있어서, 상기 제2단계는,
    상기 플로팅 바디 패턴의 측벽에 보호막을 형성하는 단계; 및
    상기 보호막이 형성되지 않은 상기 플로팅 바디 패턴의 양쪽에 위치하는 바닥면을 통하여, 상기 플로팅 바디 패턴 하부의 벌크 영역을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 기판 제조 방법.
  24. 제23항에 있어서, 상기 제3단계는,
    상기 플로팅 바디 패턴의 상부 및 측벽의 보호막을 제거하는 단계; 및
    상기 플로팅 바디 패턴의 하부에 위치하는 식각된 영역과 상기 플로팅 바디 패턴의 양쪽 공간을 절연물질로 채우는 단계를 구비하는 것을 특징으로 하는 반도체 기판 제조 방법.
  25. 제20항에 있어서, 상기 제1단계는,
    상기 벌크 기판을 장축 방향인 제1방향으로 식각하여 상기 제1방향으로 신장되는 플로팅 바디 라인 패턴을 형성하는 단계;
    상기 플로팅 바디 라인 패턴의 양쪽을 절연막으로 채우는 단계; 및
    상기 절연막을 제외하고 상기 벌크 기판을, 상기 플로팅 바디 라인 패턴이 신장하는 제1방향과 수직인 제2방향으로 식각하여 상기 제2방향으로 신장되는 적어도 하나의 플로팅 바디 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 기판 제조 방법.
  26. 제25항에 있어서, 상기 제2단계는,
    상기 플로팅 바디 패턴의 측벽에 보호막을 형성하는 단계; 및
    상기 보호막이 형성되지 않은 상기 플로팅 바디 패턴의 양쪽에 위치하는 바닥면을 통하여, 상기 플로팅 바디 패턴 하부의 벌크 영역을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 기판 제조 방법.
  27. 제20항에 있어서, 상기 제1단계는,
    상기 벌크 기판을 단축 방향인 제1방향으로 식각하여 상기 제1방향으로 신장되는 복수개의 플로팅 바디 라인 패턴들을 형성하는 단계;
    상기 플로팅 바디 라인 패턴들의 사이를 절연막들로 채우는 단계; 및
    상기 플로팅 바디 라인 패턴들과 상기 절연막들의 넓은 면을 기준으로 한 양쪽을, 상기 플로팅 바디 라인 패턴들이 신장하는 제1방향과 수직인 제2방향으로 식각하여, 상기 제1방향으로 신장되는 복수개의 플로팅 바디 패턴들을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 기판 제조 방법.
  28. 제27항에 있어서, 상기 제2단계는,
    상기 플로팅 바디 패턴들의 측벽에 보호막을 형성하는 단계; 및
    상기 플로팅 바디 패턴들의 양쪽에 위치하며 보호막이 형성되지 않은 상기 기판 영역의 윗면을 통하여, 상기 플로팅 바디 패턴 하부의 벌크 영역을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 기판 제조 방법.
  29. 제28항에 있어서, 상기 제3단계는,
    상기 플로팅 바디 패턴들의 상부 및 측벽의 보호막을 제거하는 단계; 및
    상기 플로팅 바디 패턴들의 하부에 위치하는 식각된 영역과 상기 플로팅 바디 패턴들의 양쪽 공간을 절연물질로 채우는 단계를 구비하는 것을 특징으로 하는 반도체 기판 제조 방법.
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