JPH10150176A

JPH10150176A - 半導体基体とその作製方法

Info

Publication number: JPH10150176A
Application number: JP30535696A
Authority: JP
Inventors: Tadahiro Omi; 忠弘大見; Nobuyoshi Tanaka; 信義田中; Masaki Hirayama; 昌樹平山; Takeo Ushiki; 健雄牛木
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-11-15
Filing date: 1996-11-15
Publication date: 1998-06-02

Abstract

(57)【要約】【課題】本発明は、従来技術では実現し得なかった低
温プロセスによる作製が可能であり高品質な半導体基板
及びその作製方法を提供し、さらに、大電流駆動能力
化、配線上伝搬信号の高速化、放熱能力の向上による高
信頼化を実現できるＳＯＩデバイスを作製することが可
能な半導体基板を提供する。【解決手段】本発明の半導体基板は、半導体領域に隣
接して、シリコン酸化膜と、シリコン窒化物膜及び／又
はアルミニウム窒化物膜とからなる絶縁層を備え、該半
導体領域と隣接する以外の該絶縁層の表面に隣接して導
電性材料を備え、該導電性材料の少なくとも一部は金属
と金属との反応、金属と半導体との反応、金属と金属半
導体化合物との反応又は半導体と金属半導体化合物との
反応の少なくとも１つの反応させることにより得られ、
かつ該絶縁層と隣接する以外の該導電性材料表面の少な
くとも一部は半導体表面層であることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体基体とその作製方
法に係る。

【０００２】

【従来の技術】現在のコンピュータにおいて、その主要
部分を構成するＭＯＳトランジスタ集積回路は、従来そ
の加工寸法をスケーリング則に従って微細化していくこ
とにより、バイナリ・ディジタル論理ＵＬＳＩシステム
の動作性能、すなわち動作速度と集積度を向上させてき
た。

【０００３】しかし、プロセス技術の発展により最小加
工寸法となるＭＯＳトランジスタのゲート長が１μｍ以
下になってくると、短チャネル効果を始め、様々な寄生
効果の影響を受けるようになり、これまで通り微細化し
た分だけの特性の向上が得られなくなってきた。近年、
これの有力な解決手段としてＳＯＩデバイスが注目され
ている。

【０００４】ＳＯＩとは、「絶縁物上のシリコン」を意
味するSilicon On Insulatorの略で、絶縁物上に載った
単結晶シリコン半導体層の部分に素子を形成する。ＳＯ
Ｉは、当初、寄生容量の低減、高放射線耐性、及びラッ
チアップフリーなど通常のシリコン集積回路を作成する
バルクシリコン基板では到達し得ない優位点を主目的に
開発され、シリコン層も厚膜が使われていた。しかし最
近では、シリコン層を１００ｎｍ以下にしてシリコン薄
膜全体を空乏化させた、いわゆる完全空乏型ＳＯＩにそ
の優れた短チャネル効果抑制の性質が見出されている。
薄膜完全空乏化ＳＯＩＭＯＳデバイスが、従来のバル
クＭＯＳデバイスと比較して優れている点を挙げれば、
次の４点に集約される。

【０００５】１．誘電体分離が容易で、かつ完全素子分
離が可能なため、プロセスの簡素化・高集積化が図れる
こと。

【０００６】２．放射線耐性に優れているため、素子の
高信頼化が図れること。

【０００７】３．浮遊容量が低減されるため、素子の高
速化・低消費電力化が図れること。

【０００８】４．シリコン層の薄膜化による完全空乏層
電界効果トランジスタが可能なため、短チャネル効果が
抑制され、デザインルールの微細化が図れること。

【０００９】一般に、ＳＯＩＭＯＳデバイスは、ＳＯ
Ｉウエハを出発材料としてＭＯＳトランジスタを作り込
んでいくため、高信頼性・高性能ＳＯＩデバイスを作製
するためには、その後のデバイス作製プロセス以上に開
始時のＳＯＩ基板の品質が非常に重要となる。過去数十
年に渡り、ＳＯＩ基板の形成方法については数多く研究
されており、そのＳＯＩ構造の形成方法は次の３つに大
別される。

【００１０】シリコン単結晶体の表面を酸化後に、酸
化膜の一部に窓を開けてシリコン基体を部分的に表出さ
せ、その部分を種として横方向へエピタキシャル成長さ
せ、ＳｉＯ₂上へシリコン単結晶層を形成するもの。

【００１１】シリコン単結晶基体そのものを活性層と
して使用し、その下部に何らかの方法によってＳｉＯ₂
の埋込み層を形成するもの。

【００１２】シリコン基体を絶縁性の基体と貼り合わ
せた後、シリコン基体を研磨、あるいはエッチングして
任意の厚みの単結晶層を残すもの。

【００１３】しかし、に関してはその制御性、生産
性、均一性、結晶品質に、に関してはその生産性、結
晶品質に、に関してはその制御性、均一性に多くの問
題を残している。そのため、現在これらＳＯＩ基板を用
いた高集積回路は、従来のバルクシリコン基板を用いた
ものの様に、大量生産の段階には達してはいない。

【００１４】ところで、最近、高品質なＳＯＩ基板、す
なわち基板上全体に渡り厚さが均一で結晶性の良いＳＯ
Ｉ層を持つＳＯＩ基板を作成する手段として、ELTRAN(E
pitaxial Layer TRANsfer by bond & etch back porous
Si) ＳＯＩ基体が提案された（特願平３−２９２２５
８号「半導体基材の作成方法」、特願平４−１６５１１
号「半導体基板及びその作成方法」、特願平４−１６５
２３号「半導体基板の作成方法」、特願平４−３８４６
４号「半導体基板及びその作成方法」、特願平４−４６
３０６号「半導体素子基体及びその作成方法」、特願平
４−４６３０７号「半導体素子基体とその作成方法」、
特願平４−５９１１８号「多結晶シリコンをエッチング
するためのエッチング液、該エッチング液を用いたエッ
チング方法及び該エッチング液を用いた半導体基材の作
成方法」、特願平６−４０９６４号「ＳＯＩ基板の作成
方法」、特願平６−３２７５０３「半導体基板及びその
作成方法」）。

【００１５】このＳＯＩウエハ製造方法の特徴は、多
孔質シリコン表面の孔がエピタキシャル成長前のＨ₂熱
処理によって封止されるため、欠陥密度の低いＳＯＩ層
が形成可能である事と、多孔質シリコンのエピタキシ
ャル層に対するエッチング選択比が１０⁵と高いため、
ＳＯＩ層の膜厚のバラツキが小さいことにある。したが
って、デバイス部となるＳＯＩ層を極めて平滑にできる
うえ、量産性にも優れているため、高品質・低コストで
ＳＯＩ基体を製造する技術であるといえる。

【００１６】また、の貼り合わせによるＳＯＩ基板作
成方法に関しては、従来より貼り合わせ界面に高融点金
属、または高融点シリサイドと高融点金属、またはシリ
コンを貼り合わせ、シリサイド反応を利用することで接
着する方法が提案されている（特願平３−６１５８７号
「ＳＯＩ基板」、特願平４−３２２２９４号「半導体基
体の形成方法」、特願平９−３１４４３３号「シリコン
オンインシュレータ基板の製造方法」、特願平２−２７
２４２５号「ＳＯＩ基板およびその製造方法」、特願昭
５８−９７９６３号「絶縁体分離基板の製造方法」）。
このＳＯＩウエハ製造方法は、従来貼り合わせ工程時に
問題となっていたＳｉとＳｉＯ₂の熱膨張の差により発
生する応力を、貼り合わせ界面を高融点金属、または高
融点シリサイドと高融点金属、またはシリコンにしてシ
リサイド反応を利用することにより緩和し、基板全面に
渡って均一な接着強度が得られることを特徴としてい
る。

【００１７】

【発明が解決しようとする課題】上記ＥＬＴＲＡＮＳ
ＯＩ基板の製造工程は極めて巧妙であり、従来のＳＯＩ
形成方法と比較して、結晶品質、制御性、生産性、均一
性に優れている。しかし、特に貼り合わせ工程において
Ｓｉ／ＳｉＯ₂接合界面にボイドが残る可能性があり、
歩留まりを向上させるためには更に改良の余地を残して
いた。

【００１８】また、この貼り合わせ工程においては１０
００℃程度の高温処理を必要としており、基板の大口径
化を容易にするために、より低温で作製可能な方法が望
まれていた。

【００１９】また、上記シリサイド反応を利用した貼り
合わせＳＯＩ基板の作成方法については、貼り合わせ界
面のシリサイド層は、単に張り合わせ工程時における接
着強度向上のためのみに利用されているに過ぎず、シリ
サイド層自身にデバイス動作時の機能を持たせたもので
はない。動作周波数１０ＧＨｚの超高速動作・超高密度
ＬＳＩをＳＯＩ基板を用いて実現にするためは、高品質
なＳＯＩ層の形成に加えて、配線を伝搬する信号の表皮
効果、クロストーク、及び動作中に発生する熱の問題を
解決しなければならないため、貼り合わせ界面にこれら
を解決する機能を持たせる必要があるからである。ま
た、上記シリサイド反応を利用した貼り合わせＳＯＩ基
板の作成方法については、貼り合わせ界面となる高融点
金属、または高融点シリサイド、またはシリコンの最表
面状態に関して、例えば自然酸化膜形成や水分吸着等、
界面反応を妨げる要因について十分な理解がさせれてお
らず、そのため必要以上の処理温度を強いるばかりか、
生産性の点でも悪くしている。

【００２０】以上述べたように、超高速・超高集積回路
を作成するに足りるＳＯＩ基体を生産性良く提供できる
技術は未だ達成するに至っていない。また、ＳＯＩ構造
を例えば金属基体上に形成するなど基体自体に機能性を
持たせることを第一の目的とする場合には、上記及び
の方法では原理的に不可能であり、上記の方法にお
いても、従来のＥＬＴＲＡＮＳＯＩ基板や、従来のシ
リサイド反応を利用したＳＯＩ基板では、生産性と機能
性の点で、更に改良の余地がある。

【００２１】本発明は、従来技術では実現し得なかった
低温プロセスによる作製が可能であり高品質な半導体基
板及びその作製方法を提供することを目的とする。

【００２２】さらに、大電流駆動能力化、配線上伝搬信
号の高速化、放熱能力の向上による高信頼化を実現で
き、ひいてはギガ・スケール・インテグレーション（Ｇ
ＳＩ）を現実のものとすることができるＳＯＩデバイス
を作製することが可能な半導体基板を提供することを目
的とする。

【００２３】

【課題を解決するための手段】本発明の半導体基板は、
半導体領域に隣接して、シリコン酸化膜と、シリコン窒
化物膜及び／又はアルミニウム窒化物膜とからなる絶縁
層を備え、該半導体領域と隣接する以外の該絶縁層の表
面に隣接して導電性材料を備え、該導電性材料の少なく
とも一部は金属と金属との反応、金属と半導体との反
応、金属と金属半導体化合物との反応又は半導体と金属
半導体化合物との反応の少なくとも１つの反応させるこ
とにより得られ、かつ該絶縁層と隣接する以外の該導電
性材料表面の少なくとも一部は半導体表面層であること
を特徴とする。

【００２４】

【作用】本発明により、動作周波数１０ＧＨｚの超高速
・超高密度ＧＳＩ（ギガ・スケール・インテグレーショ
ン）が可能となる。

【００２５】本発明は、動作周波数１０ＧＨｚの超高速
・超高密度ＧＳＩ実現のために、高品質なＳＯＩ層の形
成に加えて、これまで問題にはならなかった配線を伝搬
する信号の表皮効果、クロストーク、及び動作中に発生
する熱の問題を解決したものである。

【００２６】まず、配線を伝搬する信号の表皮効果につ
いては、１ＧＨｚ以上の超高速動作ＬＳＩを可能にする
場合、信号が伝達する配線は、これまでのシリコン基板
に代わり、低抵抗金属上に絶縁膜を介して設けなければ
ならない。なぜなら、従来通りの半導体基板上に絶縁膜
を介して金属配線を形成する構造では、原理的に高速の
信号波形の減衰が避けられないからである。

【００２７】図１１は、０．１ｎｓｅｃのパルス信号が
（ａ）シリコン基板上、および（ｂ）金属基板上のＡｌ
配線を１ｍｍと２ｍｍ伝搬したときの波形の変化を示し
ている。基板がシリコンであると、著しい波形の崩れが
起こる事が明らかである。これは、以下の理由によるも
のである。

【００２８】配線上を信号が伝搬する場合、配線周辺に
侵入する電磁波の影響を考慮する必要がある。この侵入
の深さ、すなわち表皮深さ（スキンデプス）は、角周波
数ω、基板の導電率ρ、透磁率μを用いて、δ＝（２／
ωμσ）^1/2で表わすことができる。パルス信号を扱う
場合は、図１２に示すようにパルス波形のパルス幅Ｔよ
り、１／（２Ｔ）をそのパルス波形の基本波ｆ₀、２／
（２Ｔ）を第二高調波ｆ₁、３／（２Ｔ）を第三高調波
ｆ₂として、それぞれ高次高調波のスキンデプスを求め
ることができる。

【００２９】通常、配線上を伝搬する信号をパルス信号
とする場合、そのパルス信号の立ち上がり、立下り時間
をパルス幅時間Ｔの１／１０となるように保証できれば
良好なパルス波形が保つことができ、そのためには第十
高調波のスキンデプスまで解析しなければならない。と
ころで、信号が従来までのように数百ＭＨｚ程度の低い
周波数の場合、電磁波のスキンデプスは半導体基板厚さ
ｄよりも十分に厚く、配線から発生する電気力線は基板
裏面のメタル（Ａｌ）に終端していた。

【００３０】

【表１】しかし、１ＧＨｚ以上の超高周波になると、表１に示し
たように第十高調波のスキンデプスはシリコン基板の厚
さに比べ十分に小さくなる。そのため、図１３に示した
ように導波モードとなり、信号の進行方向シリコン基板
中に電界が発生する。このため、半導体内部に信号進行
方向の伝導電流が流れ、エネルギ損失が起こる。つま
り、従来のシリコン基板上に配線を形成する方法では、
原理的に１ＧＨｚ程度が限界であり、それ以上の高速化
は全く望めない。つまり、半導体基板を使う限り、１Ｇ
Ｈｚ以上の高速パルスの波形崩れは原理的に避けられな
い問題なのである。

【００３１】この問題を解決するには、基板の抵抗率を
１００Ω・ｃｍ以上の高抵抗にして基板中を電流が流れ
るのを防止するか、あるいは基板を低抵抗金属にして基
板内に電流が流れてもエネルギ損失が無いようにするし
かない。しかし、シリコン基板の抵抗率を極度に高くす
る方法ではδ≫ｄの実現により信号波形の減衰は抑えら
れるが、図１４に示すように配線から発する電気力線が
水平方向に広く拡がるため、隣接配線への結合容量が大
きくなって隣接配線間の信号電圧リークが大きくなり、
クロストークによる誤動作が極度に大きくなってしま
う。

【００３２】したがって、この困難を克服する手段は、
配線とグラウンドの間からシリコン基板を排除した金属
基板構造にすることである。また、基板裏面の金属がむ
き出しになる上記の基板構造を避けるには、基板裏面は
従来通りシリコンにして、絶縁層に直接接触する部分を
信号電圧のスキンデプスδよりも厚い導電率の大きい金
属もしくはシリサイドにする方法もある。また、絶縁層
に直接接触する部分に金属を用いずにシリコン層を用い
る場合、このシリコン層の厚さは配線を伝搬するパルス
電圧信号の第十次高調波のスキンデプスδより十分薄く
し、かつそのシリコン層直下の金属またはシリサイドな
どの導電性材料の厚さを基本波の表皮深さδより十分厚
くしなければならない。表１に、１ＧＨｚ、３ＧＨｚ、
１０ＧＨｚのクロックパルス信号が配線中を伝搬する時
の第十次高調波に対するシリコン中のスキンデプスδ
と、基本波に対する金属中のスキンデプスδを示した。
クロック周波数が高くなるに従って、絶縁膜直下のシリ
コン層の厚さは薄くしなければならないことを示してい
る。

【００３３】図１５に上記条件を満たした時の基板中の
電気力線を示す。図１５に示すように、配線から発した
電気力線は、シリコン層と金属層の界面で折れ曲がり、
金属層中で表皮深さだけ入り込んでいる。いずれにして
も、配線を伝搬する信号の表皮効果を考慮してＳＯＩ基
板をデザインすることによって、従来技術では克服でき
なかった配線伝搬信号の減衰の問題が解決される。

【００３４】次のクロストーク問題については、電子回
路の集積度が高くなり、隣接する配線間の距離が近くな
ってくると非常に問題になってくる。図１６に示すよう
に、配線のポテンシャルは、隣接する配線のポテンシャ
ルＶ₁、隣接する配線間容量Ｃ₁₂、配線の対地間容量Ｃ
₂₀を用いて、Ｖ₂＝（Ｃ₁₂／（Ｃ₁₂＋Ｃ₂₀））×Ｖ₁で表
わせる。従って、クロストークを抑えるためには、Ｃ₂₀
を大きく、かつＣ₁₂を小さくしなければならない。すな
わち、集積度を高くするために配線間距離を小さくして
いくことは、クロストークを抑える方向と相反すること
になる。そこで、配線材料にはマイグレーション耐性が
高く、大電流密度が可能なＣｕを用い、配線断面を平坦
構造にする。

【００３５】更に、配線直下の絶縁層にはＳｉ₃Ｎ₄やＡ
ｌＮのような高誘電率薄膜を用い、配線間の絶縁膜には
プラスチックのような低誘電率材料を用いることによっ
て、集積度とクロストークの問題が解決される。尚、ク
ロストーク抑制のための配線直下絶縁膜の高誘電率化
は、ドライブ・トランジスタにとっては負荷容量の増大
となり高速性を阻害するものであるが、これにはＭＯＳ
トランジスタのゲート長の微細化、あるいはゲート絶縁
膜の高誘電率化による電流駆動能力向上によって対処す
る。このクロストークの問題についても対地間容量など
を考慮して埋め込み絶縁膜などＳＯＩ基板をデザインす
ることによって、従来技術では克服できなかった高集積
化とクロストークの問題が解決される。

【００３６】次の発熱の問題についても集積回路の高速
化・高集積化に際し、最大の問題となる。なぜなら、Ｃ
ＭＯＳと言えどもクロック周波数に比例して消費電力す
なわち発熱量が増大し、集積度の向上はさらに単位面積
当たりの発熱量を増大させる結果となるからである。発
熱による超高集積回路の温度上昇は、特にそれの動作信
頼性を左右する。

【００３７】第一に、温度上昇による熱雑音レベルの上
昇は、Ｓ／Ｎを低下させ、回路の誤動作を引き起こす。

【００３８】第二に、配線寿命に関して一般に配線寿命
τが Modified Black の式 τ＝（Ｅ₀／ρ・Ｊ²）×ｅｘｐ（（ｑ・Ｅ_a）／（ｋ・
Ｔ））で表わさせれるため、温度が高くなるほど指数関数に従
って配線寿命は短くなる。つまり、高速化と高集積化を
向上させながら、かつ温度上昇を抑えることは、集積回
路の高性能化と高信頼性を両立するための必須条件であ
り、放熱効率の高いデバイス構造・材料を選定し、熱を
有効に外に逃がしていくことが唯一の手段である。その
ためには、第一に埋め込み絶縁膜を従来のＳｉＯ₂（熱
伝導率：０．０１５Ｗ／（ｃｍＫ））の単層絶縁層か
らＳｉＯ₂とＳｉ₃Ｎ₄（熱伝導率：９〜３０Ｗ／（ｃｍ
Ｋ））やＡｌＮ（熱伝導率：２．５Ｗ／（ｃｍＫ））を
用いた多層膜構造を採用する必要がある。ＳｉＯ₂が他
の材料と比較して、圧倒的に熱伝導性が悪いためであ
る。第二に、多層配線間に電気伝導のためではなく、熱
伝導のためのサーマルビアホール構造を採用する必要が
ある。クロストーク防止のために採用する低誘電率プラ
スチック絶縁膜は、耐熱性が圧倒的に悪いためである。

【００３９】第三に、ハンドルウエハに熱伝導性の高い
金属を採用することである。また、上記の熱伝導性の高
い材料Ｓｉ₃Ｎ₄は、従来のＳｉＯ₂と異なり金属の拡散
障壁（Diffusion Barrier）としての働きをも有し、熱
処理時におけるハンドルウエハからの金属拡散を抑制す
ることができる。この発熱の問題についても材料の熱伝
導度などを考慮してＳＯＩ基板をデザインすることによ
って、高速化・高集積化と発熱の問題が解決される。

【００４０】ところで、本発明のでは、第１の基板（デ
バイスウエハ）と第２の基板（ハンドルウエハ）との貼
り合わせ工程において、超高清浄な接合界面による金属
と金属の合金反応、あるいは金属と半導体のシリサイド
反応を利用することにより、従来より低温での処理が可
能であることと、また金属汚染のない高品質ＳＯＩ層が
形成可能であるということである。

【００４１】かかる目的達成のため本発明では絶縁層を
ＳｉＯ₂とＳｉ₃Ｎ₄あるいはＡｌＮとの多層構造として
いる。ここで、Ｓｉ₃Ｎ₄あるいはＡｌＮの層厚として
は、０．４ｎｍ〜２００ｎｍが好ましく、１０ｎｍ〜２
００ｎｍがより好ましく、１００ｎｍ〜２００ｎｍが最
も好ましい。

【００４２】シリコン酸化膜（ＳｉＯ₂）を用いるの
は、半導体領域に隣接する絶縁物がシリコン酸化膜以外
の絶縁膜であるとシリコン／絶縁膜界面の界面準位が極
めて高くなり、作製したデバイス動作に悪影響を及ぼす
からである。また、二層以上にすることによりクロスト
ークの抑制、熱伝導、金属不純物の半導体層への拡散防
止等の効果が生ずる。

【００４３】窒化膜は、熱伝導率がＳｉＯ₂より高い
こと、ハンドルウエハ上金属拡散を押さえる拡散障壁
としての働きがあること、誘電率が高いことにより採
用される。また、厚ければ厚いほど、の効果が高く
なるので、上記範囲の下限であることが好ましく、厚け
れば厚いほどの効果が薄くなるために上記範囲の下限
がとすることが好ましい。

【００４４】なお、Ｓｉ₃Ｎ₄あるいはＡｌＮの形成方法
は特に限定されないが、例えば、ＣＶＤ法によることが
好ましい。Ｓｉ₃Ｎ₄あるいはＡｌＮの成膜後は、その表
面を大気にさらすことなく、次の貼り付け工程を行うこ
とが特に好ましい。

【００４５】一般に、金属と半導体との接着の場合にせ
よ、金属と金属の接着の場合にせよ、半導体と半導体の
接着の場合にせよ、接合界面にボイドが一切作らせず、
強固に貼り合わせることは非常に難しい。その理由は、
金属表面あるいは半導体に不純物が高濃度に添加された
表面等、非常に酸化されやすい材料の表面を接合界面に
して貼り合わせる場合、接合界面において界面反応の妨
げになるような酸化膜などが、どうしても形成されてし
まうからである。

【００４６】この酸化膜の存在は、貼り合わせ界面での
ボイドの発生、あるいは貼り合わせ時の熱処理工程の高
温化を招くばかりか、この高温工程によりシリコン層の
品質を劣化させる。したがって、従来のＳＯＩ基板作製
において、デバイスウエハとハンドルウエハの貼り合わ
せ界面となるウエハ表面に水分やシロキサン、ハイドロ
カーボンの付着、及びメタル表面の酸化膜の成長を抑え
ることが必要不可欠なのである。この問題を解決するた
めには、本発明は二つの方法を提案する。

【００４７】第一の方法は、デバイスウエハとハンドル
ウエハとも各プロセスチャンバ間をＮ₂、Ｎ₂／Ｏ₂雰囲
気で搬送することで、大気に一切曝されることなく連続
して成膜、貼り合わせをする方法である。第二の方法
は、ＳＯＩ基板形成工程において、デバイスウエハある
いはハンドルウエハをどうしてもクリーンルームの空気
に曝さなければならない時、貼り合わせ界面となるウエ
ハ表面がシリコンの場合は少なくとも表面は酸化されに
くいｎｏｎ−ｄｏｐｅシリコンにし、メタルの場合はＰ
ｔ、Ｐｄ、Ｎｉのような酸化されにくい貴金属や金属に
するかあるいは表面が酸化されてもその酸化膜がＨ₂で
容易に還元されるものにする方法である。

【００４８】第二の方法については、第１実施例に示す
ような島状のシリコン層をなすＳＯＩ基板を作成する場
合、シリコン層のパターニング時において現像工程や洗
浄工程のようなウェットプロセスを行うために、どうし
ても一度クリーンルームの空気に曝さなければならない
場合に必要となる。つまり、シリコンあるいは金属を成
膜後、一度クリーンルームの空気に曝されたデバイスウ
エハとハンドルウエハを貼り合わせチャンバに入れてか
ら、３００〜５００℃の水素ラジカル処理による強還元
性雰囲気の下で酸化膜を除去し、自然酸化膜などがない
高清浄な表面にしてからデバイスウエハとハンドルウエ
ハを貼り合わせをするのである。表２に、各種金属酸化
物の標準生成エンタルピ（ΔＨｆ）および標準生成自由
エネルギ（ΔＧｆ）を示す。

【００４９】

【表２】水素ラジカル処理で還元される金属酸化物は、その標準
生成エンタルピがＦｅ ₂Ｏ₃（−８２４ｋＪ／ｍｏｌ）の
絶対値より小さい金属である。すなわち、表面が酸化さ
れても、その酸化膜がＨ₂で容易に還元される金属とは
Ｍｎ、Ｓｎ、Ｍｏ、Ｆｅである。この貼り合わせの問題
についても貼り合わせ面での界面反応などを考慮してＳ
ＯＩ基板作製プロセスをデザインすることによって、Ｓ
ＯＩ基板の高品質化と製造の歩留まりすなわち製造コス
トの問題が解決される。

【００５０】本発明において、第１の基体（デバイスウ
エハ）における層構成としては、例えば、次の構成を採
用することが好ましい。シリコン／多層絶縁層／金属、
シリコン／多層絶縁層／シリコン、シリコン／多層絶縁
層／シリサイド、シリコン／多層絶縁層／金属／シリサ
イド、シリコン／多層絶縁層／シリコン／シリサイドが
あげられる。

【００５１】一方、第２の基体（ハンドルウエハ）にお
ける層構成としては、例えば、シリコン／金属、シリコ
ン、シリコン／シリサイドがあげられる。

【００５２】第１の基体と第２の基体との貼り合わは熱
処理により行うが、熱処理の時間と温度を適宜変化させ
ることにより表面層の全部あるいは一部を反応させるこ
とができる。すなわち、例えば、第１の基体のシリコン
層の全部をシリサイド層とすることもできるし、シリコ
ン層を一部残し、シリコン／シリサイドという層構成と
することもできる。反応後（貼り合わせ熱処理後）の層
（導電性材料の層）の層構成としては、シリサイド
層、シリサイド層、シリコン表面層、シリサイド
層、金属層、シリコン表面層、金属層、シリサイド
層、シリコン表面層、金属層、シリサイド層、金属
層、シリコン表面層、シリコン層、シリサイド層、金
属層、シリコン表面層、シリコン層、シリサイド層、
シリコン表面層、シリコン層、金属層、シリサイド
層、シリコン表面層などが考えられる。

【００５３】〜のうち、絶縁層に隣接してシリコン
層が残存する場合（，，，）には、配線伝搬信号
（パルス電圧）の１０倍の高調波の表皮深さ（スキンデ
プス）より薄くすることが好ましいことは前述した通り
である。

【００５４】本発明において、貼り合わせ界面に、例え
ば、タンタル（Ｔａ）などの金属を成膜し、該金属表面
に自然酸化膜を生成させることなく連続して貼り合わ
せ、熱処理を行うことにより、この時の界面における合
金化反応を利用して半導体基体を作製してもよい。

【００５５】

【実施例】

（比較例１）図１を用いて比較例の詳細を説明する。

【００５６】まず、２００μｍの厚みを持ち、５×１０
¹⁸ｃｍ^-3ボロンが添加されたｐ⁺基板（１００）単結晶
シリコン基体１００を用意した（ａ）。なお、ボロン添
加量は１〜１０×１０¹⁸ｃｍ^-3が好ましい。

【００５７】これを表面をＨＦ／Ｈ₂Ｏ／ＩＰＡ（２０
〜３０％ＨＦ，１０〜３０％ＩＰＡ（イソプロピルアル
コール））溶液中で対向電極にｐ⁺層を用いて陽極化成
することにより、孔径数ｎｍ〜１０ｎｍ程度、孔のピッ
チ１０〜数十ｎｍの多孔質シリコン層１０１を１０〜２
０μｍの深さ形成した（ｂ）。

【００５８】ＩＰＡを添加することにより、溶液の表面
張力は低下し、濡れ性が向上するため数ｎｍ〜１０ｎｍ
程度の孔が１０〜２０ｎｍ程度の深さ形成ができた。

【００５９】その後、３５０℃程度の温度でドライ酸化
１〜２原子層程度のシリコン酸化膜を多孔質シリコン表
面に形成した（ｃ）。なお、温度は３００〜４００℃の
範囲が好ましく、スチーム酸化を行うこともできる。

【００６０】０．５％程度の濃度の希フッ酸により表面
をエッチングする。希フッ酸の表面張力は７０ｄｙｎ／
ｃｍ以上と高くし、シリコン表面の濡れ性も悪くなるた
め、希フッ酸は多孔質シリコンの孔内には侵入しないた
め、多孔質シリコンのごく表面近傍だけのシリコン酸化
膜がエッチングされた。なお、０．１〜１％程度の濃度
の希フッ酸を用いることが好ましい。

【００６１】こうした表面近傍の酸化膜が除去された多
孔質シリコン層を図２に示すようなクラスターツールに
ローディングした。

【００６２】本プロセスでは、以下の成膜工程、熱処理
工程、貼り合わせ工程などのプロセスをすべてクラスタ
ーツールで行った。本クラスターツールの特徴は、各プ
ロセスチャンバー間をＮ₂トンネルで接続することによ
り、基板上に半導体、金属、絶縁体を大気に一切曝すこ
となく、高清浄な雰囲気下で連続的に薄膜形成ができる
ことにある。

【００６３】ローディング後、水素雰囲気下で１０００
〜１１００℃の範囲で熱処理を行ったところ、この温度
範囲において内部に多孔質シリコン層１０１を残して表
面だけ平坦なシリコン層１２０が得られた（ｄ）。

【００６４】なお、Ｈ₂中に、ＳｉＨ₂Ｃｌ₂やＳｉＨＣ
ｌ₃も１〜１００ｐｐｍ程度含めて別途試験を行ったと
ころ表面シリコン層の平坦度は一層向上した。

【００６５】次に、シリコン層１２０上に、ＳｉＨ₂Ｃ
ｌ₂を用いて１０００〜１１００℃、の温度範囲におい
て、またＳｉＨ₄を原料ガスにして９００〜１０００℃
の温度範囲で単結晶シリコン層１０２を０．５〜２μｍ
程度エピタキシャル成長させた（ｅ）。

【００６６】なお、数１０Ｔｏｒｒ程度の減圧状態で成
長させたところ、成長温度は８００〜８５０℃まで低温
化できた。

【００６７】次に、スチーム酸化によりエピ成長シリコ
ン表面に０．２〜１．５μｍ程度酸化膜１０３を生成し
た（ｆ）。これは、（２＋２）Ｈ₂＋Ｏ₂ガスをＰｔ／Ｔ
ｉＮコートしたリアクタに導入し、３００〜４００℃で
Ｈ₂＋Ｈ₂Ｏの雰囲気で行った。

【００６８】この上には、抵抗率が例えば０．０１〜１
０ｋΩ・ｃｍ程度の不純物を極めて低濃度（１×１０¹²
〜１×１０¹⁵ｃｍ^-3）に含むアモルファスシリコン層１
０４を厚さ約２〜２００ｎｍ程度、クラスターツールに
接続されている二周波励起プラズマプロセス装置を用い
て堆積し、この基板をデバイスウエハ１０５とした
（ｇ）。

【００６９】図３に、二周波励起プラズマプロセス装置
の概略図を示す。本装置は、チャンバ３００の内部にタ
ーゲット３０１とそれと平行におかれた試料取り付け部
を有し、ガス導入口３０２と真空排気系３０３が設けら
れている。また、ＲＦ電源３０４は、ターゲット３０１
に加えて試料３０５にもマッチング回路３０６を介して
結合されているため、ＳｉＯ₂のような絶縁膜を堆積す
る場合や絶縁物基板上での堆積においても、試料３０５
のバイアスを制御することができる。また、電極を囲む
ようにシールド３０７を設け、外部からバイアスをかけ
ることでシールドの電位が制御可能となっている。真空
排気系３０３は、オイルフリーの磁気浮上型ターボ分子
ポンプとドライポンプで構成され、チャンバ３００の到
達真空度は１０^-10Ｔｏｒｒ台の超高真空を達成してい
る。

【００７０】超高純度ガスはガス導入口３０２から供給
される。本装置により、デバイスウエハ１０５のような
絶縁膜物質上へも高品質なアモルファスシリコンを目的
や条件に応じて層の厚さも自由に選択し、形成すること
ができる。また、プラズマ励起は５〜２０ＧＨｚ程度の
周波数のマイクロ波をRadical Line Antennaからの放射
を利用すれば、プラズマ照射エネルギを低く、かつ３〜
１０×１０¹¹ｃｍ^-3程度の高密度プラズマが得られるこ
とから、堆積薄膜のより一層の高品質化が図れる。ま
た、ＤＲＭ（Dipole Ring Magnet）方式を用いても、同
様に堆積薄膜の高品質化が図れる。

【００７１】次に、ハンドルウエハとしてＴａ基板１０
６をデバイスウエハ１０５のアモルファスシリコン層１
０４を界面にして貼り合わせ、熱処理を行った。

【００７２】図４にデバイスウエハ１０５とハンドルウ
エハ１０６との貼り合わせ装置を示す。完全平坦ステー
ジ４００、リング状多段静電チャック４０１の温度を２
００〜４００℃に保つことで、表面の吸着水分、ハイド
ロカーボン等を常になくしておいた。もちろん、クラス
タツール内の他のチャンバから搬送されてくるデバイス
ウエハ１０５、及びハンドルウエハ１０６表面の水分、
ハイドロカーボン、シロキサンの吸着は全くない。Ａ
ｒ、Ｎ₂等の超クリーンガスの１×１０^-5〜１０Ｔｏｒ
ｒ程度の減圧雰囲気下で、まずウエハ中央を圧接する。
すなわち、静電チャック４０１にハンドルウエハ１０６
を保持することによってハンドルウエハ１０６を静電チ
ャック４０１の形状に沿って反らせ、ステージ部４００
の稼動により両ウエハを正確に位置合わせする。そし
て、リング状多段静電チャック４０１の吸引電圧を中央
から周辺に向かって次第に弱くすることで、中央から周
辺に向かってウエハを吸着していく。この時は、シリサ
イド反応が起こらないような温度にしておく。

【００７３】なお、上記に示したように、デバイスウエ
ハ１０５とハンドルウエハ１０６の貼り合わせによるＳ
ＯＩ基体の形成において、酸化膜の存在しない超高清浄
な接合界面を安定して実現するために上記クラスターツ
ールでのプロセスを行った。したがって、貼り合わせ界
面となるデバイスウエハ１０５のシリコン表面、及びハ
ンドルウエハ１０６のメタル表面に、水分やシロキサ
ン、ハイドロカーボンの付着は全く無い。また、メタル
表面の酸化膜の成長がないようにするために、デバイス
ウエハ１０５については絶縁膜上にシリコンを成膜後、
ハンドルウエハ１０６についてはメタルを成膜後、一切
大気に曝すことなくＮ₂、Ｎ₂/Ｏ₂雰囲気下で搬送し、連
続してデバイスウエハ１０５とハンドルウエハ１０６と
貼り合わせるため、貼り合わせ界面自然酸化膜などが全
く存在しない超高清浄表面を貼り合わせ界面として接着
を行った。

【００７４】上記熱処理は、Ａｒ雰囲気中、処理温度５
００℃に設定し、実処理ガスによる熱処理時間は１時間
である。本熱処理によるシリサイド反応によりアモルフ
ァスシリコン１０４はすべてシリサイド層１０７になり
両ウエハが接着し、貼り合わせウエハ１０８ができあが
った（ｈ）。

【００７５】次に、デバイスウエハ側ｐ⁺基板１００を
多孔質層１０１近傍まで、グラインダー等で研削し
（ｉ）、最後に上記貼り合わせ基体１０８を選択エッチ
ング溶液中に浸し、多孔質部分（多孔質シリコン基体）
１０１のみをＨＦ/ＨＮＯ₃／ＣＨ ₃ＣＯＯＨ／Ｈ₂Ｏ溶液
等で選択的エッチングした。

【００７６】最後に１０００〜１１５０℃の温度で水素
処理するとＳＯＩ基板１０９が完成した（ｊ）。

【００７７】透過電子顕微鏡による断面観察の結果、従
来のＥＬＴＲＡＮウエハの貼り合わせ時の熱処理温度で
ある１０００〜１１００℃と比較して、本例では５００
℃と大幅に低温であるにもかかわらず、ＳＯＩウエハの
シリコン層１０２には、新たな結晶欠陥は導入されてお
らず、良好な結晶性が維持されていることが確認でき
た。

【００７８】次に、図５に示すように、この金属基板Ｓ
ＯＩウエハ上に、ＭＯＳトランジスタを試作した。ま
ず、ＳｉＯ₂の絶縁膜を形成し、続いて燐添加多結晶シ
リコンを０．５μm形成して後、ゲート電極のパターニ
ング、ソース・ドレインのパターニングを行い、イオン
注入によりソース・ドレイン層を形成した。なお、本例
では、イオン注入によるソース・ドレイン領域の形成を
燐添加多結晶シリコンをマスクとし、自己整合的に行っ
た。イオン注入層のアニールは、４５０℃の低温で行っ
た。また、イオン注入装置は、１０^-9Ｔｏｒｒより高い
真空度をもち、イオンビームによるチャンバ金属のスパ
ッタリングによる汚染が十分低くなるように設計された
ウルトラクリーン化イオン注入装置を用いた。ｎＭＯＳ
トランジスタのソース５０３が直下のＴａ基板５０１と
接続され、またｐ型ＭＯＳトランジスタのソース５０２
が直上のＣｕ配線５０４と接続された、ＣＭＯＳ構成の
インバータ回路を試作した。Ｔａ基板５０１は接地され
ており、また、Ｃｕ配線５０４は、電源電圧と接続され
ている。今回、このＣｕ配線５０４の面積は、チップ面
積の２／３とした。

【００７９】図６は常温での金属基板上に絶縁膜を介し
て設けられた配線上を伝搬するパルス波形の劣化を示
す。シリコン基板で発生する信号波形の減衰は、金属基
板を用いるとほとんど起こらない。つまり、金属配線を
絶縁膜を介して金属基板に設けることにより、信号の伝
搬方向に向いた電界成分が無くなり、伝搬方向に垂直な
成分のみとなり波形の減衰が回避される。

【００８０】また、図７に本例におけるＣＭＯＳリング
オシュレータの出力電圧波形を示す。比較対象として、
従来のシリコンウエハを支持基板としたＳＯＩウエハ上
のＣＭＯＳリングオシュレータの出力電圧波形を示し
た。本例のＳＯＩウエハを用いることにより、スイッチ
ング動作の遅延時間を小さくすることができる。

【００８１】また本例において、平坦半導体層としてシ
リコンを用いたが、他の半導体、例えば、Ｇｅやダイヤ
モンド、ＧａＡｓなどを用いても本例と同じ結果が得ら
れる。

【００８２】また、本例において、平坦絶縁膜直下の導
電性材料にはシリサイドを用い、その下の基板は金属を
用いたが、他の基板、例えばシリコンや金属／シリコン
の組み合わせであったとしても、導電性材料の厚さが表
皮深さ（スキンデプス）より厚いことから、本例と同じ
結果が得られる。

【００８３】また、本例において、ハンドルウエハとし
てＴａを用いたが、上記のようなプロセスに従うのであ
れば、Ｔａ以外の高融点金属、高融点金属を含む合金、
半導体、およびそれらの化合物であっても、本例と同じ
結果が得られる。

【００８４】また本例において、シリサイドにはＴａと
シリコンの化合物、すなわちタンタルシリサイドを用い
たが、その他の高融点金属を含むシリサイドを用いて
も、本実施例を同じ結果が得られる。

【００８５】また本例において、デバイスウエハとハン
ドルウエハとの貼り合わせ工程は、デバイスウエハ表面
に形成したシリコン堆積膜をハンドルウエハの表面金属
層に密着させ熱工程を行ったが、デバイスウエハ表面に
形成した金属堆積膜をハンドルウエハのシリコン表面に
密着させ熱工程を行っても、本例と同じ結果が得られ
る。

【００８６】また本例において、貼り合わせ後の熱処理
はＡｒ雰囲気中で行ったが、Ａｒ以外の不活性ガス、す
なわちＮ₂、Ｈｅ₂であっても、本実施例と同じ結果が得
られる。

【００８７】（比較例２）図８を用いて第２の比較例の
詳細を説明する。

【００８８】まず、第１の比較例と同様に２００μmの
厚みを持ち、１〜１０×１０¹⁸ｃｍ^- ³ボロンが添加され
たｐ⁺基板（１００）単結晶シリコン基体１００を用意
し（ａ）、陽極化成により孔径数ｎｍ〜１０ｎｍ程度、
孔のピッチ１０〜数十ｎｍの多孔質シリコン層１０１を
１０〜２０μｍの深さ形成した（ｂ）。

【００８９】３００〜４００℃程度の温度でドライ酸化
もしくはスチーム酸化により１〜２原子層程度のシリコ
ン酸化膜を多孔質シリコン表面に形成した後（ｃ）。
０．１〜１％程度の濃度の希フッ酸によりごく表面近傍
だけのシリコン酸化膜をエッチングする。

【００９０】こうした表面近傍の酸化膜が除去された多
孔質シリコン層を図２に示すようなクラスターツールに
ローディングする。ローディング後、水素雰囲気下で１
０００〜１１００℃の熱処理をし、内部に多孔質シリコ
ン層を残して表面だけ平坦なシリコン層が得られる
（ｄ）。次に、該Ｐ型（１００）多孔質基体１０１上に
ＳｉＨ₂Ｃｌ₂を用いて１０００〜１１００℃、あるいは
ＳｉＨ₄を原料ガスにして９００〜１０００℃で単結晶
シリコン層１０２を０．５〜２μｍ程度成長する
（ｅ）。次に、スチーム酸化によりエピ成長シリコン表
面を０．２〜１．５μｍ程度酸化膜１０３を生成する
（ｆ）。

【００９１】この上には、抵抗率が例えば０．０１〜１
０ｋΩ・ｃｍ程度の不純物を極めて低濃度（１×１０¹²
〜１×１０¹⁵ｃｍ^-3）に含むアモルファスシリコン層１
０４を厚さ約１０００ｎｍ程度（ｇ）、続けてＴａ層８
００を厚さ約１００ｎｍ程度、二周波励起プラズマプロ
セス装置を用いて連続堆積した。この基板をデバイスウ
エハ８０１とした（ｈ）。

【００９２】次に、ハンドルウエハとして高濃度ｎ型シ
リコン基板８０２をデバイスウエハ８０１のＴａ層８０
０を界面にして第一実施例と同様にして貼り合わせ、熱
処理を行った。尚、ハンドルウエハとして高濃度ｎ型シ
リコン基板８０２を用いたことにより、ＳＯＩ基板形成
後、裏面に金属がむき出しになる心配はないため、その
後のデバイス作製プロセス時において従来のウェット洗
浄が行うことができる。

【００９３】上記熱処理は、Ａｒ雰囲気中、処理温度５
００℃に設定し、実処理ガスによる熱処理時間は１時間
である。本熱処理によるシリサイド反応によりアモルフ
ァスシリコン１０４は、第一実施例とは異なり、絶縁層
直下のアモルファスシリコン層１０４を２００ｎｍを残
し、あとはすべてシリサイド層１０７になり両ウエハが
接着し、貼り合わせウエハ８０３が出来上がる（ｉ）。

【００９４】この絶縁層直下のアモルファスシリコン層
１０４の厚さ２００ｎｍは、表１に示したように１０Ｇ
Ｈｚパルス信号の１０倍高調波による表皮深さ（スキン
デプス）より小さい値である。

【００９５】次に、デバイスウエハ側ｐ⁺基板１００を
多孔質層１０１近傍まで、グラインダー等で研削し
（ｊ）、最後に上記貼り合わせ基体８０３を選択エッチ
ング溶液中に浸し、多孔質部分（多孔質シリコン基体）
１０１のみをＨＦ/ＨＮＯ₃/ＣＨ₃ＣＯＯＨ／Ｈ₂Ｏ溶液
等で選択的エッチングする。

【００９６】最後に１０００〜１１５０℃の温度で水素
処理するとＳＯＩ基板８０４が完成する（ｋ）。

【００９７】透過電子顕微鏡による断面観察の結果、従
来のＥＬＴＲＡＮウエハの貼り合わせ時の熱処理温度で
ある１０００〜１１００℃と比較して、本実施例では５
００℃と大幅に低温であるにもかかわらず、ＳＯＩウエ
ハのシリコン層１０２には、新たな結晶欠陥は導入され
ておらず、良好な結晶性が維持されていることが確認で
きた。

【００９８】また、比較例１と同様、この金属基板ＳＯ
Ｉウエハ上に、図５に示すようなＭＯＳトランジスタを
試作した。第一実施例と同様、配線上を伝搬するパルス
波形についても図６に示すような波形が、ＣＭＯＳリン
グオシュレータの出力電圧波形についても図７に示すよ
うな波形が得られ、絶縁層直下のシリコン層の厚さがパ
ルス信号の１０倍高調波成分による表皮深さ（スキンデ
プス）より薄いのであれば、第一実施例と同様な結果が
得られることが確認できた。故に、本例のＳＯＩウエハ
を用いることにより、スイッチング動作の遅延時間を可
能な限り小さくすることができた。

【００９９】（実施例１）図９を用いて本発明の実施例
の詳細を説明する。

【０１００】まず、２００μmの厚みを持ち、１〜１０
×１０¹⁸ｃｍ^-3ボロンが添加されたｐ⁺基板（１００）
単結晶シリコン基体１００を用意し、比較例１と同様に
して、これを陽極化成することにより、孔径数ｎｍ〜１
０ｎｍ程度、孔のピッチ１０〜数十ｎｍの多孔質シリコ
ン層１０１を１０〜２０μｍの深さ形成した（ｂ）。

【０１０１】その後、比較例１と同様にして１〜２原子
層程度のシリコン酸化膜を多孔質シリコン層１０１の表
面に形成し（ｃ）、希フッ酸により表面をエッチングし
てから水素雰囲気下で１０００〜１１００℃の熱処理を
し、内部に多孔質シリコン層を残して表面だけ平坦なシ
リコン層を得た（ｄ）。

【０１０２】次に、比較例１と同様にして、該Ｐ型（１
００）多孔質基体１０１上に単結晶シリコン層１０２を
０．５〜２μｍ程度成長させた（ｅ）。

【０１０３】次に、フォトリソ工程、ＲＩＥによるエッ
チング工程、レジスト剥離工程、洗浄工程を行うこと
で、シリコン層を島状にパターニングした（ｆ）。

【０１０４】すなわち、半導体領域を島状半導体層とし
た。その後、スチーム酸化によりエピ成長シリコン表面
に０．２〜１．５μｍ程度熱酸化膜１０３（熱伝導率：
０．０１５Ｗ／（ｃｍＫ））を形成する（ｇ）。この絶
縁層は凹凸の絶縁層となる。

【０１０５】次に、常圧ＣＶＤを用いてＣＶＤＳｉＯ₂
を堆積、もしくはＳＯＧ９００（スピン・オン・グラ
ス）を塗布し（ｈ）、続けてＣＭＰ（ケミカル・メカニ
カル・ポリッシング）により表面を平坦化し、洗浄工程
を経た（ｉ）。

【０１０６】次に、Ｓｉ₃Ｎ₄絶縁層９０１（熱伝導率：
９〜３０Ｗ／（ｃｍＫ））を減圧ＣＶＤ装置を用いて堆
積し（ｊ）、この上に続けてＴａ層８００を二周波励起
プラズマ装置を用いて堆積し、この基板をデバイスウエ
ハ９０２とした（ｋ）。

【０１０７】次に、不純物濃度が１０¹⁸ｃｍ^-3以上の高
濃度ｐ型シリコンウエハ上８０２に、二周波励起プラズ
マ装置を用いてＴａ層８００ａを堆積し、これをハンド
ルウエハ９０３とした（ｌ）。

【０１０８】なお、ハンドルウエハとして高濃度ｎ型シ
リコン基板８０２を用いたことにより、ＳＯＩ基板形成
後、裏面に金属がむき出しになる心配はないため、その
後のデバイス作製プロセス時において従来のウェット洗
浄が行うことができる。

【０１０９】このハンドルウエハ９０３とデバイスウエ
ハ９０２とを両者Ｔａ層８００ａ，８００ｂを界面にし
て貼り合わせ、反応炉内で熱処理を行った（ｍ）。熱処
理は、まず反応炉の中に貼り合わせたサンプルをセット
し、表面に吸着している水分等の不純物を水分濃度１０
０ｐｐｔ以下の超高純度Ａｒガスを用いて完全に除去す
る。処理ガスは、Ｈ₂ガス濃度１０％に５０ｐｐｍ酸素
を含むＡｒガスを水分発生器に供給する。処理温度５０
０℃に設定し、実処理ガスによる熱処理時間は１時間で
ある。すなわち、デバイスウエハ９０２とハンドルウエ
ハ９０３との貼り合わせ熱処理工程において、水分発生
器による水素ラジカルを用いた強還元性雰囲気の下でハ
ンドルウエハ９０３及びデバイスウエハ９０２の金属表
面の自然酸化膜を還元し、自然酸化膜などが全く存在し
ない超高清浄表面を貼り合わせ界面として接着を行っ
た。

【０１１０】以上の熱処理により、貼り合わせ界面で金
属の自然酸化膜であるタンタル酸化物を還元しつつ、合
金反応により両ウエハが接着し、貼り合わせウエハ９０
４が出来上がる（ｈ）。

【０１１１】次に、第一比較例と同様にして、デバイス
ウエハ側ｐ型基板１００を多孔質層近傍まで、もしくは
埋め込み絶縁膜層の少なくとも一部が露出するまで、グ
ラインダー等で研削し（ｎ）、最後に上記貼り合わせ基
体９０４を選択エッチング溶液中に浸し、多孔質部分
（多孔質シリコン基体）１０１のみをＨＦ／ＨＮＯ₃／
ＣＨ₃ＣＯＯＨ／Ｈ₂Ｏ溶液等で選択的エッチングする。

【０１１２】最後に１０００〜１１５０℃の温度で水素
処理するとＳＯＩ基板９０５が完成する（ｏ）。

【０１１３】次に、上記の金属基板ＳＯＩウエハ９０５
上にＲＦ−ＤＣ結合バイアススパッタ装置を用いて、巨
大グレインのCu薄膜を堆積してから、配線パターニング
を行った。ここで、Ｃｕの結晶粒径は数１００μmであ
る。そして、埋め込み絶縁膜がＳｉＯ₂とＳｉ₃Ｎ₄の二
層構造をなす金属基板ＳＯＩウエハ９０５の上に形成さ
れたジャイアントグレインＣｕ配線のエレクトロマイグ
レーション耐性試験を行った。

【０１１４】図１０に加速劣化試験の結果を示す。図中
で黒丸で示したものは比較のために用いた埋め込み絶縁
膜がＳｉＯ₂単層である金属基板ＳＯＩウエハ８０４結
果である。白抜きで示したものは埋め込み絶縁膜がＳｉ
Ｏ₂とＳｉ₃Ｎ₄の二層構造をなす金属基板ＳＯＩウエハ
９０５を用いた結果である。４７０Ｋまでは両者におい
て顕著な違いは見られない。

【０１１５】しかし、４７０Ｋより高温になるとＳｉ₃
Ｎ₄の方がエレクトロマイグレーション耐性が高くなっ
ている。そのため活性化エネルギーは０．６６ｅＶと小
さくなっている。本加速試験では、ストレス温度を定め
て、その温度まで配線温度が上昇するまで試験電流が増
えていく。このため下地基板の熱伝導率が大きくなると
試験電流が大きくなることになる。埋め込み絶縁膜がＳ
ｉＯ₂とＳｉ₃Ｎ₄の二層構造をなす金属基板ＳＯＩウエ
ハ９０５上のＣｕ配線のエレクトロマイグレーション耐
性試験での電流密度は、２．７〜３．２×１０⁷Ａ/ｃｍ
²と、埋め込み絶縁膜がＳｉＯ₂単層である金属基板ＳＯ
Ｉウエハ８０４上のＣｕ配線の２．０〜２．２×１０⁷
Ａ／ｃｍ²よりも大きくなった。

【０１１６】また、上記金属基板上に比較例１と同じく
ＣＭＯＳリングオシュレータを作製した。測定の結果、
実施例１と同様に、スイッチング動作の遅延時間を可能
な限り小さくすることを確認できた。

【０１１７】また本実施例では、埋め込み絶縁膜がＳｉ
Ｏ₂とＳｉ₃Ｎ₄の二層構造をなす金属基板ＳＯＩウエハ
を用いて評価比較したが、埋め込み絶縁膜にＡｌＮ（熱
伝導率：２．５Ｗ／（ｃｍＫ））を採用した場合や、そ
の他高熱伝導率を有する絶縁膜を採用した場合、またこ
れらの絶縁膜の組み合わせによる多層絶縁膜構造の場合
においても、同様な結果が得られることは言うまでもな
い。

【０１１８】また本実施例では、ハンドルウエハとなる
基板材料に高濃度ｐ型シリコンウエハを用いたが、高濃
度ｎ型シリコンウエハを用いても、本実施例と同様な結
果が得られることは言うまでもない。

【０１１９】導電性材料の作製は比較例１で用いた方法
によってもよい。

【０１２０】また本例において、平坦絶縁層としてＳｉ
Ｏ₂を用いたが、他の絶縁層、例えばＳｉ₃Ｎ₄やＡｌＮ
などを用いても本例と同じ結果が得られることは言うま
でもない。

【０１２１】（第２実施例）図１８を用いて第２実施例
を説明する。

【０１２２】まず、比較例１と同様に２００μｍの厚み
を持ち、１〜１０×１０¹⁸ｃｍ^-3ボロンが添加されたｐ
⁺基板（１００）単結晶シリコン基板１００を用意し
（ａ）、陽極化成により孔径数ｎｍ〜１０ｎｍ程度、孔
のピッチ１０〜数十ｎｍの多孔質シリコン層１０１を１
０〜２０μｍの深さに形成した（ｂ）。

【０１２３】３００〜４００℃程度の温度でドライ酸化
もしくはスチーム酸化により１〜２原子層程度のシリコ
ン酸化膜を多孔質シリコン表面に形成した後（ｃ）、
０．１〜１％程度の濃度の希フッ酸によりごく表面近傍
だけのシリコン酸化膜をエッチングした。

【０１２４】こうした表面近傍の酸化膜が除去された多
孔質シリコン層を図２に示すようなクラスターツールに
ローディングした。ローディング後、水素雰囲気下で１
０００〜１１００℃の熱処理をし、内部に多孔質シリコ
ン層を残して表面だけ平坦なシリコン層が得られた
（ｄ）。

【０１２５】次に、該ｐ型（１００）多孔質基体１０１
上にＳｉＨ₂Ｃｌ₂を用いて１０００〜１１００℃あるい
はＳｉＨ₄を原料ガスにして９００〜１０００℃で単結
晶シリコン層１０２を０．５〜２μｍ程度成長させた。

【０１２６】次に、エピ成長シリコン表面をスチーム酸
化により酸化し、０．２〜１．５μｍ程度の酸化膜１０
３を生成させた（ｆ）。

【０１２７】次に第１実施例と同様に窒化膜を形成し
た。すなわち、Ｓｉ₃Ｎ₄絶縁層２０００（熱伝導率：９
〜３０Ｗ／（ｃｍＫ））を減圧ＣＶＤ装置を用いて堆積
した（ｇ）。これによりＳｉＯ₂とＳｉ₃Ｎ₄との２層構
造の絶縁層が形成された。

【０１２８】この窒化膜２０００の上に、抵抗率が例え
ば０．０１から１０ｋΩ・ｃｍ程度の不純物を極めて低
濃度（１×１０¹²〜１×１０¹⁵ｃｍ^-3）に含むアモルフ
ァスシリコン層１０４を厚さ約１０００ｎｍ程度に堆積
した（ｈ）。

【０１２９】続けてＴａ層８００ａを厚さ約１００ｎｍ
程度二周波励起プラズマプロセス装置を用いて連続的に
（表面を大気にさらすことなく）堆積した。この第１の
基板をデバイスウエハ８０１とした（ｉ）。

【０１３０】次に、ハンドウエハとして高濃度ｎ型シリ
コン基板８０２にＴａ層が形成された基板を用意した
（ｊ）。

【０１３１】このハンドルウエハを、デバイスウエハ８
０１のＴａ層８００を界面にして比較例１と同様にして
貼り合わせ、熱処理を行った（ｋ）。

【０１３２】ハンドウエハとして高濃度ｎ型シリコン基
板を用いたことにより、ＳＯＩ基板形成後、裏面に金属
がむきだしになる心配はなく、そのためその後のデバイ
ス作製プロセスときにおいて従来のウエット洗浄をも行
うことができる。

【０１３３】上記熱処理は、Ａｒガス雰囲気中におい
て、熱処理温度を５００℃に設定し、熱処理時間は１時
間とした。本熱処理によるシリサイド反応によりアモル
ファスシリコン１０４は比較例１とは異なり、絶縁層２
０００直下のアモルファスシリコン層１０４を２００ｎ
ｍ厚で残しあとはすべてシリサイド層１０７になり両ウ
エハが接着し、貼り合わせウエハ８０３ができあがった
（ｋ）。

【０１３４】この絶縁層直下のアモルファスシリコン層
１０４の厚さは２００ｎｍであり、この厚さは表１に示
したように１０ＧＨｚパルス信号の１０倍高調波による
表皮深さ（スキンデプス）より小さい値である。

【０１３５】次に図１７に示すように多孔質シリコン層
１０１にＨＦ／ＨＮＯ₃／ＣＨ₃ＣＯＯＨ／Ｈ₂Ｏ溶液か
らなるエッチング液１７００とＣＨ₃ＣＯＯＨ／Ｈ₂Ｏ溶
液１７０１をジェット流を交互に吹き付けるることでエ
ッチングを行い、ｐ⁺シリコン基板を剥離した（ｌ）。
なお、エッチング液はｎｏｎ−ｄｏｐｅシリコンとｐ ⁺
シリコンのエッチングの選択比が最も高くなる液比にな
るようにした。

【０１３６】この時、図１７に示すようにデバイスウエ
ハｐ⁺基板１００に上部から２０°〜３０°の角度で超
純水メガソニック１７０２を照射し、同時にウエハステ
ージ１７０３自身も回転させた。また、ＨＦ／ＨＮＯ₃
／ＣＨ₃ＣＯＯＨ／Ｈ₂Ｏ溶液からなるエッチング液とＣ
Ｈ₃ＣＯＯＨ／Ｈ₂Ｏ溶液とをジェット流で交互に流すの
は、下に流れ落ちた時濃度を希釈して下面のエッチング
レートを下げる目的である。ＣＨ₃ＣＯＯＨを混ぜない
と反応生成物のＦ₂が溶けないからである。最後に１０
００〜１１５０℃の温度で水素処理を行いＳＯＩ基板８
０４が完成した（ｍ）。

【０１３７】透過型電子顕微鏡による断面観察の結果、
従来のＥＬＴＲＡＮウエハの貼り合わせ時の熱処理温度
である１０００〜１１００℃と比較して本実施例では５
００℃と大幅に低温であるにもかかわらずＳＯＩウエハ
のシリコン層１０２には新たな結晶欠陥は導入されてお
らず良好な結晶性が維持されていることが確認できた。

【０１３８】また、比較例１と同様に、金属基板ＳＯＩ
ウエハ上に、図５に示すようなＭＯＳトランジスタを試
作した。比較例１と同様、配線上を伝播するパルス波形
についても図６に示すような波形が得られた。また、Ｃ
ＭＯＳリングオシュレータの出力波形についても図７に
示すような波形が得られ、絶縁層直下のシリコン層の厚
さがパルス信号の１０倍高調波成分による表皮深さ（ス
キンデプス）より薄いのであれば比較例１と同様の結果
が得られることが確認できた。すなわち、本実施例のＳ
ＯＩウエハを用いることによりスイッチング動作の遅延
時間を可能な限り小さくすることができた。

【０１３９】さらに、実施例１と同様に耐マイグレーシ
ョン特性を調べた。

【０１４０】本実施例においても実施例１と同様、図８
に示す単層の絶縁層構造の場合よりもはるかに優れた耐
マイグレーション特性を示した。

【０１４１】

【発明の効果】本発明により、従来技術では実現し得な
かった低温プロセスによる高品質金属基板ＳＯＩウエハ
作成方法と高品質金属基板ＳＯＩウエハを提供すること
に加えて、さらにＳＯＩデバイスの大電流駆動能力化、
配線上伝搬信号の高速化、放熱能力の向上による高信頼
化を実現可能とすることができる。すなわち、本発明に
よって初めてギガ・スケール・インテグレーション（Ｇ
ＳＩ）が現実のものとなる。

【図面の簡単な説明】

【図１】金属基板ＳＯＩウエハ作製プロセスを示すフロ
ー図である。

【図２】クラスターツールの概念平面図である。

【図３】二周波励起プラズマ装置の概念正面図である。

【図４】貼り合わせ装置の概念側面図である。

【図５】金属基板ＳＯＩ／ＣＭＯＳデバイス断面図であ
る。

【図６】金属基板上配線の伝搬パルス波形である。

【図７】金属基板上ＳＯＩ／ＣＭＯＳリングオシュレー
タの発信波形である。

【図８】比較例に係る金属基板ＳＯＩウエハ作製プロセ
スフロー図である。

【図９】実施例に係る金属基板ＳＯＩウエハ作製プロセ
スフロー図である。

【図１０】金属基板上のＣｕ配線の加速劣化試験の結果
を示すグラフである。

【図１１】（ａ）はシリコン上、（ｂ）は金属基板上に
おけるＡｌ配線上を１ｍｍ、２ｍｍ伝播した時の０、１
ｎｓｅｃパルス信号波形図及び装置斜視図である。

【図１２】パルス波形図である。

【図１３】シリコン基板上に１０ＧＨｚのパルス信号が
伝搬した時の電気力線を示す図である。

【図１４】高抵抗シリコン基板上に１０ＧＨｚのパルス
信号が伝搬した時の電気力線を示す図である。

【図１５】埋め込み酸化膜直下が表皮深さより薄いシリ
コン層と表皮深さより厚い金属の積層構造になっている
基板上に１０ＧＨｚのパルス信号が伝搬した時の電気力
線を示す図である。

【図１６】クロストークの等価回路とともに示した斜視
図である。

【図１７】デバイスウエハのエッチング手法を示す平面
図及び側面図である。

【図１８】第２実施例に係る金属基板ＳＯＩウエハ作製
プロセスフロー図である。

【符号の説明】

１００ｐ⁺−Ｓｉ基板、１０１多孔質層、１０２Ｓｉエピタキシャル層、１０３シリコン酸化膜（ＳｉＯ₂）、１０４アモルファスＳｉ層、１０５第１の基板（デバイスウエハ）、１０６第２の基板（ハンドルウエハ：Ｔａ基板）、１０７シリサイド層、１０８貼り合わせ、１０９貼り合わせウエハ、３００チャンバ、３０１ターゲット、３０２ガス導入口、３０３真空排気系、３０４ＲＦ電源、３０５試料、３０６マッチング回路、３０７シールド、４００完全平坦ステージ、４０１リング状多段静電チャック温度、５０１Ｔａ基板、５０２ｐ型ＭＯＳトランジスタのソース、５０３ｎ型ＭＯＳトランジスタのソース、５０４Ｃｕ配線、８００ａ堆積Ｔａ層、８００ｂＴａ層、８０１デバイスウエハ、８０２高濃度ｎ型シリコン基板、８０３貼り合わせ、８０４貼り合わせウエハ、９００ＳＯＧ、もしくはＣＶＤ−ＳｉＯ₂、９０１Ｓｉ₃Ｎ₄、９０２デバイスウエハ、９０３ハンドルウエハ、９０４貼り合わせ、９０５貼り合わせ基板、１７００ＨＦ／ＨＮＯ₃／ＣＨ₃ＣＯＯＨ／Ｈ₂Ｏ溶
液、１７０１ＣＨ₃ＣＯＯＨ／Ｈ₂Ｏ溶液、１７０２超純水メガソニック、１７０３ウエハステージ、２０００窒化絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者田中信義東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者平山昌樹宮城県仙台市青葉区川内元支倉35番地川内住宅204 (72)発明者牛木健雄宮城県仙台市青葉区荒巻字青葉（無番地) 東北大学工学部電子工学科内

Claims

【特許請求の範囲】

【請求項１】シリコン酸化物膜と、シリコン窒化物膜
及び／又はアルミニウム窒化物膜とから成る絶縁層を介
して、半導体領域及び基体を有し、該基体は、前記絶縁
層側から、少なくとも一部が金属と金属との反応、金属
と半導体との反応、金属と金属半導体化合物との反応又
は半導体と金属半導体化合物との反応の少なくとも１つ
の反応により得られた導電性材料層と、半導体層とを備
えたことを特徴とする半導体基体。
【請求項２】前記半導体領域は、平坦な半導体領域で
ある請求項１に記載の半導体基体。
【請求項３】前記半導体領域は、島状の半導体領域で
ある請求項１に記載の半導体基体。
【請求項４】前記半導体領域は、シリコン（Ｓｉ）半
導体からなる請求項１〜３のいずれか１項に記載の半導
体基体。
【請求項５】前記絶縁層は、平坦な絶縁層である請求
項２に記載の半導体基体。
【請求項６】前記絶縁層は、凹凸状の絶縁層である請
求項３に記載の半導体基体。
【請求項７】前記導電性材料層は、金属及び金属と半
導体との化合物の内、少なくともいずれか一方を含む請
求項１〜６のいずれか１項に記載の半導体基体。
【請求項８】前記金属と半導体との化合物は、シリサ
イドである請求項７に記載の半導体基体。
【請求項９】前記導電性材料層は、シリサイド層から
なる請求項１〜８のいずれか１項に記載の半導体基体。
【請求項１０】前記導電性材料層は、前記絶縁層側か
ら、シリサイド層及び金属又は金属化合物層からなる請
求項１〜８のいずれか１項に記載の半導体基体。
【請求項１１】前記導電性材料層は、前記絶縁層側か
ら、金属又は金属化合物層及びシリサイド層からなる請
求項１〜８のいずれか１項に記載の半導体基体。
【請求項１２】前記導電性材料層は、前記絶縁層側か
ら、金属又は金属化合物層、シリサイド層及び金属又は
金属化合物層からなる請求項１〜８のいずれか１項に記
載の半導体基体。
【請求項１３】前記金属又は金属化合物層は、高融点
金属、高融点合金又は高融点金属化合物の少なくとも１
つからなる請求項１０〜１２のいずれか１項に記載の半
導体基体。
【請求項１４】前記金属又は金属化合物層は、Ｔａ、
Ｍｏ、Ｗ、Ｔｉ、Ｃｕ、Ｃｏ、Ｎｉ、Ｈｆ、Ｚｒ、Ｃ
ｒ、Ｖ、Ｐｄ、Ａｕ及びＰｔの内、少なくとも１つを含
む請求項１０〜１２のいずれか１項に記載の半導体基
体。
【請求項１５】前記シリサイド層は、高融点金属を含
むシリサイドからなる請求項９〜１４のいずれか１項に
記載の半導体基体。
【請求項１６】前記半導体層は、ｎ−Ｓｉ、ｎ⁺−Ｓ
ｉ、ｐ−Ｓｉ及びｐ⁺−Ｓｉの内、少なくとも１つを含
む請求項１〜１５のいずれか１項に記載の半導体基体。
【請求項１７】前記半導体層は、不純物濃度が１×１
０¹⁸ｃｍ^-3以上である請求項１〜１６のいずれか１項に
記載の半導体基体。
【請求項１８】シリコン単結晶基板もしくはシリコン
単結晶薄膜エピタキシャル層の表面にシリコン酸化膜
と、シリコン窒化膜及び／又はアルミニウム窒化膜とか
らなる絶縁層を形成する工程と、該絶縁層の上に金属堆
積膜、金属半導体化合物堆積膜のいずれかを形成する工
程とを経て得られる第１の基板（デバイスウエハ）の該
堆積膜を、半導体層と金属層又は金属半導体化合物層と
を有する第２の基板（ハンドルウエハ）の該金属層の表
面もしくは該金属半導体化合物層の表面と密着させ、該
密着した両基板に熱処理を施して金属と金属とをもしく
は金属と金属半導体化合物とを合金化反応させることを
特徴とする半導体基板の作製方法。
【請求項１９】シリコン単結晶基板もしくはシリコン
単結晶薄膜エピタキシャル層の表面にシリコン酸化膜
と、シリコン窒化膜及び／又はアルミニウム窒化膜とか
らなる絶縁層を形成する工程と、該絶縁層の上に半導体
堆積膜を形成する工程とを経て得られる第１の基板（デ
バイスウエハ）の該堆積膜を、半導体層と金属層とを有
する第２の基板（ハンドルウエハ）の該金属層の表面と
密着させ、該密着した両基板に熱処理を施して金属とシ
リコンとをシリサイド化反応させること特徴とする半導
体基板の作製方法。
【請求項２０】第１の基板の該シリコン単結晶基板も
しくは該シリコン単結晶薄膜エピタキシャル層は、ノン
ドープシリコンであることを特徴とする請求項１８又は
１９に記載の半導体基板の作製方法。
【請求項２１】第１の基板の該シリコン酸化膜は、該
シリコン単結晶基板もしくは該シリコン単結晶薄膜エピ
タキシャル層の表面を水分と水素ガスの混合ガス中で熱
酸化することにより得られることを特徴とする請求項１
８〜２０のいずれか１項に記載の半導体基板の作製方
法。
【請求項２２】該水分と水素ガスの混合ガスは、３０
０〜４００℃に加熱したＰｔ／ＴｉＮコート反応炉に、
酸素ガスと該酸素ガスの分子数の２倍以上の分子数の水
素ガスを導入することにより生成することを特徴とする
請求項２１に記載の半導体基板とその作製方法。
【請求項２３】該密着は、第１の基板と第２の基板の
内、少なくとも１つを水素ガス中もしくは水素ガスと不
活性ガスとの混合ガス中での熱処理後行うことを特徴と
する請求項１８〜２２のいずれか１項に記載の半導体基
板の作製方法。
【請求項２４】該水素熱処理は、３００〜５００℃で
行うことを特徴とする請求項２３に記載の半導体基板の
作製方法。
【請求項２５】該密着は、第１の基板及び第２の基板
の内少なくとも１つに力を加えて密着面を凸面状に曲
げ、第１の基板と第２の基板の中央を密着させ、該力を
弱めることにより該基板の中央から周辺に向かって密着
させることを特徴とする請求項１８〜２４のいずれか１
項に記載の半導体基板の作製方法。
【請求項２６】該密着は、第２の基板に力を加えて密
着面を凸面状に曲げ、第１の基板と第２の基板の中央を
密着させ、該力を弱めることにより該基板の中央から周
辺に向かって密着させることを特徴とする請求項１８〜
２４のいずれか１項に記載の半導体基板の作製方法。
【請求項２７】該密着は、該基板を２００〜４００℃
に加熱して行うことを特徴とする請求項１８〜２６のい
ずれか１項に記載の半導体基板の作製方法。
【請求項２８】該密着は、不活性ガス中で行うことを
特徴とする請求項１８〜２７のいずれか１項に記載の半
導体基板とその作製方法。
【請求項２９】該密着は、不活性ガスが１×１０^-5〜
１０Ｔｏｒｒの減圧下で行うことを特徴とする請求項１
８〜２８のいずれか１項に記載の半導体基板の作製方
法。