JPH04283914A - 貼り合わせ半導体基板とその製造方法 - Google Patents
貼り合わせ半導体基板とその製造方法Info
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- JPH04283914A JPH04283914A JP4633591A JP4633591A JPH04283914A JP H04283914 A JPH04283914 A JP H04283914A JP 4633591 A JP4633591 A JP 4633591A JP 4633591 A JP4633591 A JP 4633591A JP H04283914 A JPH04283914 A JP H04283914A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、貼り合わせ半導体基板
に関し、特に内部にシリサイド埋め込み層を有する貼り
合わせ半導体基板に関する。
に関し、特に内部にシリサイド埋め込み層を有する貼り
合わせ半導体基板に関する。
【０００２】
【従来の技術】酸化膜を間に挾んで２枚のシリコン基板
を貼り合わせた貼り合わせ半導体基板は、半導体素子の
誘電分離が容易に行なえ、高速半導体素子を作成するの
に適している。
を貼り合わせた貼り合わせ半導体基板は、半導体素子の
誘電分離が容易に行なえ、高速半導体素子を作成するの
に適している。
【０００３】ところで、たとえば高速バイポーラトラン
ジスタにおいて、縦方向および横方向の寸法の縮小が進
み、従来問題にならなかったコレクタ埋め込み層の抵抗
が問題になってきている。
ジスタにおいて、縦方向および横方向の寸法の縮小が進
み、従来問題にならなかったコレクタ埋め込み層の抵抗
が問題になってきている。
【０００４】解決方法の１つとして、図３（Ａ）に示す
ように、シリサイドを埋め込み層に使用することが考え
られる。
ように、シリサイドを埋め込み層に使用することが考え
られる。
【０００５】図３（Ａ）において、１は貼り合わせ基板
支持用のシリコン基板、２はシリコン基板１の表面上に
形成された酸化シリコン層、３は酸化シリコン層２の上
に形成されたポリシリコン（多結晶シリコン）層、４は
シリサイド層、７は半導体素子を形成するためのｎ型単
結晶シリコン層である。このｎ型単結晶シリコン層７の
表面近傍に、ｐ型ベース領域１２およびｎ型エミッタ領
域１１を作成すると共に、ｎ型コレクタ引き出し領域１
３を作成し、バイポーラトランジスタ構造を作成する。
支持用のシリコン基板、２はシリコン基板１の表面上に
形成された酸化シリコン層、３は酸化シリコン層２の上
に形成されたポリシリコン（多結晶シリコン）層、４は
シリサイド層、７は半導体素子を形成するためのｎ型単
結晶シリコン層である。このｎ型単結晶シリコン層７の
表面近傍に、ｐ型ベース領域１２およびｎ型エミッタ領
域１１を作成すると共に、ｎ型コレクタ引き出し領域１
３を作成し、バイポーラトランジスタ構造を作成する。
【０００６】ところで、ｎ型単結晶シリコン層７に直接
シリサイド層４が接触すると、オーミック接触が得にく
い。このため、シリサイド層４が埋め込みコレクタ領域
として有効に動作しにくい。
シリサイド層４が接触すると、オーミック接触が得にく
い。このため、シリサイド層４が埋め込みコレクタ領域
として有効に動作しにくい。
【０００７】図３（Ｂ）は、この点を改良する貼り合わ
せ基板構造を示す。図において、シリサイド層４とｎ型
単結晶シリコン層７の間に、ｎ＋ 型単結晶シリコン層
６が形成されている。このｎ＋ 型単結晶シリコン層６
を介在させることにより、ｎ型単結晶シリコン層７はシ
リサイド層４とオーミックに接触する。ｎ型単結晶シリ
コン層７内に、図３（Ａ）と同様にエミッタ領域、ベー
ス領域、コレクタ引き出し領域を形成することにより、
バイポーラトランジスタが形成される。
せ基板構造を示す。図において、シリサイド層４とｎ型
単結晶シリコン層７の間に、ｎ＋ 型単結晶シリコン層
６が形成されている。このｎ＋ 型単結晶シリコン層６
を介在させることにより、ｎ型単結晶シリコン層７はシ
リサイド層４とオーミックに接触する。ｎ型単結晶シリ
コン層７内に、図３（Ａ）と同様にエミッタ領域、ベー
ス領域、コレクタ引き出し領域を形成することにより、
バイポーラトランジスタが形成される。
【０００８】このようなバイポーラトランジスタ内にお
ける不純物濃度分布の例を図３（Ｃ）に示す。図３（Ｃ
）において、横軸は基板表面からの深さを示し、縦軸は
各不純物の濃度を別個に示す。
ける不純物濃度分布の例を図３（Ｃ）に示す。図３（Ｃ
）において、横軸は基板表面からの深さを示し、縦軸は
各不純物の濃度を別個に示す。
【０００９】エミッタ領域１１は、高いＡｓ（砒素）濃
度を有し、ｎ＋型を示す。ベース領域１２は、エミッタ
領域のＡｓ濃度より低いＢ（ボロン）濃度を有し、ｐ型
領域を構成する。これらのエミッタ領域１１、ベース領
域１２下のｎ型単結晶シリコン層７は、真性コレクタ領
域を形成する。この真性コレクタ領域７の厚さＷｃがコ
レクタ耐圧等を定めるコレクタの中心部分である。
度を有し、ｎ＋型を示す。ベース領域１２は、エミッタ
領域のＡｓ濃度より低いＢ（ボロン）濃度を有し、ｐ型
領域を構成する。これらのエミッタ領域１１、ベース領
域１２下のｎ型単結晶シリコン層７は、真性コレクタ領
域を形成する。この真性コレクタ領域７の厚さＷｃがコ
レクタ耐圧等を定めるコレクタの中心部分である。
【００１０】図３（Ｂ）に示す構成の基板を用いると、
コレクタ領域７の下に、たとえばＡｓでドープされた不
純物濃度の高いｎ＋ 型コレクタ埋め込み領域６が形成
されている。このコレクタ埋め込み領域６の下には、さ
らにシリサイド層４、ポリシリコン層３が埋め込まれて
いる。これらの層３、４、６は、共に埋め込みコレクタ
として作用し、コレクタ抵抗を低減するのに寄与する。
コレクタ領域７の下に、たとえばＡｓでドープされた不
純物濃度の高いｎ＋ 型コレクタ埋め込み領域６が形成
されている。このコレクタ埋め込み領域６の下には、さ
らにシリサイド層４、ポリシリコン層３が埋め込まれて
いる。これらの層３、４、６は、共に埋め込みコレクタ
として作用し、コレクタ抵抗を低減するのに寄与する。
【００１１】
【発明が解決しようとする課題】ところで、高融点金属
等をシリコンと接触させ、シリサイド反応を進めること
により、図３（Ａ）、（Ｂ）に示すようなシリサイド層
を埋め込んだ貼り合わせ基板を作成すると、シリサイド
反応によりシリコン層の表面の凹凸が激しくなる。図３
（Ｂ）の場合には、シリサイド層４の表面の凹凸に合わ
せてｎ＋ 型単結晶シリコン層６の表面も凹凸を有する
ようになる。すなわち、ｎ型単結晶シリコン層７の厚さ
に凹凸が生じることとなり、バイポーラトランジスタの
場合、コレクタ層の厚さにばらつきが生じる。このため
、トランジスタの耐圧がばらついてしまう。その他の半
導体装置の場合にも同様の不都合が生じる。たとえばラ
テラルバイポーラトランジスタの場合には、エミッタ・
ベース間、ベース・コレクタ間の耐圧にばらつきが生じ
る。
等をシリコンと接触させ、シリサイド反応を進めること
により、図３（Ａ）、（Ｂ）に示すようなシリサイド層
を埋め込んだ貼り合わせ基板を作成すると、シリサイド
反応によりシリコン層の表面の凹凸が激しくなる。図３
（Ｂ）の場合には、シリサイド層４の表面の凹凸に合わ
せてｎ＋ 型単結晶シリコン層６の表面も凹凸を有する
ようになる。すなわち、ｎ型単結晶シリコン層７の厚さ
に凹凸が生じることとなり、バイポーラトランジスタの
場合、コレクタ層の厚さにばらつきが生じる。このため
、トランジスタの耐圧がばらついてしまう。その他の半
導体装置の場合にも同様の不都合が生じる。たとえばラ
テラルバイポーラトランジスタの場合には、エミッタ・
ベース間、ベース・コレクタ間の耐圧にばらつきが生じ
る。
【００１２】本発明の目的は、半導体素子を形成する素
子形成層の厚さが均一で、優れた特性を有する貼り合わ
せ半導体基板を提供することである。
子形成層の厚さが均一で、優れた特性を有する貼り合わ
せ半導体基板を提供することである。
【００１３】
【課題を解決するための手段】本発明の貼り合わせ半導
体基板は、全体を支持するための支持基板と半導体素子
を形成するための素子基板とを貼り合わせて形成した貼
り合わせ半導体基板であって、単結晶シリコンで形成さ
れた素子形成層と、素子形成層と貼り合わせ面との間に
配置された多結晶シリコン層と、貼り合わせ面近傍に配
置されたシリサイド層と、シリサイド層に関し、素子形
成層の反対側に配置された絶縁膜とを有する。
体基板は、全体を支持するための支持基板と半導体素子
を形成するための素子基板とを貼り合わせて形成した貼
り合わせ半導体基板であって、単結晶シリコンで形成さ
れた素子形成層と、素子形成層と貼り合わせ面との間に
配置された多結晶シリコン層と、貼り合わせ面近傍に配
置されたシリサイド層と、シリサイド層に関し、素子形
成層の反対側に配置された絶縁膜とを有する。
【００１４】
【作用】素子形成層とシリサイド層との間に、多結晶シ
リコン層が配置されているため、シリサイド反応による
表面の凹凸は、この多結晶シリコン層内で終了する。こ
のため、多結晶シリコン層の他の表面は平坦に保たれ、
素子形成層の実効厚さは均一に保たれる。
リコン層が配置されているため、シリサイド反応による
表面の凹凸は、この多結晶シリコン層内で終了する。こ
のため、多結晶シリコン層の他の表面は平坦に保たれ、
素子形成層の実効厚さは均一に保たれる。
【００１５】このために、たとえばトランジスタの耐圧
がばらついてしまうことを防止することができる。
がばらついてしまうことを防止することができる。
【００１６】
【実施例】図１は、本発明の実施例による貼り合わせ半
導体基板を示す。図１（Ａ）は構成を示し、図１（Ｂ）
はその厚さ方向における不純物濃度分布を示す。
導体基板を示す。図１（Ａ）は構成を示し、図１（Ｂ）
はその厚さ方向における不純物濃度分布を示す。
【００１７】図１（Ａ）において、シリコン基板１の上
に酸化シリコン層２が配置され、さらにその表面上にポ
リシリコン層３が形成されている。ポリシリコン３の上
には、シリサイド層４と他のポリシリコン層５が配置さ
れている。シリサイド層４とポリシリコン層３、５の間
の界面は、シリサイド反応のため凹凸を生じているが、
これらの凹凸はポリシリコン層３、５の表面には達して
いない。なお、少なくとも一方のポリシリコン層５は、
ｎ型不純物をドープされ、ｎ＋ 型導電性を示す。この
ｎ＋ 型ポリシリコン層５に隣接して、ポリシリコン層
５から不純物が拡散されたｎ＋ 型単結晶シリコン層６
が形成されている。このｎ＋ 型単結晶シリコン層６の
上には、コレクタ領域を形成するｎ型単結晶シリコン層
７が配置されている。ｎ型単結晶シリコン層７の表面近
傍には、ｐ型ベース領域１２、その内部にｎ型エミッタ
領域１１、ベース領域１２の外側にコレクタ引き出し領
域１３が形成されている。
に酸化シリコン層２が配置され、さらにその表面上にポ
リシリコン層３が形成されている。ポリシリコン３の上
には、シリサイド層４と他のポリシリコン層５が配置さ
れている。シリサイド層４とポリシリコン層３、５の間
の界面は、シリサイド反応のため凹凸を生じているが、
これらの凹凸はポリシリコン層３、５の表面には達して
いない。なお、少なくとも一方のポリシリコン層５は、
ｎ型不純物をドープされ、ｎ＋ 型導電性を示す。この
ｎ＋ 型ポリシリコン層５に隣接して、ポリシリコン層
５から不純物が拡散されたｎ＋ 型単結晶シリコン層６
が形成されている。このｎ＋ 型単結晶シリコン層６の
上には、コレクタ領域を形成するｎ型単結晶シリコン層
７が配置されている。ｎ型単結晶シリコン層７の表面近
傍には、ｐ型ベース領域１２、その内部にｎ型エミッタ
領域１１、ベース領域１２の外側にコレクタ引き出し領
域１３が形成されている。
【００１８】このような貼り合わせ半導体基板の深さ走
行の不純物濃度分布の例を図１（Ｂ）に示す。図におい
て、横軸は表面からの深さを示し、縦軸は各不純物の濃
度を別個に示す。
行の不純物濃度分布の例を図１（Ｂ）に示す。図におい
て、横軸は表面からの深さを示し、縦軸は各不純物の濃
度を別個に示す。
【００１９】表面に隣接して形成されたエミッタ領域１
１は、高いＡｓ濃度を有し、ｎ＋ 型を示す。その下の
ベース領域１２は、エミッタ領域のＡｓ濃度より低く、
コレクタ領域のｎ型不純物濃度より高いＢ濃度を有し、
ｐ型を示す。コレクタ領域７の下には、高いＡｓ濃度を
有するｎ＋ 型単結晶シリコン層６が埋め込まれており
、その下にはさらに、ｎ＋ 型ポリシリコン層５、シリ
サイド層４、ポリシリコン層３が配置されている。ポリ
シリコン層３は、高いｎ型不純物を有する場合を図示し
たが、必ずしも不純物でドープされていなくてもよい。
１は、高いＡｓ濃度を有し、ｎ＋ 型を示す。その下の
ベース領域１２は、エミッタ領域のＡｓ濃度より低く、
コレクタ領域のｎ型不純物濃度より高いＢ濃度を有し、
ｐ型を示す。コレクタ領域７の下には、高いＡｓ濃度を
有するｎ＋ 型単結晶シリコン層６が埋め込まれており
、その下にはさらに、ｎ＋ 型ポリシリコン層５、シリ
サイド層４、ポリシリコン層３が配置されている。ポリ
シリコン層３は、高いｎ型不純物を有する場合を図示し
たが、必ずしも不純物でドープされていなくてもよい。
【００２０】図１（Ａ）に示す構成においては、シリサ
イド層４形成の際のシリサイド反応により、シリサイド
層４の表面は凹凸が激しくなるが、ｎ＋型ポリシリコン
層５の厚さを所定量以上とることにより、シリサイド層
４の凹凸をポリシリコン層５内に納めることが可能であ
る。
イド層４形成の際のシリサイド反応により、シリサイド
層４の表面は凹凸が激しくなるが、ｎ＋型ポリシリコン
層５の厚さを所定量以上とることにより、シリサイド層
４の凹凸をポリシリコン層５内に納めることが可能であ
る。
【００２１】このようにして、平坦なポリシリコン層５
表面を得、これに基づき、平坦な表面を有するｎ＋ 型
単結晶シリコン層６を形成している。ｎ＋ 型単結晶シ
リコン層６と接するｎ型単結晶シリコン層７も均一な厚
さを有する。このｎ型単結晶シリコン層７内に、バーテ
ィカルバイポーラトランジスタ構造を形成した際にも、
コレクタ耐圧にばらつきが生じることがなく、優れた特
性を示すことができる。
表面を得、これに基づき、平坦な表面を有するｎ＋ 型
単結晶シリコン層６を形成している。ｎ＋ 型単結晶シ
リコン層６と接するｎ型単結晶シリコン層７も均一な厚
さを有する。このｎ型単結晶シリコン層７内に、バーテ
ィカルバイポーラトランジスタ構造を形成した際にも、
コレクタ耐圧にばらつきが生じることがなく、優れた特
性を示すことができる。
【００２２】このような貼り合わせ半導体基板は、シリ
コン基板１、酸化シリコン層２、ポリシリコン層３を含
む支持基板８と、ｎ型単結晶シリコン層７、ポリシリコ
ン層５、シリサイド層を形成するための金属層を有する
素子基板９とを貼り合わせることによって形成される。 このような貼り合わせ基板の作成方法を、図２を参照し
て説明する。
コン基板１、酸化シリコン層２、ポリシリコン層３を含
む支持基板８と、ｎ型単結晶シリコン層７、ポリシリコ
ン層５、シリサイド層を形成するための金属層を有する
素子基板９とを貼り合わせることによって形成される。 このような貼り合わせ基板の作成方法を、図２を参照し
て説明する。
【００２３】図２（Ａ）は、素子基板作成工程を示す。
所望の抵抗率を有するｎ型シリコン基板７の表面に、多
結晶シリコン層５を厚さ約１００ｎｍ堆積させる。この
多結晶シリコン層５に、砒素（Ａｓ）イオンを加速エネ
ルギ３０ｋｅＶ、ドース約３Ｅ１５／ｃｍ２ 注入する
。この多結晶シリコン層５の上に、高融点金属のチタン
層１５を厚さ約１００ｎｍ堆積させる。このようにして
、素子基板９を準備する。
結晶シリコン層５を厚さ約１００ｎｍ堆積させる。この
多結晶シリコン層５に、砒素（Ａｓ）イオンを加速エネ
ルギ３０ｋｅＶ、ドース約３Ｅ１５／ｃｍ２ 注入する
。この多結晶シリコン層５の上に、高融点金属のチタン
層１５を厚さ約１００ｎｍ堆積させる。このようにして
、素子基板９を準備する。
【００２４】図２（Ｂ）に示すように、支持基板８は、
シリコン基板１の表面に、厚さ数１００ｎｍ〜１μｍ程
度の酸化シリコン層２を形成し、この上に多結晶シリコ
ン層３を厚さ約１００ｎｍ堆積する。この多結晶シリコ
ン層３に、砒素イオンを加速エネルギ約３０ｋｅＶ、ド
ース量約３Ｅ１５／ｃｍ２ 注入する。このようにして
、ｎ＋ 型多結晶シリコン層３を形成して素子基板８を
準備する。
シリコン基板１の表面に、厚さ数１００ｎｍ〜１μｍ程
度の酸化シリコン層２を形成し、この上に多結晶シリコ
ン層３を厚さ約１００ｎｍ堆積する。この多結晶シリコ
ン層３に、砒素イオンを加速エネルギ約３０ｋｅＶ、ド
ース量約３Ｅ１５／ｃｍ２ 注入する。このようにして
、ｎ＋ 型多結晶シリコン層３を形成して素子基板８を
準備する。
【００２５】次に、図２（Ｃ）に示すように、図２（Ａ
）に示す素子基板を反転し、図２（Ｂ）に示す支持基板
上に貼り合わせ面を合わせて重ね合わせる。このように
重ね合わせた半導体基板に対し、アルゴン雰囲気中でラ
ピッドサーマルアニール（ｒａｐｉｄ ｔｈｅｒｍａ
ｌ ａｎｎｅａｌ）を温度約９００℃で時間約３０秒
間行なって２枚の基板を接着させる。
）に示す素子基板を反転し、図２（Ｂ）に示す支持基板
上に貼り合わせ面を合わせて重ね合わせる。このように
重ね合わせた半導体基板に対し、アルゴン雰囲気中でラ
ピッドサーマルアニール（ｒａｐｉｄ ｔｈｅｒｍａ
ｌ ａｎｎｅａｌ）を温度約９００℃で時間約３０秒
間行なって２枚の基板を接着させる。
【００２６】このＲＴＡ処理の間に、チタン層１５は両
側のポリシリコン層３、５と反応し、シリサイド層４と
なる。この際、表面がシリサイド反応の進行にしたがっ
て凹凸を生じるが、これらの凹凸はポリシリコン層３な
いし５内に収まる。
側のポリシリコン層３、５と反応し、シリサイド層４と
なる。この際、表面がシリサイド反応の進行にしたがっ
て凹凸を生じるが、これらの凹凸はポリシリコン層３な
いし５内に収まる。
【００２７】その後、図２（Ｃ）に示す貼り合わせ半導
体基板の素子基板を研磨等により、所望厚さまで薄くす
る。たとえば、素子基板の厚さは約５００ｎｍ程度とす
る。
体基板の素子基板を研磨等により、所望厚さまで薄くす
る。たとえば、素子基板の厚さは約５００ｎｍ程度とす
る。
【００２８】このように、所望の厚さまで薄くした素子
基板７の中に、所望の半導体デバイスを作成する。
基板７の中に、所望の半導体デバイスを作成する。
【００２９】なお、導電型を反転してもよいことは自明
であろう。また、高融点金属にチタン以外のシリサイド
化し易い高融点金属を用いてもよい。また、貼り合わせ
基板の素子基板内に縦型バイポーラトランジスタを形成
する場合を説明したが、他の半導体素子、たとえばラテ
ラルバイポーラトランジスタ等を形成してもよい。その
時は、単結晶シリコン層７はベース領域となり、ベース
領域に関連した耐圧が均一化される。
であろう。また、高融点金属にチタン以外のシリサイド
化し易い高融点金属を用いてもよい。また、貼り合わせ
基板の素子基板内に縦型バイポーラトランジスタを形成
する場合を説明したが、他の半導体素子、たとえばラテ
ラルバイポーラトランジスタ等を形成してもよい。その
時は、単結晶シリコン層７はベース領域となり、ベース
領域に関連した耐圧が均一化される。
【００３０】また、酸化シリコン層２より上の部分を各
トランジスタに分離し、ｎ＋ 型ポリシリコン層５、ｎ
＋ 型単結晶シリコン層６をエミッタ領域として用いる
倒立型バイポーラトランジスタを作成することもできる
。
トランジスタに分離し、ｎ＋ 型ポリシリコン層５、ｎ
＋ 型単結晶シリコン層６をエミッタ領域として用いる
倒立型バイポーラトランジスタを作成することもできる
。
【００３１】素子基板表面上に多結晶シリコン層と高融
点金属層、支持基板表面上に酸化シリコン層と多結晶シ
リコン層とを形成してこれらを貼り合わせ、貼り合わせ
基板を作成する場合を説明したが、多結晶シリコン層３
を、素子基板の高融点金属層１５の上に形成してもよい
。また、高融点金属層１５を多結晶シリコン層３の上に
形成してもよい。
点金属層、支持基板表面上に酸化シリコン層と多結晶シ
リコン層とを形成してこれらを貼り合わせ、貼り合わせ
基板を作成する場合を説明したが、多結晶シリコン層３
を、素子基板の高融点金属層１５の上に形成してもよい
。また、高融点金属層１５を多結晶シリコン層３の上に
形成してもよい。
【００３２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組合わせ等が可能なことは当業者に
自明であろう。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
貼り合わせ半導体基板における素子形成層厚さが均一と
なる。
貼り合わせ半導体基板における素子形成層厚さが均一と
なる。
【００３４】この素子形成層の均一な厚さが、たとえば
関連する耐圧等を均一にすることができる。
関連する耐圧等を均一にすることができる。
【図１】本発明の実施例を示す。図１（Ａ）は構成を示
す概略断面図、図１（Ｂ）は不純物濃度分布を示すグラ
フである。
す概略断面図、図１（Ｂ）は不純物濃度分布を示すグラ
フである。
【図２】本発明の実施例を示す。図２（Ａ）、（Ｂ）、
（Ｃ）は、貼り合わせ半導体基板作成の３つの状態にお
ける概略断面図である。
（Ｃ）は、貼り合わせ半導体基板作成の３つの状態にお
ける概略断面図である。
【図３】本発明に対する参考技術を示す。図３（Ａ）、
（Ｂ）は、２つの貼り合わせ半導体基板の形態を示す概
略断面図、図３（Ｃ）は図３（Ｂ）の場合における不純
物濃度分布を示すグラフである。
（Ｂ）は、２つの貼り合わせ半導体基板の形態を示す概
略断面図、図３（Ｃ）は図３（Ｂ）の場合における不純
物濃度分布を示すグラフである。
１ シリコン基板
２ 酸化シリコン層
３ 多結晶（ポリ）シリコン層
４ シリサイド層
５ ｎ＋ 型多結晶（ポリ）シリコン層６ ｎ＋
型単結晶シリコン層 ７ ｎ型単結晶シリコン層 ８ 支持基板 ９ 素子基板 １５ チタン（高融点金属）層
型単結晶シリコン層 ７ ｎ型単結晶シリコン層 ８ 支持基板 ９ 素子基板 １５ チタン（高融点金属）層
Claims (2)
- 【請求項１】 全体を支持するための支持基板と半導
体素子を形成するための素子基板とを貼り合わせて形成
した貼り合わせ半導体基板であって、単結晶シリコンで
形成された素子形成層と、前記素子形成層と貼り合わせ
面との間に配置された多結晶シリコン層と、貼り合わせ
面近傍に配置されたシリサイド層と、前記シリサイド層
に関して素子形成層の反対側に配置された絶縁膜とを有
する貼り合わせ半導体基板。 - 【請求項２】 単結晶シリコンの素子形成層を有する
第１の基板の表面上に多結晶シリコン層を形成する工程
と、支持力を有する第２の基板の表面上に酸化シリコン
層を形成する工程と、前記第１の基板の多結晶シリコン
層の上、または前記第２の基板の酸化シリコン層の上に
高融点金属の層を形成する工程と、前記第１の基板と第
２の基板を貼り合わせる工程とを含む貼り合わせ半導体
基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4633591A JPH04283914A (ja) | 1991-03-12 | 1991-03-12 | 貼り合わせ半導体基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4633591A JPH04283914A (ja) | 1991-03-12 | 1991-03-12 | 貼り合わせ半導体基板とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04283914A true JPH04283914A (ja) | 1992-10-08 |
Family
ID=12744268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4633591A Withdrawn JPH04283914A (ja) | 1991-03-12 | 1991-03-12 | 貼り合わせ半導体基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04283914A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11103035A (ja) * | 1997-07-30 | 1999-04-13 | Tadahiro Omi | 半導体基板及びその作製方法 |
| KR20020072103A (ko) * | 2001-03-09 | 2002-09-14 | 송오성 | 니켈실리사이드를 사이에 둔 실리콘 기판쌍의 제조방법 |
| JP2003509843A (ja) * | 1999-09-08 | 2003-03-11 | コミツサリア タ レネルジー アトミーク | ２つの半導体構成要素間の導電性ボンディング方法 |
| JP2004349428A (ja) * | 2003-05-21 | 2004-12-09 | Tadahiro Omi | 半導体装置およびその製造方法 |
| US8227912B2 (en) | 2004-10-01 | 2012-07-24 | Foundation For Advancement Of International Science | Semiconductor device with Cu metal-base and manufacturing method thereof |
| CN102782850A (zh) * | 2010-03-02 | 2012-11-14 | 美光科技公司 | 绝缘体上半导体金属结构、形成此些结构的方法及包含此些结构的半导体装置 |
| US8809145B2 (en) | 2010-03-02 | 2014-08-19 | Micron Technology, Inc. | Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same |
| US8841715B2 (en) | 2010-03-02 | 2014-09-23 | Micron Technology, Inc. | Floating body cell structures, devices including same, and methods for forming same |
| US8980699B2 (en) | 2010-03-02 | 2015-03-17 | Micron Technology, Inc. | Thyristor-based memory cells, devices and systems including the same and methods for forming the same |
| US9129983B2 (en) | 2011-02-11 | 2015-09-08 | Micron Technology, Inc. | Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor |
| US9269795B2 (en) | 2011-07-26 | 2016-02-23 | Micron Technology, Inc. | Circuit structures, memory circuitry, and methods |
| US9361966B2 (en) | 2011-03-08 | 2016-06-07 | Micron Technology, Inc. | Thyristors |
| US9646869B2 (en) | 2010-03-02 | 2017-05-09 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US10373956B2 (en) | 2011-03-01 | 2019-08-06 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
-
1991
- 1991-03-12 JP JP4633591A patent/JPH04283914A/ja not_active Withdrawn
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11103035A (ja) * | 1997-07-30 | 1999-04-13 | Tadahiro Omi | 半導体基板及びその作製方法 |
| JP2003509843A (ja) * | 1999-09-08 | 2003-03-11 | コミツサリア タ レネルジー アトミーク | ２つの半導体構成要素間の導電性ボンディング方法 |
| KR20020072103A (ko) * | 2001-03-09 | 2002-09-14 | 송오성 | 니켈실리사이드를 사이에 둔 실리콘 기판쌍의 제조방법 |
| JP2004349428A (ja) * | 2003-05-21 | 2004-12-09 | Tadahiro Omi | 半導体装置およびその製造方法 |
| JP4700264B2 (ja) * | 2003-05-21 | 2011-06-15 | 財団法人国際科学振興財団 | 半導体装置 |
| US8227912B2 (en) | 2004-10-01 | 2012-07-24 | Foundation For Advancement Of International Science | Semiconductor device with Cu metal-base and manufacturing method thereof |
| US8859359B2 (en) | 2010-03-02 | 2014-10-14 | Micron Technology, Inc. | Floating body cell structures, devices including same, and methods for forming same |
| US10157769B2 (en) | 2010-03-02 | 2018-12-18 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US8809145B2 (en) | 2010-03-02 | 2014-08-19 | Micron Technology, Inc. | Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same |
| US8841715B2 (en) | 2010-03-02 | 2014-09-23 | Micron Technology, Inc. | Floating body cell structures, devices including same, and methods for forming same |
| CN102782850A (zh) * | 2010-03-02 | 2012-11-14 | 美光科技公司 | 绝缘体上半导体金属结构、形成此些结构的方法及包含此些结构的半导体装置 |
| US8866209B2 (en) | 2010-03-02 | 2014-10-21 | Micron Technology, Inc. | Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same |
| US8980699B2 (en) | 2010-03-02 | 2015-03-17 | Micron Technology, Inc. | Thyristor-based memory cells, devices and systems including the same and methods for forming the same |
| US10325926B2 (en) | 2010-03-02 | 2019-06-18 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
| JP2013521648A (ja) * | 2010-03-02 | 2013-06-10 | マイクロン テクノロジー， インク． | セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置 |
| US9646869B2 (en) | 2010-03-02 | 2017-05-09 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US9608119B2 (en) | 2010-03-02 | 2017-03-28 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
| US9129983B2 (en) | 2011-02-11 | 2015-09-08 | Micron Technology, Inc. | Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor |
| US10373956B2 (en) | 2011-03-01 | 2019-08-06 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
| US10886273B2 (en) | 2011-03-01 | 2021-01-05 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
| US9361966B2 (en) | 2011-03-08 | 2016-06-07 | Micron Technology, Inc. | Thyristors |
| US9691465B2 (en) | 2011-03-08 | 2017-06-27 | Micron Technology, Inc. | Thyristors, methods of programming thyristors, and methods of forming thyristors |
| US9269795B2 (en) | 2011-07-26 | 2016-02-23 | Micron Technology, Inc. | Circuit structures, memory circuitry, and methods |
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