JPH11103035A - 半導体基板及びその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 安定した電磁波遮蔽効果を維持して、デバイ
ス特性、高速動作性の劣化を抑制する金属ＳＯＩウエハ
等の半導体基板及びその作製方法を提供することを目的
とする。すなわち、本発明は、ギガ・スケール・インテ
グレーション（ＧＳＩ）が可能な半導体基板を提供す
る。 【解決手段】 基材の上に設けられた導電性材料層と、
該導電性材料層の上に設けられた絶縁層と、該絶縁層上
に設けられた半導体層と、を有する半導体基板におい
て、前記導電性材料層は、金属同士の反応層、金属と半
導体の反応層、金属と金属半導体化合物との反応層、半
導体と金属半導体化合物との反応層、金属半導体化合物
同士の反応層から選択される少なくとも１つからなる導
電性の層を有し、前記導電性材料層と前記絶縁層との間
及び／又は、前記基材と前記導電性材料層との間に、前
記導電性材料とは異なる材料からなる反応抑止層を有す
ることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、半導体基板及びそ
の作製方法に係り、さらに詳しくは貼り合わせ界面の構
造、あるいは絶縁物上の単結晶半導体層に作製される電
子デバイス、集積回路に適した半導体基板とその作製方
法に関するものである。

【０００２】

【従来の技術】現在のコンピュータにおいて、その主要
部分を構成するＭＯＳトランジスタ集積回路は、従来そ
の加工寸法をスケーリング則に従って微細化していくこ
とにより、バイナリ・ディジタル論理ＵＬＳＩシステム
の動作性能、すなわち動作速度と集積度を向上させてき
た。しかし、プロセス技術の発展により最小加工寸法と
なるＭＯＳトランジスタのゲート長が１μｍ以下になっ
てくると、短チャネル効果を初め、様々な寄生効果の影
響を受けるようになり、これまで通り微細化した分だけ
の特性の向上が得られなくなってきた。

【０００３】近年、これらの問題に対する有力な解決手
段としてＳＯＩデバイスが注目されている。ＳＯＩと
は、「絶縁物上のシリコン」を意味するSilicon On Ins
ulatorの略で、絶縁物上に載った単結晶シリコン半導体
層の部分に素子を形成することを特徴としている。そし
て、最近ではSemiconductor On Insulatorと広義に言及
される。ＳＯＩは当初、寄生容量の低減、高放射線耐
性、およびラッチアップフリーなど通常のシリコン集積
回路を作製するバルクシリコン基板では到達し得ない優
位点を主目的に開発され、厚膜のシリコン層が使われて
いた。しかし最近では、シリコン層を１００ｎｍ以下に
してシリコン薄膜全体を空乏化させた、いわゆる完全空
乏型ＳＯＩにその優れた短チャネル効果抑制の性質が見
出されている。薄膜完全空乏化ＳＯＩデバイスが、従来
のバルクデバイスと比較して優れている点を挙げると、
次の４点に集約される。

【０００４】（１）誘電体分離が容易で、かつ完全素子
分離が可能なため、プロセスの簡素化・高集積化が図れ
る。 （２）放射線耐性に優れているため、素子の高信頼化が
図れる。 （３）浮遊容量が低減されるため、素子の高速化・低消
費電力化が図れる。 （４）シリコン層の薄膜化による完全空乏層電界効果ト
ランジスタが可能なため、短チャネル効果が抑制され、
デザインルールの微細化が図れる。

【０００５】一般に、ＳＯＩ ＭＯＳデバイスは、ＳＯ
Ｉウエハを出発材料としてＭＯＳトランジスタを作り込
んでいくため、高信頼性・高性能ＳＯＩデバイスを作製
するためには、その後のデバイス作製プロセス以上に開
始時のＳＯＩ基板の品質が非常に重要となる。過去数十
年に渡り、ＳＯＩ基板の形成方法については数多く研究
されており、そのＳＯＩ構造の形成方法は次の３つに大
別される。

【０００６】（１）シリコン単結晶体の表面を酸化後
に、酸化膜の一部に窓を開けてシリコン基体を部分的に
表出させ、その部分を種として横方向へエピタキシャル
成長させ、ＳｉＯ₂上へシリコン単結晶層を形成するも
の。 （２）シリコン単結晶基体そのものを活性層として使用
し、その下部に何らかの方法によってＳｉＯ₂の埋込み
層を形成するもの。 （３）シリコン基体を絶縁性の基体と貼り合わせた後、
シリコン基体を研磨、あるいはエッチングして任意の厚
みの単結晶層を残すもの。

【０００７】しかし、（１）に関してはその制御性、生
産性、均一性、結晶品質に、（２）に関してはその生産
性、結晶品質に、（３）に関してはその制御性、均一性
に多くの問題を残している。そのため、現在これらＳＯ
Ｉ基板を用いた高集積回路は、従来のバルクシリコン基
板を用いたものの様な大量生産の段階には達してはいな
い。

【０００８】ところで、最近、高品質なＳＯＩ基板、す
なわち基板上全体に渡り厚さが均一で結晶性の良いＳＯ
Ｉ層を持つＳＯＩ基板を作成する手段として、ＥＬＴＲ
ＡＮ(Epitaxial Layer TRANsfer by bond & etch back
porous Si）ＳＯＩ基体が提案された（特開平５−１０
２４４５号「半導体基材の作成方法」、特開平５−２１
７９９２号「半導体基板及びその作成方法」、特開平５
−２１７８２１号「半導体基板の作成方法」、特開平５
−２１７８２０号「半導体基板及びその作成方法」、特
開平５−２７５６６３号「半導体素子基体及びその作成
方法」、特開平５−２７５３２９号「半導体素子基体と
その作成方法」、特開平６−３４２７８４号「多孔質シ
リコンをエッチングするためのエッチング液、前記エッ
チング液を用いたエッチング方法および前記エッチング
液を用いた半導体基材の作製方法」、特開平７−２４９
７４９号「ＳＯＩ基板の作製方法」、特開平７−２３５
６５１号「半導体基板およびその作製方法」）。このＳ
ＯＩウエハ製造方法の特徴は、多孔質シリコン表面の孔
がエピタキシャル成長前のＨ₂熱処理によって封止され
るため、欠陥密度の低いＳＯＩ層が形成可能であること
と、多孔質シリコンのエピタキシャル層に対するエッチ
ング選択比が１０⁵と高いため、ＳＯＩ層の膜厚のバラ
ツキが小さいことにある。したがって、デバイス部とな
るＳＯＩ層を極めて平滑にできるうえ、量産性にも優れ
ているため、高品質・低コストでＳＯＩ基体を製造する
技術であるといえる。

【０００９】また、（３）の貼り合わせによるＳＯＩ基
板作成方法に関しては、従来より貼り合わせ界面に高融
点金属、または高融点シリサイドと高融点金属、または
シリコンを貼り合わせ、シリサイド反応を利用すること
で接着する方法が提案されている（特開平６−１５１７
８９号「半導体基体の形成方法」、特開平４−１８６８
１５号「シリコンオンインシュレータ基板の製造方
法」、特開平４−１４８５２５号「ＳＯＩ基板およびそ
の製造方法」、特開昭５９−２２４１５６号「絶縁体分
離基板の製造方法」）。このＳＯＩウエハ製造方法は、
従来貼り合わせ工程時に問題となっていたＳｉとＳｉＯ
2の熱膨張の差により発生する応力を、貼り合わせ界面
に高融点金属、または高融点シリサイドと高融点金属、
またはシリコンにしてシリサイド反応を利用することに
より緩和し、基板全面に渡って均一な接着強度が得られ
ることを特徴としている。

【００１０】これに加え、後者２つの技術を融合し、さ
らに基板の大口径化やデバイスの超高速動作に対応させ
たＳＯＩ基板技術として、金属ＳＯＩ基板が提案されて
いる。（特願平８−３０５３５６号「半導体基体とその
作製方法」）。これは、ＳＯＩ基板技術の結晶高品質、
高制御性、高生産性、高均一性に加え、金属反応を用い
ることで低温プロセスにおける貼り合わせを可能にし、
さらに動作周波数１０ＧＨｚの超高速動作・超高密度Ｌ
ＳＩを実現にするための電磁波の遮蔽層および高廃熱特
性を実現する絶縁構造を持つ極めて優れたＳＯＩ基板で
ある。さらに、その作製方法は科学的な根拠に基き、あ
らゆる外乱因子が除去されているため、非常に高い機能
性と生産性を実現している。

【００１１】

【発明が解決しようとする課題】上記金属ＳＯＩ基板
は、基板自体に機能性を持たせるという新しい概念に基
いた極めて優れた基板である。金属ＳＯＩ基板は、例え
ば、特開平６−２４４４１６号公報やＵＳＰ５，６５
０，６５０号に記載されている。

【００１２】しかしながら、本発明者が以上のＳＯＩ基
板を作製し、さらにこのＳＯＩ基板に種々のデバイスの
作製し評価を行ったところ、以下のような問題があるこ
とが分かった。即ち、この基板構造では、貼り合わせ反
応に用いる金属層と電磁界遮蔽に用いる金属層が同一金
属であるため、強固な貼り合わせを行うには、貼り合わ
せプロセスの高温化や長時間化が必須である。これによ
り貼り合わせ反応界面のプロファイルはなだらかにな
り、該プロファイルを急峻に保つことが困難となる。強
固な貼り合わせを実現し、かつ以降のプロセスにおける
反応界面の変化をなくすためには、貼り合わせ反応層を
均一かつ安定な反応物とする必要がある。しかし、上記
技術の基板構造では、貼り合わせ反応境界面で意図しな
い反応が進行してしまう。そして、反応による材料の体
積変化に起因した応力変化が次のような現象を引き起こ
す。１つは、絶縁膜上のデバイス層にストレスを蓄積す
ることである。２つめはウエハを反らせることである。
３つめは電磁波を遮蔽するスキンデプスで特徴づけられ
た層の膜厚を減少させることである。こうして、デバイ
ス特性・高速動作性の劣化が引き起こしされる。

【００１３】本発明は、安定した電磁波遮蔽効果を維持
して、デバイス特性、高速動作性の劣化を抑制する金属
ＳＯＩウエハ等の半導体基板及びその作製方法を提供す
ることを目的とする。すなわち、本発明は、ギガ・スケ
ール・インテグレーション（ＧＳＩ）が可能な半導体基
板を提供することを目的とする。

【００１４】

【課題を解明するための手段】本発明の半導体基板は、
基材の上に設けられた導電性材料層と、該導電性材料層
の上に設けられた絶縁層と、該絶縁層上に設けられた半
導体層と、を有し、前記導電性材料層は、金属同士の反
応層、金属と半導体の反応層、金属と金属半導体化合物
との反応層、半導体と金属半導体化合物との反応層、金
属半導体化合物同士の反応層、から選択される少なくと
も１つからなる導電性の層を有し、前記導電性材料層と
前記絶縁層との間に及び／又は前記基材と前記導電性材
料層との間に前記導電性材料層とは異なる材料からなる
反応抑止層を有することを特徴とする。

【００１５】また、本発明の半導体基板の作製方法は、
第１の単結晶半導体からなる表面上に絶縁層を形成する
工程、前記絶縁層上に、金属、半導体又は金属化合物の
いずれかからなる第１の反応前駆層を形成する工程、第
２の部材の表面上に、金属、半導体、又は金属化合物の
いずれかからなる第２の反応前駆層を形成する工程、前
記第１及び第２の反応前駆層を接触し反応させて、前記
第１及び第２の部材との間に、前記第１及び第２の部材
を貼り合わせる工程、を含み、前記第１の反応前駆層と
前記絶縁層との間及び／又は前記第２の反応前駆層と前
記第２の部材との間に、前記第１及び第２の反応前駆層
のいずれ異なる材料からなる反応抑止層を形成する工程
をさらに含むことを特徴とする。

【００１６】本発明の半導体基板の作製方法は、シリコ
ン単結晶基板又はシリコン単結晶薄膜エピタキシャル層
の表面に絶縁層を形成する工程、前記絶縁層表面に第１
の金属堆積膜を形成する工程、及び前記第１の金属堆積
膜表面に第２の金属堆積膜を形成する工程を経て第１の
基板を作製し、一方、シリコン単結晶基板の表面に第３
の金属堆積膜を形成する工程及び前記第３の金属堆積膜
表面に第４の金属堆積膜を形成する工程を経て第２の基
板を作製し、続いて、前記第１の基板の第２の金属堆積
膜と前記第２の基板の第４の金属堆積膜とを密着させて
熱処理を行い、前記第２の金属堆積膜と前記第４の金属
堆積膜を合金化反応を起こさせる工程を含むことを特徴
とする。

【００１７】また、本発明の他の半導体基板の作製方法
は、シリコン単結晶基板もしくはシリコン単結晶薄膜エ
ピタキシャル層の表面に絶縁層を形成する工程、前記絶
縁層表面に第１の金属堆積膜を形成する工程及び前記第
１の金属堆積膜表面に第２の金属堆積膜を形成する工程
を経て第１の基板を作製し、一方、シリコン単結晶基板
の表面に第３の金属堆積膜を形成する工程及び前記第３
の金属堆積膜表面にシリコン堆積膜を形成する工程を経
て第２の基板を作製し、続いて、前記第１の基板の第２
の金属堆積膜と前記第２の基板のシリコン堆積膜とを密
着させて熱処理を行い、前記第２の金属堆積膜と前記シ
リコン堆積膜をシリサイド化反応させる工程を含むこと
を特徴とする。

【００１８】また、本発明の他の半導体基板の作製方法
は、シリコン単結晶基板もしくはシリコン単結晶薄膜エ
ピタキシャル層の表面に絶縁層を形成する工程、前記絶
縁層表面に第１の金属堆積膜を形成する工程及び前記第
１の金属堆積膜表面にシリコン堆積膜を形成する工程を
経て第１の基板を作製し、一方、シリコン単結晶基板の
表面に第３の金属堆積膜を形成する工程及び前記第３の
金属堆積膜表面に第４の金属堆積膜を形成する工程を経
て第２の基板を作製し、前記第１の基板のシリコン堆積
膜と前記第２の基板の第４の金属堆積膜と密着させて熱
処理を行い、前記シリコン堆積膜と前記第４の金属堆積
膜をシリサイド化反応させる工程を含むことを特徴とす
る。

【００１９】さらにまた、本発明の他の半導体基板の作
製方法は、シリコン単結晶基板もしくはシリコン単結晶
薄膜エピタキシャル層の表面に絶縁層を形成する工程、
前記絶縁層表面に第１の金属堆積膜を形成する工程及び
前記第１の金属堆積膜表面にシリコン堆積膜を形成する
工程を経て第１の基板を作製し、一方、シリコン単結晶
基板の表面に第３の金属堆積膜を形成する工程、前記第
３の金属堆積膜表面に第４の金属堆積膜を形成する工程
及び前記第４の金属堆積膜表面にシリコン堆積膜を形成
する工程を経て第２の基板を作製し、続いて、前記第１
の基板のシリコン堆積膜と前記第２の基板のシリコン堆
積膜とを密着させて熱処理を行い、前記第４の金属堆積
膜を前記第２の基板の前記シリコン堆積膜と、さらに連
続して前記第１の基板の前記シリコン堆積膜とシリサイ
ド化反応させる工程を含むことを特徴とする。

【００２０】本発明の半導体基板は、基材の上に設けら
れた導電性材料層と、該導電性材料層の上に設けられた
絶縁層と、該絶縁層上に設けられた半導体層と、を有す
る半導体基板において、前記導電性材料層は金属又は金
属化合物であり、前記導電性材料層と前記絶縁層との間
及び／又は、前記基材と前記導電性材料層との間に、前
記導電性材料層より反応性の低い金属又は金属化合物か
らなるを有することを特徴とする。

【００２１】

【発明の実施の形態】図１は本発明の半導体基板及びそ
の作製方法を示す図である。まず、本発明の半導体基板
Ｓ９について述べる。第１の部材５からなる基材上には
導電性材料層８と絶縁層２と半導体層１０が設けられて
いる。

【００２２】この導電性材料層８と絶縁層２の間及び／
又は導電性材料８と基材５との間には導電性材料層８と
は異なる導電性又は半導体性の材料から実質的になる反
応抑止層（反応停止層又は反応性の低い層ともいえる）
６が介在している。

【００２３】このような構成により、この半導体層１０
を加工して半導体デバイスを作り込んでも反応層８の上
及び／又は下の界面は所望のプロファイルを維持し、界
面の変化、ストレスの蓄積、該デバイスの劣化を抑止す
ることができる。

【００２４】次に本発明による半導体基板の作製方法に
ついて説明する。図１のＳ１に示すように、まず少なく
とも一表面が単結晶半導体からなる第１の部材を用意す
る。Ｓ２に示すように、第１の部材の単結晶半導体から
なる表面上に絶縁層２形成する。Ｓ３に示すように、絶
縁層２の表面上に、第１の反応抑止層（反応停止層）３
とを形成する。Ｓ４に示すように、第１の反応抑止層３
の表面上に第１の反応前駆層４を形成する。一方、Ｓ５
に示すように、第２の部材５の表面上に第２の反応抑止
層６を形成する。第１及び第２の反応抑止層３、６のう
ち一方は省くこともできる。Ｓ７に示すように、第２の
反応抑止層６の表面上に第２の反応前駆層７を形成す
る。そして、Ｓ８に示すように、第１及び第２の反応前
駆層４、７同士を適当な温度条件下で接触させると両者
は合金化反応或いはシリサイド化反応等を起こし、反応
層８となり、第１の部材１と第２の部材５とが貼り合わ
される。

【００２５】この時、第１又は第２の反応抑止層として
は、貼り合わせ時の合金化或いはシリサイド化反応にお
いて、反応前駆層４、７や反応層８のいずれとも反応を
実質的に生じないような材料が選択される。例えば、融
点が６００℃以上の高融点金属や高融点金属化合物は好
適な材料の１つである。

【００２６】更に、研磨、研削、エッチング、分割、剥
離する方法により、第１の部材１のうち必要な層１０を
残して、不要な部分を第２の部材５の上から除去する。

【００２７】本発明反応層を得るための反応には、金属
と半導体との化学反応の他、金属間の合金化学反応、及
び金属と金属半導体化合物との反応、半導体と金属半導
体化合物との反応、及び金属半導体化合物同士の反応も
含まれる。

【００２８】合金化反応としては、例えば、Ａｌ−Ｍ
ｇ，Ｍｇ−Ｚｒ，Ａｌ−Ｃｕ，Ａｌ−Ｚｎ，Ａｌ−Ｍ
ｎ，Ｃｕ−Ｍｇ，Ｃｕ−Ａｌ−Ｍｇ，Ｃｕ−Ａｌ−Ｍ
ｇ，Ｃｕ−Ａｌ−Ｍｇ−Ｎｉ，Ａｌ−Ｓｉ−Ｍｇ，Ａｌ
−Ｓｉ−Ｍｇ，Ｃｕ−Ａｌ−Ｍｇ−Ｚｎ，Ｆｅ−Ｃｒ−
Ｎｉ，Ｆｅ−Ｃｒ−Ｍｏの組み合わせが用いられ、特に
Ｃｕ−Ｍｇ，Ｃｕ−Ａｌ−Ｍｇ，Ｆｅ−Ｃｒ−Ｎｉが好
ましい。

【００２９】この時、例えばＡｌ−Ｍｇは、ＡｌとＭｇ
との反応、ＡｌＭｇ合金とＭｇの反応、ＡｌとＡｌＭｇ
合金との反応、互いに組成比の異なるＡｌＭｇ合金同士
の反応の４つを意味する。

【００３０】同じく、例えば、Ｃｕ−Ａｌ−ＭｇはＣｕ
とＡｌＭｇ合金との反応、ＣｕＡｌとＭｇ合金の反応、
ＣｕＭｇ合金とＡｌとの反応、ＣｕとＣｕＡｌＭｇ合金
との反応、ＡｌとＣｕＡｌＭｇ合金との反応、ＭｇとＣ
ｕＡｌＭｇ合金との反応、ＣｕＡｌ合金とＣｕＭｇ合金
との反応、ＣｕＡｌ合金とＡｌＭｇ合金との反応、Ｃｕ
Ｍｇ合金とＡｌＭｇ合金との反応、互いに組成比の異な
るＣｕＡｌＭｇ合金同士の反応など、最終的に反応層が
ＣｕＡｌＭｇとなる合金化反応を意味する。

【００３１】つまり、この場合、反応前駆層としては、
Ａｌ，Ｍｇ，Ｚｒ，Ｃｕ，Ｚｎ，Ｍｎ，Ｆｅ，Ｃｒ，Ｎ
ｉ，Ｍｏ，から選択される少なくとも１種の金属又はそ
れらのうち少なくとも１種を含む金属である。

【００３２】また、金属と半導体を反応させる場合は、
金属として、Ｎｉ，Ｃｏ，Ｃｒ，Ｆｅ，Ｍｏ，Ｎｂ，Ｐ
ｔ，Ｒｈ，Ｔａ，Ｔｉ，Ｖ，Ｗ，Ｚｒ等又はそれらのう
ち少なくとも１つを含む合金が用いられ、半導体とし
て、アモルファスＳｉ，微結晶Ｓｉ，多結晶Ｓｉ，単結
晶Ｓｉ，エピタキシャル単結晶Ｓｉ，アモルファスＧ
ｅ，微結晶Ｇｅ，多結晶Ｇｅ，単結晶Ｇｅが用いられ
る。そして特に、Ｎｉ−アモルファスＳｉ，Ｐｔ−アモ
ルファスＳｉ，Ｔａ−アモルファスＳｉ等の組み合わせ
が望ましい。

【００３３】また、金属と金属半導体化合物の場合は、
金属として、Ｎｉ，Ｃｏ，Ｃｒ，Ｆｅ，Ｍｏ，Ｎｂ，Ｐ
ｔ，Ｒｈ，Ｔａ，Ｔｉ，Ｖ，Ｗ，Ｚｒ等又はそれらのう
ち少なくとも１つを含む合金が用いられ、金属半導体化
合物として化学量論的に不完全な組成を持つ金属とシリ
コンの化合物（シリサイド）が好ましく用いられる。そ
して特に、Ｎｉ−（ＮｉＳｉ），Ｎｉ−（ＴａＳｉ），
Ｎｉ−（ＣｏＳｉ），Ｐｔ−（ＮｉＳｉ），Ｐｔ−（Ｔ
ｉＳｉ）等の組み合わせが望ましい。

【００３４】また、半導体と金属半導体化合物を反応さ
せる場合は、半導体として、アモルファスＳｉ，多結晶
Ｓｉ，単結晶Ｓｉ，エピタキシャル単結晶Ｓｉ，Ｇｅが
用いられ、金属半導体化合物としてはＮｉＳｉ，ＴａＳ
ｉ，ＣｏＳｉ，ＦｅＳｉ，等のうち化学量論的に不完全
な組成を持つものであり、Ｓｉ−（ＮｉＳｉ），Ｓｉ−
（ＴａＳｉ），Ｓｉ−（ＣｏＳｉ），Ｓｉ−（ＴｉＳ
ｉ）等の組み合わせで用いられる望ましい。

【００３５】また、本発明の反応抑止層は、反応層及び
その原料となる材料と反応しない導電性の材料であっ
て、金属（もちろん、合金を含む）、半導体、金属化合
物であるものが用いられる。また、反応する可能性のあ
る材料の組み合わせであっても、貼り合わせ時と貼り合
わせ以降のプロセスにおけるプロセス温度、時間におい
て、反応の進行が無視できる程度であれば、使用するこ
とが可能であることは言うまでもない。

【００３６】反応抑止層となりうる金属又は金属化合物
を構成する元素としては、例えば、Ｒｕ，Ｉｒ，Ａｇ，
Ｏｓ，Ｔｌ，Ｃｕ，Ｂｉ，Ｐｂ，Ｓｎ，Ｍｏ，Ｉｎ，Ｚ
ｎ等が用いられ、特に、Ｒｕ，Ｉｒ，Ａｇ，Ｃｕ，Ｍｏ
が好ましい。その中でもＲｕ，Ｉｒはその酸化物が導電
性である為、プロセスマージンが広くなるので、より好
ましい。

【００３７】また、反応抑止層となりうる半導体として
は、多結晶Ｓｉ，単結晶Ｓｉ，エピタキシャル単結晶Ｓ
ｉが用いられ、特に多結晶Ｓｉ，単結晶Ｓｉが好まし
い。

【００３８】また、反応抑止層となりうる別の金属化合
物としては、ＴａＮ，ＴａＳｉＮ，ＴｉＮ，ＴｉＮＳ
ｉ，ＷＮ，ＷＳｉＮ等が用いられ、特に、ＴａＮ，Ｔｉ
Ｎ，ＷＮが望ましい。

【００３９】Ｍｏ等は、本発明の反応前駆層及び反応抑
止層のいずれにも適用できる。例えばＭｏは５２５℃以
上でＭｏＳｉ₂のようなシリサイドを形成する為、例え
ば４５０℃程度で貼り合わせ以降のプロセスが行われる
場合には、Ｍｏは反応停止層として機能する。例えば、
ＰｔとＳｉとのシリサイド反応（約２００℃）の場合に
はＭｏを反応停止層として使用できる。同様にＭｏは、
Ｍｇ−Ｓｉ，Ｃｏ−Ｓｉ，Ｎｉ−Ｓｉ，Ｐｄ−Ｓｉ等の
シリサイド反応の場合に反応停止層として利用できる。
また、Ｓｉは、非シリサイド化反応、特に４００℃以下
の合金反応を貼り合わせに利用する場合に反応抑止層と
して利用できる。

【００４０】つまり、反応前駆層より反応性の弱い材料
であれば、反応抑止層なりうる。本発明に用いられる絶
縁層としては、酸化シリコン、窒化シリコン、酸化アル
ミニウム、窒化アルミニウム、有機膜等から選択される
少なくとも１種が挙げられる。

【００４１】本発明において、デバイスが作製される半
導体層には、非孔質の単結晶Ｓｉが通常用いられるが、
これに限らず、例えば、Ｇｅ、ダイヤモンド、さらには
ＧａＡｓ等の化合物半導体が用いられる。

【００４２】さらに、本発明の第１及び第２の部材とし
ては、Ｓｉ結晶の他、Ｇｅ結晶、サファイア結晶、石
英、ガラス、金属（結晶）板、セラミック板、プラスチ
ックフィルムも用いられる。特に第１の部材として多孔
質層を有するＳｉウエハを用いるとよい。

【００４３】又、第２の部材としてＳｉウエハを用いる
と現在の各種半導体製造装置との適合性がよくなり、膜
はがれも抑えられる。又、第２の部材の表面に金属を設
けてもよい。

【００４４】本発明に用いられる反応抑止層はスッパタ
リング等のＰＶＤやプラズマＣＶＤ等のＣＶＤなどによ
り形成され、その厚さは１ｎｍ〜１０μｍが好ましく、
より好ましくは１０ｎｍ〜２μｍである。そして、第１
の反応抑止層としては１０ｎｍ〜１０μｍが好ましく、
より好ましくは０．１〜２μｍであり、第２の反応抑止
層としては１ｎｍ〜１０μｍが好ましく、より好ましく
は１０ｎｍ〜１μｍである。

【００４５】本発明に用いられる反応前駆層もスッパタ
リング等のＰＶＤやプラズマＣＶＤ等のＣＶＤなどによ
り形成され、その厚さは１ｎｍ〜１μｍより好ましくは
１．５ｎｍ〜２００ｎｍである。反応層としては２ｎｍ
〜２μｍより好ましくは３．５ｎｍ〜４５０ｎｍであ
る。本発明においては、反応前駆層の全てを反応層に変
化させる必要はない。

【００４６】本発明の半導体基板は、少なくとも表面が
半導体からなる基材（支持部材）と、導電性材料層と、
絶縁層と、半導体層とが順に形成されてなる半導体基板
である。

【００４７】ここで、反応層と反応停止層をいずれも導
電性材料層とすればよい、反応層は、例えば２つの基板
を貼り合わせる際に、表面に形成された金属と金属、金
属と半導体、金属と金属半導体化合物又は半導体と金属
半導体化合物を反応させることによって形成される。ま
た、反応停止層は、少なくとも反応層と絶縁層の間に設
けられるが、反応層の両側に設けるのが好ましい。

【００４８】次に、本発明のより好ましい実施形態につ
いて説明する。従来の単純なＳＯＩ基板を用いた時には
実現し得ない、動作周波数１０ＧＨｚの超高速・超高密
度ＧＳＩ（ギガ・スケール・インテグレーション）が可
能となる。従来の単純なＳＯＩ基板をスターティング・
マテリアルにして、集積回路を作製しても動作周波数が
１０ＧＨｚクラスの超高速・超高密度ＧＳＩを実現する
ことは極めて難しい。動作周波数１０ＧＨｚの超高速・
超高密度ＧＳＩ実現のためには、高品質なＳＯＩ層の形
成に加えて、これまで問題にはならなかった配線を伝搬
する信号の表皮効果、クロストークおよび動作中に発生
する熱の問題を解決しなければならないからである。

【００４９】まず、配線を伝搬する信号の表皮効果につ
いては、１ＧＨｚ以上の超高速動作ＬＳＩを可能にする
場合、信号が伝達する配線は、これまでのシリコン基板
上に設けることに代えて、低抵抗金属上に絶縁膜を介し
て設けなければならない。なぜなら、従来通りの半導体
基板上に絶縁膜を介して金属配線を形成する構造では、
原理的に高速の信号波形の減衰が避けられず、基板がシ
リコンであると、著しい波形の崩れが生じるからであ
る。

【００５０】この問題を解決するには、基板の抵抗率を
１００Ω・ｃｍ以上の高抵抗にして基板中を電流が流れ
るのを防止するか、あるいは基板を低抵抗金属にして基
板内に電流が流れてもエネルギ損失が無いようにするし
かない。しかし、シリコン基板の抵抗率を極度に高くす
る方法では、隣接配線への結合容量が大きくなって隣接
配線間の信号電圧リークが大きくなり、クロストークに
よる誤動作が極度に大きくなってしまう。したがって、
この困難を克服する手段は、電気的な関係における配線
とグラウンドの間からシリコン基板を排除した金属基板
構造にすることである。基板裏面の金属がむき出しにな
る上記の基板構造を避けるには、基板裏面は従来通りシ
リコンにして、絶縁層に直接接触する部分を信号伝播に
伴い発生する電磁波のスキンデプス（表皮深さ）δより
も厚い、導電率の大きい金属もしくはシリサイドのよう
な金属化合物にする。具体的には、特定のデバイスに対
し、良好な信号伝搬に必要とされる最高周波数成分に対
応する電磁波のスキンデプスを最小膜厚として設定す
る。また、絶縁層に直接接触する部分に金属を用いずに
シリコン層を用いる場合、このシリコン層の厚さは配線
を伝搬するパルス電圧信号の第十次高調波のスキンデプ
スδより十分薄くし、かつそのシリコン層直下の金属ま
たはシリサイドなどの導電性材料の厚さを基本波の表皮
深さδより十分厚くしなければならない。できるだけ、
導電性材料の絶縁膜と接触する最表面層において電磁波
を遮蔽することが望ましいが、前述のようにその構造に
留意することで、自由度の高い設計が可能となる。いず
れにしても、配線を伝搬する信号の表皮効果を考慮して
ＳＯＩ基板をデザインすることによって、従来技術では
克服できなかった配線伝搬信号の減衰の問題が解決され
る。

【００５１】クロストーク問題については、電子回路の
集積度が高くなり、隣接する配線間の距離が近くなって
くると非常に問題になってくる。集積度を高くするため
に配線間距離を小さくしてゆくことは、クロストークを
抑える方向と相反することになる。そこで、配線材料に
はマイグレーション耐性が高く、大電流密度が可能なＣ
ｕを用い、配線断面を平坦構造にすることが望ましい。
さらに、配線直下の絶縁層にはＳｉ₃Ｎ₄やＡｌＮのよう
な高誘電率薄膜を用い、配線間の絶縁膜にはプラスチッ
クの ような低誘電率材料を用いることによって、集積
度とクロストークの問題がより一層解決し易くなる。

【００５２】なお、クロストーク抑制のための配線直下
絶縁膜の高誘電率化は、ドライブ・トランジスタにとっ
ては負荷容量の増大となり高速性を阻害するものである
が、この問題に対してＭＯＳトランジスタのゲート長の
微細化、あるいはゲート絶縁膜の高誘電率化による電流
駆動能力向上によって対処できる。このクロストークの
問題についても対接地間容量などを考慮して埋め込み絶
縁膜などＳＯＩ基板をデザインすることによって、従来
技術では克服できなかった高集積化とクロストークの問
題が解決できる。

【００５３】現在ＣＭＯＳのゲート電極は、高濃度ドー
プドポリシリコンが用いられているが、これにｐＭＯ
Ｓ、ｎＭＯＳ共に同一の金属を使用することで、配線抵
抗の低減化を図り、さらにＣＭＯＳ製造工程数を劇的に
減らすことが可能となる。ところが、ｐＭＯＳ、ｎＭＯ
Ｓ共に同一の金属を使用することにより、本来それぞれ
−Ｖ_Th、Ｖ_Thとなるべき閾値が、シリコンおよびゲート
電極金属の仕事関数差／ゲート電極およびゲート絶縁
膜、ゲート絶縁膜およびチャネル界面の界面電荷などの
影響（ΔＶ_Th）により、それぞれ−Ｖ_Th＋ΔＶ_Th、Ｖ_Th
＋ΔＶ_Thと同一電位方向にシフトする現象が生じる。

【００５４】本発明は、この問題に対しても２つの対策
を提供する。まず、絶縁膜直下に任意の仕事関数を持つ
導電体を埋め込む方法である。具体的には、ΔＶ_Th＞０
の場合、仕事関数がノンドープシリコンより小さい導電
体（ｎ−Ｓｉ、ｎ⁺− Ｓｉ、Ｒｕ、Ｎｉ、Ｃｏ等）、Δ
Ｖ_Th＜０の場合、仕事関数がノンドープシリコンより大
きい導電体（ｐ−Ｓｉ、ｐ⁺−Ｓｉ、Ｎｂ、Ｖ、Ｔｉ、
Ｚｎ、Ａｌ等）を用いる。これらの導電体を用いること
で、接地された下部金属層と本導電体層間に生じるビル
トインポテンシャルにより絶縁膜を介しバイアスし、Δ
Ｖ_Thの影響をキャンセルすることができる。この導電体
としては、反応停止層自体を用いてもよいし、また、絶
縁膜と反応停止層の間に、別個に設けた導電体を利用し
てもよい。

【００５５】もう一つは、埋込み金属層を電源供給ライ
ンとして用いる方法である。ΔＶ_Th＞０の場合、ｎＭＯ
Ｓのソースを埋込み金属層と接続し、−Ｖ_DD（Ｖ_DD＞
０）を埋込み金属層に印加する一方で、金属配線の一部
にアースラインを設定し、ｐＭＯＳのソースと接続す
る。このような電源構成をとることにより、絶縁膜を介
してチャネル部シリコンの電位を引き下げΔＶ_Thの影響
をキャンセルすることができる。ΔＶ_Th＜０の場合は、
ｐＭＯＳのソースを埋込み金属層と接続し、Ｖ_DD（Ｖ_DD
＞０）を埋込み金属層に印加、金属配線の一部にアース
ラインを設定し、ｎＭＯＳのソースと接続する。いずれ
の方法を用いても、理想的な動作特性を持つＣＭＯＳ回
路を構成することが可能となる。超高速動作を実現する
為には、埋め込み金属層を接地した方が好ましい為、前
者の対策がより好ましい方法である。

【００５６】回路動作に伴う発熱は集積回路の高速化・
高集積化に際し、最大の問題となる。なぜなら、ＣＭＯ
Ｓと言えどもクロック周波数に比例して消費電力すなわ
ち発熱量が増大し、集積度の向上はさらに単位面積当た
りの発熱量を増大させる結果となるからである。超高速
デバイスにおいて、ＣＭＯＳよりむしろ優位になると考
えられるＣＭＬ（Current Mode Logic）においても、や
はり同様に発熱の問題を避けることはできない。発熱に
よる超高集積回路の温度上昇は、特にそれの動作信頼性
を左右する。第一に、温度上昇による熱雑音レベルの上
昇は、Ｓ／Ｎを低下させ、回路の誤動作を引き起こす。
第二に、配線寿命に関して一般に配線寿命τがModified
Blackの式τ＝（Ｅ₀／ρＪ²）×ｅｘｐ（ｑＥa／ｋ
Ｔ）で表わされるため、温度が高くなるほど指数関数に
従って配線寿命は短くなる。

【００５７】つまり、高速化と高集積化を向上させなが
ら、かつ温度上昇を抑えることは、集積回路の高性能化
と高信頼性を両立するための必須条件であり、放熱効率
の高いデバイス構造・材料を選定し、熱を有効に外に逃
がしていくことが唯一の手段である。そのためには、第
一に埋め込み絶縁膜を従来のＳｉＯ₂（熱伝導率：０．
０１５［Ｗ／ｃｍ・Ｋ］）の単層絶縁層からＳｉ₃Ｎ
₄（熱伝導率：９〜３０［Ｗ／ｃｍ・Ｋ］）やＡｌＮ
（熱伝導率：２．５［Ｗ／ｃｍ・Ｋ］）を用いた多層膜
構造を採用する必要がある。ＳｉＯ₂が他の材料と比較
して、圧倒的に熱伝導性が悪いためである。また、上記
の熱伝導性の高い材料Ｓｉ₃Ｎ₄は、従来のＳｉＯ₂と異
なり金属の拡散障壁（Diffusion Barrier）としての働
きをも有し、熱処理時におけるハンドルウエハからの金
属拡散を抑制することができる。この発熱の問題につい
ても材料の熱伝導度などを考慮してＳＯＩ基板をデザイ
ンすることによって、従来技術では克服できなかった高
速化・高集積化と発熱の問題が解決できる。

【００５８】一般に、金属と半導体との接着又は接合の
場合にせよ、金属と金属の接着又は接合の場合にせよ、
半導体と半導体の接着又は接合の場合にせよ、接合界面
にボイドを一切作らせず、強固に貼り合わせることは非
常に難しい。その理由は、金属表面あるいは半導体に不
純物が高濃度に添加された表面等、非常に酸化されやす
い材料の表面を接合界面にして貼り合わせる場合、接合
界面において界面反応の妨げになるような酸化膜など
が、どうしても形成されてしまうからである。この酸化
膜の存在は、貼り合わせ界面でのボイドの発生、あるい
は貼り合わせ時の熱処理工程の高温化を招くばかりか、
この高温工程によりシリコン層の品質を劣化させる恐れ
がある。

【００５９】したがって、高品質のＳＯＩ基板作製にお
いて、デバイスウエハ（プライムウエハ）とハンドルウ
エハの貼り合わせ界面となるウエハ表面に水分やシロキ
サン、ハイドロカーボンの付着、およびメタル表面の酸
化膜の成長を抑えることは必要不可欠なのである。この
問題に対する解答として２つの方法が提案されている。
第一の方法はデバイスウエハとハンドルウエハとも各プ
ロセスチャンバ間を水分を極力（数ｐｐｂ以下）抑えた
Ｎ₂，Ｎ₂／Ｏ₂雰囲気で搬送することで、大気に一切曝
されること なく連続して成膜、貼り合わせをする方法
である。この方法を採用すれば、特にシリサイド反応を
貼り合わせの手法に用いる場合において、反応Ｓｉ層に
アモルファスシリコンを用いることが可能となり、貼り
合わせ反応の低温化・高速化を行うことが可能となる。

【００６０】第二の方法は、ＳＯＩ基板形成工程におい
て、デバイスウエハあるいはハンドルウエハをどうして
もクリーンルームの空気に曝さなければならない時、貼
り合わせ界面となる少なくとも一方のウエハ表面が、シ
リコンの場合は少なくとも表面は酸化されにくいnon-do
peシリコンにし、メタルの場合はＰｔ，Ｐｄ，Ｎｉのよ
うな酸化されにくい貴金属や金属、あるいは表面が酸化
されてもその酸化膜がＨ₂で容易に還元さ れるものにす
る方法である。つまり、シリコンあるいは金属を成膜
後、一度クリーンルームの空気に曝されたデバイスウエ
ハとハンドルウエハを貼り合わせチャンバに入れてか
ら、３００〜５００℃の水素ラジカル処理による強還元
性雰囲気の下で酸化膜を除去し、自然酸化膜などがない
高清浄な表面にしてからデバイスウエハとハンドルウエ
ハを貼り合わせをするのである。

【００６１】表１に、酸素で規格化された２５℃および
５００℃における各種金属酸化物の生成自由エネルギ
（ΔＧ）を示す。

【００６２】

【表１】

【００６３】また、雰囲気の生成自由エネルギは、Ｈ₂
＋Ｏ₂＝Ｈ₂Ｏ平衡の系においてΔＧ＝ΔＧ_H2O＋２ＲＴ
ｌｎ（Ｐ_H2／Ｐ_H2O）で与えられる。水素ラジカル処理
で還元される金属酸化物は、酸化物の生成自由エネルギ
が雰囲気の持つ自由エネルギより大きい生成自由エネル
ギをもつ金属酸化物である。表面に生成した酸化膜がＨ
₂で容易に還元される金属は、処理に用いる雰囲気の条
件に対して選定しなければならない。例えば、５００℃
において１００％水素中に１０ｐｐｂの不純物水分を含
有する系（雰囲気の生成自由エネルギ：６４６．１ｋＪ
／ｍｏｌＯ₂）で還元処理を行う場合、還元可能性のあ
るものはＡｇ，Ｏｓ，Ｒｕ，Ｔｌ，Ｃｕ，Ｂｉ，Ｐｂ，
Ｎｉ，Ｃｏ，Ｓｎ，Ｆｅ，Ｍｏ，Ｗ，Ｉｎ，Ｚｎ，Ｇ
ａ，Ｃｒに限られる。したがって、金属材料は、ガス分
圧、プロセス温度、活性化エネルギといった表面処理の
条件をもとに選択することが必要となる。

【００６４】さらに熱排出特性の面から貼り合わせ界面
付近に存在する各種金属、金属化合物層は、上部絶縁膜
と同様により高い熱伝導率をもつことが望ましい。ま
た、高温プロセスにおける昇温冷却工程に伴い発生する
ストレスを回避するには、その膨張率がＳｉ（線膨張
率：９．６×１０⁶Ｋ^-1）により近いことが要求され
る。

【００６５】表２は、各種シリサイドにおける反応前後
の膜厚変化率（１−シリサイドの膜厚／Ｓｉおよび金属
の初期膜厚の和）を示したものである。

【００６６】

【表２】

【００６７】貼り合わせ反応に伴う体積変化は蓄積性の
ストレスの原因となるため、反応前後の体積変化が少な
いもの程よい。さらに電磁波を遮蔽するための金属、金
属化合物層は、その比抵抗が低いものを選択することで
より薄膜化することが可能であり、ストレス回避、緩和
さらには本金属、金属化合物層を電源供給ライン又はア
ースラインのような基準電圧ラインとして用いる場合の
電気伝導などに対して膜厚の最適化を行う場合の自由度
を高めることができる。本発明では、絶縁膜直下に不活
性な電磁波遮蔽金属層を設ける構造を採ることにより、
より良好な排熱特性を得ることが可能で、さらに延性の
高い金属層が存在することから、熱プロセスにおいて上
部絶縁層で発生するストレスおよび貼り合わせ時に生じ
る反応層でのストレスの緩和が効果的に行える。

【００６８】また、反応停止層があるために、２００〜
４００℃といった極めて低い反応温度を持つ反応種を用
いることが可能となり、これらの反応種を５００〜７０
０℃といった温度で貼り合わせることにより、反応がフ
ァイナルフェーズへと高速に進行し、プロセス時間が短
くかつ非常に強固で安定な貼り合わせを実現することが
可能となる。例えば、Ｎｉは、２００〜７５０℃の温度
域でニッケルシリサイドになるため、５００℃程度の貼
り合わせ温度においても急速かつ強固な貼り合わせを行
うことが可能である。

【００６９】これら貼り合わせの問題についても貼り合
わせ面での界面反応などを考慮してＳＯＩ基板作製プロ
セスをデザインすることによって、従来技術では克服で
きなかった高品質化、低コスト化を達成できる。ＳＯＩ
基板の高品質化と製造の歩留まりすなわち製造コストの
問題が解決される。

【００７０】

【実施例】

（実施例１）図２を用いて本発明の実施例の詳細を説明
する。まず、２００μｍの厚みを持ち、１×１０¹⁸ｃｍ
^-3ボロンが添加された面方位（１００）のＰ型単結晶シ
リコン基板１００を用意し（ａ）、この表面をＨＦ／Ｈ
₂Ｏ／ＩＰＡ（２０〜３０ｗｔ％ＨＦ，１０〜３０ｗｔ
％ＩＰＡ）溶液中で対向電極にｐ+型Ｓｉ層を用いて陽
極化成することにより、孔径数ｎｍ〜１０ｎｍ程度、孔
のピッチ１０ｎｍ〜数十ｎｍの多孔質シリコン層１０１
を１０〜２０μｍの深さ形成する（ｂ）。ＩＰＡを添加
することにより、溶液の表面張力は低下し、濡れ性が向
上するため数ｎｍ〜１０ｎｍ程度の孔が１０〜２０ｎｍ
程度の深さ形成ができる。

【００７１】その後、３００〜４００℃程度の比較的低
い温度でドライ酸化もしくはスチーム酸化により１〜２
原子層程度のシリコン酸化膜を多孔質シリコンの孔の壁
表面に形成する（ｃ）。０．１〜１％程度の濃度の希フ
ッ酸により表面をエッチングする。希フッ酸の表面張力
は７０ｄｙｎ／ｃｍ以上と高くし、シリコン表面の濡れ
性も悪いため、希フッ酸は多孔質シリコン層の孔内には
侵入せず、多孔質シリコンのごく表面近傍だけのシリコ
ン酸化膜がエッチングされる。

【００７２】こうした表面近傍の酸化膜が除去された多
孔質シリコン層を図３に示すようなクラスタツールにロ
ーディングする。本プロセスでは、以下の成膜工程、熱
処理工程、貼り合わせ工程などのプロセスをすべてクラ
スタツールで行った。本クラスタツールの特徴は、各プ
ロセスチャンバ間をＮ₂トンネルで接続することによ
り、基板上に半導体、金属、絶縁体を大気に一切曝すこ
となく、高清浄な雰囲気下で連続的に薄膜形成ができる
ことにある。

【００７３】ローディング後、水素雰囲気下で１０００
〜１１００℃の熱処理をすると、内部に多孔質シリコン
層を残して表面だけ平坦な非多孔質の単結晶シリコン層
が得られる（ｄ）。Ｈ₂中に、ＳｉＨ₂Ｃｌ₂やＳｉＨＣ
ｌ₃を１〜１００ｐｐｍ程度含めると、表面の非多孔質
の単結晶シリコン層の平坦度は一層向上する。

【００７４】次に、最表面が非多孔質した多孔質シリコ
ン層１０１上にＳｉＨ₂Ｃｌ₂を用いて１０００〜１１０
０℃、あるいはＳｉＨ₄を原料ガスにして９００〜１０
００℃で単結 晶シリコン層１０２を０．５〜２μｍ程
度成長する（ｅ）。数１０Ｔｏｒｒ程度の減圧状態で成
長すれば、成長温度は８００〜８５０℃まで低温化でき
る。

【００７５】次に、スチーム酸化によりエピ成長シリコ
ン表面を５ｎｍ〜１μｍ程度酸化し、酸化膜１０３を生
成する（ｆ）。これは、２Ｈ₂＋（１／２）Ｏ₂ガスを内
面をＰｔ／ＴｉＮコートしたリアクタ内に導入し、酸素
を完全に反応させ生成したＨ ₂＋Ｈ₂Ｏ雰囲気において、
３００〜４００℃で行う。

【００７６】この上に、プラズマＣＶＤにより窒化シリ
コン絶縁膜１０４を０．０２〜１．５μｍ程度形成し
（ｇ）、連続してＲｕ薄膜１０５を２周波励起プラズマ
プロセス装置で０．１〜２μｍ程度スパッタリングによ
り成膜（ｈ）、さらに抵抗率が例えば０．０１〜１０ｋ
Ω・ｃｍ程度の不純物を極めて低濃度（１×１０¹²〜１
×１０¹⁵ｃｍ^-3）に含むアモルファスシリコン層１０６
を厚さ約２〜２００ｎｍ程度二周波励起プラズマプロセ
ス装置を用いて堆積し（ｉ）、この基板をデバイスウエ
ハ１０７とした。

【００７７】図４に、二周波励起プラズマプロセス装置
の概略図を示す。本装置は、チャンバ３００の内部にタ
ーゲット３０１とそれと平行におかれた試料取り付け部
を有し、ガス導入口３０２と真空排気系３０３が設けら
れている。また、ＲＦ電源３０４は、ターゲット３０１
に加えて試料３０５にもマッチング回路３０６を介して
結合されているため、ＳｉＯ₂のような絶縁膜を堆積す
る場合や絶縁物基板上への堆積においても、試料３０５
のバイアスを制御することができる。また、電極を囲む
ようにシールド３０７を設け、外部からバイアスをかけ
ることでシールドの電位が制御可能となっている。真空
排気系３０３は、オイルフリーの磁気浮上型ターボ分子
ポンプとドライポンプで構成され、チャンバ３００の到
達真空度は１０^-10Ｔｏｒｒ台の超高真空を達成してい
る。超高純度ガスはガス導入口３０２から供給される。

【００７８】本装置により、窒化シリコンのような絶縁
膜物質上へも高品質なＲｕ薄膜やアモルファスシリコン
を目的や条件に応じて層の厚さも自由に選択し、形成す
ることができる。

【００７９】また、均一磁場ＤＲＭ（Dipole Ring Magn
et）多極励起方式を用いると、同様に堆積薄膜の高品質
化が図れることに加え、大面積化が可能な高均一性を得
ることができる。また、周波数が２〜２０ＧＨｚ程度の
マイクロ波を用いたＲＬＳＡ（Radial Line Slot Anten
na）励起方式では、プラズマ照射エネルギが低く、かつ
１×１０¹²ｃｍ^-3程度の高均一高密度プラズマを生成す
ることが可能であり、同様に高品質堆積薄膜を得ること
が可能である。

【００８０】次に、ｐ+型単結晶シリコン基体１００と
は異なる別のＳｉ基板１０８を用意し（ｊ）、この上に
Ｒｕ薄膜１０９を０．０１〜１μｍ程度成膜し（ｋ）、
連続してＮｉ薄膜１１０を１．５〜１５０ｎｍ程度形成
し（ｌ）、この基板をハンドルウエハ１１１とした。

【００８１】デバイスウエハ１０７のアモルファスシリ
コン層１０６とハンドルウエハ１１１のＮｉ層１１０と
が貼り合わせ界面になるように、両者を接触させて貼り
合わせ、熱処理を行った。

【００８２】図５にデバイスウエハ１０７とハンドルウ
エハ１１１との貼り合わせ装置を示す。完全平坦ステー
ジ４００、リング状多段静電チャック４０１の温度を２
００〜４００℃に保つことで、表面の吸着水分、ハイド
ロカーボン等を常になくしておく。もちろん、クラスタ
ツール内の他のチャンバから搬送されてくるデバイスウ
エハ１０５、およびハンドルウエハ１０６表面の水分、
ハイドロカーボン、シロキサンの吸着は全くない。Ａ
ｒ，Ｎ₂等の超クリーンガスを用いて１×１０^-5〜１０
Ｔｏｒｒ程度の減圧雰囲気下で、まずウエハ中央を圧接
する。すなわち、静電チャック４０１にハンドルウエハ
１１１を保持することによってハンドルウエハ１１１を
静電チャック４０１の形状に沿って反らせ、ステージ部
４００の稼動により両ウエハを正確に位置合わせする。
そして、リング状多段静電チャック４０１の吸引電圧を
中央から周辺に向かって次第に弱くすることで、中央か
ら周辺に向かってウエハを貼り合わせていく。この時
は、シリサイド反応が起こらないような低い温度にして
おく。

【００８３】なお、上記に示したように、デバイスウエ
ハ１０７とハンドルウエハ１１１の貼り合わせによるＳ
ＯＩ基体の形成において、酸化膜の存在しない超高清浄
な接合界面を安定して実現するために上記クラスタツー
ルでのプロセスを行った。したがって、貼り合わせ界面
となるデバイスウエハ１０７のシリコン表面、およびハ
ンドルウエハ１１１のメタル表面に、水分やシロキサ
ン、ハイドロカーボンの付着は全く無い。また、メタル
表面の酸化膜の成長がないようにするために、デバイス
ウエハ１０７についてはにアモルファスシリコン１０６
を成膜後、ハンドルウエハ１１１についてはＮｉ層１１
０を成膜後、一切大気に曝すことなくＮ2もしくはＮ₂／
Ｏ₂雰囲気下で搬送し、連続してデバイスウエハ１０７
とハンドルウエハ１１１とを貼り合わせ、貼り合わせ界
面に自然酸化膜などが全く存在しない超高清浄表面での
接着を行った。

【００８４】上記熱処理は、Ａｒ雰囲気中、処理温度５
００℃に設定し、実処理ガスによる熱処理時間は１時間
である。本熱処理によるシリサイド反応によりアモルフ
ァスシリコン１０６はすべてシリサイド層１１２になり
両ウエハが接着し、貼り合わせウエハ１１３が出来上が
る（ｍ）。

【００８５】次に、デバイスウエハ側ｐ⁺基板１００を
多孔質層１０１近傍まで、グラインダー等で研削し
（ｎ）、最後に上記貼り合わせ基体１１３を選択エッチ
ング溶液中に浸し、多孔質部分（多孔質シリコン基体）
１０１のみをＨＦ／ＨＮＯ₃／ＣＨ₃ＣＯＯＨ／Ｈ₂Ｏ溶
液等で選択的エッチングし、さらにＰＡＣＥ（Plasma A
ssisted Chemical Ethiching）等による表面平坦化を行
いＳＯＩ基板１１４が完成する（ｏ）。

【００８６】ＳＩＭＳによるデプスプロファイル観察の
結果、本実施例では従来の金属基板ＳＯＩウエハの貼り
合わせ反応界面では実現し得なかった急峻なプロファイ
ルが得られており、各機能層（電磁波遮蔽層、貼り合わ
せ反応層）の膜厚を完全に制御することが可能となり、
３００ｍｍウエハのような大口径ウエハにおいてＣＭＯ
Ｓ制作工程と同等の熱工程履歴を経てもウエハの反りは
スターティングウエハと同等であり、膜の剥離といった
現象も見られないことが確認できた。

【００８７】次に、図６に示すように、この金属基板Ｓ
ＯＩウエハ上に、ＭＯＳトランジスタを試作した。ま
ず、ＳｉＯ₂の絶縁膜を形成し、続いてＴａを０．５μ
ｍ形成した後、ゲート電極のパターニング、ソース・ド
レインのパターニングを行い、イオン注入によりソース
・ドレイン層を形成した。なお、本実施例では、イオン
注入によるソース・ドレイン領域の形成に際しＴａゲー
トをマスクとし、自己整合的に行った。イオン注入層の
アニールは、４５０℃の低温で行った。また、イオン注
入装置は、到達真空度１０^-10Ｔｏｒｒであり、イオン
ビームによるチャンバ金属のスパッタリングによる汚染
が十分低くなるように設計されたウルトラクリーン化イ
オン注入装置を用いた。ｎ型ＭＯＳトランジスタのソー
ス５０３が直下の反応抑止層（Ｒｕ層）５０１と接続さ
れ、またｐ型ＭＯＳトランジスタのソース５０２が直上
のメタル（Ｃｕ）配線５０４と接続された、ＣＭＯＳ構
成のインバータ回路を試作した。Ｒｕの反応抑止層付き
基板は接地されており、また、Ｃｕ配線５０４は、電源
電圧と接続されている。今回、このＣｕ配線５０４の面
積は、チップ面積の２／３とした。

【００８８】図７は常温での金属基板上に絶縁膜を介し
て設けられた配線上を伝搬するパルス波形の劣化を示
す。シリコン基板で発生する信号波形の減衰は、金属基
板を用いるとほとんど起こらない。つまり、金属配線を
絶縁膜を介して金属基板に設けることにより、信号の伝
搬方向に向いた電界成分が無くなり、伝搬方向に垂直な
成分のみとなり波形の減衰が回避される。また、図８に
ｎ型ＭＯＳ／ｐ型ＭＯＳトランジスタそれぞれのサブス
レッショルド特性を示す。これより、ΔＶ_Th＝−０．２
［Ｖ］の電圧シフトが生じており、良好なＣＭＯＳイン
バータの動作を妨げていることがわかる。したがって、
上記インバータと全く同様の工程を経て、ｐ型ＭＯＳの
ソースを埋め込み金属層と接続し埋め込み金属層を１
［Ｖ］に印加した、埋め込み金属層を電源供給ラインと
した素子を作製した。この素子のサブスレッショルド特
性を図９に示す。このような電源構成をとることで、Δ
Ｖ_Thがキャンセルされている。本発明のＳＯＩウエハを
用いることにより、ΔＶ_Thの変化にも対応したＣＭＯＳ
インバータを開発することに成功した。

【００８９】一方、すべてのプロセスが終了したウエハ
をエッチングし、埋め込み金属層を露出させた後、その
シート抵抗を測定した結果を図１０に示す。比較のため
に本実施例におけるＲｕをすべてＮｉにおきかえて作製
した場合のシート抵抗を併記している。本実施例の場
合、貼り合わせ直後のシート抵抗と、すべてのプロセス
終了後のシート抵抗が変化していないが、後者では、著
しいシート抵抗変化が観測される。計算によると、貼り
合わせ直後存在したＮｉのうち、４８％が貼り合わせ後
の各プロセスによりシリサイド化しており、スキンデプ
スに対して最適化した埋め込み金属層膜厚が変化し、電
磁界遮蔽の効果が失われている。本実施例の適用によ
り、よりプロセスマージンの広い金属基板ＳＯＩデバイ
スの作製が可能となった。

【００９０】また本実施例において、平坦半導体層とし
てシリコンを用いたが、他の半導体、例えば、Ｇｅやダ
イヤモンド、ＧａＡｓなどを用いても本実施例と同じ結
果が得られる。

【００９１】また本実施例において、反応停止層の材料
としてＲｕを用いたが、上記のようなプロセスに従うの
であれば、Ｒｕ以外の高融点金属、高融点金属を含む合
金、半導体、およびそれらの化合物であっても、本実施
例と同じ結果が得られる。

【００９２】また本実施例において、貼り合わせにはＮ
ｉのような金属とシリコンの反応、すなわちシリサイド
反応を用いたが、その他の反応である金属合金反応を用
いても、本実施例と同じ結果が得られる。

【００９３】また本実施例において、シリサイドにはＮ
ｉとシリコンの化合物、すなわちニッケルシリサイドを
用いたが、その他の金属を含むシリサイドを用いても、
本実施例と同じ結果が得られる。

【００９４】また本実施例において、デバイスウエハと
ハンドルウエハとの貼り合わせ工程は、デバイスウエハ
表面に形成したシリコン堆積膜をハンドルウエハの表面
金属層に密着させ熱工程を行ったが、デバイスウエハ表
面に形成した金属堆積膜をハンドルウエハのシリコン表
面に密着させ熱工程を行っても、本実施例と同じ結果が
得られる。

【００９５】また本実施例において、貼り合わせ後の熱
処理はＡｒ雰囲気中で行ったが、Ａｒ以外の不活性ガ
ス、すなわちＮ₂、Ｈｅであっても、本実施例と同じ結
果が得られる。

【００９６】また、本実施例においては、デバイスウエ
ハを研磨により除去する工程を行ったが、多孔質シリコ
ン層内もしくは近傍で基板を剥離するプロセスを用いて
除去を行うことで、本実施例と同じ結果が得られる。

【００９７】また、本実施例においては、多孔質エッチ
ング後の平坦化をＰＡＣＥにより行ったが、その他の平
坦化技術を用いることで本実施例と同じ結果が得られ
る。

【００９８】また、本実施例においては、電源構成を変
えることでΔＶ_Thの補正を行ったが、仕事関数の異なる
導電層の埋め込みによる補正を行うことで本実施例と同
じ結果が得られる。

【００９９】（実施例２）図１１を用いて本発明の実施
例の詳細を説明する。まず、２００μｍの厚みを持ち、
１×１０¹⁸ｃｍ^-3ボロンが添加された面方位（１００）
のＰ型単結晶シリコン基 板１００を用意し（ａ）、こ
の表面をＨＦ／Ｈ₂Ｏ／ＩＰＡ（２０〜３０ｗｔ％Ｈ
Ｆ，１０〜３０ｗｔ％ＩＰＡ）溶液中で対向電極にｐ+
型Ｓｉ層を用いて陽極化成することにより、孔径数ｎｍ
〜１０ｎｍ程度、孔のピッチ１０ｎｍ〜数十ｎｍの多孔
質シリコン層１０１を１０〜２０μｍの深さ形成する
（ｂ）。ＩＰＡを添加することにより、溶液の表面張力
は低下し、濡れ性が向上するため数ｎｍ〜１０ｎｍ程度
の孔が１０〜２０ｎｍ程度の深さ形成ができる。

【０１００】その後、３００〜４００℃程度の比較的低
い温度でドライ酸化もしくはスチーム酸化により１〜２
原子層程度のシリコン酸化膜を多孔質シリコンの孔の壁
表面に形成する（ｃ）。０．１〜１％程度の濃度の希フ
ッ酸により表面をエッチングする。希フッ酸の表面張力
は７０ｄｙｎ／ｃｍ以上と高くし、シリコン表面の濡れ
性も悪いため、希フッ酸は多孔質シリコン層の孔内には
侵入せず、多孔質シリコン層のごく表面近傍だけのシリ
コン酸化膜がエッチングされる。

【０１０１】こうした表面近傍の酸化膜が除去された多
孔質シリコン層をクラスタツールにローディングする。
本プロセスでは、基板上に半導体、金属、絶縁体を大気
に一切曝すことなく、高清浄な雰囲気下で連続的に薄膜
形成ができることにある。

【０１０２】ローディング後、水素雰囲気下で１０００
〜１１００℃の熱処理をすると、内部に多孔質シリコン
層を残して表面だけ平坦な非多孔質の単結晶シリコン層
が得られる（ｄ）。Ｈ₂中に、ＳｉＨ₂Ｃｌ₂やＳｉＨＣ
ｌ₃を１〜１００ｐｐｍ程度含めると、表面の非多孔質
の単結晶シリコン層の平坦度は一層向上する。

【０１０３】次に、最表面が非多孔質した多孔質シリコ
ン層１０１上にＳｉＨ₂Ｃｌ₂を用いて１０００〜１１０
０℃、あるいはＳｉＨ₄を原料ガスにして９００〜１０
００℃で単結晶シリコン層１０２を０．５〜２μｍ程度
成長する（ｅ）。数１０Ｔｏｒｒ程度の減圧状態で成長
すれば、成長温度は８００〜８５０℃まで低温化でき
る。

【０１０４】次に、スチーム酸化によりエピ成長シリコ
ン表面を５ｎｍ〜１μｍ程度酸化し、酸化膜１０３を生
成する（ｆ）。これは、２Ｈ₂＋（１／２）Ｏ₂ガスを内
面をＰｔ／ＴｉＮコートしたリアクタ内に導入し、酸素
を完全に反応させ生成したＨ ₂＋Ｈ₂Ｏ雰囲気において、
３００〜４００℃で行う。

【０１０５】この上に、プラズマＣＶＤにより窒化シリ
コン絶縁膜１０４を０．０２〜１．５μｍ程度形成し
（ｇ）、連続してボロンドープのＰ⁺型のＳｉ層をプラ
ズマＣＶＤ法により１〜５００ｎｍ成膜した（ｈ）。さ
らにＩｒ薄膜１２２及びＮｉ薄膜１２３を０．１〜２μ
ｍ程度プラズマＣＶＤ装置を用いてそれぞれ堆積し
（ｉ）、この基板をデバイスウエハ１０７とした。

【０１０６】また、均一磁場ＤＲＭ（Dipole Ring Magn
et）多極励起方式を用いると、Ｒｕ、ＩｒやＮｉ薄膜の
高品質化が図れることに加え、大面積化が可能な高均一
性を得ることができる。また、周波数が２〜２０ＧＨｚ
程度のマイクロ波を用いたＲＬＳＡ（Radial Line Slot
Antenna）励起方式では、プラズマ照射エネルギが低
く、かつ１×１０¹²ｃｍ^-3程度の高均一高密度プラズマ
を生成することが可能であり、同様に高品質の酸化膜や
窒化膜やＳｉ膜を得ることが可能である。

【０１０７】次に、ｐ⁺型単結晶シリコン基体１００と
は異なる別のＳｉ基板１０８を用意し（ｊ）、ＨＦ等の
薬液洗浄により自然酸化膜除去と表面の水素終端化を行
い、この基板をハンドルウエハ１０８とした。

【０１０８】デバイスウエハ１０７のＮｉ層１２３とハ
ンドルウエハ１０８表面とが貼り合わせ界面になるよう
に、両者を接触させ貼り合わせ、熱処理を行った。

【０１０９】図５にデバイスウエハ１０７とハンドルウ
エハ１０８との貼り合わせ装置を示す。完全平坦ステー
ジ４００、リング状多段静電チャック４０１の温度を２
００〜４００℃に保つことで、表面の吸着水分、ハイド
ロカーボン等を常になくしておく。もちろん、クラスタ
ツール内の他のチャンバから搬送されてくるデバイスウ
エハ１０５、およびハンドルウエハ１０６表面の水分、
ハイドロカーボン、シロキサンの吸着は全くない。Ａ
ｒ，Ｎ₂等の超クリーンガスを用いて１×１０^-5〜１０
Ｔｏｒｒ程度の減圧雰囲気下で、まずウエハ中央を圧接
する。すなわち、静電チャック４０１にハンドルウエハ
１０８を保持することによってハンドルウエハ１０８を
静電チャック４０１の形状に沿って反らせ、ステージ部
４００の稼動により両ウエハを正確に位置合わせする。
そして、リング状多段静電チャック４０１の吸引電圧を
中央から周辺に向かって次第に弱くすることで、中央か
ら周辺に向かってウエハを貼り合わせていく。この時
は、シリサイド反応が起こらないような低い温度にして
おく。

【０１１０】なお、上記に示したように、デバイスウエ
ハ１０７とハンドルウエハ１０８の貼り合わせによるＳ
ＯＩ基体の形成において、酸化膜の存在しない超高清浄
な接合界面を安定して実現するために上記クラスタツー
ルでのプロセスを行った。したがって、貼り合わせ界面
となるデバイスウエハ１０７の金属表面、およびハンド
ルウエハ１０８のシリコン表面に、水分やシロキサン、
ハイドロカーボンの付着は全く無い。また、メタル表面
の酸化膜の成長がないようにするために、デバイスウエ
ハ１０７についてはＮｉ層１２３を成膜後、ハンドルウ
エハ１０８については水素ターミネイト処理の後、一切
大気に曝すことなく搬送し、連続してデバイスウエハ１
０７とハンドルウエハ１０８とを貼り合わせ、貼り合わ
せ界面に自然酸化膜などが全く存在しない超高清浄表面
での接着を行った。

【０１１１】上記熱処理は、Ａｒ雰囲気中、処理温度５
００℃に設定し、実処理ガスによる熱処理時間は１時間
である。本熱処理によるシリサイド反応によりＮｉ層１
２３はすべて１０ｎｍ程の厚さのニッケルシリサイド層
１２４になり両ウエハが接着し、貼り合わせウエハ１１
３が出来上がる（ｋ）。

【０１１２】次に、デバイスウエハ側ｐ⁺基板１００を
除去し（ｌ）、最後に上記貼り合わせ基体１１３を選択
エッチング溶液中に浸し、（多孔質シリコン残留部）１
０１をＨＦ／ＨＮＯ₃／ＣＨ₃ＣＯＯＨ／Ｈ₂Ｏ溶液等で
選択的エッチングし、９００℃以上の水素雰囲気で熱処
理を行い、表面が平滑化されたＳＯＩ基板１１４が完成
する（ｍ）。

【０１１３】ＳＩＭＳによるデプスプロファイル観察の
結果、本実施例では従来の金属基板ＳＯＩウエハの貼り
合わせ反応界面では実現し得なかった急峻なプロファイ
ルが得られており、各機能層（電磁波遮蔽層、貼り合わ
せ反応層）の膜厚を完全に制御することが可能となり、
３００ｍｍウエハのような大口径ウエハにおいてＣＭＯ
Ｓ制作工程と同等の熱工程履歴を経てもウエハの反りは
スターティングウエハと同等であり、膜の剥離といった
現象も見られないことが確認できた。

【０１１４】次に、図１２に示すように、この金属基板
ＳＯＩウエハ上に、ＭＯＳトランジスタを試作した。ま
ず、ＳｉＯ₂の絶縁膜を形成し、続いてＴａを０．５μ
ｍ形成した後、ゲート電極のパターニング、及びＦＥＴ
の活性領域となるソース・ドレインのパターニングを行
い、イオン注入によりソース・ドレイン層を形成した。
なお、本実施例では、イオン注入によるソース・ドレイ
ン領域の形成に際しＴａゲートをマスクとし、自己整合
的に行った。イオン注入層のアニールは、４５０℃の低
温で行った。また、イオン注入装置は、到達真空度１０
^-10Ｔｏｒｒであり、イオンビームによるチャンバ金属
のスパッタリングによる汚染が十分低くなるように設計
されたウルトラクリーン化イオン注入装置を用いた。ｎ
型ＭＯＳトランジスタのソース５０３が絶縁膜の開孔を
通して直下のＩｒ層１２２と接続され、またｐ型ＭＯＳ
トランジスタのソース５０２が直上のＣｕ配線５０４と
接続された、ＣＭＯＳ構成のインバータ回路を試作し
た。Ｉｒ層付き基板１０８は接地されており、また、Ｃ
ｕ配線５０４は、電源電圧と接続されている。今回、こ
のＣｕ配線５０４の面積は、チップ面積の２／３とし
た。

【０１１５】また、図１２の構造からＰ⁺型のＳｉ層１
２１を省いた構造のｎ型ＭＯＳ／ｐ型ＭＯＳトランジス
タそれぞれのサブスレッショルド特性は図８と同じよう
にある。これより、ΔＶ_Th＝−０．２［Ｖ］の電圧シフ
トが生じており、良好なＣＭＯＳインバータの動作を妨
げていることがわかる。これに対して本実施例にある素
子のサブスレッショルド特性は図９のようになる。本発
明の構成をとることで、Ｐ+型Ｓｉ層の存在によりΔＶ
_Thがキャンセルされている。本発明のＳＯＩウエハを用
いることにより、ΔＶ_Thの変化にも対応したＣＭＯＳイ
ンバータを開発することに成功した。

【０１１６】一方、すべてのプロセスが終了したウエハ
をエッチングし、埋め込み金属層を露出させた後、その
シート抵抗を測定した結果は図１０と同様であった。比
較のために本実施例におけるＩｒをすべてＮｉにおきか
えて作製した場合のシート抵抗を併記している。本実施
例の場合、貼り合わせ直後のシート抵抗と、すべてのプ
ロセス終了後のシート抵抗が変化していないが、後者で
は、著しいシート抵抗変化が観測される。計算による
と、貼り合わせ直後存在したＮｉのうち、４８％が貼り
合わせ後の各プロセスによりシリサイド化しており、ス
キンデプスに対して最適化した埋め込み金属層膜厚が変
化し、電磁界遮蔽の効果が失われている。本実施例の適
用により、よりプロセスマージンの広い金属基板ＳＯＩ
デバイスの作製が可能となった。

【０１１７】また本実施例において、平坦半導体層とし
てシリコンを用いたが、他の半導体、例えば、Ｇｅやダ
イヤモンド、ＧａＡｓなどを用いても本実施例と同じ結
果が得られる。

【０１１８】また本実施例において、反応停止層の材料
としてＩｒを用いたが、上記のようなプロセスに従うの
であれば、Ｉｒ以外のルテニウム（Ｒｕ）のような高融
点金属（合金）、半導体、およびそれらの化合物であっ
ても、本実施例と同じ結果が得られる。

【０１１９】また本実施例において、貼り合わせにはＮ
ｉのような金属とシリコンの反応、すなわちシリサイド
反応を用いたが、その他の反応である金属合金反応を用
いても、本実施例と同じ結果が得られる。

【０１２０】また本実施例において、シリサイドにはＮ
ｉとシリコンの化合物、すなわちニッケルシリサイドを
用いたが、その他の金属を含むシリサイドを用いても、
本実施例と同じ結果が得られる。

【０１２１】また本実施例において、デバイスウエハと
ハンドルウエハとの貼り合わせ工程は、デバイスウエハ
表面に形成したＮｉ膜をハンドルウエハの表面金属層に
密着させ熱工程を行ったが、デバイスウエハ表面に形成
したシリコン膜をハンドルウエハ上の金属層表面に密着
させ熱工程を行っても、本実施例と同じ結果が得られ
る。

【０１２２】また本実施例において、貼り合わせ後の熱
処理はＡｒ雰囲気中で行ったが、Ａｒ以外の不活性ガ
ス、すなわちＮ₂、Ｈｅであっても、本実施例と同じ結
果が得られることは。その他は、先の実施例と同様に適
宜変更できる。

【０１２３】又、窒化シリコン膜を窒化アルミニウム膜
にしたり、ハンドルウエハの裏面に金属のような低抵抗
の層を設けて、それを接地することも好ましいものであ
る。又、ＦＥＴに代えてバイポーラトランジスタを形成
してもよい。

【０１２４】

【発明の効果】本発明により、従来技術では実現し得な
かった低温プロセスによる高品質金属基板ＳＯＩウエハ
作製方法と高品質金属基板ＳＯＩウエハを提供すること
に加えて、さらにＳＯＩデバイスの大電流駆動能力化、
配線上伝搬信号の高速化、放熱能力の向上による高信頼
化を実現可能とすることができる。すなわち、本発明に
よって初めてギガ・スケール・インテグレーション（Ｇ
ＳＩ）が現実のものとなる。

【図面の簡単な説明】

【図１】本発明の半導体基板と其の作業方法を示す。

【図２】ＳＯＩウエハ作製プロセスフローを示す概念図
である。

【図３】クラスタツールの構成を示す概念図である。

【図４】二周波励起プラズマ装置を示す概念図である。

【図５】貼り合わせの工程を示す模式図である。

【図６】作製したＣＭＯＳデバイスの断面構造を示す模
式図である。

【図７】シリコン上、及び金属ＳＯＩ基板上のＡｌ配線
上を１ｍｍ、２ｍｍ伝播した時の０．１ｎｓｅｃパルス
信号波形を示すグラフである。

【図８】ｐＭＯＳ／ｎＭＯＳのサブスレッショルド特性
を示すグラフである。

【図９】電源反転型のｐＭＯＳ／ｎＭＯＳのサブスレッ
ショルド特性を示すグラフである。

【図１０】埋め込み金属層のシート抵抗を示すグラフで
ある。

【図１１】本発明の別の実施例によるＳＯＩ基板の作製
法を示す。

【図１２】別の実施例によるＣＭＯＳデバイスの断面積
を示す。

【符号の説明】

１ 第１の部材、 ２ 絶縁層、 ３ 第１の反応抑止層（反応停止層）、 ４ 第１の反応前駆層、 ５ 第２の部材、 ６ 第２の反応抑止層、 ７ 第２の反応前駆層、 ８ 導電性材料層（反応層）、 １０ 半導体層、 １００ ｐ⁺型単結晶シリコン基体、 １０１ 多孔質シリコン層、 １０２ 単結晶シリコン層、 １０３ 酸化膜、 １０４ 窒化シリコン絶縁膜、 １０５ Ｒｕ薄膜、 １０６ アモルファスシリコン層、 １０７ デバイスウエハ、 １０８ Ｓｉ基板、 １０９ Ｒｕ薄膜、 １１０ Ｎｉ薄膜、 １１１ ハンドルウエハ、 １１２ シリサイド層、 １１３ 貼り合わせウエハ、 １１４ ＳＯＩ基板、 １２２ Ｒｕ薄膜、 １２３ Ｎｉ薄膜、 １２４ ニッケルシリサイド層、 ３００ チャンバ、 ３０１ ターゲット、 ３０２ ガス導入口、 ３０３ 真空排気系、 ３０４ ＲＦ電源、 ３０５ 試料、 ３０６ マッチング回路、 ３０７ シールド、 ４００ 完全平坦ステージ、 ４０１ リング状多段静電チャック、 ５０１ Ｔａ基板、 ５０２ ｐ型ＭＯＳトランジスタのソース、 ５０３ ｎ型ＭＯＳトランジスタのソース、 ５０４ メタル配線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２の１の17の 301 (72)発明者 田中 信義 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 篠原 壽邦 宮城県仙台市青葉区荒巻字青葉（無番地) 東北大学工学部電子工学科内 (72)発明者 牛木 健雄 宮城県仙台市青葉区荒巻字青葉（無番地) 東北大学工学部電子工学科内 (72)発明者 新田 雄久 東京都文京区本郷４丁目１番４号株式会社 ウルトラクリーンテクノロジー開発研究所 内

Claims (44)

【特許請求の範囲】
1. 【請求項１】 基材の上に設けられた導電性材料層と、
   該導電性材料層の上に設けられた絶縁層と、該絶縁層上
   に設けられた半導体層と、を有する半導体基板におい
   て、 前記導電性材料層は、金属同士の反応層、金属と半導体
   の反応層、金属と金属半導体化合物との反応層、半導体
   と金属半導体化合物との反応層、金属半導体化合物同士
   の反応層から選択される少なくとも１つからなる導電性
   の層を有し、 前記導電性材料層と前記絶縁層との間及び／又は、前記
   基材と前記導電性材料層との間に、前記導電性材料とは
   異なる材料からなる反応抑止層を有することを特徴とす
   る半導体基板。
2. 【請求項２】 前記半導体層は単結晶層であることを特
   徴とする請求項１に記載の半導体基板。
3. 【請求項３】 前記基材は少なくとも表面が半導体から
   なる請求項１に記載の半導体基板。
4. 【請求項４】 前記絶縁層は、シリコン酸化膜とシリコ
   ン窒化物又はシリコン酸化膜とアルミニウム窒化物を含
   むことを特徴とする請求項１に記載の半導体基板。
5. 【請求項５】 前記反応層はシリサイド、前記基材の表
   面はシリコンであることを特徴とする請求項３に記載の
   半導体基板。
6. 【請求項６】 前記反応抑止層は、金属、半導体、金属
   化合物の少なくともいずれか１層を含むことを特徴とす
   る請求項１又は３のいずれか１項に記載の半導体基板。
7. 【請求項７】 前記反応抑止層は、Ｒｕ、Ｉｒ、Ｖ、Ｔ
   ｉ、Ｃｕ、Ｂｅ、Ａｇ、Ｏｓ、Ｍｏ及びＷの内少なくと
   も１つ含む金属又は金属化合物であることを特徴とする
   請求項１又は３に記載の半導体基板。
8. 【請求項８】 前記絶縁膜側に形成された反応抑止層の
   少なくとも一部は、良好な信号伝搬に必要とされる最高
   周波数成分に対応する電磁波の表皮深さより厚いことを
   特徴とする請求項１又は３に記載の半導体基板。
9. 【請求項９】 前記反応抑止層をデバイスへの電源供給
   ライン又は接地ラインとすることを特徴とする請求項１
   又は３に記載の半導体基板。
10. 【請求項１０】 前記反応抑止層は、ノンドープシリコ
    ンと仕事関数が異なる導電性材料からなることを特徴と
    する請求項１又は３に記載の半導体基板。
11. 【請求項１１】 前記絶縁層と前記反応抑止層の間に、
    ノンドープシリコンと仕事関数が異なる導電性材料層を
    設けることを特徴とする請求項１又は３に記載の半導体
    基板。
12. 【請求項１２】 前記半導体は、ｎ−Ｓｉ、ｎ⁺−Ｓ
    ｉ、ｐ−Ｓｉ又はｐ⁺−Ｓｉであることを特徴とする請
    求項１又は３に記載の半導体基板。
13. 【請求項１３】 前記反応層はシリサイド、前記反応抑
    止層は金属であることを特徴とする請求項１に記載の半
    導体基板。
14. 【請求項１４】 前記反応抑止層は、前記反応層形成時
    の温度では、該反応層と反応しない材料からなることを
    特徴とする請求項１に記載の半導体基板。
15. 【請求項１５】 請求項１記載の半導体基板の製造方法
    において、第１の部材の単結晶半導体からなる表面上に
    絶縁層を形成する工程、前記絶縁層上に、金属、半導体
    又は金属化合物のいずれかからなる第１の反応前駆層を
    形成する工程、第２の部材の表面に金属、半導体又は金
    属化合物のいずれかからなる第２の反応前駆層を有する
    第２の部材又はそれ自体が反応前駆層となる第２の部材
    を用意する工程、前記第１及び第２の反応前駆層を接触
    し反応させて、前記第１及び第２の部材を貼り合わせる
    工程、を含み、前記第１の反応前駆層と前記絶縁層との
    間及び／又は前記第２の反応前駆層と第２の部材との間
    に、前記第１及び第２の反応前駆層のいずれとも異なる
    材料からなる反応抑止層を形成する工程をさらに含むこ
    とを特徴とする半導体基板の製造方法。
16. 【請求項１６】 前記反応抑止層は、Ｒｕ、Ｉｒ、Ａ
    ｇ、Ｏｓ、Ｔｌ、Ｃｕ、Ｂｉ、Ｐｂ、Ｓｎ、Ｍｏ、Ｉ
    ｎ、Ｚｎから選択される少なくとも１種の金属又は金属
    化合物であることを特徴とする請求項１５に記載の半導
    体基板の製造方法。
17. 【請求項１７】 前記反応抑止層は、ＴａＮ、ＴａＳｉ
    Ｎ、ＴｉＮ、ＴｉＳｉＮ、ＷＮ、ＷＳｉＮから選択され
    る少なくとも１種の金属化合物であることを特徴とする
    請求項１５に記載の半導体基板の製造方法。
18. 【請求項１８】 前記第１及び第２の反応前駆層の一方
    はシリコンであることを特徴とする請求項１５に記載の
    半導体基板の製造方法。
19. 【請求項１９】 前記第１及び第２の反応前駆層の一方
    はシリコンであり、他方は第１の金属であり、前記反応
    抑止層はシリコンに対する反応性が該第１の金属よりも
    弱い第２の金属である請求項１５に記載の半導体基板の
    製造方法。
20. 【請求項２０】 前記第１の金属は、Ｍｇ、Ｃｏ、Ｎ
    ｉ、Ｐｄ、Ｐｔ、Ｔａから選択される少なくとも１種金
    属を含み、前記第２の金属は、Ｒｕ、Ｉｒ、Ａｇ、Ｏ
    ｓ、Ｔｌ、Ｃｕ、Ｂｉ、Ｐｂ、Ｓｎ、Ｍｏ、Ｉｎ、Ｚｎ
    から選択される少なくとも１種の金属化合物である請求
    項１９に記載の半導体基板の製造方法。
21. 【請求項２１】 シリコン単結晶基板又はシリコン単結
    晶薄膜エピタキシャル層の表面に絶縁層を形成する工
    程、前記絶縁層表面に第１の金属堆積膜を形成する工
    程、及び前記第１の金属堆積膜表面に第２の金属堆積膜
    を形成する工程を経て第１の基板を作製し、一方、シリ
    コン単結晶基板の表面に第３の金属堆積膜を形成する工
    程及び前記第３の金属堆積膜表面に第４の金属堆積膜を
    形成する工程を経て第２の基板を作製し、続いて、前記
    第１の基板の第２の金属堆積膜と前記第２の基板の第４
    の金属堆積膜とを密着させて熱処理を行い、前記第２の
    金属堆積膜と前記第４の金属堆積膜を合金化反応を起こ
    させる工程を含むことを特徴とする請求項１に記載の半
    導体基板の作製方法。
22. 【請求項２２】 シリコン単結晶基板もしくはシリコン
    単結晶薄膜エピタキシャル層の表面に絶縁層を形成する
    工程、前記絶縁層表面に第１の金属堆積膜を形成する工
    程及び前記第１の金属堆積膜表面に第２の金属堆積膜を
    形成する工程を経て第１の基板を作製し、一方、シリコ
    ン単結晶基板の表面に第３の金属堆積膜を形成する工程
    及び前記第３の金属堆積膜表面にシリコン堆積膜を形成
    する工程を経て第２の基板を作製し、続いて、前記第１
    の基板の第２の金属堆積膜と前記第２の基板のシリコン
    堆積膜とを密着させて熱処理を行い、前記第２の金属堆
    積膜と前記シリコン堆積膜をシリサイド化反応させる工
    程を含むことを特徴とする請求項１に記載の半導体基板
    の作製方法。
23. 【請求項２３】 前記第１の金属堆積膜は、前記第２の
    金属堆積膜とは合金を形成しない金属であることを特徴
    とする請求項２１又は２２に記載の半導体基板の作製方
    法。
24. 【請求項２４】 シリコン単結晶基板もしくはシリコン
    単結晶薄膜エピタキシャル層の表面に絶縁層を形成する
    工程、前記絶縁層表面に第１の金属堆積膜を形成する工
    程及び前記第１の金属堆積膜表面にシリコン堆積膜を形
    成する工程を経て第１の基板を作製し、一方、シリコン
    単結晶基板の表面に第３の金属堆積膜を形成する工程及
    び前記第３の金属堆積膜表面に第４の金属堆積膜を形成
    する工程を経て第２の基板を作製し、前記第１の基板の
    シリコン堆積膜と前記第２の基板の第４の金属堆積膜と
    密着させて熱処理を行い、前記シリコン堆積膜と前記第
    ４の金属堆積膜をシリサイド化反応させる工程を含むこ
    とを特徴とする請求項１に記載の半導体基板の作製方
    法。
25. 【請求項２５】 シリコン単結晶基板もしくはシリコン
    単結晶薄膜エピタキシャル層の表面に絶縁層を形成する
    工程、前記絶縁層表面に第１の金属堆積膜を形成する工
    程及び前記第１の金属堆積膜表面にシリコン堆積膜を形
    成する工程を経て第１の基板を作製し、一方、シリコン
    単結晶基板の表面に第３の金属堆積膜を形成する工程、
    前記第３の金属堆積膜表面に第４の金属堆積膜を形成す
    る工程及び前記第４の金属堆積膜表面にシリコン堆積膜
    を形成する工程を経て第２の基板を作製し、続いて、前
    記第１の基板のシリコン堆積膜と前記第２の基板のシリ
    コン堆積膜とを密着させて熱処理を行い、前記第４の金
    属堆積膜を前記第２の基板の前記シリコン堆積膜と、さ
    らに連続して前記第１の基板の前記シリコン堆積膜とシ
    リサイド化反応させる工程を含むことを特徴とする請求
    項１に記載の半導体基板の作製方法。
26. 【請求項２６】 前記第１の金属堆積膜は、前記シリコ
    ン堆積膜とはシリサイドを形成しない金属であることを
    特徴とする請求項２４又は２５に記載の半導体基板の作
    製方法。
27. 【請求項２７】 基材の上に設けられた導電性材料層
    と、該導電性材料層の上に設けられた絶縁層と、該絶縁
    層上に設けられた半導体層と、を有する半導体基板にお
    いて、 前記導電性材料層は金属又は金属化合物であり、前記導
    電性材料層と前記絶縁層との間及び／又は前記基材と前
    記導電性材料層との間に、前記導電性材料より反応性の
    低い金属又は金属化合物からなる層を有することを特徴
    とする半導体基板。
28. 【請求項２８】 前記半導体層は単結晶層であることを
    特徴とする請求項２７に記載の半導体基板。
29. 【請求項２９】 前記基材は少なくとも表面が半導体か
    らなる請求項２７に記載の半導体基板。
30. 【請求項３０】 前記絶縁層は、シリコン酸化膜とシリ
    コン窒化物又はシリコン酸化膜とアルミニウム窒化物を
    含むことを特徴とする請求項２７に記載の半導体基板。
31. 【請求項３１】 前記導電性材料層はシリサイド、前記
    基材の表面はシリコンであることを特徴とする請求項２
    ９に記載の半導体基板。
32. 【請求項３２】 前記反応抑止層は、高融点金属、又
    は、高融点金属化合物の少なくともいずれか１層を含む
    ことを特徴とする請求項２７に記載の半導体基板。
33. 【請求項３３】 前記反応性の低い層は、Ｒｕ、Ｉｒ、
    Ｖ、Ｔｉ、Ｃｕ、Ｂｅ、Ａｇ、Ｏｓ、Ｍｏ及びＷの内少
    なくとも１つ含む金属又は金属化合物であることを特徴
    とする請求項２７に記載の半導体基板。
34. 【請求項３４】 前記絶縁膜側に形成された反応性の低
    い層の少なくとも一部は、良好な信号伝搬に必要とされ
    る最高周波数成分に対応する電磁波の表皮深さより厚い
    ことを特徴とする請求項２７に記載の半導体基板。
35. 【請求項３５】 前記反応性の低い層をデバイスへの電
    源供給ライン又は接地ラインとすることを特徴とする請
    求項２７に記載の半導体基板。
36. 【請求項３６】 前記反応性の低い層と、前記絶縁層と
    の間に、ドープされた半導体層を有することを特徴とす
    る請求項１又は２７記載の半導体基板。
37. 【請求項３７】 前記絶縁層と前記反応性の低い層の間
    に、ノンドープシリコンと仕事関数が異なる更に別の導
    電性材料層を設けることを特徴とする請求項２７に記載
    の半導体基板。
38. 【請求項３８】 前記基材は、ｎ−Ｓｉ、ｎ⁺−Ｓｉ、
    ｐ−Ｓｉ又はｐ⁺−Ｓｉであることを特徴とする請求項
    １又は２７に記載の半導体基板。
39. 【請求項３９】 前記導電性材料層はシリサイド、前記
    反応性の低い層は高融点金属であることを特徴とする請
    求項２７に記載の半導体基板。
40. 【請求項４０】 前記反応性の低い層は、前記導電性材
    料層形成時の温度では、該導電性材料層と反応しない材
    料からなることを特徴とする請求項２７に記載の半導体
    基板。
41. 【請求項４１】 請求項２７記載の半導体基板の製造方
    法において、第１の部材の単結晶半導体からなる表面上
    に絶縁層を形成する工程、前記絶縁層上に、金属、半導
    体又は金属化合物のいずれかからなる第１の反応前駆層
    を形成する工程、第２の部材の表面に金属、半導体又は
    金属化合物のいずれかからなる第２の反応前駆層を有す
    る第２の部材又はそれ自体が反応前駆層となる第２の部
    材を用意する工程、前記第１及び第２の反応前駆層を接
    触し反応させて、前記第１及び第２の部材を貼り合わせ
    る工程、を含み、前記第１の反応前駆層と前記絶縁層と
    の間及び／又は前記第２の反応前駆層と第２の部材との
    間に、前記第１及び第２の反応前駆層のいずれとも異な
    る材料からなる反応抑止層を形成する工程をさらに含む
    ことを特徴とする半導体基板の製造方法。
42. 【請求項４２】 前記反応性の低い層は、Ｒｕ、Ｉｒ、
    Ａｇ、Ｏｓ、Ｔｌ、Ｃｕ、Ｂｉ、Ｐｂ、Ｓｎ、Ｍｏ、Ｉ
    ｎ、Ｚｎから選択される少なくとも１種の金属又は金属
    化合物、又はＴａＮ、ＴａＳｉＮ、ＴｉＮ、ＴｉＳｉ
    Ｎ、ＷＮ、ＷＳｉＮから選択される少なくとも１種の金
    属化合物であることを特徴とする請求項２７に記載の半
    導体基板の製造方法。
43. 【請求項４３】 前記基材の裏面には、金属が設けられ
    ている請求項１又は２７に記載の半導体基板。
44. 【請求項４４】 前記半導体層は、ＦＥＴ又はバイポー
    ラトランジスタの活性領域を有しており、該活性領域の
    一部が前記絶縁層に設けられた開孔を通して前記導電性
    材料層及び／又は前記反応性の低い層に接続されている
    請求項２７に記載の半導体基板。