JP2003509843A - 2つの半導体構成要素間の導電性ボンディング方法 - Google Patents

2つの半導体構成要素間の導電性ボンディング方法

Info

Publication number
JP2003509843A
JP2003509843A JP2001522578A JP2001522578A JP2003509843A JP 2003509843 A JP2003509843 A JP 2003509843A JP 2001522578 A JP2001522578 A JP 2001522578A JP 2001522578 A JP2001522578 A JP 2001522578A JP 2003509843 A JP2003509843 A JP 2003509843A
Authority
JP
Japan
Prior art keywords
layer
heat treatment
semiconductor component
deposited
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001522578A
Other languages
English (en)
Other versions
JP4688387B2 (ja
Inventor
クロード ジョーソー,
エリック ジャラギエ,
ロラン マダール,
Original Assignee
コミツサリア タ レネルジー アトミーク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミツサリア タ レネルジー アトミーク filed Critical コミツサリア タ レネルジー アトミーク
Publication of JP2003509843A publication Critical patent/JP2003509843A/ja
Application granted granted Critical
Publication of JP4688387B2 publication Critical patent/JP4688387B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/7602Making of isolation regions between components between components manufactured in an active substrate comprising SiC compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 本発明は、熱処理を利用して第1の半導体構成要素(10)の表面と第2の半導体構成要素(12)の表面との間における導電性ボンディングをする方法に関する。その方法は、熱処理後にそれら2つの表面間における導電性ボンディングを確保する構成とされた物質の中間の層(11、15、16、13)を少なくとも一つ伴い、熱処理が当該物質と前記半導体構成要素(10、12)の間に反応生成物を生じさせないように蒸着する層を選択し、前記表面を互いに対して押し付け、それから熱処理を実行する、ということによって構成される。例えば、前記第1及び第2の半導体構成要素(10、12)はSiCとし、前記中間の層はタングステン膜(11、13)やシリコン膜(15、16)で構成し、結果としてWSi2で構成される混合物(14)を生じる。

Description

【発明の詳細な説明】
【0001】 (技術分野) 本発明は、2つの半導体構成要素の間における導電性のあるボンディングの生
成を可能にする方法に関する。
【0002】 (従来技術の状況) マイクロエレクトロニクスの分野では、半導体物質の薄膜を土台上に移植する
技術がしばしば用いられる。この技術が用いられるケースとしては、特に、Ga
As上で作られるデバイスであってGaAsの薄膜により構成された基板をシリ
コンの土台上に置くことが好まれるものに係るケースが挙げられる。この技術に
よる解決策は、いくつかの利点を与える。シリコンとの関係ではGaAsは高価
な物質であることから、その解決策によればコストを低減することが可能になる
。また、GaAsは壊れ易く、そのためにGaAsを取り扱うには細心の注意を
払わなければならないので、その解決策によれば取扱いを容易にすることもでき
る。さらに、シリコンの方がGaAsよりも軽いので、その解決策によれば、空
間的な用途についての重要なパラメータである構成部品の重量を軽減することも
可能になる。
【0003】 このような移植は、従来より酸化物を用いるボンディングによって行われてお
り、かかるタイプのボンディングは制御が容易なものとなっている。しかしなが
ら酸化物を用いるボンディングには、薄膜がその土台から電気的に絶縁されると
いう独特の特質がある。このため、ある用途については、基板中を通じる鉛直方
向の電気伝導を確保することが必要とされる。その必要があるケースとしては、
特に、シリコンの土台上に形成されたSiCの膜上で作られるダイオードに係る
ケースやシリコン上でのGaAsの蒸着によって作られる太陽電池に係るケース
が挙げられる。
【0004】 さらに、あるタイプのトランジスタ(例えば、透過性ベースや金属ベースを有
するトランジスタ)については、それらのトランジスタの製造材料である半導体
の層の下に金属層を埋め込むことが必要とされる。このタイプの層を生成するこ
とは難しく、このタイプの構造を作るには導電性のボンディングが最も簡便な方
法である。
【0005】 2つのシリコンのプレートの導電性ボンディングを生成することについては、
いくつかの解決策が提案されている。一般に挙げることができるものとしては、
J. Electrochem. Soc., Vol. 141, No. 10, October 1994, pages 2829-2833に
掲載されたK. LJUNGBERG等による論文“Buried Cobalt Silicide Layers in Sil
icon Created by Wafer Bonding”や、J. Electrochem. Soc., Vol. 145, No. 4
, April 1998, pages 1360-1362に掲載されたZhi Xiong Xiao等による論文“Low
Temperature Silicon Wafer to Wafer Bonding with Nickel Silicide”がある
。これらの解決策は、いずれも皆、金属及び半導体物質の反応により、ボンディ
ングをする各プレートの面上に蒸着された金属からケイ化物を形成することから
成っている。これらの解決策には不都合な点が2つある。一方では、ケイ化物の
形成が半導体膜の一部を消費し、このことが非常に薄い薄膜のケースにおいて不
都合な点となり得る。他方では、半導体中への金属の拡散が生じ、このことがそ
の特性を劣化させる結果をもたらす。これは、特にニッケルを用いているケース
である。さらに、形成される化合物が高温の状態で安定しているものではなく、
このことがボンディングの生成をした後で熱処理をすることについての可能性を
制限する。これらの2つのことは、ボンディング後に高い温度(SiCのケース
では1600℃のオーダーの温度)の使用を伴い得るエピタキシーの実行が望ま
れる場合に極めて重要なこととなり得る。
【0006】 (発明の説明) 上述した不都合な点を改善するために、本発明は、電気的に接続するべき2つ
の半導体物質の少なくとも一つとは反応しない1つ以上の層から生成されるボン
ディングを提案する。
【0007】 このため、本発明の主題は、熱処理によって第1の半導体構成要素の面と第2
の半導体構成要素の面との間に導電性のあるボンディングを生成する方法であっ
て、 −前記第1の半導体構成要素の前記面上に少なくとも一つの物質の層を蒸着す
ると共に前記第2の半導体構成要素の前記面上に少なくとも一つの物質の層を蒸
着する、蒸着であって、それらの蒸着した層が前記熱処理中に結合して前記2つ
の面の間に導電性のあるボンディングを与える層を形成するものである、蒸着を
し、 −前記面の間における蒸着した物質の前記層の介在によって、前記面の一方を
他方に対して当て、 −前記熱処理を実行し、前記第1の半導体構成要素の前記面上へと蒸着した物
質の層と前記第2の半導体構成要素の前記面上へと蒸着した物質の層とが、熱処
理中に固相で反応し、かつ、前記第1及び第2の半導体構成要素に対する関係で
温度安定な混合物を形成するように選ばれており、熱処理が前記蒸着した物質と
前記半導体構成要素の少なくとも一つとの間に反応生成物を誘発しないことを特
徴とする、ことによって構成される方法、である。
【0008】 具体的な一実施形態によれば、前記第1の半導体構成要素の面上に蒸着した前
記層の物質を前記第2の半導体構成要素の面上に蒸着した前記層の物質とは別の
ものとし、混合物を形成する熱処理が前記第1及び第2の半導体との反応生成物
を誘発しない。
【0009】 具体的な他の実施形態によれば、前記物質の層のうちの一つを、余分の厚さを
伴って蒸着して、その層の一部分が、他の前記物質の層と接触した状態で他の蒸
着した物質の層と結合して前記安定な混合物を形成し、余分の厚さを伴って蒸着
した前記層の他の部分が、それを蒸着した半導体構成要素と接触した状態で、そ
の半導体構成要素と熱処理中に反応してオーム接触を伴う膜を形成する、ように
する。
【0010】 前記蒸着した物質の層の間には、酸化物の層を設けることにしてもよく、前記
酸化物は、前記蒸着した層の少なくとも一つの物質と反応するように選び、前記
酸化物の層と前記酸化物が反応する物質の層との厚さは、形成される酸化物が前
記導電性のあるボンディングを実質的に害しない絶縁された沈降物の形態となる
ような厚さにする。その酸化物の層は、例えば、真空蒸着やゾル−ゲル型蒸着の
うちから選んだ方法により、前記物質の層のうちの一つに蒸着することにしても
よく、あるいは、それらの双方に蒸着することにしてもよい。
【0011】 ボンディングの状態をより良くするためには、熱処理中に前記第1及び第2の
半導体構成要素の一方を他方に対して押し付けるものとすることができる。
【0012】 導電性のあるボンディングは、同一の物質の混合物から生じさせるものとして
もよい。一例としては、前記第1の半導体構成要素をSiCとすると共に前記第
2の半導体構成要素をSiCとし、中間の層は、前記第1の半導体構成要素の前
記面上のタングステンの層及びシリコンの層と前記第2の半導体構成要素の前記
面上のタングステンの層及びシリコンの層とを有するものとし、熱処理の後に形
成される前記混合物がWSiを有することにする。
【0013】 前記半導体構成要素のうちの一つを薄膜とする場合には、この方法は、その薄
膜を、基板の表在層であって前記基板の残りの部分から分離することを予定した
ものとして定める、ことによって構成される事前の過程を含むものとしてもよい
。第1の実施形態の例によれば、前記事前の過程の間に、土台、犠牲層及び前記
薄膜を積層することによって前記基板を形成し、前記犠牲層の溶解により、前記
ボンディングの生成後に、前記基板の残りの部分からの前記薄膜の分離を行う。
第2の実施形態の例によれば、前記事前の過程の間に、イオン注入により得られ
るマイクロ−キャビテの層によって前記薄膜を基板にボンディングし、前記ボン
ディングの熱処理、特定の熱処理、物理的な力の適用、又は熱処理及び物理的な
力の適用の組合せに引き続くものとして前記基板の残りの部分からの前記薄膜の
分離を行う。
【0014】 (図面の簡単な説明) 限定的でない例として述べると共に添付図面を参照して行う以下の説明を読む
ことにより、本発明はよりよく理解され、かつ、他の利点や具体的な特徴も明ら
かになるであろう。添付図面において、 −図1Aないし図1Dは、本発明の方法に基づく2つの半導体構成要素の間に
おける導電性のあるボンディングの生成の第1の例を例示した図であり、 −図2Aないし図2Eは、本発明の方法に基づく2つの半導体構成要素の間に
おける導電性のあるボンディングの生成の第2の例を例示した図であり、 −図3Aないし図3Dは、本発明の方法に基づく2つの半導体構成要素の間に
おける導電性のあるボンディングの生成の第3の例を例示した図である。
【0015】 (発明の実施形態の詳細な説明) 本発明は、電気的に接続されるべき半導体構成要素の一方ないし他方と反応し
ない層を用いてボンディングを生成することを提案する。
【0016】 本発明によれば、ボンディングする2つの構成要素間に介在させる物質が熱処
理中に反応し、それらの構成要素に対する関係において高温の状態で安定してい
る混合物を形成する。ここで特筆すべき点として、形成される混合物は、熱処理
の温度より高い温度でもそれらの構成要素に対して安定したものとなる。各構成
要素がSiCで作られ、かつ、それらのうちの一つをエピタキシーの対象とすべ
き場合には、この高温状態での安定性が特に重要となる。
【0017】 本発明に基づく方法は、拡散隔膜を用いることを必要としないが、拡散隔膜を
用いることにしてもよい。
【0018】 介在させる物質は、次の物質とするのが好ましい。 −W(若しくはWを基礎とする化合物)/Si −W(若しくはWを基礎とする化合物)/Si/W(若しくはWを基礎とする 化合物)
【0019】 介在させる層の厚さは、概して、それらの層におけるすべての物質が相互作用
して新たな安定した物質を形成することになる寸法に合わせる。ただし、いくつ
かのケースにおいては、他よりも大きい余分の厚さを有する物質の層を少なくと
も一つ用いるのが有効である場合もある。後に、この余分の厚さの物質は、その
物質が接触している構成要素と高温の熱処理中に反応してオーム接触を伴った膜
を形成する。
【0020】 例えば、ボンディングする各構成要素がSiCで作られ、かつ、介在させる各
層がW及びSiで作られる場合について、介在させる層のすべてが反応するため
には、(単一ないし複数の)W層の全体の厚さに対する(単一ないし複数の)S
i層の全体の厚さの比率を2.5に等しいかあるいは2.5に近い比率にしてW
Siの均質な層を得るようにする必要がある。反応することが可能な余分の厚
さを有するようにするためには、その比率が2.5を僅かに下回っている必要が
ある。これにより、高温の状態で同様に安定しているWSi及びWCを基礎とし
た薄膜を得ることが可能になる。
【0021】 反応速度のアプローチに基づき、2つの半導体構成要素をボンディングした熱
処理の後における、デバイスの製造中に用いられる温度とそれらの使用中に用い
られる温度とで熱力学的に一方ないし他方の半導体物質に対して安定しているだ
けの層を使用する。例えば、炭化ケイ素上に炭化ケイ素を移植するケースでは、
SiC構成要素/W層/Si層−Si層/W層/SiCといった具合の積層構造
を用いることができる(ここで、シリコンは非結晶質(アモルファス)若しくは
結晶質である。)。熱処理中には、タングステンがシリコンと反応してWSi を形成する。SiC/W(厚さ0.1μm)/Si(厚さ0.25μm)−Si
(厚さ0.25μm)/W(厚さ0.1μm)/SiCの構造にあっては、Si
C/WSi/SiCが得られる。650℃から反応が起こり、SiCの薄膜を
消費することなく、この反応が必然的にシリコンのタングステンとの反応を伴い
、そして、系は、1600℃よりも高い温度の状態において安定であるものとな
る。
【0022】 図1Aないし図1Dは、本発明に基づく方法の第1の実施形態の例を示した横
断図であり、この例についてはボンディングを反応速度のアプローチに基づいて
実行している。図1Aは、SiCプレート10がタングステンの層11、シリコ
ンの層15によって順に被覆されているものを示している。図1Bは、SiCプ
レート12がタングステンの層13、シリコンの層16によって順に被覆されて
いるものを示している。図1Cは、図1Aに示した構造と図1Bに示した構造の
接合を示しており、それらの構造は、それらの層15及び16を介して接触した
状態とされている。650℃からの熱処理の後に、図1Dに示した集成体が得ら
れる。SiCプレート10とSiCプレート12の間でWSiを構成する中間
の層14が形成され、SiCプレート10は、この中間の層14のおかげでSi
Cプレート12に対して導電性のあるボンディングにより接続される。
【0023】 このような導電性のあるボンディングは、薄い半導体の膜を半導体の土台上に
ボンディングすることに利用できる。その薄膜が得られるようにするには、2つ
のボンディングするプレートのうちの一方の厚さを小さくすることにしてもよい
。これには主に不都合な点が2つある。一方では、薄膜をその厚さ中の全体に亘
って均質なものとして得ることが困難であるという点があり、また他方では、そ
の膜を与える半導体プレートの残りの部分からロスを生じるという点がある。本
発明は、さらに、これらの不都合な点を改善することも可能にする。第1の解決
策では犠牲層を利用する。第2の解決策では、イオン注入後のへき開方法を採用
する。
【0024】 図2Aないし図2Eは、半導体のSiCプレートと犠牲層の溶解によって得ら
れる薄いSiC膜との間における、反応速度のアプローチに基づいた導電性のあ
るボンディングの生成を例示した横断図である。図2Aは、シリコン・プレート
30が酸化ケイ素ないし窒化ケイ素の層31によって被覆されているものを示し
ており、この酸化ケイ素ないし窒化ケイ素の層31が犠牲層として利用されるこ
とになる。その犠牲層31は、SiC層32、タングステンの層33、シリコン
の層37によって順に被覆されており、これらのうちのSiC層32が薄膜を与
えるものとなる。図2Bは、SiCプレート34がタングステンの層35及びシ
リコンの層38によって被覆されているものを示している。図2Cは、図2Aに
示した構造と図2Bに示した構造の接合を示しており、それらの構造は、それら
の層37及び38を介して接触した状態とされている。650℃からの熱処理の
後に、図2Dに示した集成体が得られる。SiC層32は、WSiによって構
成された中間の層36のおかげでSiCプレート34に対して導電性のあるボン
ディングを介して接続される。その後、犠牲層は、当業者に知られている手法に
よって溶解される。一方では、図2Eに示した構造、すなわち、SiCの土台に
電気的な接続を介してボンディングされたSiCの薄膜が得られ、また他方では
、再利用可能なシリコン・プレートが得られる。
【0025】 図3Aないし図3Dは、半導体のSiCプレートとイオン注入後のへき開によ
って得られる薄いSiC膜との間における、反応速度のアプローチに基づいた導
電性のあるボンディングの生成を例示した横断図である。図3Aは、SiCプレ
ート50の内部にマイクロ−キャビティの層51が生成されているものを示して
いる。このマイクロ−キャビティの層51は、文献FR-A-2 681 472により開示さ
れている手法に基づき、プレート50の面のうちの一方を通じてのイオン注入に
よってプレート50内に生成されたものである。そのプレート50の注入がなさ
れた面上には、タングステンの層52、シリコンの層57が順に蒸着されている
。図3Bは、SiCのプレート53がタングステンの層54及びシリコンの層5
8によって被覆されているものを示している。図3Cは、図3Aに示した構造と
図3Bに示した構造の接合を示しており、それらの構造は、それらの層57及び
58を介して接触した状態とされている。熱処理の後に、図3Dに示した集成体
が得られる。その熱処理は、マイクロ−キャビティの層に沿ったプレート50の
へき開を生じさせる。SiCの薄膜55が残り、このSiCの薄膜55は、WS
を構成している中間の層56のおかげでSiCプレート53に対して導電性
のあるボンディングにより接続される。プレート50の残余部分は、その後で再
利用することができる。
【0026】 有益な方法として、ボンディングの状態をより良くするために、集成される構
造の間に圧力を加えるものとすることができる。また、連帯的に、あるいは、非
連帯的に、構造の少なくとも一つの表面上に薄い酸化物の層を用いることにし、
ボンディングに必要な圧力を減らすようにしたり、あるいは、さらに進んでそれ
なしで済ませるようにしたりしてもよい。この酸化物の層は、十分に微細(数オ
ングストローム)であって、かつ、ボンディング物質の少なくとも一つと相互作
用することが可能であり、プロセスの最後で電気的な接続を妨げない沈降物を形
成するものにする必要がある。熱処理中では、その薄い酸化物の層は、それに対
して供される金属と反応し、金属が十分に陽電性のものであれば、絶縁された沈
降物の形態となる酸化金属を形成する。特に、これに当たるケースとしては、酸
化物SiOと反応してTiO及び放出シリコンを形成するチタンを用いるケ
ースが挙げられる。したがって、SiC/(厚さ0.01μmの)SiO−(
厚さ0.01μmの)SiO/(厚さ0.1μmの)Ti/Siの積層構造は
、SiC/(TiSi+TiO)/Siの構造を与える。1000℃で反応
が起こり、SiCの薄膜を消費することなく、その反応が必然的にシリコンのチ
タンとの反応とチタンによるSiOの減少を伴う。SiOは、TiOが連
続的な層を形成しないように薄くする必要がある。系は1330℃まで安定であ
る(この系が安定である温度は、その温度でのTiSiとSiの間の共晶の構
成によって制限される。)。
【0027】 上の説明は、他の構成要素のボンディングに対して当てはめることもできる。
したがって、例えば、サファイアの基板上にエピタキシャル成長させたGaNの
層やSiC基板を伴うSiCの層は、それぞれWとSiである物質の層を少なく
とも2つ介在させることにより、ボンディングすることにしてもよい。
【図面の簡単な説明】
【図1】 本発明の方法に基づく2つの半導体構成要素の間における導電性
のあるボンディングの生成の第1の例を例示した図である。
【図2】 本発明の方法に基づく2つの半導体構成要素の間における導電性
のあるボンディングの生成の第2の例を例示した図である。
【図3】 本発明の方法に基づく2つの半導体構成要素の間における導電性
のあるボンディングの生成の第3の例を例示した図である。
【手続補正書】特許協力条約第34条補正の翻訳文提出書
【提出日】平成13年10月1日(2001.10.1)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マダール, ロラン フランス国 エフ−38320 エイバン, アレー デ ザルセル 11

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 熱処理によって第1の半導体構成要素(10、32、55)
    の面と第2の半導体構成要素(12、34、53)の面との間に導電性のあるボ
    ンディングを生成する方法であって、 −前記第1の半導体構成要素の前記面上に少なくとも一つの物質の層を蒸着す
    ると共に前記第2の半導体構成要素の前記面上に少なくとも一つの物質の層を蒸
    着する、蒸着であって、それらの蒸着した層が前記熱処理中に結合して前記2つ
    の面の間に導電性のあるボンディングを与える層を形成するものである、蒸着を
    し、 −蒸着した物質の前記層の介在によって、前記面の一方を他方に対して当て、 −前記熱処理を実行し、前記第1の半導体構成要素の前記面上へと蒸着した物
    質の層(11、15、33、37、52、57)と前記第2の半導体構成要素の
    前記面上へと蒸着した物質の層(13、16、35、38、54、58)とが、
    熱処理中に固相で反応し、かつ、前記第1(10、32、55)及び第2(12
    、34、53)の半導体構成要素に対する関係で温度安定な混合物を形成するよ
    うに選ばれており、熱処理が前記蒸着した物質と前記半導体構成要素の少なくと
    も一つとの間に反応生成物を誘発しないことを特徴とする ことによって構成される方法。
  2. 【請求項2】 請求項1記載の方法であって、前記第1の半導体構成要素の
    面上に蒸着した前記層の物質を前記第2の半導体構成要素の面上に蒸着した前記
    層の物質とは別のものとし、混合物を形成する熱処理が前記第1及び第2の半導
    体構成要素との反応生成物を誘発しない、ことを特徴とする方法。
  3. 【請求項3】 請求項1又は2記載の方法であって、前記物質の層のうちの
    一つを、余分の厚さを伴って蒸着して、その層の一部分が、他の前記物質の層と
    接触した状態で他の蒸着した物質の層と結合して前記安定な混合物を形成し、余
    分の厚さを伴って蒸着した前記層の他の部分が、それを蒸着した半導体構成要素
    と接触した状態で、その半導体構成要素と熱処理中に反応してオーム接触を伴う
    膜を形成するようにする、ことを特徴とする方法。
  4. 【請求項4】 請求項1記載の方法であって、前記蒸着した物質の層の間に
    酸化物の層を設け、前記酸化物を前記蒸着した層の少なくとも一つの物質と反応
    するように選び、前記酸化物の層と前記酸化物が反応する物質の層との厚さを、
    形成される酸化物が前記導電性のあるボンディングを実質的に害しない絶縁され
    た沈降物の形態となる厚さにする、ことを特徴とする方法。
  5. 【請求項5】 前記酸化物の層を前記蒸着した物質の層のうちの一つ又はそ
    れらの双方に蒸着する、ことを特徴とする請求項4記載の方法。
  6. 【請求項6】 熱処理中に前記第1及び第2の半導体構成要素の一方を他方
    に対して押し付ける、ことを特徴とする請求項1記載の方法。
  7. 【請求項7】 請求項1記載の方法であって、前記第1の半導体構成要素を
    SiCとすると共に前記第2の半導体構成要素をSiCとし、前記介在させる層
    は、前記第1の半導体構成要素の前記面上のタングステンの層及びシリコンの層
    と前記第2の半導体構成要素の前記面上のタングステンの層及びシリコンの層と
    を有するものとし、熱処理の後に形成される前記混合物がWSiを有する、こ
    とを特徴とする方法。
  8. 【請求項8】 先の請求項のいずれか一つに記載の方法であって、前記半導
    体構成要素のうちの一つを薄膜(32、55)とし、その薄膜を、基板の表在層
    であって前記基板の残りの部分から分離することを予定したものとして定める、
    ことによって構成される事前の過程を含む、ことを特徴とする方法。
  9. 【請求項9】 請求項8記載の方法であって、前記事前の過程の間に、土台
    (30)、犠牲層(31)及び前記薄膜(32)を積層することによって前記基
    板を形成し、前記犠牲層(31)の溶解により、前記ボンディングの生成後に前
    記基板の残りの部分からの前記薄膜の分離を行う、ことを特徴とする方法。
  10. 【請求項10】 請求項8記載の方法であって、前記事前の過程の間に、イ
    オン注入により得られるマイクロ−キャビティ(51)の層によって前記薄膜を
    基板(50)にボンディングし、前記ボンディングの熱処理、特定の熱処理、物
    理的な力の適用、又は熱処理及び物理的な力の適用の組合せに引き続くものとし
    て前記基板の残りの部分からの前記薄膜の分離を行う、ことを特徴とする方法。
JP2001522578A 1999-09-08 2000-09-07 2つの半導体構成要素間の導電性ボンディング方法 Expired - Lifetime JP4688387B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR99/11224 1999-09-08
FR9911224A FR2798224B1 (fr) 1999-09-08 1999-09-08 Realisation d'un collage electriquement conducteur entre deux elements semi-conducteurs.
PCT/FR2000/002468 WO2001018853A1 (fr) 1999-09-08 2000-09-07 Realisation d'un collage electriquement conducteur entre deux elements semi-conducteurs

Publications (2)

Publication Number Publication Date
JP2003509843A true JP2003509843A (ja) 2003-03-11
JP4688387B2 JP4688387B2 (ja) 2011-05-25

Family

ID=9549633

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001522578A Expired - Lifetime JP4688387B2 (ja) 1999-09-08 2000-09-07 2つの半導体構成要素間の導電性ボンディング方法

Country Status (8)

Country Link
US (1) US7208392B1 (ja)
EP (1) EP1210730B1 (ja)
JP (1) JP4688387B2 (ja)
KR (1) KR100742243B1 (ja)
DE (1) DE60045220D1 (ja)
FR (1) FR2798224B1 (ja)
TW (1) TW554475B (ja)
WO (1) WO2001018853A1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262434B2 (en) * 2002-03-28 2007-08-28 Rohm Co., Ltd. Semiconductor device with a silicon carbide substrate and ohmic metal layer
FR2842021B1 (fr) * 2002-07-05 2005-05-13 Commissariat Energie Atomique Dispositif electronique, notamment dispositif de puissance, a couche mince, et procede de fabrication de ce dispositif
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
FR2864336B1 (fr) * 2003-12-23 2006-04-28 Commissariat Energie Atomique Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci
DE102004015017B4 (de) * 2004-03-26 2006-11-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Erzeugung von mechanischen und elektrischen Verbindungen zwischen den Oberflächen zweier Substrate
FR2872627B1 (fr) * 2004-06-30 2006-08-18 Commissariat Energie Atomique Assemblage par adhesion moleculaire de deux substrats
FR2872625B1 (fr) * 2004-06-30 2006-09-22 Commissariat Energie Atomique Assemblage par adhesion moleculaire de deux substrats, l'un au moins supportant un film conducteur electrique
US7682860B2 (en) * 2006-03-21 2010-03-23 Dalsa Semiconductor Inc. Protection capsule for MEMS devices
US20090162966A1 (en) * 2007-12-21 2009-06-25 The Woodside Group Pte Ltd Structure and method of formation of a solar cell
US20090159111A1 (en) * 2007-12-21 2009-06-25 The Woodside Group Pte. Ltd Photovoltaic device having a textured metal silicide layer
KR101233105B1 (ko) 2008-08-27 2013-02-15 소이텍 선택되거나 제어된 격자 파라미터들을 갖는 반도체 물질층들을 이용하여 반도체 구조물들 또는 소자들을 제조하는 방법
WO2011061580A1 (en) 2009-11-18 2011-05-26 S.O.I.Tec Silicon On Insulator Technologies Methods of fabricating semiconductor structures and devices using glass bonding layers, and semiconductor structures and devices formed by such methods
US8841777B2 (en) 2010-01-12 2014-09-23 International Business Machines Corporation Bonded structure employing metal semiconductor alloy bonding
JP2012124473A (ja) * 2010-11-15 2012-06-28 Ngk Insulators Ltd 複合基板及び複合基板の製造方法
US8877603B2 (en) 2012-03-30 2014-11-04 International Business Machines Corporation Semiconductor-on-oxide structure and method of forming
JP6165127B2 (ja) * 2014-12-22 2017-07-19 三菱重工工作機械株式会社 半導体装置及び半導体装置の製造方法
FR3101726B1 (fr) 2019-10-04 2021-10-01 Commissariat Energie Atomique procédé de fabrication d’un dispositif électronique
FR3112240B1 (fr) 2020-07-06 2022-06-03 Soitec Silicon On Insulator Structure semi-conductrice comprenant une interface de collage electriquement conductrice, et procede de fabrication associe
FR3117666B1 (fr) * 2020-12-15 2022-10-28 Commissariat Energie Atomique Procede de fabrication d’une structure semi-conductrice comprenant une zone d’interface incluant des agglomerats
FR3127842A1 (fr) 2021-10-05 2023-04-07 Soitec Structure composite comprenant une couche utile en sic monocristallin sur un substrat support en sic poly-cristallin et procede de fabrication de ladite structure

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62216352A (ja) * 1986-03-18 1987-09-22 Fujitsu Ltd 半導体装置の製造方法
JPH02148821A (ja) * 1988-11-30 1990-06-07 Toshiba Corp 接着半導体基板
JPH04186815A (ja) * 1990-11-21 1992-07-03 Fujitsu Ltd シリコンオンインシュレータ基板の製造方法
JPH04283914A (ja) * 1991-03-12 1992-10-08 Fujitsu Ltd 貼り合わせ半導体基板とその製造方法
JPH0555586A (ja) * 1991-08-23 1993-03-05 Nippondenso Co Ltd 半導体装置及びその製造方法
JPH06151789A (ja) * 1992-11-09 1994-05-31 Canon Inc 半導体基体の形成方法
JPH0888153A (ja) * 1994-09-19 1996-04-02 Toshiba Corp 積層構造ウェハおよびその形成方法
JPH11103035A (ja) * 1997-07-30 1999-04-13 Tadahiro Omi 半導体基板及びその作製方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387555A (en) * 1992-09-03 1995-02-07 Harris Corporation Bonded wafer processing with metal silicidation
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5369304A (en) * 1992-08-14 1994-11-29 Motorola, Inc. Conductive diffusion barrier of titanium nitride in ohmic contact with a plurality of doped layers therefor
US5349207A (en) * 1993-02-22 1994-09-20 Texas Instruments Incorporated Silicon carbide wafer bonded to a silicon wafer
US5973257A (en) * 1997-02-13 1999-10-26 International Rectifier Corp. Reflector layer for the well surface of a photovoltaic generator
US6251754B1 (en) * 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
US5877070A (en) * 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US6255731B1 (en) * 1997-07-30 2001-07-03 Canon Kabushiki Kaisha SOI bonding structure
US5966622A (en) * 1997-10-08 1999-10-12 Lucent Technologies Inc. Process for bonding crystalline substrates with different crystal lattices
US6423614B1 (en) * 1998-06-30 2002-07-23 Intel Corporation Method of delaminating a thin film using non-thermal techniques
US6118181A (en) * 1998-07-29 2000-09-12 Agilent Technologies, Inc. System and method for bonding wafers

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62216352A (ja) * 1986-03-18 1987-09-22 Fujitsu Ltd 半導体装置の製造方法
JPH02148821A (ja) * 1988-11-30 1990-06-07 Toshiba Corp 接着半導体基板
JPH04186815A (ja) * 1990-11-21 1992-07-03 Fujitsu Ltd シリコンオンインシュレータ基板の製造方法
JPH04283914A (ja) * 1991-03-12 1992-10-08 Fujitsu Ltd 貼り合わせ半導体基板とその製造方法
JPH0555586A (ja) * 1991-08-23 1993-03-05 Nippondenso Co Ltd 半導体装置及びその製造方法
JPH06151789A (ja) * 1992-11-09 1994-05-31 Canon Inc 半導体基体の形成方法
JPH0888153A (ja) * 1994-09-19 1996-04-02 Toshiba Corp 積層構造ウェハおよびその形成方法
JPH11103035A (ja) * 1997-07-30 1999-04-13 Tadahiro Omi 半導体基板及びその作製方法

Also Published As

Publication number Publication date
TW554475B (en) 2003-09-21
EP1210730A1 (fr) 2002-06-05
EP1210730B1 (fr) 2010-11-10
FR2798224B1 (fr) 2003-08-29
FR2798224A1 (fr) 2001-03-09
KR20020031422A (ko) 2002-05-01
DE60045220D1 (de) 2010-12-23
US7208392B1 (en) 2007-04-24
KR100742243B1 (ko) 2007-07-24
WO2001018853A1 (fr) 2001-03-15
JP4688387B2 (ja) 2011-05-25

Similar Documents

Publication Publication Date Title
JP2003509843A (ja) 2つの半導体構成要素間の導電性ボンディング方法
US6362077B1 (en) Structure comprising a thin layer of material made up of conductive zones and insulating zones and a method of manufacturing such a structure
US7939428B2 (en) Methods for making substrates and substrates formed therefrom
CN105428213B (zh) 具有石墨芯的复合晶片及其制造方法
JP5662030B2 (ja) ナノ要素を表面に接合させる方法、熱界面及び構造
US20060258054A1 (en) Method for producing free-standing carbon nanotube thermal pads
US20100216294A1 (en) Method of fabricating a microelectronic structure involving molecular bonding
CN107017152B (zh) 复合晶片及其制造方法
US20070116957A1 (en) Carbon nanotube thermal pads
US7658772B2 (en) Process for making electrode pairs
JP2013543276A (ja) 無線周波数用途又は電力用途のための電子装置及びそのような装置を製造するためのプロセス
JP2000100679A (ja) 薄片化による基板間微小領域固相接合法及び素子構造
CN104716080A (zh) 化合物结构和用于形成化合物结构的方法
TW200308076A (en) Process for preparation of separable semiconductor assemblies, particularly to form substrates for electronics, optoelectronics and optics
JP2017536986A (ja) 低粗度金属層を介した直接接着のための方法
JP2000277779A (ja) 半導体間接着方法、この方法を使用して製造した半導体および半導体装置
JP5007006B2 (ja) Soi基板およびその製造方法
TWI222134B (en) Method and apparatus to fabricate multiple insulating layers
JP4088438B2 (ja) シリコン部材の接合方法及びシリコンデバイス
TW202209545A (zh) 耐極高溫之可分離臨時底材,以及從該底材移轉有用層之方法
JP2608443B2 (ja) 半導体ウエハの製造方法
KR20230117228A (ko) 응집체를 포함하는 계면 영역을 포함하는 반도체 구조체를제조하는 방법
JP2023172358A (ja) 半導体装置及び半導体装置の製造方法
JPH04106915A (ja) 半導体基板およびその製造方法
JPH0964038A (ja) 化合物半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060327

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070402

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080307

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080307

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100209

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100427

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100607

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110118

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110215

R150 Certificate of patent or registration of utility model

Ref document number: 4688387

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140225

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term