JPH0555586A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0555586A JPH0555586A JP21226291A JP21226291A JPH0555586A JP H0555586 A JPH0555586 A JP H0555586A JP 21226291 A JP21226291 A JP 21226291A JP 21226291 A JP21226291 A JP 21226291A JP H0555586 A JPH0555586 A JP H0555586A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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-
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【目的】 高い導電性を持つ接合界面を有する半導体装
置を提供することにある。 【構成】 縦型パワーＭＯＳトランジスタにおいて、第
１の単結晶シリコン基板１と第２の単結晶シリコン基板
４が接合されて接合基板９が形成され、この接合基板９
での両単結晶シリコン基板１，４の接合界面にシリサイ
ド層８が形成されている。そして、この接合界面が電流
通路となる。
置を提供することにある。 【構成】 縦型パワーＭＯＳトランジスタにおいて、第
１の単結晶シリコン基板１と第２の単結晶シリコン基板
４が接合されて接合基板９が形成され、この接合基板９
での両単結晶シリコン基板１，４の接合界面にシリサイ
ド層８が形成されている。そして、この接合界面が電流
通路となる。
Description
【０００１】
【産業上の利用分野】この発明は、縦型のパワートラン
ジスタ等の半導体装置及びその製造方法に関するもので
ある。
ジスタ等の半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】高耐圧用半導体装置を形成するために
は、シリコン基板の一方の面を低濃度層、もう一方に高
濃度層を形成し、低濃度層上に活性動作領域を形成し、
高濃度層を電極として利用する事が多い。このような基
板を作製する方法として、従来よりさまざまな製法が試
みられてきた。
は、シリコン基板の一方の面を低濃度層、もう一方に高
濃度層を形成し、低濃度層上に活性動作領域を形成し、
高濃度層を電極として利用する事が多い。このような基
板を作製する方法として、従来よりさまざまな製法が試
みられてきた。
【０００３】その一つとして、ウエハ直接接合法があ
る。この製造方法は、鏡面研磨した２つのウエハの鏡面
を親水処理した後、密着し、熱処理によって接合する方
法で、特開昭６０−５１７００号公報に示されている。
る。この製造方法は、鏡面研磨した２つのウエハの鏡面
を親水処理した後、密着し、熱処理によって接合する方
法で、特開昭６０−５１７００号公報に示されている。
【０００４】
【発明が解決しようとする課題】しかし、この製造方法
では研磨面に親水性をもたせるために形成した薄い酸化
膜が熱処理後も接合界面に残留するため、例えばこの界
面を通して電流を流す縦型のパワートランジスタの場合
には、この接合界面の抵抗がオン抵抗の増加等の素子特
性の劣化につながり、また密度の高い電流が流れたとき
には発熱が接合界面に集中し、極端な場合には結晶破壊
に至らしめるという問題もあった。
では研磨面に親水性をもたせるために形成した薄い酸化
膜が熱処理後も接合界面に残留するため、例えばこの界
面を通して電流を流す縦型のパワートランジスタの場合
には、この接合界面の抵抗がオン抵抗の増加等の素子特
性の劣化につながり、また密度の高い電流が流れたとき
には発熱が接合界面に集中し、極端な場合には結晶破壊
に至らしめるという問題もあった。
【０００５】この発明の目的は、高い導電性を持つ接合
界面を有する半導体装置を提供することにある。
界面を有する半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】第１の発明は、２つのシ
リコン結晶体を接合した接合基板を用い、前記両シリコ
ン結晶体の接合界面が電流通路となる半導体装置におい
て、前記両シリコン結晶体の接合界面にシリサイド層又
は金属層を形成した半導体装置をその要旨とする。
リコン結晶体を接合した接合基板を用い、前記両シリコ
ン結晶体の接合界面が電流通路となる半導体装置におい
て、前記両シリコン結晶体の接合界面にシリサイド層又
は金属層を形成した半導体装置をその要旨とする。
【０００７】第２の発明は、第１及び第２のシリコン結
晶体のうちの少なくとも一方の鏡面研磨された面に、シ
リサイド形成用金属を成膜する第１工程と、熱処理する
ことによって前記シリサイド形成用金属をシリコンと反
応させてシリサイドにする第２工程と、前記第１及び第
２のシリコン結晶体の接合する各表面を親水性化処理す
る第３工程と、前記シリサイドを介して第１及び第２の
シリコン結晶体の鏡面を直接密着する第４工程と、加熱
処理して前記第１及び第２のシリコン結晶体を接合する
第５工程と、両シリコン結晶体の接合界面が電流通路と
なる素子を形成する第６工程とを備えた半導体装置の製
造方法をその要旨とする。
晶体のうちの少なくとも一方の鏡面研磨された面に、シ
リサイド形成用金属を成膜する第１工程と、熱処理する
ことによって前記シリサイド形成用金属をシリコンと反
応させてシリサイドにする第２工程と、前記第１及び第
２のシリコン結晶体の接合する各表面を親水性化処理す
る第３工程と、前記シリサイドを介して第１及び第２の
シリコン結晶体の鏡面を直接密着する第４工程と、加熱
処理して前記第１及び第２のシリコン結晶体を接合する
第５工程と、両シリコン結晶体の接合界面が電流通路と
なる素子を形成する第６工程とを備えた半導体装置の製
造方法をその要旨とする。
【０００８】第３の発明は、第１及び第２のシリコン結
晶体のうちの少なくとも一方の鏡面研磨された面に、シ
リサイド形成用金属を成膜する第１工程と、前記シリサ
イド形成用金属を介して第１及び第２のシリコン結晶体
の鏡面を直接密着する第２工程と、加熱処理して前記シ
リサイド形成用金属をシリコンと反応させてシリサイド
化し前記第１及び第２のシリコン結晶体を接合する第３
工程と、両シリコン結晶体の接合界面が電流通路となる
素子を形成する第４工程とを備えた半導体装置の製造方
法をその要旨とする。
晶体のうちの少なくとも一方の鏡面研磨された面に、シ
リサイド形成用金属を成膜する第１工程と、前記シリサ
イド形成用金属を介して第１及び第２のシリコン結晶体
の鏡面を直接密着する第２工程と、加熱処理して前記シ
リサイド形成用金属をシリコンと反応させてシリサイド
化し前記第１及び第２のシリコン結晶体を接合する第３
工程と、両シリコン結晶体の接合界面が電流通路となる
素子を形成する第４工程とを備えた半導体装置の製造方
法をその要旨とする。
【０００９】
【作用】第１の発明は、両シリコン結晶体の接合界面に
おいて導電性に優れたシリサイドが存在するだけであ
り、酸化物が存在せず導電性に優れたものとなる。
おいて導電性に優れたシリサイドが存在するだけであ
り、酸化物が存在せず導電性に優れたものとなる。
【００１０】第２の発明は、第１工程により第１及び第
２のシリコン結晶体のうちの少なくとも一方の鏡面研磨
された面に、シリサイド形成用金属が成膜され、第２工
程により熱処理されることによってシリサイド形成用金
属がシリコンと反応してシリサイドとなる。さらに、第
３工程により前記第１及び第２のシリコン結晶体の接合
する各表面が親水性化処理され、第４工程によりシリサ
イドを介して第１及び第２のシリコン結晶体の鏡面が直
接密着され、第５工程により加熱処理されて第１及び第
２のシリコン結晶体が接合されるとともに、親水性化に
より形成された酸化物を還元する。最後に、第６工程に
より両シリコン結晶体の接合界面が電流通路となる素子
が形成される。その結果、第１の発明の半導体装置が製
造される。
２のシリコン結晶体のうちの少なくとも一方の鏡面研磨
された面に、シリサイド形成用金属が成膜され、第２工
程により熱処理されることによってシリサイド形成用金
属がシリコンと反応してシリサイドとなる。さらに、第
３工程により前記第１及び第２のシリコン結晶体の接合
する各表面が親水性化処理され、第４工程によりシリサ
イドを介して第１及び第２のシリコン結晶体の鏡面が直
接密着され、第５工程により加熱処理されて第１及び第
２のシリコン結晶体が接合されるとともに、親水性化に
より形成された酸化物を還元する。最後に、第６工程に
より両シリコン結晶体の接合界面が電流通路となる素子
が形成される。その結果、第１の発明の半導体装置が製
造される。
【００１１】第３の発明は、第１工程により第１及び第
２のシリコン結晶体のうちの少なくとも一方の鏡面研磨
された面に、シリサイド形成用金属が成膜され、第２工
程によりシリサイド形成用金属を介して第１及び第２の
シリコン結晶体の鏡面が直接密着され、第３工程により
加熱処理されてシリサイド形成用金属がシリコンと反応
してシリサイド化し第１及び第２のシリコン結晶体が接
合される。最後に、第４工程により両シリコン結晶体の
接合界面が電流通路となる素子が形成される。その結
果、第１の発明の半導体装置が製造される。
２のシリコン結晶体のうちの少なくとも一方の鏡面研磨
された面に、シリサイド形成用金属が成膜され、第２工
程によりシリサイド形成用金属を介して第１及び第２の
シリコン結晶体の鏡面が直接密着され、第３工程により
加熱処理されてシリサイド形成用金属がシリコンと反応
してシリサイド化し第１及び第２のシリコン結晶体が接
合される。最後に、第４工程により両シリコン結晶体の
接合界面が電流通路となる素子が形成される。その結
果、第１の発明の半導体装置が製造される。
【００１２】
【実施例】（第１実施例）以下、この発明を具体化した
一実施例を図面に従って説明する。
一実施例を図面に従って説明する。
【００１３】図１〜図７は、本実施例の半導体装置の製
造工程を示す図である。まず、図１に示すように、第１
の単結晶シリコン基板１を用意し、その基板１の少なく
とも一方の面を鏡面研磨する。そして、第１の単結晶シ
リコン基板１の鏡面研磨面に、シリコンと反応してシリ
サイドを形成するシリサイド形成用金属（例えば、タン
グステン）２をスパッタ、ＣＶＤ等によって成膜する。
この時、成膜する金属は、タングステンの他にも、VIａ
族に属するクロム、モリブデンでもよい。さらに、この
成膜後の第１の単結晶シリコン基板１を４００℃以上の
温度で熱処理して、図２に示すように、鏡面研磨面の表
面にシリサイド層３を形成する。
造工程を示す図である。まず、図１に示すように、第１
の単結晶シリコン基板１を用意し、その基板１の少なく
とも一方の面を鏡面研磨する。そして、第１の単結晶シ
リコン基板１の鏡面研磨面に、シリコンと反応してシリ
サイドを形成するシリサイド形成用金属（例えば、タン
グステン）２をスパッタ、ＣＶＤ等によって成膜する。
この時、成膜する金属は、タングステンの他にも、VIａ
族に属するクロム、モリブデンでもよい。さらに、この
成膜後の第１の単結晶シリコン基板１を４００℃以上の
温度で熱処理して、図２に示すように、鏡面研磨面の表
面にシリサイド層３を形成する。
【００１４】一方、図４に示すように、第２の単結晶シ
リコン基板４を用意し、この基板４の少なくとも一方の
面を鏡面研磨する。さらに、この第２の単結晶シリコン
基板４と、前記図２のシリサイド層３が形成された第１
の単結晶シリコン基板１とを、洗浄して表面の汚染物を
取り除く。この基板洗浄工程は、例えば、Ｈ2 Ｏ2 とＮ
Ｈ4 ＯＨとＨ2 Ｏとの混合液、Ｈ2 Ｏ2 とＨＣｌとＨ2
Ｏとの混合液、及びＨＦの順に浸漬させるものである。
尚、この時、第２の単結晶シリコン基板４にも第１の単
結晶シリコン基板１と同じ工程で、この後接合させる鏡
面研磨面表面にシリサイド層を形成しておいてもよい。
リコン基板４を用意し、この基板４の少なくとも一方の
面を鏡面研磨する。さらに、この第２の単結晶シリコン
基板４と、前記図２のシリサイド層３が形成された第１
の単結晶シリコン基板１とを、洗浄して表面の汚染物を
取り除く。この基板洗浄工程は、例えば、Ｈ2 Ｏ2 とＮ
Ｈ4 ＯＨとＨ2 Ｏとの混合液、Ｈ2 Ｏ2 とＨＣｌとＨ2
Ｏとの混合液、及びＨＦの順に浸漬させるものである。
尚、この時、第２の単結晶シリコン基板４にも第１の単
結晶シリコン基板１と同じ工程で、この後接合させる鏡
面研磨面表面にシリサイド層を形成しておいてもよい。
【００１５】次に、親水性処理工程として第１の単結晶
シリコン基板１と第２の単結晶シリコン基板４を、例え
ばＨ2 Ｏ2 とＨ2 ＳＯ4 の混合液の約９０℃の液温の液
中に１０分以下の時間、浸漬する。その結果、図３及び
図４に示すように、基板１，４の表面に薄い酸化膜５，
６が形成される。そして、基板１，４に水洗を数分〜数
十分行い、スピンナ乾燥を行う。
シリコン基板１と第２の単結晶シリコン基板４を、例え
ばＨ2 Ｏ2 とＨ2 ＳＯ4 の混合液の約９０℃の液温の液
中に１０分以下の時間、浸漬する。その結果、図３及び
図４に示すように、基板１，４の表面に薄い酸化膜５，
６が形成される。そして、基板１，４に水洗を数分〜数
十分行い、スピンナ乾燥を行う。
【００１６】次に、図５に示すように、第１の単結晶シ
リコン基板１のシリサイド層３が形成された鏡面研磨面
と、第２の単結晶シリコン基板４の鏡面研磨面とを密着
させ、接着基板７を形成する。尚、この時、第２の単結
晶シリコン基板４の密着する鏡面研磨面にも、前述した
ように、シリサイド層が形成されていてもよい。この密
着により、２つの基板１，４は水素結合によって接着す
る。さらに、この接着した基板７を、１×１０-4Ｔｏｒ
ｒ以下の真空中で、３０分以上乾燥する。
リコン基板１のシリサイド層３が形成された鏡面研磨面
と、第２の単結晶シリコン基板４の鏡面研磨面とを密着
させ、接着基板７を形成する。尚、この時、第２の単結
晶シリコン基板４の密着する鏡面研磨面にも、前述した
ように、シリサイド層が形成されていてもよい。この密
着により、２つの基板１，４は水素結合によって接着す
る。さらに、この接着した基板７を、１×１０-4Ｔｏｒ
ｒ以下の真空中で、３０分以上乾燥する。
【００１７】この後、接着基板７を４００℃以上の清浄
な雰囲気中で１時間以上の熱処理を行なう。この熱処理
により、第１及び第２の単結晶シリコン基板１，４を接
合するとともに、親水性化により形成された酸化物を還
元する。つまり、図６に示すように、熱処理後の接合基
板９の接合界面には高抵抗のＳｉＯ2は残留せず、接合
界面はシリサイド層８となり、このことから、高い導電
性を持つようになる。
な雰囲気中で１時間以上の熱処理を行なう。この熱処理
により、第１及び第２の単結晶シリコン基板１，４を接
合するとともに、親水性化により形成された酸化物を還
元する。つまり、図６に示すように、熱処理後の接合基
板９の接合界面には高抵抗のＳｉＯ2は残留せず、接合
界面はシリサイド層８となり、このことから、高い導電
性を持つようになる。
【００１８】次に、図７に示すように、接合界面から所
望の厚みになるまで接合基板９を一方の面から研削研磨
することによって、シリサイド層８を基板内部に含み、
かつシリサイド層形成領域にはシリコン酸化物よりなる
層を含まない半導体接合基板９を得ることができる。
望の厚みになるまで接合基板９を一方の面から研削研磨
することによって、シリサイド層８を基板内部に含み、
かつシリサイド層形成領域にはシリコン酸化物よりなる
層を含まない半導体接合基板９を得ることができる。
【００１９】図８は、この接合基板９を用いて作成した
ＤＭＯＳを示す。つまり、鏡面研磨面にゲートとソース
を、そして裏面にドレインを形成した縦型のＤＭＯＳト
ランジスタである。図９はこの接合基板を用いて作成し
たバイポーラトランジスタを示す。つまり、鏡面研磨面
にエミッタとベースを、そして裏面にコレクタを形成し
た縦型のバイポーラトランジスタである。この２つのデ
バイスはともに高濃度層と低濃度層の間にシリサイド層
８が形成された構造となる。
ＤＭＯＳを示す。つまり、鏡面研磨面にゲートとソース
を、そして裏面にドレインを形成した縦型のＤＭＯＳト
ランジスタである。図９はこの接合基板を用いて作成し
たバイポーラトランジスタを示す。つまり、鏡面研磨面
にエミッタとベースを、そして裏面にコレクタを形成し
た縦型のバイポーラトランジスタである。この２つのデ
バイスはともに高濃度層と低濃度層の間にシリサイド層
８が形成された構造となる。
【００２０】このように本実施例では、第１及び第２の
単結晶シリコン基板１，４のうちの少なくとも一方の鏡
面研磨された面に、シリサイド形成用金属２を成膜し
（第１工程）、熱処理することによってシリサイド形成
用金属２をシリコンと反応させてシリサイド層３にし
（第２工程）、前記第１及び第２の単結晶シリコン基板
１，４の接合する各表面を親水性化処理し（第３工
程）、シリサイド層３を介して第１及び第２の単結晶シ
リコン基板１，４の鏡面を直接密着し（第４工程）、加
熱処理して第１及び第２の単結晶シリコン基板１，４を
接合するとともに、前記親水性化により形成された酸化
物（酸化膜５，６）を還元し（第５工程）、両単結晶シ
リコン基板１，４の接合界面が電流通路となる素子（縦
型パワーＭＯＳトランジスタや縦型バイポーラトランジ
スタ）を形成する（第６工程）。その結果、２つの単結
晶シリコン基板１，４を接合した接合基板９を用い、両
単結晶シリコン基板１，４の接合界面が電流通路となる
半導体装置において、両単結晶シリコン基板１，４の接
合界面にシリサイド層８を形成した半導体装置が製造さ
れる。この装置においては、接合界面には高抵抗のＳｉ
Ｏ2 は残留せず、しかも接合界面はシリサイド層となる
ことから、高い導電性を持つ接合界面を有する半導体装
置を得ることができる。
単結晶シリコン基板１，４のうちの少なくとも一方の鏡
面研磨された面に、シリサイド形成用金属２を成膜し
（第１工程）、熱処理することによってシリサイド形成
用金属２をシリコンと反応させてシリサイド層３にし
（第２工程）、前記第１及び第２の単結晶シリコン基板
１，４の接合する各表面を親水性化処理し（第３工
程）、シリサイド層３を介して第１及び第２の単結晶シ
リコン基板１，４の鏡面を直接密着し（第４工程）、加
熱処理して第１及び第２の単結晶シリコン基板１，４を
接合するとともに、前記親水性化により形成された酸化
物（酸化膜５，６）を還元し（第５工程）、両単結晶シ
リコン基板１，４の接合界面が電流通路となる素子（縦
型パワーＭＯＳトランジスタや縦型バイポーラトランジ
スタ）を形成する（第６工程）。その結果、２つの単結
晶シリコン基板１，４を接合した接合基板９を用い、両
単結晶シリコン基板１，４の接合界面が電流通路となる
半導体装置において、両単結晶シリコン基板１，４の接
合界面にシリサイド層８を形成した半導体装置が製造さ
れる。この装置においては、接合界面には高抵抗のＳｉ
Ｏ2 は残留せず、しかも接合界面はシリサイド層となる
ことから、高い導電性を持つ接合界面を有する半導体装
置を得ることができる。
【００２１】尚、本実施例の応用としては、前記実施例
ではシリコンと反応してシリサイドを形成するシリサイ
ド形成用金属としてVIａ族に属する金属を用いたが、シ
リサイド形成金属としてコバルト、ニッケル、パラジウ
ム、白金等のVIII族に属する金属を用いてもよい。ある
いは、シリサイド形成金属としてカドミウム等のIIｂ
族、バナジウム、タンタル等のＶａ族、チタン等のIVａ
族に属する金属を用いてもよい。
ではシリコンと反応してシリサイドを形成するシリサイ
ド形成用金属としてVIａ族に属する金属を用いたが、シ
リサイド形成金属としてコバルト、ニッケル、パラジウ
ム、白金等のVIII族に属する金属を用いてもよい。ある
いは、シリサイド形成金属としてカドミウム等のIIｂ
族、バナジウム、タンタル等のＶａ族、チタン等のIVａ
族に属する金属を用いてもよい。
【００２２】さらに、上記実施例ではシリサイド形成用
金属をシリコンと反応させてシリサイド化した後、洗
浄、親水性処理、密着を行ったが、シリサイド化した後
（図２に示す状態）、シリサイド層３の表面をポリッシ
ング盤によりポリッシングすることで、面粗度をＲａで
０．５ｎｍ以下にし、以後は前記実施例と同様の工程に
て製造してもよい。 （第２実施例）次に、第２実施例を第１実施例との相違
点のみ説明する。
金属をシリコンと反応させてシリサイド化した後、洗
浄、親水性処理、密着を行ったが、シリサイド化した後
（図２に示す状態）、シリサイド層３の表面をポリッシ
ング盤によりポリッシングすることで、面粗度をＲａで
０．５ｎｍ以下にし、以後は前記実施例と同様の工程に
て製造してもよい。 （第２実施例）次に、第２実施例を第１実施例との相違
点のみ説明する。
【００２３】第１実施例では成膜したシリサイド形成用
金属を熱処理によりシリサイド化した後に接合を行った
が、本実施例では、図１０に示すように、第１の単結晶
シリコン基板１０を鏡面研磨及び洗浄した後にシリサイ
ド形成用金属１１を成膜し、その後、図１１に示すよう
に、熱処理をせずに第２の単結晶シリコン基板１２を密
着させる。その後、熱処理を行い、図１２に示すよう
に、接着界面でシリサイド化を進行させてシリサイド層
１３を形成するとともに、界面を強固に接合させる。
尚、シリサイド形成用金属の成膜は第２の単結晶シリコ
ン基板１２にも行ってもよい。
金属を熱処理によりシリサイド化した後に接合を行った
が、本実施例では、図１０に示すように、第１の単結晶
シリコン基板１０を鏡面研磨及び洗浄した後にシリサイ
ド形成用金属１１を成膜し、その後、図１１に示すよう
に、熱処理をせずに第２の単結晶シリコン基板１２を密
着させる。その後、熱処理を行い、図１２に示すよう
に、接着界面でシリサイド化を進行させてシリサイド層
１３を形成するとともに、界面を強固に接合させる。
尚、シリサイド形成用金属の成膜は第２の単結晶シリコ
ン基板１２にも行ってもよい。
【００２４】このように本実施例では、第１及び第２の
単結晶シリコン基板１０，１２のうちの少なくとも一方
の鏡面研磨された面に、シリサイド形成用金属１１を成
膜し（第１工程）、シリサイド形成用金属１１を介して
第１及び第２の単結晶シリコン基板１０，１２の鏡面を
直接密着し（第２工程）、加熱処理してシリサイド形成
用金属１１をシリコンと反応させてシリサイド化し第１
及び第２の単結晶シリコン基板１０，１２を接合し（第
３工程）、両単結晶シリコン基板１０，１２の接合界面
が電流通路となる素子を形成した（第４工程）。その結
果、接合基板の構造はシリコン／シリサイド／シリコン
となることから（接合界面は金属シリサイド層となるこ
とから）、高い導電性を持つ接合界面を有する半導体装
置を得ることができる。
単結晶シリコン基板１０，１２のうちの少なくとも一方
の鏡面研磨された面に、シリサイド形成用金属１１を成
膜し（第１工程）、シリサイド形成用金属１１を介して
第１及び第２の単結晶シリコン基板１０，１２の鏡面を
直接密着し（第２工程）、加熱処理してシリサイド形成
用金属１１をシリコンと反応させてシリサイド化し第１
及び第２の単結晶シリコン基板１０，１２を接合し（第
３工程）、両単結晶シリコン基板１０，１２の接合界面
が電流通路となる素子を形成した（第４工程）。その結
果、接合基板の構造はシリコン／シリサイド／シリコン
となることから（接合界面は金属シリサイド層となるこ
とから）、高い導電性を持つ接合界面を有する半導体装
置を得ることができる。
【００２５】尚、本実施例の応用としては、シリサイド
形成用金属１１を全てシリサイド化することなく、図１
３に示すように、シリサイド形成用金属層１１ａを残し
てシリサイド層１３ａ，１３ｂを形成して、シリコン／
シリサイド／金属／シリサイド／シリコンとしてもよ
い。
形成用金属１１を全てシリサイド化することなく、図１
３に示すように、シリサイド形成用金属層１１ａを残し
てシリサイド層１３ａ，１３ｂを形成して、シリコン／
シリサイド／金属／シリサイド／シリコンとしてもよ
い。
【００２６】
【発明の効果】以上詳述したようにこの発明によれば、
高い導電性を持つ接合界面を有する半導体装置を提供す
ることができる優れた効果を発揮する。
高い導電性を持つ接合界面を有する半導体装置を提供す
ることができる優れた効果を発揮する。
【図１】第１実施例の半導体装置の製造工程を説明する
ための図である。
ための図である。
【図２】半導体装置の製造工程を説明するための図であ
る。
る。
【図３】半導体装置の製造工程を説明するための図であ
る。
る。
【図４】半導体装置の製造工程を説明するための図であ
る。
る。
【図５】半導体装置の製造工程を説明するための図であ
る。
る。
【図６】半導体装置の製造工程を説明するための図であ
る。
る。
【図７】半導体装置の製造工程を説明するための図であ
る。
る。
【図８】第１実施例の半導体装置を示す図である。
【図９】半導体装置を示す図である。
【図１０】第２実施例の半導体装置の製造工程を説明す
るための図である。
るための図である。
【図１１】半導体装置の製造工程を説明するための図で
ある。
ある。
【図１２】半導体装置の製造工程を説明するための図で
ある。
ある。
【図１３】第２実施例の応用例での半導体装置の製造工
程を説明するための図である。
程を説明するための図である。
１ 第１の単結晶シリコン基板（第１のシリコン結晶
体） ２ シリサイド形成用金属 ４ 第２の単結晶シリコン基板（第２のシリコン結晶
体） １０ 第１の単結晶シリコン基板 １１ シリサイド形成用金属 １１ａ シリサイド形成用金属層 １２ 第２の単結晶シリコン基板 １３ シリサイド層 １３ａ シリサイド層 １３ｂ シリサイド層
体） ２ シリサイド形成用金属 ４ 第２の単結晶シリコン基板（第２のシリコン結晶
体） １０ 第１の単結晶シリコン基板 １１ シリサイド形成用金属 １１ａ シリサイド形成用金属層 １２ 第２の単結晶シリコン基板 １３ シリサイド層 １３ａ シリサイド層 １３ｂ シリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 9168−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｊ (72)発明者 藤野 誠二 愛知県刈谷市昭和町１丁目１番地 日本電 装 株式会社内
Claims (4)
- 【請求項１】 ２つのシリコン結晶体を接合した接合基
板を用い、前記両シリコン結晶体の接合界面が電流通路
となる半導体装置において、 前記両シリコン結晶体の接合界面にシリサイド層又は金
属層を形成したことを特徴とする半導体装置。 - 【請求項２】 第１及び第２のシリコン結晶体のうちの
少なくとも一方の鏡面研磨された面に、シリサイド形成
用金属を成膜する第１工程と、 熱処理することによって前記シリサイド形成用金属をシ
リコンと反応させてシリサイドにする第２工程と、 前記第１及び第２のシリコン結晶体の接合する各表面を
親水性化処理する第３工程と、 前記シリサイドを介して第１及び第２のシリコン結晶体
の鏡面を直接密着する第４工程と、 加熱処理して前記第１及び第２のシリコン結晶体を接合
する第５工程と両シリコン結晶体の接合界面が電流通路
となる素子を形成する第６工程とを備えたことを特徴と
する半導体装置の製造方法。 - 【請求項３】 前記第３工程は、シリサイド層を形成し
た後に該シリサイド層表面を鏡面研磨し、さらに、第１
及び第２のシリコン結晶体の接合する各表面を親水性化
処理するものである請求項２に記載の半導体装置の製造
方法。 - 【請求項４】 第１及び第２のシリコン結晶体のうちの
少なくとも一方の鏡面研磨された面に、シリサイド形成
用金属を成膜する第１工程と、 前記シリサイド形成用金属を介して第１及び第２のシリ
コン結晶体の鏡面を直接密着する第２工程と、 加熱処理して前記シリサイド形成用金属をシリコンと反
応させてシリサイド化し前記第１及び第２のシリコン結
晶体を接合する第３工程と、 両シリコン結晶体の接合界面が電流通路となる素子を形
成する第４工程とを備えたことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21226291A JPH0555586A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21226291A JPH0555586A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555586A true JPH0555586A (ja) | 1993-03-05 |
Family
ID=16619669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21226291A Pending JPH0555586A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555586A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509843A (ja) * | 1999-09-08 | 2003-03-11 | コミツサリア タ レネルジー アトミーク | ２つの半導体構成要素間の導電性ボンディング方法 |
| US7999309B2 (en) | 2008-04-08 | 2011-08-16 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US8324055B2 (en) | 2010-03-12 | 2012-12-04 | Samsung Electronics Co., Ltd. | Methods of manufacturing buried wiring type substrate and semiconductor device incorporating buried wiring type substrate |
| WO2023238810A1 (ja) * | 2022-06-08 | 2023-12-14 | タツモ株式会社 | 接合方法 |
-
1991
- 1991-08-23 JP JP21226291A patent/JPH0555586A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509843A (ja) * | 1999-09-08 | 2003-03-11 | コミツサリア タ レネルジー アトミーク | ２つの半導体構成要素間の導電性ボンディング方法 |
| US7999309B2 (en) | 2008-04-08 | 2011-08-16 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US8409953B2 (en) | 2008-04-08 | 2013-04-02 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
| US8324055B2 (en) | 2010-03-12 | 2012-12-04 | Samsung Electronics Co., Ltd. | Methods of manufacturing buried wiring type substrate and semiconductor device incorporating buried wiring type substrate |
| WO2023238810A1 (ja) * | 2022-06-08 | 2023-12-14 | タツモ株式会社 | 接合方法 |
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