JP2752371B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2752371B2 JP2752371B2 JP63118953A JP11895388A JP2752371B2 JP 2752371 B2 JP2752371 B2 JP 2752371B2 JP 63118953 A JP63118953 A JP 63118953A JP 11895388 A JP11895388 A JP 11895388A JP 2752371 B2 JP2752371 B2 JP 2752371B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関するものであり、
特に、高耐圧半導体装置を製作するために用いられる急
峻な濃度分布を有するウェハを供給する製造方法に関す
るものである。
特に、高耐圧半導体装置を製作するために用いられる急
峻な濃度分布を有するウェハを供給する製造方法に関す
るものである。
高耐圧用半導体装置を形成するためには、シリコン基
板の一方の面を低濃度層、もう一方に高濃度層を形成
し、低濃度層上に活性動作領域を形成し、高濃度層を電
極として利用することが多い。このような基板を作製す
る方法として、従来よりさまざまな製法が試みられてき
た。
板の一方の面を低濃度層、もう一方に高濃度層を形成
し、低濃度層上に活性動作領域を形成し、高濃度層を電
極として利用することが多い。このような基板を作製す
る方法として、従来よりさまざまな製法が試みられてき
た。
その１つとして、ウェハ直接接合法がある。この製造
方法は、低不純物濃度基板と高不純物濃度基板をH2O2と
NH3との混合液、H2O2とHClとの混合液およびHF液にそれ
ぞれ順番に浸漬することにより、基板表面の汚染の除去
等の前処理を行った後、清浄な水で清浄後乾燥を行う。
その後、研磨面同士を1000℃〜1200℃の温度で接着させ
低濃度層と高濃度層からなるシリコン基板を得る。
方法は、低不純物濃度基板と高不純物濃度基板をH2O2と
NH3との混合液、H2O2とHClとの混合液およびHF液にそれ
ぞれ順番に浸漬することにより、基板表面の汚染の除去
等の前処理を行った後、清浄な水で清浄後乾燥を行う。
その後、研磨面同士を1000℃〜1200℃の温度で接着させ
低濃度層と高濃度層からなるシリコン基板を得る。
この製造方法によって、接合過程では、1000℃以上、
２時間程度という短時間の熱処理により形成可能であ
る。
２時間程度という短時間の熱処理により形成可能であ
る。
しかし、この製造方法では、結晶同士を接着させるた
め互いの基板同士の軸方位のずれはそのまま接合界面に
欠陥、転位として残存してしまうことになる。さらに、
２枚のシリコン基板を正確に結晶方位を合わせて接着す
ることは現実の問題として不可能である。従って欠陥、
転位は接合界面、数原子層に集中することになるため、
このような状態では界面抵抗の増加が発生する。しかも
接合界面近傍の非常に薄い領域に欠陥および転位が集中
するため、密度の高い電流が流れたときには発熱が接合
界面に集中し、極端な場合には結晶破壊に至らしめ、更
に界面抵抗を増加させるという問題があった。
め互いの基板同士の軸方位のずれはそのまま接合界面に
欠陥、転位として残存してしまうことになる。さらに、
２枚のシリコン基板を正確に結晶方位を合わせて接着す
ることは現実の問題として不可能である。従って欠陥、
転位は接合界面、数原子層に集中することになるため、
このような状態では界面抵抗の増加が発生する。しかも
接合界面近傍の非常に薄い領域に欠陥および転位が集中
するため、密度の高い電流が流れたときには発熱が接合
界面に集中し、極端な場合には結晶破壊に至らしめ、更
に界面抵抗を増加させるという問題があった。
そこで本発明は、転位、欠陥が欠陥界面に集中せず良
好な界面特性を有する接合基板を持つ半導体装置の製造
方法を提供することを目的とする。
好な界面特性を有する接合基板を持つ半導体装置の製造
方法を提供することを目的とする。
上記目的を達成するために構成された請求項１記載の
発明によれば、 少なくとも一方の面が鏡面研磨された低不純物濃度の
第１の半導体基板と、少なくとも一方の面が鏡面研磨さ
れたＰ型で高不純物濃度の第２の半導体基板とのうち、
少なくとも前記第１の半導体基板の前記鏡面研磨面にS
i、BFまたはBF2の内の少なくとも何れか一つからなるイ
オンを注入することにより、少なくとも前記第１の半導
体基板の前記鏡面研磨面に非晶質層を形成する非晶質層
形成工程と、 前記第１の半導体基板の前記鏡面研磨面と、前記第２
の半導体基板の前記鏡面研磨面とを接触させ、前記非晶
質層を介して前記第１の半導体基板と前記第２の半導体
基板が接着された接着基板を形成する接着工程と、 前記接着基板に熱処理を行うことにより、前記非晶質
層を固相成長させて境界層とすると共に、前記第１の半
導体基板、前記境界層及び前記第２の半導体基板からな
る接合基板を形成する接合工程と からなることを特徴としている。
発明によれば、 少なくとも一方の面が鏡面研磨された低不純物濃度の
第１の半導体基板と、少なくとも一方の面が鏡面研磨さ
れたＰ型で高不純物濃度の第２の半導体基板とのうち、
少なくとも前記第１の半導体基板の前記鏡面研磨面にS
i、BFまたはBF2の内の少なくとも何れか一つからなるイ
オンを注入することにより、少なくとも前記第１の半導
体基板の前記鏡面研磨面に非晶質層を形成する非晶質層
形成工程と、 前記第１の半導体基板の前記鏡面研磨面と、前記第２
の半導体基板の前記鏡面研磨面とを接触させ、前記非晶
質層を介して前記第１の半導体基板と前記第２の半導体
基板が接着された接着基板を形成する接着工程と、 前記接着基板に熱処理を行うことにより、前記非晶質
層を固相成長させて境界層とすると共に、前記第１の半
導体基板、前記境界層及び前記第２の半導体基板からな
る接合基板を形成する接合工程と からなることを特徴としている。
また、請求項２記載の発明によれば、 少なくとも一方の面が鏡面研磨された低不純物濃度の
第１の半導体基板と、少なくとも一方の面が鏡面研磨さ
れた高不純物濃度の第２の半導体基板とのうち、少なく
とも前記第２の半導体基板の前記鏡面研磨面に、Siイオ
ンまたは前記高不純物濃度基板と同じ導電型の不純物イ
オンの少なくとも一方をイオン注入することにより、少
なくとも前記第２の半導体基板の前記鏡面研磨面に非晶
質層を形成する非晶質層形成工程と、 前記第１の半導体基板の前記鏡面研磨面と、前記第２
の半導体基板の前記鏡面研磨面とを接触させ、前記非晶
質層を介して前記第１の半導体基板と前記第２の半導体
基板が接着された接着基板を形成する接着工程と、 前記接着基板に熱処理を行うことにより、前記非晶質
層を固相成長させて境界層とすると共に、前記第１の半
導体基板、前記境界層及び前記第２の半導体基板からな
る接合基板を形成する接合工程と からなることを特徴としている。
第１の半導体基板と、少なくとも一方の面が鏡面研磨さ
れた高不純物濃度の第２の半導体基板とのうち、少なく
とも前記第２の半導体基板の前記鏡面研磨面に、Siイオ
ンまたは前記高不純物濃度基板と同じ導電型の不純物イ
オンの少なくとも一方をイオン注入することにより、少
なくとも前記第２の半導体基板の前記鏡面研磨面に非晶
質層を形成する非晶質層形成工程と、 前記第１の半導体基板の前記鏡面研磨面と、前記第２
の半導体基板の前記鏡面研磨面とを接触させ、前記非晶
質層を介して前記第１の半導体基板と前記第２の半導体
基板が接着された接着基板を形成する接着工程と、 前記接着基板に熱処理を行うことにより、前記非晶質
層を固相成長させて境界層とすると共に、前記第１の半
導体基板、前記境界層及び前記第２の半導体基板からな
る接合基板を形成する接合工程と からなることを特徴としている。
また、請求項３記載の発明によれば、 少なくとも一方の面が鏡面研磨された第１の半導体基
板と、少なくとも一方の面が鏡面研磨された第２半導体
基板とのうち、少なくとも一方の半導体基板の前記鏡面
研磨面に、異なる複数のイオンを同時に注入すること
で、少なくとも前記一方の半導体基板の前記鏡面研磨面
に非晶質層を形成する非晶質層形成工程と、 前記第１の半導体基板の前記鏡面研磨面と、前記第２
の半導体基板の前記鏡面研磨面とを接触させ、前記非晶
質層を介して前記第１の半導体基板と前記第２の半導体
基板が接着された接着基板を形成する接着工程と、 前記接着基板に熱処理を行うことにより、前記非晶質
層を固相成長させて境界層とすると共に、前記１の半導
体基板、前記境界層及び前記第２の半導体基板からなる
接合基板を形成する接合工程と からなることを特徴としている。
板と、少なくとも一方の面が鏡面研磨された第２半導体
基板とのうち、少なくとも一方の半導体基板の前記鏡面
研磨面に、異なる複数のイオンを同時に注入すること
で、少なくとも前記一方の半導体基板の前記鏡面研磨面
に非晶質層を形成する非晶質層形成工程と、 前記第１の半導体基板の前記鏡面研磨面と、前記第２
の半導体基板の前記鏡面研磨面とを接触させ、前記非晶
質層を介して前記第１の半導体基板と前記第２の半導体
基板が接着された接着基板を形成する接着工程と、 前記接着基板に熱処理を行うことにより、前記非晶質
層を固相成長させて境界層とすると共に、前記１の半導
体基板、前記境界層及び前記第２の半導体基板からなる
接合基板を形成する接合工程と からなることを特徴としている。
更に請求項４記載の発明によれば、 少なくとも一方の面が鏡面研磨された第１の半導体基
板と、少なくとも一方の面が鏡面研磨された第２半導体
基板とのうち、少なくとも一方の半導体基板の前記鏡面
研磨面に、加速電圧60kV以上でイオン注入を行うことに
より、少なくとも前記一方の半導体基板の前記鏡面研磨
面に非晶質層を形成する非晶質層形成工程と、 前記第１の半導体基板の前記鏡面研磨面と、前記第２
の半導体基板の前記鏡面研磨面とを接触させ、前記非晶
質層を介して前記第１の半導体基板と前記第２の半導体
基板が接着された接着基板を形成する接着工程と、 前記接着基板に熱処理を行うことにより、前記非晶質
層を固相成長させて境界層とすると共に、前記第１の半
導体基板、前記境界層及び前記第２の半導体基板からな
る接合基板を形成する接合工程と からなることを特徴としている。
板と、少なくとも一方の面が鏡面研磨された第２半導体
基板とのうち、少なくとも一方の半導体基板の前記鏡面
研磨面に、加速電圧60kV以上でイオン注入を行うことに
より、少なくとも前記一方の半導体基板の前記鏡面研磨
面に非晶質層を形成する非晶質層形成工程と、 前記第１の半導体基板の前記鏡面研磨面と、前記第２
の半導体基板の前記鏡面研磨面とを接触させ、前記非晶
質層を介して前記第１の半導体基板と前記第２の半導体
基板が接着された接着基板を形成する接着工程と、 前記接着基板に熱処理を行うことにより、前記非晶質
層を固相成長させて境界層とすると共に、前記第１の半
導体基板、前記境界層及び前記第２の半導体基板からな
る接合基板を形成する接合工程と からなることを特徴としている。
請求項５記載の発明によれば、請求項４における前記
非晶質層形成工程における前記注入イオンはSi、Ｐ、Sb
またはAsの内の少なくとも一つであることを特徴として
いる。
非晶質層形成工程における前記注入イオンはSi、Ｐ、Sb
またはAsの内の少なくとも一つであることを特徴として
いる。
上記の如く、第１の半導体基板と第２の半導体基板の
内の非晶質層が形成された鏡面研磨面と、他方の鏡面研
磨面とが接触されて接着基板が形成されるため、接触面
での密着性が向上する。そして、この状態で固相成長に
より双方の半導体基板の結晶構造を継承した境界層が形
成されるので、転位、欠陥の少ない接合界面となる。
内の非晶質層が形成された鏡面研磨面と、他方の鏡面研
磨面とが接触されて接着基板が形成されるため、接触面
での密着性が向上する。そして、この状態で固相成長に
より双方の半導体基板の結晶構造を継承した境界層が形
成されるので、転位、欠陥の少ない接合界面となる。
第１図は、本発明の一実施例を示す説明図である。
はじめに、非晶質層形成工程として、鏡面研磨された
低濃度N-基板20（例えば１×1015/以下の濃度）の研磨
面にSiイオンを注入し、結晶面を非晶質化する。この
時、最表層を非晶質化するため注入角は５゜以上、加速
電圧は60〜100kVに設定する。ドーズ量は１×1015/cm2
以上とする。これにより、低濃度N-基板20には非晶質層
21が形成される。また、本実施例では、厚さをほぼ1000
Åとする。このSiイオン注入時に同時にAs+、Sb+又はP+
イオン等のＮ型不純物の注入を行ってもよい。
低濃度N-基板20（例えば１×1015/以下の濃度）の研磨
面にSiイオンを注入し、結晶面を非晶質化する。この
時、最表層を非晶質化するため注入角は５゜以上、加速
電圧は60〜100kVに設定する。ドーズ量は１×1015/cm2
以上とする。これにより、低濃度N-基板20には非晶質層
21が形成される。また、本実施例では、厚さをほぼ1000
Åとする。このSiイオン注入時に同時にAs+、Sb+又はP+
イオン等のＮ型不純物の注入を行ってもよい。
次に、鏡面表面に非晶質層21が形成された低濃度N-基
板20と、少なくとも一方の面を鏡面研磨した高濃度N+基
板22を脱脂、および汚染の除去のため基板洗浄工程を行
う。この基板洗浄工程は例えば、H2O2とNH3H2Oとの混合
液、H2O2とHClとH2Oとの混合液およびHF液の順に浸漬さ
せる工程とする。次に、親水工程として低濃度N-基板20
と高濃度N+基板22の接着性向上のためH2O2とH2SO4との
混合液の略90℃の液温の液中に10分以下の時間、浸漬し
表面活性化の後、水洗を数分程度行い、スピンナ乾燥を
行う。乾燥時間は長時間行うと基板表面の水分が完全に
除去され接着不能となるので20分以内とする。この後、
低濃度N-基板20の非晶質層21の形成面と高濃度N+基板22
の鏡面研磨面を接触させ、接着基板を形成する。これに
より２つの基板は水素結合による親和力で接着する。こ
の接着した基板を略140℃の清浄な雰囲気中により乾燥
する。
板20と、少なくとも一方の面を鏡面研磨した高濃度N+基
板22を脱脂、および汚染の除去のため基板洗浄工程を行
う。この基板洗浄工程は例えば、H2O2とNH3H2Oとの混合
液、H2O2とHClとH2Oとの混合液およびHF液の順に浸漬さ
せる工程とする。次に、親水工程として低濃度N-基板20
と高濃度N+基板22の接着性向上のためH2O2とH2SO4との
混合液の略90℃の液温の液中に10分以下の時間、浸漬し
表面活性化の後、水洗を数分程度行い、スピンナ乾燥を
行う。乾燥時間は長時間行うと基板表面の水分が完全に
除去され接着不能となるので20分以内とする。この後、
低濃度N-基板20の非晶質層21の形成面と高濃度N+基板22
の鏡面研磨面を接触させ、接着基板を形成する。これに
より２つの基板は水素結合による親和力で接着する。こ
の接着した基板を略140℃の清浄な雰囲気中により乾燥
する。
この後、600℃以上の清浄な雰囲気中で１時間以上の
熱処理を行う。これにより、非晶質層21は低濃度N-層20
及び高濃度N+層22の結晶構造を継承した固相エピタキシ
ャル成長を行い、境界層30を形成する。そして、耐圧或
いは素子形成の熱処理工程に応じて低濃度N-層20をラッ
プ或いは鏡面研磨で適当な厚さにして接合基板23を形成
する。上記熱処理は、600℃以上で行われるが、ここで6
00℃より低い時には固相エピタキシャル成長は行われな
い。また、この熱処理は1300℃以上であるとシリコンの
融点に近くなり、やはり固相エピタキシャル成長はおこ
りにくくなる。
熱処理を行う。これにより、非晶質層21は低濃度N-層20
及び高濃度N+層22の結晶構造を継承した固相エピタキシ
ャル成長を行い、境界層30を形成する。そして、耐圧或
いは素子形成の熱処理工程に応じて低濃度N-層20をラッ
プ或いは鏡面研磨で適当な厚さにして接合基板23を形成
する。上記熱処理は、600℃以上で行われるが、ここで6
00℃より低い時には固相エピタキシャル成長は行われな
い。また、この熱処理は1300℃以上であるとシリコンの
融点に近くなり、やはり固相エピタキシャル成長はおこ
りにくくなる。
この後、従来の拡散工程により高濃度P+層27を形成
し、さらにスパッタ、蒸着或いはメッキにより電極28,2
9を形成することにより高耐圧のダイオード24を形成す
る。
し、さらにスパッタ、蒸着或いはメッキにより電極28,2
9を形成することにより高耐圧のダイオード24を形成す
る。
第２図は、得られた高耐圧のダイオードの断面TEM
（電子顕微鏡）写真である（倍率270万倍）。第２図よ
り明らかなように、低濃度N-層20と高濃度N+22との接合
が良好に行われていることがわかる。
（電子顕微鏡）写真である（倍率270万倍）。第２図よ
り明らかなように、低濃度N-層20と高濃度N+22との接合
が良好に行われていることがわかる。
このようにして形成された基板23は、任意の濃度の高
濃度N+基板22と任意の濃度の低濃度N-基板20の接着が可
能なため、前述のごとく、エピタキシャル成長で問題と
なるN+層からのオートドーピングの問題はない。また、
高耐圧素子に必要な厚い低濃度層もウェハラップ量を制
御することが容易に得ることが可能である。また、拡散
ウェハのごとく高濃度層において深さ方向の濃度分布が
ゆるやかな変化をすることはなく、急峻な分布を形成す
る。実際に1200℃で100時間の熱処理を行っても接合基
板23の高濃度N-層22の抵抗値は高濃度N+基板22の濃度が
１×1020/cm3の場合において、1cm2当たり約10mΩと従
来の拡散ウェハの半分であり、素子形成の際、オン抵抗
の低減に大きく寄与することがわかる。また、接着工程
において固相エピタキシャル成長を施しているので、前
述のごとく非晶質層は約1000Å程度存在するので、２つ
の基板の接合状態が良好となる。すなわち、２つの基板
の結晶性を非晶質層22で継承するためスムーズな結合が
可能となる。しかも、低濃度N-基板20と高濃度N+基板22
の接合時の結晶のずれによる欠陥は固相成長中に非晶質
層21である1000Å程度の層の中に分布され、前述のごと
く単に接着を行った接合基板23のように接合界面の２〜
３原子層に集中することはない。従って、大電流動作時
にも局所的な発熱或いは結晶破壊がなくなり、ダイオー
ドのみならずバイポーラトランジスタ、パワーMOS、サ
イリスタ等のパワー素子形成用基板として有効であるこ
とがわかる。
濃度N+基板22と任意の濃度の低濃度N-基板20の接着が可
能なため、前述のごとく、エピタキシャル成長で問題と
なるN+層からのオートドーピングの問題はない。また、
高耐圧素子に必要な厚い低濃度層もウェハラップ量を制
御することが容易に得ることが可能である。また、拡散
ウェハのごとく高濃度層において深さ方向の濃度分布が
ゆるやかな変化をすることはなく、急峻な分布を形成す
る。実際に1200℃で100時間の熱処理を行っても接合基
板23の高濃度N-層22の抵抗値は高濃度N+基板22の濃度が
１×1020/cm3の場合において、1cm2当たり約10mΩと従
来の拡散ウェハの半分であり、素子形成の際、オン抵抗
の低減に大きく寄与することがわかる。また、接着工程
において固相エピタキシャル成長を施しているので、前
述のごとく非晶質層は約1000Å程度存在するので、２つ
の基板の接合状態が良好となる。すなわち、２つの基板
の結晶性を非晶質層22で継承するためスムーズな結合が
可能となる。しかも、低濃度N-基板20と高濃度N+基板22
の接合時の結晶のずれによる欠陥は固相成長中に非晶質
層21である1000Å程度の層の中に分布され、前述のごと
く単に接着を行った接合基板23のように接合界面の２〜
３原子層に集中することはない。従って、大電流動作時
にも局所的な発熱或いは結晶破壊がなくなり、ダイオー
ドのみならずバイポーラトランジスタ、パワーMOS、サ
イリスタ等のパワー素子形成用基板として有効であるこ
とがわかる。
前記実施例においては低濃度N-基板20と高濃度N+基板
22の接合について述べたが、第１表に示すように高濃度
基板としてN+を用いた場合、低濃度基板としてN-基板あ
るいはP-基板を用いてもよい。このとき、注入イオン種
はSi+に限らず、P+,Sb+,As+等を用いてもよい。さらに
高濃度基板としてP+を用いた場合、低濃度基板としてN-
基板あるいはP-を用いてもよい。このとき注入イオン種
はSiに限らずBF+,BF2 +等を用いても良い。
22の接合について述べたが、第１表に示すように高濃度
基板としてN+を用いた場合、低濃度基板としてN-基板あ
るいはP-基板を用いてもよい。このとき、注入イオン種
はSi+に限らず、P+,Sb+,As+等を用いてもよい。さらに
高濃度基板としてP+を用いた場合、低濃度基板としてN-
基板あるいはP-を用いてもよい。このとき注入イオン種
はSiに限らずBF+,BF2 +等を用いても良い。
第１の実施例においては、低濃度基板の鏡面側にのみ
イオンを注入したが、高濃度基板の鏡面側に注入して固
相成長させても同様な効果が得られる。
イオンを注入したが、高濃度基板の鏡面側に注入して固
相成長させても同様な効果が得られる。
また、低濃度基板、高濃度基板両者の鏡面にイオン注
入して固相成長させても良い。
入して固相成長させても良い。
さらに第１の実施例においては、低濃度基板と高濃度
基板の接合を考えたが、低濃度基板同士、高濃度基板同
士の接合にも適用できる。
基板の接合を考えたが、低濃度基板同士、高濃度基板同
士の接合にも適用できる。
本発明を採用することによって、転位および欠陥が接
合界面に集中しない良好な界面特性を有する接合基板を
持つ半導体装置を得ることができる。
合界面に集中しない良好な界面特性を有する接合基板を
持つ半導体装置を得ることができる。
第１図は本発明の一実施例を示す説明図、第２図は接合
ウェハの接合界面の断面結晶構造を示す電子顕微鏡写真
である。 20……低濃度N-基板,21……非晶質層,22……高濃度N+基
板,23……接合基板。
ウェハの接合界面の断面結晶構造を示す電子顕微鏡写真
である。 20……低濃度N-基板,21……非晶質層,22……高濃度N+基
板,23……接合基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村本 英俊 愛知県西尾市下羽角町岩谷14番地 株式 会社日本自動車部品総合研究所内 (72)発明者 服部 正 愛知県西尾市下羽角町岩谷14番地 株式 会社日本自動車部品総合研究所内 (72)発明者 山岡 正美 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 昭63−116469（ＪＰ，Ａ) 特開 昭63−127572（ＪＰ，Ａ) 特開 昭64−768（ＪＰ，Ａ) 特開 昭63−314825（ＪＰ，Ａ) 特開 昭62−122119（ＪＰ，Ａ)
Claims (5)
- 【請求項１】少なくとも一方の面が鏡面研磨された低不
純物濃度の第１の半導体基板と、少なくとも一方の面が
鏡面研磨されたＰ型で高不純物濃度の第２の半導体基板
とのうち、少なくとも前記第１の半導体基板の前記鏡面
研磨面にSi、BFまたはBF2の内の少なくとも何れか一つ
からなるイオンを注入することにより、少なくとも前記
第１の半導体基板の前記鏡面研磨面に非晶質層を形成す
る非晶質層形成工程と、 前記第１の半導体基板の前記鏡面研磨面と、前記第２の
半導体基板の前記鏡面研磨面とを接触させ、前記非晶質
層を介して前記第１の半導体基板と前記第２の半導体基
板が接着された接着基板を形成する接着工程と、 前記接着基板に熱処理を行うことにより、前記非晶質層
を固相成長させて境界層とすると共に、前記第１の半導
体基板、前記境界層及び前記第２の半導体基板からなる
接合基板を形成する接合工程と からなることを特徴とする半導体装置の製造方法。 - 【請求項２】少なくとも一方の面が鏡面研磨された低不
純物濃度の第１の半導体基板と、少なくとも一方の面が
鏡面研磨された高不純物濃度の第２の半導体基板とのう
ち、少なくとも前記第２の半導体基板の前記鏡面研磨面
に、Siイオンまたは前記高不純物濃度基板と同じ導電型
の不純物イオンの少なくとも一方をイオン注入すること
により、少なくとも前記第２の半導体基板の前記鏡面研
磨面に非晶質層を形成する非晶質層形成工程と、 前記第１の半導体基板の前記鏡面研磨面と、前記第２の
半導体基板の前記鏡面研磨面とを接触させ、前記非晶質
層を介して前記第１の半導体基板と前記第２の半導体基
板が接着された接着基板を形成する接着工程と、 前記接着基板に熱処理を行うことにより、前記非晶質層
を固相成長させて境界層とすると共に、前記第１の半導
体基板、前記境界層及び前記第２の半導体基板からなる
接合基板を形成する接合工程と からなることを特徴とする半導体装置の製造方法。 - 【請求項３】少なくとも一方の面が鏡面研磨された第１
の半導体基板と、少なくとも一方の面が鏡面研磨された
第２の半導体基板とのうち、少なくとも一方の半導体基
板の前記鏡面研磨面に、異なる複数のイオンを同時に注
入することで、少なくとも前記一方の半導体基板の前記
鏡面研磨面に非晶質層を形成する非晶質層形成工程と、 前記第１の半導体基板の前記鏡面研磨面と、前記第２の
半導体基板の前記鏡面研磨面とを接触させ、前記非晶質
層を介して前記第１の半導体基板と前記第２の半導体基
板が接着された接着基板を形成する接着工程と、 前記接着基板に熱処理を行うことにより、前記非晶質層
を固相成長させて境界層とすると共に、前記第１の半導
体基板、前記境界層及び前記第２の半導体基板からなる
接合基板を形成する接合工程と からなることを特徴とする半導体装置の製造方法。 - 【請求項４】少なくとも一方の面が鏡面研磨された第１
の半導体基板と、少なくとも一方の面が鏡面研磨された
第２半導体基板とのうち、少なくとも一方の半導体基板
の前記鏡面研磨面に、加速電圧60kV以上でイオン注入を
行うことにより、少なくとも前記一方の半導体基板の前
記鏡面研磨面に非晶質層を形成する非晶質層形成工程
と、 前記第１の半導体基板の前記鏡面研磨面と、前記第２の
半導体基板の前記鏡面研磨面とを接触させ、前記非晶質
層を介して前記第１の半導体基板と前記第２の半導体基
板が接着された接着基板を形成する接着工程と、 前記接着基板に熱処理を行うことにより、前記非晶質層
を固相成長させて境界層とすると共に、前記第１の半導
体基板、前記境界層及び前記第２の半導体基板からなる
接合基板を形成する接合工程と からなることを特徴とする半導体装置の製造方法。 - 【請求項５】前記非晶質層形成工程における前記注入イ
オンはSi、Ｐ、SbまたはAsの内の少なくとも一つである
ことを特徴とする請求項４記載の半導体装置の製造方
法。
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|---|---|---|---|
| JP63118953A JP2752371B2 (ja) | 1988-05-16 | 1988-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118953A JP2752371B2 (ja) | 1988-05-16 | 1988-05-16 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH01289109A JPH01289109A (ja) | 1989-11-21 |
| JP2752371B2 true JP2752371B2 (ja) | 1998-05-18 |
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ID=14749348
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63118953A Expired - Lifetime JP2752371B2 (ja) | 1988-05-16 | 1988-05-16 | 半導体装置の製造方法 |
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Cited By (1)
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| US5298457A (en) * | 1993-07-01 | 1994-03-29 | G. I. Corporation | Method of making semiconductor devices using epitaxial techniques to form Si/Si-Ge interfaces and inverting the material |
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-
1988
- 1988-05-16 JP JP63118953A patent/JP2752371B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10796944B2 (en) | 2014-06-24 | 2020-10-06 | Ev Group E. Thallner Gmbh | Method and device for surface treatment of substrates |
| US11348825B2 (en) | 2014-06-24 | 2022-05-31 | Ev Group E. Thallner Gmbh | Method and device for surface treatment of substrates |
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