JPS61224457A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS61224457A JPS61224457A JP6591385A JP6591385A JPS61224457A JP S61224457 A JPS61224457 A JP S61224457A JP 6591385 A JP6591385 A JP 6591385A JP 6591385 A JP6591385 A JP 6591385A JP S61224457 A JPS61224457 A JP S61224457A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000012535 impurity Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 11
- 239000002131 composite material Substances 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 8
- 238000005304 joining Methods 0.000 claims description 4
- 230000001747 exhibiting effect Effects 0.000 claims 14
- 229910007991 Si-N Inorganic materials 0.000 abstract description 3
- 229910006294 Si—N Inorganic materials 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 3
- 238000001947 vapour-phase growth Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000011282 treatment Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- XUKUURHRXDUEBC-SXOMAYOGSA-N (3s,5r)-7-[2-(4-fluorophenyl)-3-phenyl-4-(phenylcarbamoyl)-5-propan-2-ylpyrrol-1-yl]-3,5-dihydroxyheptanoic acid Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-SXOMAYOGSA-N 0.000 description 1
- 208000005156 Dehydration Diseases 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000018044 dehydration Effects 0.000 description 1
- 238000006297 dehydration reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＬｏｗ Ｅ＋ｗｉｔｔｅｒ Ｃｏｎｃｅｎｔｒ
ａｔｉｏｎ（略称ＬＥＣ）型トランジスタに係るもので
、特に高耐圧化ならびに双方向特性の改良を図ったもの
である。
ａｔｉｏｎ（略称ＬＥＣ）型トランジスタに係るもので
、特に高耐圧化ならびに双方向特性の改良を図ったもの
である。
バイポーラトランジスタの１種類として、そのエミッタ
の不純物濃度を極端に低くしたＬｏｗＥｍｉｔｔｅｒ
Ｃｏｎｃｅｎｔｒａｔｉｏｎ （Ｌ Ｅ Ｃ）構造は特
公昭５７−１９０２号公報ならびに日経エレクトロニク
ス。
の不純物濃度を極端に低くしたＬｏｗＥｍｉｔｔｅｒ
Ｃｏｎｃｅｎｔｒａｔｉｏｎ （Ｌ Ｅ Ｃ）構造は特
公昭５７−１９０２号公報ならびに日経エレクトロニク
ス。
１９７４．６．１？、Ｐ、Ｐ２７−３２によって開示さ
れている。その断面構造を第７図に示すと、Ｎ÷型基板
２１にＮ−型半導体層２２を気相成長法により堆載して
から、その表面部分から内部に向けて反対導電層の埋込
領域２３を形成する０次いで、前記Ｎ−型半導体層２２
表面に再びＮ−型半導体層を気相成長法で堆積する。
れている。その断面構造を第７図に示すと、Ｎ÷型基板
２１にＮ−型半導体層２２を気相成長法により堆載して
から、その表面部分から内部に向けて反対導電層の埋込
領域２３を形成する０次いで、前記Ｎ−型半導体層２２
表面に再びＮ−型半導体層を気相成長法で堆積する。
この気相成長層２２の表面部分から内端に向けてＮ型を
示しより不純物濃度が高いＮ十領域２４を形成するが、
その端部はこの表面部分に露出させたいわゆるプレーナ
構造とする。更に、前記Ｎ−型半導体層２２の他の表面
部分は前記埋込領域２２と電気的に接続可能とするため
に、反対導電型を示す不純物導入して接続領域２５を形
成する。この際その電気抵抗を前記埋込領域２２により
低くするように配慮する。このような構造を持つトラン
ジスタはエミッタとしては特に前記Ｎ−−Ｎ÷接合２２
．２４を、ペースとしては前記埋込領域２５をコレクタ
としては、前記Ｎ＋型基板２１を利用する方式を採用す
る。
示しより不純物濃度が高いＮ十領域２４を形成するが、
その端部はこの表面部分に露出させたいわゆるプレーナ
構造とする。更に、前記Ｎ−型半導体層２２の他の表面
部分は前記埋込領域２２と電気的に接続可能とするため
に、反対導電型を示す不純物導入して接続領域２５を形
成する。この際その電気抵抗を前記埋込領域２２により
低くするように配慮する。このような構造を持つトラン
ジスタはエミッタとしては特に前記Ｎ−−Ｎ÷接合２２
．２４を、ペースとしては前記埋込領域２５をコレクタ
としては、前記Ｎ＋型基板２１を利用する方式を採用す
る。
今迄、トランジスタの電流増巾率ｈＦ！Ｉを高める方法
としては、エミッタの不純物濃度を高めて。
としては、エミッタの不純物濃度を高めて。
その注入効率を向上するのが一般的であるが、この不純
物濃度を１０”ａｔｏｍｓ／ｃＩＩｌｉＪｍ度以上とす
ると格子欠陥や転位等が生じて結晶の完全性が得られな
いし、又エミッタの不純物濃度が高いのてベースから注
入された少数キャリ□アのライフタイムが短くなり、従
って少数キャリアめ移動距離も狭められてしまい注入効
率の向上が制限される。
物濃度を１０”ａｔｏｍｓ／ｃＩＩｌｉＪｍ度以上とす
ると格子欠陥や転位等が生じて結晶の完全性が得られな
いし、又エミッタの不純物濃度が高いのてベースから注
入された少数キャリ□アのライフタイムが短くなり、従
って少数キャリアめ移動距離も狭められてしまい注入効
率の向上が制限される。
しかし、前記ＬＥＣトランジ・スタは、エミッタ領域で
あるＮ−型半導体層２２内に不純物がより高い領域２４
を形成して、このＮ＋Ｎ−接合によって前記埋込領域２
５から流れる少数キャリア電流を少くした。
あるＮ−型半導体層２２内に不純物がより高い領域２４
を形成して、このＮ＋Ｎ−接合によって前記埋込領域２
５から流れる少数キャリア電流を少くした。
即ち、このＮ”Ｎ−接合部分には僅なポテンシャルバリ
アが形成されているので、Ｎ−半導体層２２に注入後通
過した少数キャリアがこのバリアに阻まれて殆んど入り
込めない、このＮ−半導体２２の厚さが正孔の拡散距離
に対して十分少なく、且つ正孔の寿命が長ければＮ−型
半導体層における正孔の濃度勾配が殆んど無くなる。濃
度勾配が少なければ拡散電流も殆んど流れずにエミッタ
注入効率を１に近づけることができ、ひいてはトランジ
スタの電流増巾率を高める結果となる。
アが形成されているので、Ｎ−半導体層２２に注入後通
過した少数キャリアがこのバリアに阻まれて殆んど入り
込めない、このＮ−半導体２２の厚さが正孔の拡散距離
に対して十分少なく、且つ正孔の寿命が長ければＮ−型
半導体層における正孔の濃度勾配が殆んど無くなる。濃
度勾配が少なければ拡散電流も殆んど流れずにエミッタ
注入効率を１に近づけることができ、ひいてはトランジ
スタの電流増巾率を高める結果となる。
尚このＬＥＣ型トランジスタ製造工程を前に示したが、
前記埋込領域２３はその巾と濃度を制御し易いイオン注
入法を利用し、この埋込領域形成、第２回目の気相成長
ならびにＮ中型領域２４の形成前に夫々酸化工程と写真
食刻工程による窓形成工程を実施する。
前記埋込領域２３はその巾と濃度を制御し易いイオン注
入法を利用し、この埋込領域形成、第２回目の気相成長
ならびにＮ中型領域２４の形成前に夫々酸化工程と写真
食刻工程による窓形成工程を実施する。
このＬＥＣ型トランジスタの電流増巾率は高め得るが、
これを工業的に安定して製造することが仲々難しいこと
が欠点として挙げられる。前述のようにイオン注入法に
よって前記埋込領域２５の幅と濃度を態々制御してから
２回目の気相成長を行うが、これに先立ってガスエツチ
ングによって被堆積表面を除去するために、この工程時
に前記埋込領域２３表面の不純物量を規制することが粱
かしくなる。
これを工業的に安定して製造することが仲々難しいこと
が欠点として挙げられる。前述のようにイオン注入法に
よって前記埋込領域２５の幅と濃度を態々制御してから
２回目の気相成長を行うが、これに先立ってガスエツチ
ングによって被堆積表面を除去するために、この工程時
に前記埋込領域２３表面の不純物量を規制することが粱
かしくなる。
このトランジスタのベース領域として機能する前記埋込
領域２３は２回目の気相成長層表面に形成する電極との
間を電気的に接続する手段を拡散法によって達成する。
領域２３は２回目の気相成長層表面に形成する電極との
間を電気的に接続する手段を拡散法によって達成する。
この反対導電型を示し前記埋込領域の不純物濃度より高
いそれを拡散する際には、この埋込領域２５内に存在す
る不純物が再拡散して最終的なペース領域幅を決める事
になる。従って、前記２回目に行なう気相成長層の濃度
及び厚さがパラメータとなって、前記埋込領域２５の幅
と濃度を安定的に製造することは困難となり、結果的に
はトランジスタにおけるベースの輸送効率が均一となら
ず、電流増巾率が一定とならない。
いそれを拡散する際には、この埋込領域２５内に存在す
る不純物が再拡散して最終的なペース領域幅を決める事
になる。従って、前記２回目に行なう気相成長層の濃度
及び厚さがパラメータとなって、前記埋込領域２５の幅
と濃度を安定的に製造することは困難となり、結果的に
はトランジスタにおけるベースの輸送効率が均一となら
ず、電流増巾率が一定とならない。
前記ＬＥＣ型トランジスタの特徴を生かして。
双方向ＬＥＣ型トランジスタを得ようとした場合には前
記難点により一層顕著になる。この双方向ＬＥＣ型トラ
ンジスタにあっては＋ ＶＣｆ！ＯとＶＥＣＯが近い値
で共に高い値が望ましいので、前記第１回目及び第２回
目の気相法によって得られる半導体層の濃度が共に低く
、その厚さも共に厚いことが望ましい。
記難点により一層顕著になる。この双方向ＬＥＣ型トラ
ンジスタにあっては＋ ＶＣｆ！ＯとＶＥＣＯが近い値
で共に高い値が望ましいので、前記第１回目及び第２回
目の気相法によって得られる半導体層の濃度が共に低く
、その厚さも共に厚いことが望ましい。
若し２００ｖ位のＶＢＣＯｖ ＶＣＢＯを確保するには
前記Ｎ−型半導体層（合計として）の比抵抗２０〜３０
Ω・１厚さ３０〜４０μｓが望ましいが、この気相成長
層の制御のみでなく、前記埋込領域２５に接続する反対
導電型を示す接続領域２５も３０〜４０ｐ拡散法によっ
て形成しなければならない。
前記Ｎ−型半導体層（合計として）の比抵抗２０〜３０
Ω・１厚さ３０〜４０μｓが望ましいが、この気相成長
層の制御のみでなく、前記埋込領域２５に接続する反対
導電型を示す接続領域２５も３０〜４０ｐ拡散法によっ
て形成しなければならない。
この場合にも長時間の熱負荷印加に伴って、前記埋込領
域２３からの不純物再拡散は避けられないので、即ちベ
ース領域の幅は大きく厚く且つ、その不純物の表面濃度
は低くなって、トランジスタの周波数応答特性ｆＴを低
める。
域２３からの不純物再拡散は避けられないので、即ちベ
ース領域の幅は大きく厚く且つ、その不純物の表面濃度
は低くなって、トランジスタの周波数応答特性ｆＴを低
める。
本発明は上記欠点を除去した新規な半導体装置及びその
製造方法を提供するもので、特に量産効果を向上するも
のである。
製造方法を提供するもので、特に量産効果を向上するも
のである。
本発明では板体に必要な（スケルトン）を持つもの一半
導体基板一を半導体層と記す、導電型の相違ならびに含
有不純物濃度の有無に拘らず、半導体層表面に形成した
多少湿り気のある鏡面を密着すると、その半導体層のバ
ルク（ｂｕｌｋ）結晶と多少異なる接合層を形成して一
体化して恰も単一の半導体層と同様に処理可能な機械的
強度を持つ複合半導体層が得られる事実、前記接合層を
持った複合半導体層にＰＮ接合等を形成する機能素子は
実用に供し得る事実を本出願人は確認しており１本発明
はこの事実に基づいて完成したものである。
導体基板一を半導体層と記す、導電型の相違ならびに含
有不純物濃度の有無に拘らず、半導体層表面に形成した
多少湿り気のある鏡面を密着すると、その半導体層のバ
ルク（ｂｕｌｋ）結晶と多少異なる接合層を形成して一
体化して恰も単一の半導体層と同様に処理可能な機械的
強度を持つ複合半導体層が得られる事実、前記接合層を
持った複合半導体層にＰＮ接合等を形成する機能素子は
実用に供し得る事実を本出願人は確認しており１本発明
はこの事実に基づいて完成したものである。
前記接合層にはグレインバウンダリ（Ｇｒａｉｎ ｂｏ
ｕｎ−ｄａｒｙ）が形成されると考えられるが、これは
前述のように機械的ならびに電気的障壁の外に熱的障壁
とならない。
ｕｎ−ｄａｒｙ）が形成されると考えられるが、これは
前述のように機械的ならびに電気的障壁の外に熱的障壁
とならない。
前記接合層を形成する技術を今後接合技術と記載する。
従来から導電型の相違ならびに含有不純物濃度差を持っ
た複数の半導体層を気相成長法によって積層した場合、
これに印加される熱負荷の程度に対応してその境界部が
変動する事実はすでに良く知られるところである。
た複数の半導体層を気相成長法によって積層した場合、
これに印加される熱負荷の程度に対応してその境界部が
変動する事実はすでに良く知られるところである。
本発明における前記接合層でも、これに隣接する半導体
層は前述のような熱負荷に応じてその境界面が変動する
事態が想定されるので、前記接合層とはその隣接層を画
然と区分する意味の外に、その境界面が多少変動する事
態も包含する。
層は前述のような熱負荷に応じてその境界面が変動する
事態が想定されるので、前記接合層とはその隣接層を画
然と区分する意味の外に、その境界面が多少変動する事
態も包含する。
前記目的を達成する手段としては一導電型を示す半導体
層に対して反対導電型を示す埋込領域を持つ一導電型の
半導体層を前記接合技術によって一体化して複合半導体
基板を形成する手法を採用した。
層に対して反対導電型を示す埋込領域を持つ一導電型の
半導体層を前記接合技術によって一体化して複合半導体
基板を形成する手法を採用した。
第１図及び第６図に示す実施例により本発明を詳述する
。
。
先ず前記接合技術の詳細を述べる。
被接合半導体層−即ち板体として必要な骨格を持ってい
ることを明記して置く−の表面には鏡面研磨工程によっ
て表面阻さ５００Å以下の鏡面を形成し、その表面状態
によってｏ、ｏ、＋ｕ、ｓｏ４→ＨＦ→稀ＨＦによる前
処理工程を前記鏡面工程に引続いて行い、脱脂ならびに
表面に被着するスティンフィルムを除去する０次いで、
この鏡面を清浄な水で数分程度洗滌し、室温下でスピン
ナ処理のような脱水処理を実施する。この処理工程では
、前記鏡面に吸着していると想定される水分はそのま１
残し過剰な水分を除去するもので、この吸着水分が殆ん
ど揮散する１００℃以上の加熱乾燥は避ける。これらの
処理を経た被接合半導体層の鏡面はクラス１以上の清浄
な雰囲気内に配置して、実質的に異物が介在しない両鏡
面を相互に密着して複合半導体基板を形成する。この複
合半導体基板は２００℃以上好ましくは１０００℃〜１
２００℃に加熱処理して接合強度を増大することも出来
る。
ることを明記して置く−の表面には鏡面研磨工程によっ
て表面阻さ５００Å以下の鏡面を形成し、その表面状態
によってｏ、ｏ、＋ｕ、ｓｏ４→ＨＦ→稀ＨＦによる前
処理工程を前記鏡面工程に引続いて行い、脱脂ならびに
表面に被着するスティンフィルムを除去する０次いで、
この鏡面を清浄な水で数分程度洗滌し、室温下でスピン
ナ処理のような脱水処理を実施する。この処理工程では
、前記鏡面に吸着していると想定される水分はそのま１
残し過剰な水分を除去するもので、この吸着水分が殆ん
ど揮散する１００℃以上の加熱乾燥は避ける。これらの
処理を経た被接合半導体層の鏡面はクラス１以上の清浄
な雰囲気内に配置して、実質的に異物が介在しない両鏡
面を相互に密着して複合半導体基板を形成する。この複
合半導体基板は２００℃以上好ましくは１０００℃〜１
２００℃に加熱処理して接合強度を増大することも出来
る。
第１図には本発明によるＬＥＣ型ＮＰＮトランジスタの
縦断面図を示し、第２図〜第４図には。
縦断面図を示し、第２図〜第４図には。
その製造過程を縦断面図により示す。
不純物としてＰが表面濃度１０１″ａｔｏｍｓ／ｃｓｆ
オーダ含有する５ｉ−Ｎ一導電型半導体層１を用意し、
これと前記接合技術によって一体化するもう一方の５ｉ
−Ｎ一導電型半導体層２を準備するが、この不純物濃度
は前記半導体層１と同程度である。このもう一方の５ｉ
−Ｎ一導電型半導体層２には、気相成長法によって含有
Ｐ濃度が大きい５Ｌ−Ｎ＋導電型半導体層３を堆積する
が、その表面濃度は６ Ｘ １０”ａｔｏｍｓｅａ１位
である。
オーダ含有する５ｉ−Ｎ一導電型半導体層１を用意し、
これと前記接合技術によって一体化するもう一方の５ｉ
−Ｎ一導電型半導体層２を準備するが、この不純物濃度
は前記半導体層１と同程度である。このもう一方の５ｉ
−Ｎ一導電型半導体層２には、気相成長法によって含有
Ｐ濃度が大きい５Ｌ−Ｎ＋導電型半導体層３を堆積する
が、その表面濃度は６ Ｘ １０”ａｔｏｍｓｅａ１位
である。
このＳｉ −Ｎ”Ｎ一導電型半導体層の形成はＮ◆導電
型半導体層を下地としても差支えないのは勿論である。
型半導体層を下地としても差支えないのは勿論である。
この積層体の露出表面即ち前記５ｉ−Ｎ″″導電型半導
体層２の表面部分にはＰ導電型を示すＢを表面濃度が３
Ｘ １０”ａｔｏｍｓ／ａＪ位イオン注入法によって
導入するが、この際前記積層体に酸化処理を施してから
イオン注入を行う、この結果前記５ｉ−Ｎ−導 ′電
型半導体層１の表面部分に埋込領域４が形成される０次
いでこの酸化膜を除去してから前記埋込領域４を形成し
た５ｉ−Ｎ一導電型半導体層２表面及び前記 ５ｉ−Ｎ
一導電型半導体層１表面には鏡面を形成して前記接合技
術工程に移行する。この結果第１図（Ｃ）に示す断面構
造を持った複合半導体基板−５御が得られるが、その両
半導体層１，２の境界附近に接合層６が形成され前記埋
込類、域４はこの接合層６と隣接する形状が得られる。
体層２の表面部分にはＰ導電型を示すＢを表面濃度が３
Ｘ １０”ａｔｏｍｓ／ａＪ位イオン注入法によって
導入するが、この際前記積層体に酸化処理を施してから
イオン注入を行う、この結果前記５ｉ−Ｎ−導 ′電
型半導体層１の表面部分に埋込領域４が形成される０次
いでこの酸化膜を除去してから前記埋込領域４を形成し
た５ｉ−Ｎ一導電型半導体層２表面及び前記 ５ｉ−Ｎ
一導電型半導体層１表面には鏡面を形成して前記接合技
術工程に移行する。この結果第１図（Ｃ）に示す断面構
造を持った複合半導体基板−５御が得られるが、その両
半導体層１，２の境界附近に接合層６が形成され前記埋
込類、域４はこの接合層６と隣接する形状が得られる。
第３図には前記埋込領域４を前記５ｉ−Ｎ一導電型半導
体層１に形成した例ｉ示し、第４ｗＩはこの埋込領域と
なるＰ導電型半導体層４を前記５Ｌ−Ｎ“導電型半導体
１，２に形成して、べ〒ス領域として動作する前記埋込
領域４の対称性が得られるように配慮したものである。
体層１に形成した例ｉ示し、第４ｗＩはこの埋込領域と
なるＰ導電型半導体層４を前記５Ｌ−Ｎ“導電型半導体
１，２に形成して、べ〒ス領域として動作する前記埋込
領域４の対称性が得られるように配慮したものである。
次に再び第１図に戻って前記５ｉ−Ｎ一導電型半導体層
１にＮ十導電型領域７及びＰ＋導電型領域８の形成に移
る。このＮ÷導電型領域７はＰの表面濃度約Ｉ Ｘ １
０ｔｏａｔｏｍｓ／ａｌを持ちＰ÷導電型領”域８はＢ
の表面濃度がＩ Ｘ １０”ａｔｏｍｓ／ａ＃程度であ
る６次いでこのＮ◆導電型領域及びＰ＋導電型領域８に
１等の導電性金属を堆積して夫々の電極即ちエミッタ電
極。
１にＮ十導電型領域７及びＰ＋導電型領域８の形成に移
る。このＮ÷導電型領域７はＰの表面濃度約Ｉ Ｘ １
０ｔｏａｔｏｍｓ／ａｌを持ちＰ÷導電型領”域８はＢ
の表面濃度がＩ Ｘ １０”ａｔｏｍｓ／ａ＃程度であ
る６次いでこのＮ◆導電型領域及びＰ＋導電型領域８に
１等の導電性金属を堆積して夫々の電極即ちエミッタ電
極。
ベース電極９，１０を形成し、更に前記複合半導体基板
−β−の表面−前記Ｎ十導電型半導体層３の露出表面に
導電性金属Ａｌｌ、 Ａｕを堆積してコレクタ電極１１
を形成する。
−β−の表面−前記Ｎ十導電型半導体層３の露出表面に
導電性金属Ａｌｌ、 Ａｕを堆積してコレクタ電極１１
を形成する。
前述の記載では省略したが前記Ｎ◆導電型領域７及びＰ
＋導電型領域８の形成に先立ち、前記Ｎ一導電型半導体
層１の露出表面には珪素酸化物等からなる絶縁物層１２
を形成しておき、周知の手段によって開口を設けてから
不純物を導入する手段を採用している。
＋導電型領域８の形成に先立ち、前記Ｎ一導電型半導体
層１の露出表面には珪素酸化物等からなる絶縁物層１２
を形成しておき、周知の手段によって開口を設けてから
不純物を導入する手段を採用している。
このようにしてＬＥＣ型トランジスタ、胆を形成するが
、前記Ｎ◆−Ｎ″″接合部分におけるポテンシャルバリ
アは０．２ｅＶ程度となる。
、前記Ｎ◆−Ｎ″″接合部分におけるポテンシャルバリ
アは０．２ｅＶ程度となる。
第５図には前記接合技術工程に移行する前、即ち被接合
Ｎ一導電型半導体層１に予めＰ＋導電型領域７を形成し
た例を（ａ）−（ｅ）に示し、（ｆ）は第４図と同様に
前記埋込領域に）に対象性を持たせた例である。
Ｎ一導電型半導体層１に予めＰ＋導電型領域７を形成し
た例を（ａ）−（ｅ）に示し、（ｆ）は第４図と同様に
前記埋込領域に）に対象性を持たせた例である。
何れにしても、この例では前記Ｐ÷導電型領域８を形成
するに当って、前記埋込領域４との接続を前記Ｎ″″導
電型半導体１の表面部分からのＰ導電型不純物Ｂ導入が
極めて短時間で完了する利点がある。
するに当って、前記埋込領域４との接続を前記Ｎ″″導
電型半導体１の表面部分からのＰ導電型不純物Ｂ導入が
極めて短時間で完了する利点がある。
第６図は第１図〜第５図に示した前記Ｎ÷導電型半導体
層３を省き、被接合半導体層１，２に全く対象的な断面
構造が得られるよう配慮したもので、完全な双方向性を
持ったＬＥＣ型トランジスタが得られる。
層３を省き、被接合半導体層１，２に全く対象的な断面
構造が得られるよう配慮したもので、完全な双方向性を
持ったＬＥＣ型トランジスタが得られる。
尚第５〜６図の実際の製造工程は、第１図〜第４図と全
く同様に形成されるので説明を省略する。
く同様に形成されるので説明を省略する。
本発明では前記接合技術の採用によって濃度差のある半
導体層に熱負荷を加えず一体供したので。
導体層に熱負荷を加えず一体供したので。
気相成長法の適用時に発生する結晶欠陥や転位が殆んど
なく更に安価に裏層出来ので量産上の効果が大きい。
なく更に安価に裏層出来ので量産上の効果が大きい。
更に、一部の実施例（第５図〜第６図）では従来例のよ
うにベース領域として動作する埋込領域の電極取出しが
極めて短時間で達成可能となり、このベース領域の幅及
び濃度を制御し易くなり。
うにベース領域として動作する埋込領域の電極取出しが
極めて短時間で達成可能となり、このベース領域の幅及
び濃度を制御し易くなり。
ひいてはＬＥＣ型トランジスタの特性を安定する大きな
利点が得られる。
利点が得られる。
更に又、第１図〜第５図に示した構造を単一のウェハ内
に複数個形成していわゆるブリッヂ回路が構成可能とな
る等実用上の効果も大きい。
に複数個形成していわゆるブリッヂ回路が構成可能とな
る等実用上の効果も大きい。
尚実施例ではＮＰＮトランジスタで説明したが。
ＰＮＰ トランジスタも勿論得られるし、ＳＣＲへの応
用も可能である。
用も可能である。
（ａ）〜（ｆ）は製造工程毎の断面図、第６図（ａ）〜
（ｅ）は他の実施例の製造経過を示す断面図、第７図は
従来の半導体装置断面図、第８図は第７図に示した装置
の特性を示す曲線図である。 １．２ニ一導電型半導体層 ８：電気的に接続する手段 ４：埋込領域 ７：一導電型を示し含有不純物濃度の大きい領域３ニー
導電型を示し含有不純物濃度が大きい第２半導体層
（ｅ）は他の実施例の製造経過を示す断面図、第７図は
従来の半導体装置断面図、第８図は第７図に示した装置
の特性を示す曲線図である。 １．２ニ一導電型半導体層 ８：電気的に接続する手段 ４：埋込領域 ７：一導電型を示し含有不純物濃度の大きい領域３ニー
導電型を示し含有不純物濃度が大きい第２半導体層
Claims (4)
- （１）相対向して配置し共に一導電型を示す半導体層と
、この境界附近に形成する元の結晶性と異なるそれをも
つ接合層と、この接合層に隣接して形成する反対導電型
の埋込領域と、前記一導電型を示す一方の半導体層の表
面部分より内部に向けて形成する一導電型を示し含有不
純物濃度がより大きい領域と、前記一導電型を示す一方
の半導体層表面の他部分と前記埋込領域を電気的に接続
する手段と、前記一導電型を示す他方半導体層の露出表
面に隣接する一導電型を示し含有不純物濃度がより大き
い第２半導体層とを具備することを特徴とする半導体装
置。 - （２）相対向して配置し共に、一導電型を示す半導体層
と、この境界附近に形成する元の結晶性と異なるそれを
持つ接合層と、この接合層に隣接して形成する反対導電
型の埋込領域と、前記一導電型を示す両半導体層の表面
部分より内部に向けて対象的に形成する一導電型を示し
含有不純物濃度がより大きい領域と、前記一導電型を示
す両半導体層の表面他部分と前記埋込領域を電気的に結
ぶ手段とを具備することを特徴とする特許請求の範囲第
１項記載の半導体装置。 - （３）一導電型を示す両半導体層を準備する工程と、こ
の両半導体層の中、その少くとも一方の半導体層表面部
分から内部に向けて形成し端部が露出する反対導電型を
示す埋込領域を形成する工程と、前記両半導体層の表面
に鏡面を形成する工程と、異物が実質的に介在しない雰
囲気で相対向する前記鏡面を密着接合して複合半導体基
板を形成する工程と、前記一導電型を示す一方の半導体
層の露出表面部分と前記埋込領域を電気的に接続可能に
する工程と、前記一導電型を示す一方の半導体層の露出
表面の他部分から内部に向けて形成し端部を露出する一
導電型を示し含有不純物濃度がより大きい領域を形成す
る工程と、前記他方の半導体層の露出表面に一導電型を
示し含有不純物濃度がより大きい第２半導体層を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。 - （４）一導電型を示す両半導体層を準備する工程と、こ
の両半導体層の中その少くとも一方の半導体層表面部分
から内部に向けて形成し端部が露出する反対導電型を示
す埋込領域を形成する工程と、前記両半導体層の中その
少くとも一方の半導体層表面部分から内部に向けかつ前
記埋込領域に重畳する反対導電型を示し含有不純物濃度
が大きい第２領域と前記一方の半導体層の表面及び前記
他方の半導体層表面に鏡面を形成する工程と、異物が実
質的に介在しない雰囲気で相対向する前記鏡面を密着接
合して複合半導体基板を形成する工程と、この複合半導
体基板の露出表面の少くとも一方の部分から内部に向け
て反対導電型を示す不純物を導入して前記埋込領域及び
前記反対導電型を示す第２領域とを接続する工程とを含
むことを特徴とする特許請求の範囲第３項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6591385A JPS61224457A (ja) | 1985-03-29 | 1985-03-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6591385A JPS61224457A (ja) | 1985-03-29 | 1985-03-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61224457A true JPS61224457A (ja) | 1986-10-06 |
Family
ID=13300684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6591385A Pending JPS61224457A (ja) | 1985-03-29 | 1985-03-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224457A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466303A (en) * | 1994-03-25 | 1995-11-14 | Nippondenso Co., Ltd. | Semiconductor device and manufacturing method therefor |
| US5650354A (en) * | 1993-11-09 | 1997-07-22 | Nippondenso Co., Ltd. | Method for producing semiconductor device |
| JP2017509141A (ja) * | 2014-01-16 | 2017-03-30 | アイディール パワー インコーポレイテッド | 表面電荷に対して低減された感度を有する構造及び方法 |
-
1985
- 1985-03-29 JP JP6591385A patent/JPS61224457A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650354A (en) * | 1993-11-09 | 1997-07-22 | Nippondenso Co., Ltd. | Method for producing semiconductor device |
| US5466303A (en) * | 1994-03-25 | 1995-11-14 | Nippondenso Co., Ltd. | Semiconductor device and manufacturing method therefor |
| JP2017509141A (ja) * | 2014-01-16 | 2017-03-30 | アイディール パワー インコーポレイテッド | 表面電荷に対して低減された感度を有する構造及び方法 |
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