JPS6412105B2 - - Google Patents
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- JPS6412105B2 JPS6412105B2 JP11517580A JP11517580A JPS6412105B2 JP S6412105 B2 JPS6412105 B2 JP S6412105B2 JP 11517580 A JP11517580 A JP 11517580A JP 11517580 A JP11517580 A JP 11517580A JP S6412105 B2 JPS6412105 B2 JP S6412105B2
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- 239000000758 substrate Substances 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は定電流ダイオードの改良に関する。
さらに詳しくはシリコン基板内のP1 +層とシリ
コン基板の第１主面に形成したP2 +層とを電気的
に同電位にするために連結する連結用電極を第１
主面上に形成することなく、シリコン基板の側面
に形成することにより前記第１主面にはアノード
電極のみ、前記第１主面に対向する第２主面には
カソード電極のみを形成し得るようにし、それら
電極から引き出されるリード線の同軸化を容易に
した定電流ダイオードを提供する。
コン基板の第１主面に形成したP2 +層とを電気的
に同電位にするために連結する連結用電極を第１
主面上に形成することなく、シリコン基板の側面
に形成することにより前記第１主面にはアノード
電極のみ、前記第１主面に対向する第２主面には
カソード電極のみを形成し得るようにし、それら
電極から引き出されるリード線の同軸化を容易に
した定電流ダイオードを提供する。
定電流ダイオードの従来の構造の一例を第１図
に示す。
に示す。
すなわち、P1 +形シリコン基板１上に低濃度Ｎ
層２をエピタキシヤル成長させ、次いでＮ層２の
表面に図示のように環状のN1 +層３、P2 +層４お
よびN2 +層５を形成した後、Ｎ層２の表面（第１
主面）の二酸化珪素（SiO2）等の絶縁被膜６の
一部を除去し、アイソレーシヨン拡散を行い、
P0層７を形成する。
層２をエピタキシヤル成長させ、次いでＮ層２の
表面に図示のように環状のN1 +層３、P2 +層４お
よびN2 +層５を形成した後、Ｎ層２の表面（第１
主面）の二酸化珪素（SiO2）等の絶縁被膜６の
一部を除去し、アイソレーシヨン拡散を行い、
P0層７を形成する。
さらに第１主面上のN1 +層３上にはアノード電
極８を、P2 +層４、N2 +層５およびP0層７の表面
には連結用電極９を設け、またP1 +層１０の表面
（第２主面）上にはカソード電極１１を設けたも
のである。
極８を、P2 +層４、N2 +層５およびP0層７の表面
には連結用電極９を設け、またP1 +層１０の表面
（第２主面）上にはカソード電極１１を設けたも
のである。
上記構造のペレツトを第２図に示すようにカソ
ード側リードフレーム１２上にソルダ付し、アノ
ード電極８と、アノード側リードフレーム１３と
をワイヤボンデイング１４した後、樹脂封止１５
して所定の定電流ダイオード素子を得ている。
ード側リードフレーム１２上にソルダ付し、アノ
ード電極８と、アノード側リードフレーム１３と
をワイヤボンデイング１４した後、樹脂封止１５
して所定の定電流ダイオード素子を得ている。
上記構造の定電流ダイオードの欠点として先
ず、シリコン基板１の第１主面側に連結用電極９
がありかつこの電極９とアノード電極８とが極め
て近接しており、ソルダ付時の短絡事故を回避し
つつアノード電極８から電極リードを引き出すこ
とが困難であること。
ず、シリコン基板１の第１主面側に連結用電極９
がありかつこの電極９とアノード電極８とが極め
て近接しており、ソルダ付時の短絡事故を回避し
つつアノード電極８から電極リードを引き出すこ
とが困難であること。
その結果、アノード電極８、アソード電極１１
から引き出される電極リードの同軸化が難しく、
リードフレームを用いた第２図に示すような構造
を採用せざるを得ず、ワイヤボンデング等のた
め、コスト高となつている。
から引き出される電極リードの同軸化が難しく、
リードフレームを用いた第２図に示すような構造
を採用せざるを得ず、ワイヤボンデング等のた
め、コスト高となつている。
また、製造工程上、P0層７を形成するアイソ
レーシヨン拡散を行なうため、Ｐ型不純物のデイ
ポジシヨンおよびドライブインの熱処理行程を必
要とし、さらにはアイソレーシヨン拡散時にP1 +
層１０よりＮ層２に向つて拡散が進行し、P1 +―
Ｎ接合位置の変動およびＮ層不純物濃度の変化が
生ずる。
レーシヨン拡散を行なうため、Ｐ型不純物のデイ
ポジシヨンおよびドライブインの熱処理行程を必
要とし、さらにはアイソレーシヨン拡散時にP1 +
層１０よりＮ層２に向つて拡散が進行し、P1 +―
Ｎ接合位置の変動およびＮ層不純物濃度の変化が
生ずる。
そのため、所定の電流値の定電流ダイオード素
子を歩止り良く製造することが困難となること等
の欠点がある。
子を歩止り良く製造することが困難となること等
の欠点がある。
本発明は上記の事情にかんがみなされたもので
シリコン基板の第１主面側に連結用電極を形成す
ることなく、第１主面から堀り込んだ溝を利用し
てシリコン基板の側面に連結用電極を形成するよ
うにし、アノード電極、カソード電極とから同軸
化したリード線の引き出しを可能にするとともに
アイソレーシヨン拡散を行なうことなく、P1 +―
Ｎ接合位置の変動を防止し所望の電流値（ピンチ
オフ電流．Ip）の定電流ダイオード素子を提供す
ることを目的とする。
シリコン基板の第１主面側に連結用電極を形成す
ることなく、第１主面から堀り込んだ溝を利用し
てシリコン基板の側面に連結用電極を形成するよ
うにし、アノード電極、カソード電極とから同軸
化したリード線の引き出しを可能にするとともに
アイソレーシヨン拡散を行なうことなく、P1 +―
Ｎ接合位置の変動を防止し所望の電流値（ピンチ
オフ電流．Ip）の定電流ダイオード素子を提供す
ることを目的とする。
以下に本発明の実施例を図面に基づき説明す
る。
る。
第３図においてP1 +形シリコン基板２０上に低
濃度Ｎ層２１をエピタキシヤル成長法等により形
成し、このＮ層２１の表面（第１主面）にN1 +ア
ノード層２２、環状のN2 +層２３およびP2 +層２
４を形成する。
濃度Ｎ層２１をエピタキシヤル成長法等により形
成し、このＮ層２１の表面（第１主面）にN1 +ア
ノード層２２、環状のN2 +層２３およびP2 +層２
４を形成する。
次に二酸化珪素（SiO2）等の絶縁被膜２５で
被覆されている第１主面上の一部、すなわちN1 +
アノード層２２上の絶縁被膜２５を除去し、アノ
ード電極２６を設ける。
被覆されている第１主面上の一部、すなわちN1 +
アノード層２２上の絶縁被膜２５を除去し、アノ
ード電極２６を設ける。
次に、N2 +層２３の外側の第１主面からP1 +層
２０に達する深さの環状の凹溝２７をダイヤモン
ドソー、ワイヤソー、化学エツチング等により形
成し、さらにこの凹溝２７の表面に金属メツキ、
蒸着、スパツタ等により導電性膜から成る連結用
電極２８を形成し、N2 +層２３とP1 +層２０とを
電気的に接続する。
２０に達する深さの環状の凹溝２７をダイヤモン
ドソー、ワイヤソー、化学エツチング等により形
成し、さらにこの凹溝２７の表面に金属メツキ、
蒸着、スパツタ等により導電性膜から成る連結用
電極２８を形成し、N2 +層２３とP1 +層２０とを
電気的に接続する。
次にP1 +層２０の第２主面側にカソード電極２
９を形成した後、、前記凹溝２７の底部から切断
することにより定電流ダイオード素子の所定のチ
ツプ３０を得る。
９を形成した後、、前記凹溝２７の底部から切断
することにより定電流ダイオード素子の所定のチ
ツプ３０を得る。
次いで第４図に示すようにチツプ３０を挾んで
アノード側リード線３１およびカソード側リード
線３２を同軸的に配置し、ソルダ付３３を施した
後、チツプ３０の周縁にシリコーンゴム等のコー
テイング剤３４を塗布し全体を樹脂モールド３５
をして図示のような構造の定電流ダイオード素子
を得る。
アノード側リード線３１およびカソード側リード
線３２を同軸的に配置し、ソルダ付３３を施した
後、チツプ３０の周縁にシリコーンゴム等のコー
テイング剤３４を塗布し全体を樹脂モールド３５
をして図示のような構造の定電流ダイオード素子
を得る。
次に上記素子の作用につき説明する。
今、カソード電極２９に負の電圧、アノード電
極２６に正の電圧を印加すると電流はアノード電
極２６からN1 +層２２→Ｎ層２１→N2 +層２３→
連結用電極２８→P1 +層２０→カソード電極２９
の経路で流れる。
極２６に正の電圧を印加すると電流はアノード電
極２６からN1 +層２２→Ｎ層２１→N2 +層２３→
連結用電極２８→P1 +層２０→カソード電極２９
の経路で流れる。
その際、P2 +層２４とP1 +層２０に挾まれた部
分の空乏層３６の拡がりが小さく、キヤリアの電
子はカソード電極２９→P1 +層２０→連結用電極
２８→Ｎ層２１→N1 +層２２→アノード電極２６
と容易に移動ができる。
分の空乏層３６の拡がりが小さく、キヤリアの電
子はカソード電極２９→P1 +層２０→連結用電極
２８→Ｎ層２１→N1 +層２２→アノード電極２６
と容易に移動ができる。
さらに印加電圧を高くするとP2 +層２４とP1 +
層とに挾まれた部分は空乏層で満され、定電流領
域に入る。
層とに挾まれた部分は空乏層で満され、定電流領
域に入る。
この時の電流をピンチオフ電流（IP）、電圧を
ピンチオフ電圧（VP）といい、さらに印加電圧
を高くするとP1 +―Ｎ接合のブレークダウン電圧
（VB）に達するまで、電流はぼ一定に維持される
（第５図参照）。
ピンチオフ電圧（VP）といい、さらに印加電圧
を高くするとP1 +―Ｎ接合のブレークダウン電圧
（VB）に達するまで、電流はぼ一定に維持される
（第５図参照）。
次に第６図は本発明の他の実施例を示すもの
で、内部の構造は第３図に示す構造と一箇所を除
いて同一である。
で、内部の構造は第３図に示す構造と一箇所を除
いて同一である。
すなわち、アノード電極２６、カソード電極２
９間に所定の電圧を印加した場合にＮ層２１中の
P2 +層２４とP1 +層２０とに挾まれた部分での空
乏層の拡りをより効果的にするためにN2 +層２３
の表面に拡散その他の方法により導電領域３７を
設けたものである。
９間に所定の電圧を印加した場合にＮ層２１中の
P2 +層２４とP1 +層２０とに挾まれた部分での空
乏層の拡りをより効果的にするためにN2 +層２３
の表面に拡散その他の方法により導電領域３７を
設けたものである。
この領域３７の形成によりP2 +層２４とP1 +層
２０は連結用電極２８を介して接続され、それら
は完全に同電位となり空乏層の拡りを助長する。
２０は連結用電極２８を介して接続され、それら
は完全に同電位となり空乏層の拡りを助長する。
以上の説明から明らかなように本発明によれ
ば、連結用電極をアノード電極のある第１主面側
の同一平面上に形成せず、シリコン基板の側面に
位置するように形成したため、徴細なチツプであ
るにもかかわらず、その表面から電極リード線の
引き出しを可能にし、コスト的に安価な同軸形定
電流ダイオード素子の製造ができる。
ば、連結用電極をアノード電極のある第１主面側
の同一平面上に形成せず、シリコン基板の側面に
位置するように形成したため、徴細なチツプであ
るにもかかわらず、その表面から電極リード線の
引き出しを可能にし、コスト的に安価な同軸形定
電流ダイオード素子の製造ができる。
さらにまた、従来のようにアイソレーシヨン拡
散を行なわないためにP1 +―Ｎ接合位置の変動、
Ｎ層不純物濃度の変化が生じないところから目的
とする電流値の定電流ダイオード素子を効率良く
製造することが可能である。
散を行なわないためにP1 +―Ｎ接合位置の変動、
Ｎ層不純物濃度の変化が生じないところから目的
とする電流値の定電流ダイオード素子を効率良く
製造することが可能である。
本発明のさらに別の効果として、N2 +層２３と
P1 +層２０を低抵抗の導電性電極で直接連結する
ため、ピンチオフ電圧VPは低くなり、低電圧側
の定電流領域を拡げる効果がある。
P1 +層２０を低抵抗の導電性電極で直接連結する
ため、ピンチオフ電圧VPは低くなり、低電圧側
の定電流領域を拡げる効果がある。
第１図および第２図は従来の定電流ダイオード
の構造図、第３図および第４図は本発明の第１の
実施例を示す定電流ダイオードの構造図、第５図
は上記ダイオードの電気的特性図、第６図は本発
明の第２の実施例を示す定電流ダイオードの平面
構造図である。 ２０……P1 +層、２１……Ｎ層、２２……N1 +
層、２３……N2 +層、２４……P2 +層、２５……
絶縁被膜、２６……アノード電極、２７……凹
溝、２８……連結用電極、２９……カソード電
極、３０……チツプ、３１……アノード側リード
線、３２……カソード側リード線、３３……ソル
ダ付、３４……コート剤、３５……樹脂モール
ド、３６……空乏層、３７……導電領域。
の構造図、第３図および第４図は本発明の第１の
実施例を示す定電流ダイオードの構造図、第５図
は上記ダイオードの電気的特性図、第６図は本発
明の第２の実施例を示す定電流ダイオードの平面
構造図である。 ２０……P1 +層、２１……Ｎ層、２２……N1 +
層、２３……N2 +層、２４……P2 +層、２５……
絶縁被膜、２６……アノード電極、２７……凹
溝、２８……連結用電極、２９……カソード電
極、３０……チツプ、３１……アノード側リード
線、３２……カソード側リード線、３３……ソル
ダ付、３４……コート剤、３５……樹脂モール
ド、３６……空乏層、３７……導電領域。
Claims (1)
- 【特許請求の範囲】 １ P1 +シリコン基板上に形成した低濃度Ｎ層
と、このＮ層表面の中央部に形成したN1 +層と、
このN1 +層の外側に形成したP2 +層と、さらにこ
のP2 +層の外側に形成したN2 +層と、このN2 +層
の外周に前記Ｎ層の表面から前記基板のP1 +層中
に到達するように形成した凹溝と、この凹溝表面
に形成した導電性膜とを有し、前記N2 +層、Ｎ層
およびP1 +層とを前記基板側面にて連結したこと
を特徴とする定電流ダイオード。 ２ P1 +シリコン基板上に形成した低濃度Ｎ層
と、このＮ層表面の中央部に形成したN1 +層と、
このN1 +層の外側に形成したP2 +層と、さらにこ
のP2 +層の外側に形成したN2 +層と、このN2 +層
の外周に前記Ｎ層の表面から前記基板のP1 +層中
に到達するように形成した凹溝と、この凹溝表面
に形成した導電性膜とを有し、かつ前記導電性膜
とP2 +層との一部を導電領域を介して接続すると
ともに前記N2 +層、Ｎ層およびP1 +層とを前記基
板側面にて連結したことを特徴とする定電流ダイ
オード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11517580A JPS5739571A (en) | 1980-08-21 | 1980-08-21 | Constant current diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11517580A JPS5739571A (en) | 1980-08-21 | 1980-08-21 | Constant current diode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5739571A JPS5739571A (en) | 1982-03-04 |
| JPS6412105B2 true JPS6412105B2 (ja) | 1989-02-28 |
Family
ID=14656194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11517580A Granted JPS5739571A (en) | 1980-08-21 | 1980-08-21 | Constant current diode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5739571A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257439A (ja) * | 1987-07-17 | 1989-10-13 | Nippon Flour Mills Co Ltd | パスタ類、麺類の調理方法および調理用耐熱容器、包装麺類 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3531551A1 (de) * | 1985-09-04 | 1987-03-12 | Lechler Elring Dichtungswerke | Kombinierte ansaug-abgas-dichtung fuer verbrennungsmotoren |
| DE10159498A1 (de) * | 2001-12-04 | 2003-06-12 | Bosch Gmbh Robert | Halbleiteranordnung mit einem pn-Übergang und Verfahren zur Herstellung einer Halbleiteranordnung |
| JP2008244265A (ja) * | 2007-03-28 | 2008-10-09 | Ishizuka Electronics Corp | マルチセル型定電流ダイオード |
-
1980
- 1980-08-21 JP JP11517580A patent/JPS5739571A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257439A (ja) * | 1987-07-17 | 1989-10-13 | Nippon Flour Mills Co Ltd | パスタ類、麺類の調理方法および調理用耐熱容器、包装麺類 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5739571A (en) | 1982-03-04 |
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