JP2008244265A

JP2008244265A - マルチセル型定電流ダイオード

Info

Publication number: JP2008244265A
Application number: JP2007084614A
Authority: JP
Inventors: Yoshimoto Kato; 義基加藤; Jun Kamiyama; 準神山
Original assignee: Ishizuka Electronics Corp
Current assignee: Ishizuka Electronics Corp
Priority date: 2007-03-28
Filing date: 2007-03-28
Publication date: 2008-10-09

Abstract

【課題】Ｍ×Ｎ行列で配列し、チップの熱分布を均一にして安定したピンチオフ電流特性を提供し、各セルの共通電極をトリミングすることにより、細分化されたピンチオフ電流のマルチセル型ダイオードを提供する。
【解決手段】Ｐ型シリコン基板２０と、Ｐ型シリコン基板上に成長させたＮ型エピタキシャル層２１と、Ｎ型エピタキシャル層にＰ型シリコン基板へ到達するように環状に拡散させた導通Ｐ層２２と、導通Ｐ層に内接するＮ型エピタキシャル層に形成された環状のソースＮ層２４と、ソースＮ層に内接するＮ型エピタキシャル層に拡散させた環状のゲートＰ層と、ゲートＰ層の内側のＮ型エピタキシャル層に形成されたドレインＮ層と、ドレインＮ層表面に形成されたアノード電極２７と、導通Ｐ層とソースＮ層とゲートＰ層とを電気的に接続するショート電極とから構成される単一セルを複数形成し、単一セル間を接続するための共通配線をアノード電極上に形成する。
【選択図】図１

Description

本発明は、Ｎ型エピタキシャル層をチャンネルに使った接合型電界効果トランジスタ（以下ＪＦＥＴ）のソース・ゲート間をショートして２端子の定電流の機能を持たせた定電流ダイオードに関し、詳しくはセルをＭ×Ｎ配列させたマルチセル型の定電流ダイオードであって、所望するピンチオフ電流値に調整可能で、かつ熱分布の均一なマルチセル型定電流ダイオードに関するものである。

定電流ダイオードとしては、Ｎ型エピタキシャル層をチャンネルに使った接合型電界効果トランジスタ（以下ＪＦＥＴ）のソース・ゲート間をショートして２端子の定電流の機能を持たせたものがある。例えば、特開昭５７−３９５７１公報に開示された定電流ダイオードがそれである。この定電流ダイオードは、ピンチオフ電流を大きくすると温度係数が大きくなる特性を有している。例えば印加電圧１０Ｖの条件でピンチオフ電流１．１ｍＡと４．５ｍＡの特性の定電流ダイオードを製作した場合、温度係数が大きいのは、ピンチオフ電流４．５ｍＡの製品である。

また、市場からは大きな電流をレギュレートする定電流ダイオードの要求がある。そこで本出願人は、ピンチオフ電流の大きな定電流ダイオードを製作するには、ひとつのシリコン基板に従来技術で製作する定電流ダイオードをＭ×Ｎ行列で配列し、セル間のアノード電極を共通配線で接続して中央のセルに取出電極を形成したマルチセル型定電流ダイオードを発明した（図７）。図７（ｂ）は、図７（ａ）のＸ−Ｘ’線で切り取られる断面図である。このマルチセル型定電流ダイオードの製造方法を簡単に説明する。

図７（ｂ）において、まず始めにＰ型シリコン基板５０上に低濃度Ｎ層５１をエピタキシャル成長法などにより形成し、このＮ型エピタキシャル層５１にＰ型シリコン基板へ到達するように環状に拡散させた導通Ｐ層５２を設ける。更に、Ｎ型エピタキシャル層５１には、導通Ｐ層５２に内接する環状のソースＮ層５４と、ソースＮ層５４に内接する環状のゲートＰ層５３と、更にゲートＰ層の内側にドレインＮ層５５を形成する。次に二酸化珪素（ＳｉＯ２）などの絶縁被膜５８で被覆されている面上の一部、すなわちドレインＮ層５５上の絶縁被膜５８と、導通Ｐ層５２とソースＮ層５４とゲートＰ層５３の一部を除去し、アノード電極５７、およびショート電極５６を設ける。次に、酸化膜５９を形成し、アノード電極５７上の酸化膜５９を除去し、アルミなどの金属で共通配線６０を形成する。次にＰ型シリコン基板５０の裏面側にカソード電極６１を形成した後、それぞれのチップにすることによりマルチセル型定電流ダイオードのチップＥを得る。図７に示したマルチセル型定電流ダイオードは、３×３行列で配列されたセルの集合体で形成され、セルのひとつひとつは４ｍＡのピンチオフ電流を許容するもので、中心のセルのアノード電極に他の全てアノード電極が共通接続され取り出し電極を有し、合計で３６ｍＡのピンチオフ電流特性を有している。

しかしながら、このマルチセル型定電流ダイオードは、動作時におのおの配置したセルのｐｎ接合部で接合熱が発生し、ピンチオフ電流値が低くなってしまい、安定したピンチオフ電流特性を維持することが難しいことがわかった。また他方で本出願人は、ひとつの定電流ダイオードで、さまざまなピンチオフ電流特性を容易に製造できないか取り組んだ。本出願人は、上記課題に鑑み、細分化されたＭ×Ｎ行列で配列したセルにより安定したピンチオフ電流特性を提供し、更にＭ×Ｎ配列した各セルの共通配線を選択的にトリミングすることにより、細分化されたピンチオフ電流値のマルチセル型ダイオードを提供し、なおかつＭ×Ｎ行列で配列して大きなピンチオフ電流値を得るためのマルチセル型ダイオードを提供することにある。

第１の発明にかかるマルチセル型定電流ダイオードは、Ｐ型シリコン基板と、該Ｐ型シリコン基板上に成長させたＮ型エピタキシャル層と、該Ｎ型エピタキシャル層にＰ型シリコン基板へ到達するように環状に拡散させた導通Ｐ層と、該導通Ｐ層の内側に環状に拡散させたゲートＰ層と、該ゲートＰ層の内側のＮ型エピタキシャル層に形成されたＮ層と、該Ｎ層表面に形成されたアノード電極と、から構成される単一セルを複数形成し、前記単一セル間を接続するための共通配線を前記アノード電極上に形成したことを特徴とするマルチセル型定電流ダイオードある。

第２の発明にかかるマルチセル型定電流ダイオードは、請求項１において、前記複数形成された単一セルが、M×Ｎ行列（M＝Ｎ＞２；Ｎは自然数）で構成されていることを特徴とするマルチセル型定電流ダイオードである。

第３の発明にかかるマルチセル型定電流ダイオードは、請求項１，２において、前記M×Ｎ行列で構成されたセルの要素ａ（１１）、ａ（Ｍ１）、ａ（１Ｎ）、ａ（ＭＮ）のそれぞれが、更にｍ×ｎ行列（ｍ＝ｎ＞１；ｎは自然数）に分割され構成されていることを特徴とするマルチセル型定電流ダイオードである。

第４の発明にかかるマルチセル型定電流ダイオードは、請求項１乃至３において、前記ｍ×ｎ行列で構成されたセルのアノード電極をそれぞれ共通接続し、なお且つ隣接するM×Ｎ行列のひとつのセルのアノード電極と共通接続し、更にＭ×Ｎ行列セルのそれぞれのアノード電極を共通接続したことを特徴とするマルチセル型定電流ダイオードである。

第５の発明にかかるマルチセル型定電流ダイオードは、請求項１乃至４において、前記Ｍ×Ｎ行列のセルはピンチオフ電流の粗調整用、前記ｍ×ｎ行列のセルはピンチオフ電流の微調整用とし、前記共通電極の一部をトリミングすることにより所望するピンチオフ電流値を調整することを特徴とするマルチセル型定電流ダイオードである。

第６の発明にかかるマルチセル型定電流ダイオードは、請求項１において、前記単一セルが略中央に配置された中央セルと、該中央セルの周囲を取り囲むように配置された複数の分岐セルとで構成されたことを特徴とするマルチセル型定電流ダイオードである。

第７の発明にかかるマルチセル型定電流ダイオードは、請求項１、６において、隣接する前記分岐セルのアノード電極を前記共通配線により共通接続し、前記中央セルのアノード電極と前記分岐セルのアノード電極とを前記共通配線により共通接続したことを特徴とするマルチセル型定電流ダイオードである。

第８の発明にかかるマルチセル型定電流ダイオードは、請求項１、６、７において、前記分岐セルはピンチオフ電流の微調整用とし、前記共通配線の一部をトリミングすることにより所望するピンチオフ電流値を調整することを特徴とするマルチセル型定電流ダイオードである。

本発明におけるマルチセル型定電流ダイオードは、あらかじめ共通配線のトリミング箇所をシミュレーションし、所望するピンチオフ電流値に調整できる。本発明におけるマルチセル型定電流ダイオードは、熱分布を考慮した細分化されたセルの配置にすることにより熱分布を均一にさせ、安定したピンチオフ電流特性を実現させることができる。本発明におけるマルチセル型定電流ダイオードは、Ｍ×Ｎ行列のセルの集合体や、分岐セルを設けたセルの集合体にすることによって、大きなピンチオフ電流特性を実現するとともに、共通電極を選択的にトリミングすることによって、細分化されたピンチオフ電流を提供することができる。

以下に本発明の実施例を図面に基づき説明する。図１は、本発明におけるマルチセル型定電流ダイオードの上面図及び断面図であり、図１(ａ)は上面図、図１（ｂ）は図１（ａ）におけるＸ−Ｘ’で切断される断面図である。

図１（ｂ）において、まず始めにＰ型シリコン基板２０上に低濃度Ｎ層２１をエピタキシャル成長法などにより形成し、このＮ型エピタキシャル層２１にＰ型シリコン基板へ到達するように環状に拡散させた導通Ｐ層２２を設ける。更に、Ｎ型エピタキシャル層２１には、導通Ｐ層２２に内接する環状のソースＮ層２４と、ソースＮ層２４に内接する環状のゲートＰ層２３と、更にゲートＰ層の内側にドレインＮ層２５を形成する。次に二酸化珪素（ＳｉＯ２）などの絶縁被膜２８で被覆されている面上の一部、すなわちドレインＮ層２５上の絶縁被膜２８と、導通Ｐ層２２とソースＮ層２４とゲートＰ層２３の一部を除去し、アノード電極２７、およびショート電極２６を設ける。次に、酸化膜２９を形成し、アノード電極２７上の酸化膜２９を除去し、アルミなどの金属で共通配線３０を形成する。次にＰ型シリコン基板２０の裏面側にカソード電極３１を形成した後、それぞれのチップにすることによりマルチセル型定電流ダイオードのチップＡを得る。

次に、ピンチオフ電流値を決定する共通配線のトリミング工程を行う。トリミングを行う前には、あらかじめ所望するピンチオフ電流値を決定するために、共通配線を切断する部分のシミュレーションプログラムを作成しておく。本発明の実施例として、図２（ａ）、（ｂ）に示すように、３×３行列で配列したセルで、さらにａ１１、ａ３１、ａ１３、ａ３３の要素を２×２行列に配列したセルを有する定電流ダイオードを例にする。図２（ｂ）は、ピンチオフ電流の特性を概念的に表現した各セルの略図である。図２（ａ）、図２（ｂ）において、本発明のマルチセル型定電流ダイオードは、要素ａ１１、ａ３１、ａ１３、ａ３３のセルのピンチオフ電流が４ｍＡ、さらにこれらの４分割されたおのおののセルのピンチオフ電流が１ｍＡである。３×３行列の要素ａ１１、ａ３１、ａ１３、ａ３３以外のセルは、それぞれ４ｍＡのピンチオフ電流特性を有する。この構造を有したマルチセル型定電流ダイオードのピンチオフ電流値の範囲は、図３に示すように、トリミング部位を選択することにより、４ｍＡと、８ｍＡから１ｍＡの間隔で最大３６ｍＡまで製造することができる（図３）。なお、本発明の一実施例を開示したが、各セルのピンチオフ電流をさらに大きくすることによって、更に大きなピンチオフ電流特性を有するマルチセル型定電流ダイオードを製作することは勿論である。

また、本発明の他の実施例について説明する。なお、前述した本発明の実施例の符号をそのまま使用する。図４は、本発明におけるマルチセル型定電流ダイオードの上面図及び断面図であり、図４(ａ)は上面図、図４（ｂ）は図４（ａ）におけるＸ−Ｘ’で切断される断面図である。

図４（ｂ）において、まず始めにＰ型シリコン基板２０上に低濃度Ｎ層２１をエピタキシャル成長法などにより形成し、このＮ型エピタキシャル層２１にＰ型シリコン基板へ到達するように環状に拡散させた導通Ｐ層２２を設ける。更に、Ｎ型エピタキシャル層２１には、導通Ｐ層２２に内接する環状のソースＮ層２４と、ソースＮ層２４に内接する環状のゲートＰ層２３と、更にゲートＰ層の内側にドレインＮ層２５を形成する。次に二酸化珪素（ＳｉＯ２）などの絶縁被膜２８で被覆されている面上の一部、すなわちドレインＮ層２５上の絶縁被膜２８と、導通Ｐ層２２とソースＮ層２４とゲートＰ層２３の一部を除去し、アノード電極２７、およびショート電極２６を設ける。次に、酸化膜２９を形成し、アノード電極２７上の酸化膜２９を除去し、アルミなどの金属で共通配線３０を形成する。次にＰ型シリコン基板２０の裏面側にカソード電極３１を形成した後、それぞれのチップにすることによりマルチセル型定電流ダイオードのチップＢを得る。

次に、ピンチオフ電流値を決定する共通配線のトリミング工程を行う。トリミングを行う前には、あらかじめ所望するピンチオフ電流値を決定するために、共通配線を切断する部分のシミュレーションプログラムを作成しておく。本発明の他の実施例として、図５（ａ）、（ｂ）に示すように、中央セルと中央セルの周囲を取り囲むように２０個の分岐セルを配列した定電流ダイオードの例を示す。このマルチセル型定電流ダイオードは、中央セルのピンチオフ電流が４ｍＡ、中央セルの周囲を取り囲むように配列された分岐セルのそれぞれのピンチオフ電流が１ｍＡである。この構造を有したマルチセル型定電流ダイオードのピンチオフ電流値の範囲は、共通配線のトリミング部位を選択することにより、４ｍＡから１ｍＡの間隔で最大２４ｍＡまで製造することができる（図６）。なお、本発明の一実施例を開示したが、各セルのピンチオフ電流をさらに大きくすることによって、更に大きなピンチオフ電流特性を有するマルチセル型定電流ダイオードを製作することは勿論である。

本発明のマルチセル型定電流ダイオードは、各種電子機器の定電流供給用、ＬＥＤの輝度安定用等に使用することができる。

本発明における実施例のひとつであるマルチセル型定電流ダイオードである。本発明における実施例のひとつであるマルチセル型定電流ダイオードのセル番地、定電流の値を示す図である。本発明における実施例のひとつであるマルチセル型定電流ダイオードのトリミング部位を決定するシミュレーション図である。本発明における他の実施例のひとつであるマルチセル型定電流ダイオードである。本発明における他の実施例のひとつであるマルチセル型定電流ダイオードのセル番地、定電流の値を示す図である。本発明における他の実施例のひとつであるマルチセル型定電流ダイオードのトリミング部位を決定するシミュレーション図である。従来のマルチセル型定電流ダイオードの図である。

符号の説明

２０Ｐ型シリコン基板
２１Ｎ型エピタキシャル層
２２導通Ｐ層
２３ゲートＰ層
２４ソースＮ層
２５ドレインＮ層
２６ショート電極
２７アノード電極
２８絶縁被膜
２９酸化膜
３０共通配線
３１カソード電極

Claims

Ｐ型シリコン基板と、該Ｐ型シリコン基板上に成長させたＮ型エピタキシャル層と、該Ｎ型エピタキシャル層にＰ型シリコン基板へ到達するように環状に拡散させた導通Ｐ層と、該導通Ｐ層に内接する前記Ｎ型エピタキシャル層に形成された環状のソースＮ層と、該ソースＮ層に内接する前記Ｎ型エピタキシャル層に拡散させた環状のゲートＰ層と、該ゲートＰ層の内側の前記Ｎ型エピタキシャル層に形成されたドレインＮ層と、該ドレインＮ層表面に形成されたアノード電極と、前記導通Ｐ層と前記ソースＮ層と前記ゲートＰ層とを電気的に接続するショート電極とから構成される単一セルを複数形成し、前記単一セル間を接続するための共通配線を前記アノード電極上に形成したことを特徴とするマルチセル型定電流ダイオード。
前記複数形成された単一セルが、M×Ｎ行列（M＝Ｎ＞２；Ｎは自然数）で構成されていることを特徴とする請求項１に記載のマルチセル型定電流ダイオード。
前記M×Ｎ行列で構成されたセルの要素ａ（１１）、ａ（Ｍ１）、ａ（１Ｎ）、ａ（ＭＮ）のそれぞれが、更にｍ×ｎ行列（ｍ＝ｎ＞１；ｎは自然数）に分割され構成されていることを特徴とする請求項１，２に記載のマルチセル型定電流ダイオード。
前記ｍ×ｎ行列で構成されたセルのアノード電極をそれぞれ共通接続し、なお且つ隣接するM×Ｎ行列のひとつのセルのアノード電極と共通接続し、更にＭ×Ｎ行列セルのそれぞれのアノード電極を前記共通配線により共通接続したことを特徴とする請求項１乃至３に記載のマルチセル型定電流ダイオード。
前記Ｍ×Ｎ行列のセルはピンチオフ電流の粗調整用、前記ｍ×ｎ行列のセルはピンチオフ電流の微調整用とし、前記共通配線の一部をトリミングすることにより所望するピンチオフ電流値に調整することを特徴とする請求項１乃至４に記載のマルチセル型定電流ダイオード。
前記単一セルが略中央に配置された中央セルと、該中央セルの周囲を取り囲むように配置された複数の分岐セルとで構成されたことを特徴とする請求項１に記載のマルチセル型定電流ダイオード。
隣接する前記分岐セルのアノード電極を前記共通配線により共通接続し、前記中央セルのアノード電極と前記分岐セルのアノード電極とを前記共通配線により共通接続したことを特徴とする請求項１、６に記載のマルチセル型定電流ダイオード。
前記分岐セルはピンチオフ電流の微調整用とし、前記共通配線の一部をトリミングすることにより所望するピンチオフ電流値に調整することを特徴とする請求項１、６、７に記載のマルチセル型定電流ダイオード。