JP2754693B2 - メッキ電極の製造方法 - Google Patents
メッキ電極の製造方法Info
- Publication number
- JP2754693B2 JP2754693B2 JP1080652A JP8065289A JP2754693B2 JP 2754693 B2 JP2754693 B2 JP 2754693B2 JP 1080652 A JP1080652 A JP 1080652A JP 8065289 A JP8065289 A JP 8065289A JP 2754693 B2 JP2754693 B2 JP 2754693B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- plating
- polycrystalline silicon
- diffusion layer
- type diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体ペレットのメッキ電極の製造方法に関
し、特に電解メッキ法を利用した製造方法に関する。
し、特に電解メッキ法を利用した製造方法に関する。
例えば、DHD（Double Heatsink Diode）用半導体装置
等における半導体ペレットのメッキ電極の形成方法とし
ては、通常半導体基板にメッキ電源の陰極を接続し、PN
接合の順バイアスを利用して電流を流し、主として噴流
法により銀粒子を陰極に析出することによって形成して
いる。
等における半導体ペレットのメッキ電極の形成方法とし
ては、通常半導体基板にメッキ電源の陰極を接続し、PN
接合の順バイアスを利用して電流を流し、主として噴流
法により銀粒子を陰極に析出することによって形成して
いる。
ところが、半導体基板の表面にＮ型拡散層を有する場
合（例えばＰ型半導体基板にＮ型拡散層を形成した場合
やNPN構造を有する場合）は、表面のPN接合が逆バイア
スとなるためにPN接合にメッキ電流を流すことができ
ず、上述したメッキ法を利用することはできない。
合（例えばＰ型半導体基板にＮ型拡散層を形成した場合
やNPN構造を有する場合）は、表面のPN接合が逆バイア
スとなるためにPN接合にメッキ電流を流すことができ
ず、上述したメッキ法を利用することはできない。
このため、従来では、第４図（ａ）乃至（ｈ）に示す
製造方法が用いられている。
製造方法が用いられている。
先ず、第４図（ａ）のように、Ｐ型半導体基板１の表
面にＮ型拡散層２を形成する。このとき、Ｎ型拡散層２
以外の基板表面には酸化膜３が形成されるようにしてお
く。次いで、第４図（ｂ）のように、メッキ用電極とし
て、例えばアルミニウム膜９を４μｍ程度蒸着させる。
面にＮ型拡散層２を形成する。このとき、Ｎ型拡散層２
以外の基板表面には酸化膜３が形成されるようにしてお
く。次いで、第４図（ｂ）のように、メッキ用電極とし
て、例えばアルミニウム膜９を４μｍ程度蒸着させる。
次いで、第４図（ｃ）のように、フォトレジスト膜５
を利用してＮ型拡散層２上のアルミニウム膜９を選択的
にエッチングして除去する。これはDHDパッケージに組
み立てる際の温度（約640℃）によってアルミニウムが
Ｎ型拡散層２の中に拡散することを防ぐためである。
を利用してＮ型拡散層２上のアルミニウム膜９を選択的
にエッチングして除去する。これはDHDパッケージに組
み立てる際の温度（約640℃）によってアルミニウムが
Ｎ型拡散層２の中に拡散することを防ぐためである。
その後、第４図（ｄ）のように、例えばニッケル，チ
タン、銀等の下地電極６を約0.5μｍの厚さに蒸着し、
かつ前記フォトレジスト膜５を除去することによって、
第４図（ｅ）のように、所謂リフトオフ法によりメッキ
用電極９上の蒸着電極６を除去する。
タン、銀等の下地電極６を約0.5μｍの厚さに蒸着し、
かつ前記フォトレジスト膜５を除去することによって、
第４図（ｅ）のように、所謂リフトオフ法によりメッキ
用電極９上の蒸着電極６を除去する。
次いで、第４図（ｆ）のように、改めてメッキ電極形
成領域以外をフォトレジスト膜７にて覆う。そして、メ
ッキ用電極９をウェハ周辺部よりメッキ電極の陰極に接
続し、主として噴流メッキ法により銀メッキを行うこと
により、メッキ電極の陽極→下地電極６→メッキ用電極
９→メッキ用電極９に接続されたメッキ電源の陰極の順
に流れ、第４図（ｇ）のように、銀メッキ電極８が形成
される。なお、銀メッキ電極８形成後は、第４図（ｈ）
のように、フォトレジスト膜7,メッキ用電極９を除去す
る。
成領域以外をフォトレジスト膜７にて覆う。そして、メ
ッキ用電極９をウェハ周辺部よりメッキ電極の陰極に接
続し、主として噴流メッキ法により銀メッキを行うこと
により、メッキ電極の陽極→下地電極６→メッキ用電極
９→メッキ用電極９に接続されたメッキ電源の陰極の順
に流れ、第４図（ｇ）のように、銀メッキ電極８が形成
される。なお、銀メッキ電極８形成後は、第４図（ｈ）
のように、フォトレジスト膜7,メッキ用電極９を除去す
る。
上述した製造方法では、第５図（ａ）にメッキ電極形
成部分の一部を拡大して示すように、下地電極６とメッ
キ用電極９との接続部分が小さいために、酸化膜３が厚
い場合やメッキ用電極９がオーバエッチングされたとき
には、第５図（ｂ）のように、下地電極６とメッキ用電
極９が接続されないことがある。このような状態になる
と、メッキ用電極９から下地電極６にメッキ電流が流れ
なくなり、下地電極６表面への銀メッキが不可能になる
という問題が生じている。
成部分の一部を拡大して示すように、下地電極６とメッ
キ用電極９との接続部分が小さいために、酸化膜３が厚
い場合やメッキ用電極９がオーバエッチングされたとき
には、第５図（ｂ）のように、下地電極６とメッキ用電
極９が接続されないことがある。このような状態になる
と、メッキ用電極９から下地電極６にメッキ電流が流れ
なくなり、下地電極６表面への銀メッキが不可能になる
という問題が生じている。
本発明はこのようなメッキ不能を防止して、確実にメ
ッキ電極を製造することを可能にした製造方法を提供す
ることを目的とする。
ッキ電極を製造することを可能にした製造方法を提供す
ることを目的とする。
本発明のメッキ電極の製造方法は、半導体基板の表面
に形成したＮ型拡散層を含む領域にＮ型不純物を導入し
た多結晶シリコン膜を形成する工程と、この多結晶シリ
コン膜上のメッキ電極形成箇所に下地電極を形成する工
程と、この下地電極以外の前記多結晶シリコン膜の表面
を絶縁膜で覆う工程と、前記多結晶シリコン膜をメッキ
用電極として通電を行って電解メッキを行う工程と、前
記絶縁膜及びその下側の多結晶シリコン膜を除去する工
程とを含んでいる。
に形成したＮ型拡散層を含む領域にＮ型不純物を導入し
た多結晶シリコン膜を形成する工程と、この多結晶シリ
コン膜上のメッキ電極形成箇所に下地電極を形成する工
程と、この下地電極以外の前記多結晶シリコン膜の表面
を絶縁膜で覆う工程と、前記多結晶シリコン膜をメッキ
用電極として通電を行って電解メッキを行う工程と、前
記絶縁膜及びその下側の多結晶シリコン膜を除去する工
程とを含んでいる。
上述した方法では、多結晶シリコン膜によって確実に
下地電極への通電を行うことができ、下地電極上へのメ
ッキ電極の形成が実現できる。
下地電極への通電を行うことができ、下地電極上へのメ
ッキ電極の形成が実現できる。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｈ）は本発明の一実施例を製造工
程順に示す要部の断面図である。ここでは、Ｐ型半導体
にＮ型拡散層を形成したDHD用半導体ペレットにおける
メッキ電極の製造方法を示している。
程順に示す要部の断面図である。ここでは、Ｐ型半導体
にＮ型拡散層を形成したDHD用半導体ペレットにおける
メッキ電極の製造方法を示している。
先ず、第１図（ａ）のように、Ｐ型半導体基板１にＮ
型拡散層２を形成した後、Ｎ型拡散層２上の酸化膜３を
選択的に除去する。この工程は、例えば酸化膜３上にフ
ォトレジストマスクを形成し、このフォトレジストマス
クを利用して酸化膜３を選択エッチングした後に、拡散
法によりＮ型拡散層２を形成してもよい。
型拡散層２を形成した後、Ｎ型拡散層２上の酸化膜３を
選択的に除去する。この工程は、例えば酸化膜３上にフ
ォトレジストマスクを形成し、このフォトレジストマス
クを利用して酸化膜３を選択エッチングした後に、拡散
法によりＮ型拡散層２を形成してもよい。
次いで、第１図（ｂ）のように、全面にＮ型不純物を
含む多結晶シリコン膜４を、例えば２μｍの厚さに形成
する。そして、第１図（ｃ）のように、前記Ｎ型拡散層
２を含むメッキ電極を形成する領域に窓を開設したフォ
トレジスト膜５を形成する。
含む多結晶シリコン膜４を、例えば２μｍの厚さに形成
する。そして、第１図（ｃ）のように、前記Ｎ型拡散層
２を含むメッキ電極を形成する領域に窓を開設したフォ
トレジスト膜５を形成する。
次に、第１図（ｄ）のように、全面にニッケル，チタ
ン，銀等の下地電極６を約0.5μｍの厚さに蒸着する。
そして、前記フォトレジスト膜５を除去することによ
り、第１図（ｅ）のように、所謂リフトオフ法によって
メッキ電極形成領域以外の前記下地電極６を除去する。
ン，銀等の下地電極６を約0.5μｍの厚さに蒸着する。
そして、前記フォトレジスト膜５を除去することによ
り、第１図（ｅ）のように、所謂リフトオフ法によって
メッキ電極形成領域以外の前記下地電極６を除去する。
更に、第１図（ｆ）のように、前記下地電極６以外の
露呈された多結晶シリコン膜４の表面をフォトレジスト
膜７で被覆する。そして、半導体基板（ウェハ）を噴流
メッキ槽に入れ、メッキ電源の陰極を多結晶シリコン４
に接続してメッキを実行する。
露呈された多結晶シリコン膜４の表面をフォトレジスト
膜７で被覆する。そして、半導体基板（ウェハ）を噴流
メッキ槽に入れ、メッキ電源の陰極を多結晶シリコン４
に接続してメッキを実行する。
これにより、メッキ電流は、メッキ電源の陽極→下地
電極６→多結晶シリコン４→メッキ電源の陰極と流れ、
第１図（ｇ）のように、銀粒子が下地電極６上に析出し
て銀メッキ電極８が形成される。その後、第１図（ｈ）
のように、フォトレジスト膜７及び銀メッキ電極８の周
囲の多結晶シリコン４を除去し、完成する。
電極６→多結晶シリコン４→メッキ電源の陰極と流れ、
第１図（ｇ）のように、銀粒子が下地電極６上に析出し
て銀メッキ電極８が形成される。その後、第１図（ｈ）
のように、フォトレジスト膜７及び銀メッキ電極８の周
囲の多結晶シリコン４を除去し、完成する。
なお、下地電極６の下側の多結晶シリコン４は除去し
ていないが、この多結晶シリコンはDHDパッケージに組
み立てる際の温度（約640℃）でも安定なため、アルミ
ニウムを用いたときのように品質上の問題が生じること
はない。
ていないが、この多結晶シリコンはDHDパッケージに組
み立てる際の温度（約640℃）でも安定なため、アルミ
ニウムを用いたときのように品質上の問題が生じること
はない。
なお、上述した製造方法でメッキ電極を形成した半導
体ペレットの工程途中の状態を第２図，第３図に示す。
なお、第１図と均等な部分には同一符号を付してある。
体ペレットの工程途中の状態を第２図，第３図に示す。
なお、第１図と均等な部分には同一符号を付してある。
第２図のものは、Ｎ型半導体基板11上にＰ型拡散層1A
を形成し、更にこの上にN+型拡散層2Aを形成したNPNパ
ンチスルータイプの定電圧ダイオードである。パンチス
ルー電圧はN+/P接合に逆バイアスを加えて得られるが、
Ｎ型半導体基板11の表面がN+型のため上述した方法によ
って好適な銀メッキ電極８が形成できる。
を形成し、更にこの上にN+型拡散層2Aを形成したNPNパ
ンチスルータイプの定電圧ダイオードである。パンチス
ルー電圧はN+/P接合に逆バイアスを加えて得られるが、
Ｎ型半導体基板11の表面がN+型のため上述した方法によ
って好適な銀メッキ電極８が形成できる。
第３図のものは、Ｐ型半導体基板１の両面に夫々Ｎ型
拡散層2,2を形成したNPN型ダイアックである。ダイアッ
クはトライアックのトリガ用として双方向の特性を有し
ている。この構成でも、メッキ電極形成箇所がＮ型拡散
層であるため、上述した方法により好適な銀メッキ電極
８が形成できる。
拡散層2,2を形成したNPN型ダイアックである。ダイアッ
クはトライアックのトリガ用として双方向の特性を有し
ている。この構成でも、メッキ電極形成箇所がＮ型拡散
層であるため、上述した方法により好適な銀メッキ電極
８が形成できる。
以上説明したように本発明は、半導体基板のＮ型拡散
層上にＮ型不純物を導入した多結晶シリコン膜を形成
し、この多結晶シリコン膜上に下地電極を形成した上
で、多結晶シリコン膜をメッキ用電極として通電を行っ
て電解メッキを行っているので、多結晶シリコン膜を通
して確実に下地電極への通電を行うことができ、メッキ
電極を確実に形成することができる。
層上にＮ型不純物を導入した多結晶シリコン膜を形成
し、この多結晶シリコン膜上に下地電極を形成した上
で、多結晶シリコン膜をメッキ用電極として通電を行っ
て電解メッキを行っているので、多結晶シリコン膜を通
して確実に下地電極への通電を行うことができ、メッキ
電極を確実に形成することができる。
【図面の簡単な説明】 第１図（ａ）乃至（ｈ）は本発明の一実施例を製造工程
順に示す断面図、第２図及び第３図は本発明方法を適用
した夫々異なる半導体装置の製造工程途中における断面
図、第４図（ａ）乃至（ｈ）は従来のメッキ電極の製造
方法を工程順に示す断面図、第５図（ａ）及び（ｂ）は
従来の問題を説明するためのメッキ電極形成箇所の拡大
断面図である。 １……Ｐ型半導体基板、1A……Ｐ型拡散層、２……Ｎ型
拡散層、2A……N+型拡散層、３……酸化膜、４……多結
晶シリコン膜、５……フォトレジスト膜、６……下地電
極、７……フォトレジスト膜、８……銀メッキ電極、９
……アルミニウム膜、11……Ｎ型半導体基板。
順に示す断面図、第２図及び第３図は本発明方法を適用
した夫々異なる半導体装置の製造工程途中における断面
図、第４図（ａ）乃至（ｈ）は従来のメッキ電極の製造
方法を工程順に示す断面図、第５図（ａ）及び（ｂ）は
従来の問題を説明するためのメッキ電極形成箇所の拡大
断面図である。 １……Ｐ型半導体基板、1A……Ｐ型拡散層、２……Ｎ型
拡散層、2A……N+型拡散層、３……酸化膜、４……多結
晶シリコン膜、５……フォトレジスト膜、６……下地電
極、７……フォトレジスト膜、８……銀メッキ電極、９
……アルミニウム膜、11……Ｎ型半導体基板。
Claims (1)
- 【請求項１】半導体基板の表面に形成したＮ型拡散層に
電解メッキ法によりメッキ電極を形成するに際し、前記
Ｎ型拡散層を含む領域にＮ型不純物を導入した多結晶シ
リコン膜を形成する工程と、この多結晶シリコン膜上の
メッキ電極形成箇所に下地電極を形成する工程と、この
下地電極以外の前記多結晶シリコン膜の表面を絶縁膜で
覆う工程と、前記多結晶シリコン膜をメッキ用電極とし
て通電を行って電解メッキを行う工程と、前記絶縁膜及
びその下側の多結晶シリコン膜を除去する工程とを含む
ことを特徴とするメッキ電極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080652A JP2754693B2 (ja) | 1989-03-31 | 1989-03-31 | メッキ電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080652A JP2754693B2 (ja) | 1989-03-31 | 1989-03-31 | メッキ電極の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02260529A JPH02260529A (ja) | 1990-10-23 |
| JP2754693B2 true JP2754693B2 (ja) | 1998-05-20 |
Family
ID=13724297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1080652A Expired - Lifetime JP2754693B2 (ja) | 1989-03-31 | 1989-03-31 | メッキ電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754693B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100194A (en) * | 1998-06-22 | 2000-08-08 | Stmicroelectronics, Inc. | Silver metallization by damascene method |
| JP7241649B2 (ja) * | 2019-09-06 | 2023-03-17 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
1989
- 1989-03-31 JP JP1080652A patent/JP2754693B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02260529A (ja) | 1990-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05347413A (ja) | 半導体装置の製造方法 | |
| US3351825A (en) | Semiconductor device having an anodized protective film thereon and method of manufacturing same | |
| US3271636A (en) | Gallium arsenide semiconductor diode and method | |
| JP2754693B2 (ja) | メッキ電極の製造方法 | |
| US4698901A (en) | Mesa semiconductor device | |
| JPH05291186A (ja) | 半導体チップの表面上に金属コンタクトを形成する方法 | |
| JPS6381948A (ja) | 多層配線半導体装置 | |
| JP3340648B2 (ja) | 半導体装置の電極形成方法 | |
| JPS59161060A (ja) | 半導体デバイスの製造方法 | |
| JPS6412105B2 (ja) | ||
| JP2681964B2 (ja) | Ｎｐｎ構造を有するｄｈｄ用半導体装置の製造方法 | |
| JPS629647A (ja) | 半導体装置の金属バンプ形成方法 | |
| JP3077361B2 (ja) | 半導体装置の製造方法 | |
| JPS581542B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6227547B2 (ja) | ||
| JPH0344412B2 (ja) | ||
| JP2000164892A (ja) | 半導体装置及びその製造方法 | |
| JPS6127677A (ja) | 半導体装置の製造方法 | |
| JPS5951130B2 (ja) | 漏洩電流の少ない半導体装置の製造方法 | |
| JPH09213993A (ja) | Ｌｅｄアレイの製造方法 | |
| JPS62122290A (ja) | 発光素子 | |
| JPS59198768A (ja) | ツエナ−ダイオ−ド | |
| JPS5860569A (ja) | 半導体装置の製造方法 | |
| JPS6394674A (ja) | シヨツトキバリア半導体装置 | |
| JPS6232619B2 (ja) |