JPS6394674A - シヨツトキバリア半導体装置 - Google Patents
シヨツトキバリア半導体装置Info
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- JPS6394674A JPS6394674A JP24059286A JP24059286A JPS6394674A JP S6394674 A JPS6394674 A JP S6394674A JP 24059286 A JP24059286 A JP 24059286A JP 24059286 A JP24059286 A JP 24059286A JP S6394674 A JPS6394674 A JP S6394674A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧が得られるショットキバリ了生導体装
ｆＫ関する。
ｆＫ関する。
ショットキバリア半導体装置は、その高速かつ低損失で
ある利漬を生かして、高尚１Ｍ整流回路に広く利用され
ている。しかし、ショットキバリア半導体装置はｐｎ接
合素子に比べて高耐圧が得難いのが実状で、耐圧に関し
て特に改良の余地がある。
ある利漬を生かして、高尚１Ｍ整流回路に広く利用され
ている。しかし、ショットキバリア半導体装置はｐｎ接
合素子に比べて高耐圧が得難いのが実状で、耐圧に関し
て特に改良の余地がある。
ショットキバリア半導体装置の高耐圧化をはかる念めに
、第３図に示すフィールドプレートを設けｔ構造、第４
図に示すガードリングを設けた構造、あるいはこれらを
組合わせ次構造が多用されている。
、第３図に示すフィールドプレートを設けｔ構造、第４
図に示すガードリングを設けた構造、あるいはこれらを
組合わせ次構造が多用されている。
第３図のフィールドプレート構造においては。
１）極（２１のうち絶縁膜（３１の上に延在する部分（
２ａ）かフィールドプレートと呼ばれ、その下のｎ形半
導体領域（１）の表面近傍における電界集中を緩和する
。
２ａ）かフィールドプレートと呼ばれ、その下のｎ形半
導体領域（１）の表面近傍における電界集中を緩和する
。
ところで、フィールドプレートによる高耐圧化では、絶
縁膜（３）の開丑端（３ａ）の傾斜角度が耐圧に微妙な
影響を与える。このため、量適な傾斜角度を得るために
、多書絶縁膜を用いｔす、厳密なエツチング制御を行う
など、大きな効果を得ようとすれば製造プロセスが複雑
化する。
縁膜（３）の開丑端（３ａ）の傾斜角度が耐圧に微妙な
影響を与える。このため、量適な傾斜角度を得るために
、多書絶縁膜を用いｔす、厳密なエツチング制御を行う
など、大きな効果を得ようとすれば製造プロセスが複雑
化する。
第４図のガードリング構造においては％ｔ ｉｊ １４
＋と半導体領域（１）の間に形成されるショットキバリ
＋ 了を包囲するｐ形環状領域（５）と、この環状領域（５
１＋ を更に包囲するｐ形環状領域（６１とが形成ばれている
。（７）は絶縁膜である。環状領域＋５１＋６１はガー
ドリングあるいはフィールドリミッティングリングと呼
ばれ、表面近傍における電界集中を緩和する。
＋と半導体領域（１）の間に形成されるショットキバリ
＋ 了を包囲するｐ形環状領域（５）と、この環状領域（５
１＋ を更に包囲するｐ形環状領域（６１とが形成ばれている
。（７）は絶縁膜である。環状領域＋５１＋６１はガー
ドリングあるいはフィールドリミッティングリングと呼
ばれ、表面近傍における電界集中を緩和する。
ところで、ガードリングによる高耐圧化では、環状領域
１５＋ （６）の寸法及び位置が耐圧に大きく影響する
ので、厳密な設計及び？ｉ１）精度なフォトエツチング
技術が要求される。このため、環状領域ｆ５１（６１を
形成するための拡散工程が加わることで製造プロセスが
長びくこととも合わせて、＃造プロセスが複雑化する・ そこで本発明の目的は、比較的簡単な構造で高耐圧が得
られるショットキバリア半導体装置を提供することにあ
る。
１５＋ （６）の寸法及び位置が耐圧に大きく影響する
ので、厳密な設計及び？ｉ１）精度なフォトエツチング
技術が要求される。このため、環状領域ｆ５１（６１を
形成するための拡散工程が加わることで製造プロセスが
長びくこととも合わせて、＃造プロセスが複雑化する・ そこで本発明の目的は、比較的簡単な構造で高耐圧が得
られるショットキバリア半導体装置を提供することにあ
る。
上記問題点を解決し、上記目的を達成するｔめの本発明
は、半導体領域と、前記半導体領域上に形成されたショ
ットキバリアを生じさせるｔめのバリ了金鵜層と、前記
バリア金ｌＡｌ−をほぼ隣接して包囲するように前記半
導体領域上に形成さｔｔ２チタン酸化物を含む層とを有
していることを特徴とするショットキバリア半導体装置
に係わるものである。
は、半導体領域と、前記半導体領域上に形成されたショ
ットキバリアを生じさせるｔめのバリ了金鵜層と、前記
バリア金ｌＡｌ−をほぼ隣接して包囲するように前記半
導体領域上に形成さｔｔ２チタン酸化物を含む層とを有
していることを特徴とするショットキバリア半導体装置
に係わるものである。
チタン酸化物を含む層は、ショットキバリアに逆バイア
スが印加されたとき、半導体領域の表面領域における電
界集中を緩和するように作用する。
スが印加されたとき、半導体領域の表面領域における電
界集中を緩和するように作用する。
〔第１の実施例〕
次に２本発明の第１の実施例に係わるショットキバリア
半導体装置及びその製造方法を説明する。
半導体装置及びその製造方法を説明する。
第１図はショットキバリア半導体装置（ショットキ・り
゛イオード）を装造工程順に１素子分について示す。こ
のショットキバリア半導体装置を製造する際には、まず
、第１図囚に示す、ＧａＡｓ （ヒ化ガリウム）から成
る半導体基板（Ｉｌｌを用意する。
゛イオード）を装造工程順に１素子分について示す。こ
のショットキバリア半導体装置を製造する際には、まず
、第１図囚に示す、ＧａＡｓ （ヒ化ガリウム）から成
る半導体基板（Ｉｌｌを用意する。
＋
この半導体基板（Ｉｌｌは、比較的厚いｎ形基板領域（
１２１の上に比較的薄いｎ−影領域０３！をエピタキシ
ャル成長させｔものである。ｎ−影領域０の不純物濃度
は２ Ｘ １０” ｃｍ 、厚さは２０μｍである。
１２１の上に比較的薄いｎ−影領域０３！をエピタキシ
ャル成長させｔものである。ｎ−影領域０の不純物濃度
は２ Ｘ １０” ｃｍ 、厚さは２０μｍである。
次に、第１図（Ｂｌに示す如く、ｎ″″形領域（１３１
の上に全面的にＴｉ （チタン）の薄層０４）を真空蒸
着で形成し、更にその上に全面的にＡＩ （アルミニウ
ム）層（１５１を真空蒸着で形成する。ＴＩの薄層Ｑ４
１は約５０人と極めて薄く刑成し、 Ａ１層いは約１μ
ｍの厚啄に＋ 形成する。更に、ｎ影領域０２の表面Ｃ下面）ＶＣＡｕ
（金）−Ｇｅｔゲルマニウム合金）から成るオーミッ
ク接触の′Ｉｉ律（（６）を真空蒸着によシ形成する。
の上に全面的にＴｉ （チタン）の薄層０４）を真空蒸
着で形成し、更にその上に全面的にＡＩ （アルミニウ
ム）層（１５１を真空蒸着で形成する。ＴＩの薄層Ｑ４
１は約５０人と極めて薄く刑成し、 Ａ１層いは約１μ
ｍの厚啄に＋ 形成する。更に、ｎ影領域０２の表面Ｃ下面）ＶＣＡｕ
（金）−Ｇｅｔゲルマニウム合金）から成るオーミッ
ク接触の′Ｉｉ律（（６）を真空蒸着によシ形成する。
次に、第１図０に示す如く、フォトエツチングによりＡ
１層（１５＋の一部をエツチング除去し、ショットキバ
リアを形成すべき領域に対応させてバリア金属層として
のＡ１層（１５ａ）を残存させる。更に、フォトエツチ
ングにより素子の周辺領域Ｃ多数の素子が形成された大
面積半導体基板から各素子に分割するときの切断ライン
近傍）から薄層α４を除去し、Ａ１層（１５ａ ）の下
部にある薄層（１４ａ １とこれを包囲する薄層（１４
ｈ）を残存させる。
１層（１５＋の一部をエツチング除去し、ショットキバ
リアを形成すべき領域に対応させてバリア金属層として
のＡ１層（１５ａ）を残存させる。更に、フォトエツチ
ングにより素子の周辺領域Ｃ多数の素子が形成された大
面積半導体基板から各素子に分割するときの切断ライン
近傍）から薄層α４を除去し、Ａ１層（１５ａ ）の下
部にある薄層（１４ａ １とこれを包囲する薄層（１４
ｈ）を残存させる。
次に、第１図（Ｃ） Ｋ示すものに、５％の０２ガスと
９５％のＮ２ガスから成る酸化性雰囲気中で、３８０℃
、３０秒の熱処理を施す。この熱処理の結果。
９５％のＮ２ガスから成る酸化性雰囲気中で、３８０℃
、３０秒の熱処理を施す。この熱処理の結果。
Ａ１層（１５ａ ）は、その下の薄層（１４ａ）を介し
てｎ″″形領域（１３１ＧＣ対してショットキバリアを
形成する。このショットキバリアはＡＩとＧａＡｓのシ
ヨ・ントキノ（り丁と同等の特性を有する。薄層（１４
ａ ）がどのような形で残存しているかは定かではない
。従って。
てｎ″″形領域（１３１ＧＣ対してショットキバリアを
形成する。このショットキバリアはＡＩとＧａＡｓのシ
ヨ・ントキノ（り丁と同等の特性を有する。薄層（１４
ａ ）がどのような形で残存しているかは定かではない
。従って。
第１図［Ｆ］では、 ＡＩ層ｒ１５ａ）と薄層（１４ａ
）を合わせｔものをバリア金属層（１７１即ち夕°イオ
ードの一方の電極として図示されている。第１図（Ｃ）
の薄層（１４ｂ）は、酸化されて第１図００チタン酸化
物を含む薄層（１８＋となる。この薄層αａは、チタン
酸化物層であっても、全領域が安定なチタン酸化物かつ
絶縁物とみなせるＴｉ０２（２酸化チタン）ではなく。
）を合わせｔものをバリア金属層（１７１即ち夕°イオ
ードの一方の電極として図示されている。第１図（Ｃ）
の薄層（１４ｂ）は、酸化されて第１図００チタン酸化
物を含む薄層（１８＋となる。この薄層αａは、チタン
酸化物層であっても、全領域が安定なチタン酸化物かつ
絶縁物とみなせるＴｉ０２（２酸化チタン）ではなく。
薄層α＆のうちｎ−影領域（１３１Ｋ ｌ！ｊＦ接する
側は、Ｔｉ−よ十分に酸化されておらず４１ Ｔｉ ＋
７ツチなＣ化学量論的にＴ４０２と比べてＴＩの組成比
が大きい状態を言う）チタン酸化物とｔｒつており１ｇ
ｌかに導電性が誌められる高抵抗領域になっている。
側は、Ｔｉ−よ十分に酸化されておらず４１ Ｔｉ ＋
７ツチなＣ化学量論的にＴ４０２と比べてＴＩの組成比
が大きい状態を言う）チタン酸化物とｔｒつており１ｇ
ｌかに導電性が誌められる高抵抗領域になっている。
次に、第１図面に示す如く、薄層ａ＆の上を保護膜α９
で被覆して、ショットキバリア半導体装置を完成させる
。保護膜α９は、ＣＶＤ＠によシ形成した５１０２膜（
シリコン酸化膜）まｔはＳｉ３Ｎ４膜Ｃシリコン窒化膜
）、あるいは塗布法により形成し之ポリイミド樹脂膜な
どとする。
で被覆して、ショットキバリア半導体装置を完成させる
。保護膜α９は、ＣＶＤ＠によシ形成した５１０２膜（
シリコン酸化膜）まｔはＳｉ３Ｎ４膜Ｃシリコン窒化膜
）、あるいは塗布法により形成し之ポリイミド樹脂膜な
どとする。
こうして製作し次ショットキノくリア半導体装置はショ
ットキ・タイオード）は、２５０Ｖの耐圧Ｃ降伏常圧）
を示しｔｏこれは、上記ｎ−形領領域１３１の不純物濃
度におけるバルク耐圧ＣＩＩ極（（６）σ）中央領域の
耐圧）にほぼ等しい。２５０Ｖ印加時のｎ−影領域ａ３
の表面を走査型重子顕微鏡で観察したところ、最大電界
の生じている位置がｔ極０６）の端部から３５μｍ程度
離ｔｔｅ位置にあった。１し薄層＋ｔＳを除去すると、
Ｒ大電界の位置は電極部の端部付近にあシ、耐圧は約１
００ｖに低下し之。これらのことから、薄層（１＆が表
面領域でｆ） ’ｉｌ界集中を緩和する効果を強く発揮
していることがわかる。
ットキ・タイオード）は、２５０Ｖの耐圧Ｃ降伏常圧）
を示しｔｏこれは、上記ｎ−形領領域１３１の不純物濃
度におけるバルク耐圧ＣＩＩ極（（６）σ）中央領域の
耐圧）にほぼ等しい。２５０Ｖ印加時のｎ−影領域ａ３
の表面を走査型重子顕微鏡で観察したところ、最大電界
の生じている位置がｔ極０６）の端部から３５μｍ程度
離ｔｔｅ位置にあった。１し薄層＋ｔＳを除去すると、
Ｒ大電界の位置は電極部の端部付近にあシ、耐圧は約１
００ｖに低下し之。これらのことから、薄層（１＆が表
面領域でｆ） ’ｉｌ界集中を緩和する効果を強く発揮
していることがわかる。
〔第２の実施例〕
次に、第２図を参黒して第２の実施例に係わるショット
キバリア半導体装置及びその製造方法を説明する。
キバリア半導体装置及びその製造方法を説明する。
ｆず、第２図（４）に示すＧａＡｓ基板αＢを用意する
Ｏこの基板（Ｉｌ＋は第１図面のものと同一なものであ
る。
Ｏこの基板（Ｉｌ＋は第１図面のものと同一なものであ
る。
次に、ｎ−影領域ａ３１の上に全面的に’ｒｔの薄層を
真空蒸着し之後、フォトエツチングによりショットキバ
リアを形成すべき中央部及び素子の周辺領域からＴｉの
薄層を除去し、第２図０３）に示す厚さ５０′ＡのＴｉ
Ｏ薄層ωを形成する。
真空蒸着し之後、フォトエツチングによりショットキバ
リアを形成すべき中央部及び素子の周辺領域からＴｉの
薄層を除去し、第２図０３）に示す厚さ５０′ＡのＴｉ
Ｏ薄層ωを形成する。
次［、ＡＩを全面的に真空蒸着し、フォトエツチングに
よりショットキバリアを形成すべき中央部のみに厚で約
１μｍのＡｌｅ（２ｎを残存させる。なお。
よりショットキバリアを形成すべき中央部のみに厚で約
１μｍのＡｌｅ（２ｎを残存させる。なお。
＋
ＡＩの全面蒸着後のフォトエツチング前に、 ｎ
影領域（１２１の表面にＡｕ −Ｇｅ合金から成る電極
（（６）を形成する。
影領域（１２１の表面にＡｕ −Ｇｅ合金から成る電極
（（６）を形成する。
次に、第１の実施例と同じ熱処理を酸化雰囲気中で行う
。第２図（Ｃ）でＡ１層ｒ２Ｄのうち薄層■の上に延在
してい次局辺部分も、第１の実施例で述べたように、シ
ョットキバリアを形成する。そこで。
。第２図（Ｃ）でＡ１層ｒ２Ｄのうち薄層■の上に延在
してい次局辺部分も、第１の実施例で述べたように、シ
ョットキバリアを形成する。そこで。
熱処理後を示す第２図０では、第２図００Ａ１層（２１
）とこれに被覆されていｔ薄層■の一部を合わせてバリ
ア金属層のと図示されている。薄層（２Ｉｌｌの侵りの
部分は、酸化されて第２図Ωに示す薄層薮となる。この
薄層（ハ）は第１図０で示す薄層ａ＆と向じものである
。
）とこれに被覆されていｔ薄層■の一部を合わせてバリ
ア金属層のと図示されている。薄層（２Ｉｌｌの侵りの
部分は、酸化されて第２図Ωに示す薄層薮となる。この
薄層（ハ）は第１図０で示す薄層ａ＆と向じものである
。
次に、第２図■π示す如く、第１の実施例と同様に保護
膜α９を形成してショットキバリア半導体装置を完成さ
せる。
膜α９を形成してショットキバリア半導体装置を完成さ
せる。
この第２の実施例の構造のショットキツクリア半導体装
置の耐圧は、第１図に示すショットキバリア半導体装置
のそれとほぼ同一であつｔｏ〔管影例〕 本発明は、上述の実施例に限犀されるものでなく、柚々
変形可能なものである。例えば、チタンの薄層ａ４Ｉｔ
ｍは、ＩＩＩｆＳｎを添加し７？： Ｔｉ ｌ優ｊｒど
Ｔ１を主成分とするものでもよい。まｆｔ、 ｎ−影領
域（１３１はＧａＡＳＶＣ限ることなく、１ｎＰ（燐化
インジウム）等のｍ−ｖ族化合物半導体又は更に別の半
導体であってもよい。ＴＩの薄層ａ４１■の厚ブと熱処
理の条件も種々選択できる。薄層α４１■の厚さは２０
〜３００λ、更に望ましくは３０〜２００Ｘが好適範囲
である。２０Ａと１えば数原子層の厚づで、これ以上薄
くすると、均一な薄層を形成てることも難しくなってく
るし、熱処理条件の設定も難しくなり、結果として安定
して高耐圧を得るのが難しくなる。
置の耐圧は、第１図に示すショットキバリア半導体装置
のそれとほぼ同一であつｔｏ〔管影例〕 本発明は、上述の実施例に限犀されるものでなく、柚々
変形可能なものである。例えば、チタンの薄層ａ４Ｉｔ
ｍは、ＩＩＩｆＳｎを添加し７？： Ｔｉ ｌ優ｊｒど
Ｔ１を主成分とするものでもよい。まｆｔ、 ｎ−影領
域（１３１はＧａＡＳＶＣ限ることなく、１ｎＰ（燐化
インジウム）等のｍ−ｖ族化合物半導体又は更に別の半
導体であってもよい。ＴＩの薄層ａ４１■の厚ブと熱処
理の条件も種々選択できる。薄層α４１■の厚さは２０
〜３００λ、更に望ましくは３０〜２００Ｘが好適範囲
である。２０Ａと１えば数原子層の厚づで、これ以上薄
くすると、均一な薄層を形成てることも難しくなってく
るし、熱処理条件の設定も難しくなり、結果として安定
して高耐圧を得るのが難しくなる。
３００Ａを越えると、最適な熱処理条件が高温及び長時
間化して生産性が低下する。熱処理温度は、２００〜５
００℃、更に望ましくは３００〜４００℃が好適範囲で
ある。２００℃未満では熱処理が長時間化するし、５０
０℃を越えると熱処理が短時間になり過き゛たり、バリ
了金属や半導体領域に悪影響を与える恐れも出てくる。
間化して生産性が低下する。熱処理温度は、２００〜５
００℃、更に望ましくは３００〜４００℃が好適範囲で
ある。２００℃未満では熱処理が長時間化するし、５０
０℃を越えると熱処理が短時間になり過き゛たり、バリ
了金属や半導体領域に悪影響を与える恐れも出てくる。
熱処理時間は、生産性と制御件を考えると、Ｎ層α４１
（２ｆ）の厚ざと熱処理温度等をｖ！４１ｉシて、５秒
〜２時間の範囲に収めるのが望ましい。
（２ｆ）の厚ざと熱処理温度等をｖ！４１ｉシて、５秒
〜２時間の範囲に収めるのが望ましい。
チタン酸化物薄層（１８１は、微かに導電性を有する高
抵抗領域であればよいので、極く薄いチタン層とこの上
に設けられｔチタン酸化物層とから成るものでもよいし
、チタン酸化物と未酸化又は不完全酸化のチタンとが混
在するものであってもよい。
抵抗領域であればよいので、極く薄いチタン層とこの上
に設けられｔチタン酸化物層とから成るものでもよいし
、チタン酸化物と未酸化又は不完全酸化のチタンとが混
在するものであってもよい。
上述から明らかな如（１本発明によれば、比較的蘭阜な
構造で耐圧の高いショットキバリア半導体装置を提供す
ることができる。
構造で耐圧の高いショットキバリア半導体装置を提供す
ることができる。
第１図囚〜［Ｆ］は本発明の第１の実施例に係わるショ
ットキバリア半導体装置を工程１）１Ｉ Ｋ示す断面図
。 第２図囚〜［Ｆ］は本発明の第２の実施例に係わるショ
ットキバリア半導体装置を工程Ｉ＠に示す断面図、 第３図及び第４図は従来のショットキバリア半導体装置
を示す断面図である。 旧１・・・半導体基板、 （１３１・・・ｎ−影領域、
α４１・・・ＴＩ薄層。 （１５１・・・Ａ１層、ａ７）・・・バリ了金属層、α
Ｋ・・・′１゛鳳酸化物を含む薄層。 代 理 人 高 野 則 次第１図 第２図
ットキバリア半導体装置を工程１）１Ｉ Ｋ示す断面図
。 第２図囚〜［Ｆ］は本発明の第２の実施例に係わるショ
ットキバリア半導体装置を工程Ｉ＠に示す断面図、 第３図及び第４図は従来のショットキバリア半導体装置
を示す断面図である。 旧１・・・半導体基板、 （１３１・・・ｎ−影領域、
α４１・・・ＴＩ薄層。 （１５１・・・Ａ１層、ａ７）・・・バリ了金属層、α
Ｋ・・・′１゛鳳酸化物を含む薄層。 代 理 人 高 野 則 次第１図 第２図
Claims (6)
- （１）半導体領域と、前記半導体領域上に形成されたシ
ョットキバリアを生じさせるためのバリア金属層と、前
記バリア金属層をほぼ隣接して包囲するように前記半導
体領域上に形成されたチタン酸化物を含む層とを有して
いることを特徴とするショットキバリア半導体装置。 - （２）前記チタン酸化物を含む層は、少なくとも前記半
導体領域の側にチタン酸化物と未酸化のチタンとが混在
する領域を有するものである特許請求の範囲第１項記載
のショットキバリア半導体装置。 - （３）前記チタン酸化物を含む層は、前記半導体領域に
接触する極く薄いチタン層と、このチタン層上に形成さ
れたチタン酸化物層とから成るものである特許請求の範
囲第１項記載のショットキバリア半導体装置。 - （４）前記チタン酸化物を含む層は、導電性を有するチ
タン酸化物層である特許請求の範囲第１項記載のショッ
トキバリア半導体装置。 - （５）前記半導体領域は、III−Ｖ族化合物半導体の領
域である特許請求の範囲第１項又は第２項又は第３項又
は第４項記載のショットキバリア半導体装置。 - （６）前記バリア金属層は、アルミニウムを主成分とす
る金属層であり、前記III−Ｖ族化合物半導体はヒ化ガ
リウムである特許請求の範囲第５項記載のショットキバ
リア半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24059286A JPS6394674A (ja) | 1986-10-09 | 1986-10-09 | シヨツトキバリア半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24059286A JPS6394674A (ja) | 1986-10-09 | 1986-10-09 | シヨツトキバリア半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6394674A true JPS6394674A (ja) | 1988-04-25 |
| JPH0515312B2 JPH0515312B2 (ja) | 1993-03-01 |
Family
ID=17061796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24059286A Granted JPS6394674A (ja) | 1986-10-09 | 1986-10-09 | シヨツトキバリア半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6394674A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221638A (en) * | 1991-09-10 | 1993-06-22 | Sanken Electric Co., Ltd. | Method of manufacturing a Schottky barrier semiconductor device |
| EP0579286A2 (en) * | 1988-11-11 | 1994-01-19 | Sanken Electric Co., Ltd. | Method of fabricating a semiconductor device with Schottky barrier |
-
1986
- 1986-10-09 JP JP24059286A patent/JPS6394674A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0579286A2 (en) * | 1988-11-11 | 1994-01-19 | Sanken Electric Co., Ltd. | Method of fabricating a semiconductor device with Schottky barrier |
| EP0579286A3 (en) * | 1988-11-11 | 1994-09-07 | Sanken Electric Co Ltd | Method of fabricating a semiconductor device with schottky barrier |
| US5221638A (en) * | 1991-09-10 | 1993-06-22 | Sanken Electric Co., Ltd. | Method of manufacturing a Schottky barrier semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0515312B2 (ja) | 1993-03-01 |
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|---|---|---|---|
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