JPS61229364A - プレ−ナ型サイリスタ - Google Patents
プレ−ナ型サイリスタInfo
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- JPS61229364A JPS61229364A JP6906985A JP6906985A JPS61229364A JP S61229364 A JPS61229364 A JP S61229364A JP 6906985 A JP6906985 A JP 6906985A JP 6906985 A JP6906985 A JP 6906985A JP S61229364 A JPS61229364 A JP S61229364A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＳＣＨの構造に関するもので、特にその表面が
平坦に形成されるいわゆるプレーナ型ＳＣＨに適用する
ものである。
平坦に形成されるいわゆるプレーナ型ＳＣＨに適用する
ものである。
従来、プレーナ型ＳＣＲは第４図及び第５図に示すよう
に、導電型が交互に異なる４層構造を持ち、その−表面
にＰＮ接合端部を露出しそれを絶縁物で保護する構造が
採用されている。
に、導電型が交互に異なる４層構造を持ち、その−表面
にＰＮ接合端部を露出しそれを絶縁物で保護する構造が
採用されている。
通常はＰを１０１０１４ａｔｏ／ ｄ程度含有するＮ−
型半導体基板２１にその両面からＢを導入して１表面濃
度として１０”ａｔｏｍｓ／ ｃｄ位を示す第１及び第
２のＰ要領域２２．２３を形成し、更にこの第１のＰ要
領域２２にはＰを導入して表面濃度が１０″’ａｔｏ＋
ｍｓ／ａ１代のＮ÷型領領域２４形成する。前記各領域
間にはＰＮ接合が形成されるが、その端部を４層からな
る積層体の１表面に露出し、これを２酸化珪素等の絶縁
物層２５で覆う。このＳＣＲでは前記Ｎ十領域２４をエ
ミッタとして動作させるが、この領域には電極２６を、
前記第１のＰ型頭域２２にもゲート電極２７を。
型半導体基板２１にその両面からＢを導入して１表面濃
度として１０”ａｔｏｍｓ／ ｃｄ位を示す第１及び第
２のＰ要領域２２．２３を形成し、更にこの第１のＰ要
領域２２にはＰを導入して表面濃度が１０″’ａｔｏ＋
ｍｓ／ａ１代のＮ÷型領領域２４形成する。前記各領域
間にはＰＮ接合が形成されるが、その端部を４層からな
る積層体の１表面に露出し、これを２酸化珪素等の絶縁
物層２５で覆う。このＳＣＲでは前記Ｎ十領域２４をエ
ミッタとして動作させるが、この領域には電極２６を、
前記第１のＰ型頭域２２にもゲート電極２７を。
更に陽極として動作する前記第２のＰ型頭域２３にも電
極２８を形成してＳＣＲを完成する。シリコンからなる
ウェハにこのＳＣＲを複数個形成後いわゆるプレイキン
グ工程によって個々のＳＣＲに分割し組立工程に移行す
る。
極２８を形成してＳＣＲを完成する。シリコンからなる
ウェハにこのＳＣＲを複数個形成後いわゆるプレイキン
グ工程によって個々のＳＣＲに分割し組立工程に移行す
る。
しかし、このようなプレーナ型ＳＣＨにあってはその耐
圧特性を向上するためにガラスパッシベーション（Ｇｌ
ａｓｓ Ｐａ５ｓｉｖａｔｉｏｎ）技術を採用した素子
も使用されている。その方法としては第３図に示すよう
に前記アノード電極２８に隣接する前記第２のＰ型頭域
２２を何等かの手段によって前記第１のＰ要領域２２端
が露出する表面に接続させる０通常はこの表面から同程
度の濃度を持つＢを導入していわゆるアイソレイション
（Ｉｓｏｌａｔｉｏｎ）領域２９を形成する手法が一般
的である。前記表面に露出した各接合端のうち、前記Ｎ
型半導体基板２１に隣接する前記第１のＰ型頭域２２で
形成する接合に交叉する溝３０を設け、こＮにＺｎ系等
のガラス層３１を充填し、更に前記アイソレイション領
域２９を前記プレイキング工程の実施位置とする技術が
ある。
圧特性を向上するためにガラスパッシベーション（Ｇｌ
ａｓｓ Ｐａ５ｓｉｖａｔｉｏｎ）技術を採用した素子
も使用されている。その方法としては第３図に示すよう
に前記アノード電極２８に隣接する前記第２のＰ型頭域
２２を何等かの手段によって前記第１のＰ要領域２２端
が露出する表面に接続させる０通常はこの表面から同程
度の濃度を持つＢを導入していわゆるアイソレイション
（Ｉｓｏｌａｔｉｏｎ）領域２９を形成する手法が一般
的である。前記表面に露出した各接合端のうち、前記Ｎ
型半導体基板２１に隣接する前記第１のＰ型頭域２２で
形成する接合に交叉する溝３０を設け、こＮにＺｎ系等
のガラス層３１を充填し、更に前記アイソレイション領
域２９を前記プレイキング工程の実施位置とする技術が
ある。
この技術は機械的強度の弱いガラス層に前記プレイキン
グ工程の影響を避ける点にも特徴がある。
グ工程の影響を避ける点にも特徴がある。
一方、この耐圧向上の別学段としては第５図に示す構造
があるが、第４図と同一の部品には同一番号をつける。
があるが、第４図と同一の部品には同一番号をつける。
この構造では前記第１及び第２のＰ型領域２１゜２２は
前記Ｎ−型半導体基板２１で囲まれており、これから少
し離れた約ｔｏｏ４の位置に表面Ｐ濃度１０２゜ａｔｏ
ｍｓ／ａｄ程度のチャンネルストッパ３２を形成しこの
チャンネルストッパ３２の中間位置で前記プレイキング
工程を実施する。この型でも前記表面に対向する他表面
にＰＮ接合端が露出するので他の絶縁物層３３によって
保護する。
前記Ｎ−型半導体基板２１で囲まれており、これから少
し離れた約ｔｏｏ４の位置に表面Ｐ濃度１０２゜ａｔｏ
ｍｓ／ａｄ程度のチャンネルストッパ３２を形成しこの
チャンネルストッパ３２の中間位置で前記プレイキング
工程を実施する。この型でも前記表面に対向する他表面
にＰＮ接合端が露出するので他の絶縁物層３３によって
保護する。
第１図に示した両面プレーナ型ＳＣＲは当然ながら適当
な部品によって端子を形成するが１図示の様に周知のリ
ードフレーム３３を利用する。前述の説明では省略した
が前記第２のＰ型頭域２３にも陽極電極２８が設置され
ており、これとリードフレーム３３とを半田層３４で固
定する。この場合、リードフレーム３３の形状を若し平
坦な表面に形成すると、この電極に印加する電圧によっ
て前記絶縁物層３３に放電が発生することと、半田がＳ
ＣＲ側面に廻り込むために図のように前記陽極電極２８
に対向する部分を凹状に形成し、この間にエンキャップ
樹脂を充填する方式を採用している。この方式ではエン
キャップ樹脂を充填する前はＳＣＲがリードフレーム上
に浮いた形となって不安定であり作業性も悪い欠点があ
る。
な部品によって端子を形成するが１図示の様に周知のリ
ードフレーム３３を利用する。前述の説明では省略した
が前記第２のＰ型頭域２３にも陽極電極２８が設置され
ており、これとリードフレーム３３とを半田層３４で固
定する。この場合、リードフレーム３３の形状を若し平
坦な表面に形成すると、この電極に印加する電圧によっ
て前記絶縁物層３３に放電が発生することと、半田がＳ
ＣＲ側面に廻り込むために図のように前記陽極電極２８
に対向する部分を凹状に形成し、この間にエンキャップ
樹脂を充填する方式を採用している。この方式ではエン
キャップ樹脂を充填する前はＳＣＲがリードフレーム上
に浮いた形となって不安定であり作業性も悪い欠点があ
る。
本発明は上記欠点を除去した新規なプレーナ型サイリス
タを提供するもので特に組立工程時の難点を除去するも
のである。
タを提供するもので特に組立工程時の難点を除去するも
のである。
ところで、導電型もしくは不純物濃度の相違に拘らず、
半導体基板表面に形成した多少湿り気のある鏡面同志を
その間に異物が介在しない状態で密着すると元の結晶性
と多少異なるそれを持つ接合層を形成して一体化し、単
一の半導体基板として必要な強度を持ち、この接合層は
熱的及び電気的な障壁とならないこと、更にこの接合層
を持つ複合半導体基板にＰＮ接合を形成して得られる機
能素子が実用に供し得ることを出願人は確認している。
半導体基板表面に形成した多少湿り気のある鏡面同志を
その間に異物が介在しない状態で密着すると元の結晶性
と多少異なるそれを持つ接合層を形成して一体化し、単
一の半導体基板として必要な強度を持ち、この接合層は
熱的及び電気的な障壁とならないこと、更にこの接合層
を持つ複合半導体基板にＰＮ接合を形成して得られる機
能素子が実用に供し得ることを出願人は確認している。
本発明はこの事実に立脚して完成したものであり、前記
接合層とはそのバルク（Ｖｕｌｋ） 結晶と多少異な
るそれを持ち、グレインバウンダリイ（Ｇｒａｉｎ Ｂ
ｏｕｎｄａｒｙ）が形成されると想定される。
接合層とはそのバルク（Ｖｕｌｋ） 結晶と多少異な
るそれを持ち、グレインバウンダリイ（Ｇｒａｉｎ Ｂ
ｏｕｎｄａｒｙ）が形成されると想定される。
従来、ある半導体基板に気相成長層を堆積後。
これに熱負荷を印加すると、その程度に応じてその境界
面が変動する場合も考えられるが１本発明でも全く同様
な現象が起ると判断され、従って前記接合層とはこれに
よって区画される隣接半導体層を画然と区分することの
外に多少変動する事態も包含する。
面が変動する場合も考えられるが１本発明でも全く同様
な現象が起ると判断され、従って前記接合層とはこれに
よって区画される隣接半導体層を画然と区分することの
外に多少変動する事態も包含する。
この接合技術を達成する工程を予め記載する。
被接合半導体基板の被接合面を鏡面研磨して予め表面粗
さ５００Å以下とし、その表面状態によってはＨ２０□
＋ＩＩ、Ｓｏ４→Ｉ（Ｆ→稀ＨＦによる前処理工程を実
施して、脱脂ならびに前記半導体基板表面に被着したス
ティンフィルムを除去する。続いて、この鏡面を清浄な
水で数分程度水洗し、室温下でスピンナ処理等のような
脱水処理を行うが、この工程では前記半導体基板鏡面に
吸着していると想定される水分はそのまＮ残し、過剰な
水分を除去するものである。この吸着水分が殆んど揮散
する１００℃以上の加熱乾燥を避ける。
さ５００Å以下とし、その表面状態によってはＨ２０□
＋ＩＩ、Ｓｏ４→Ｉ（Ｆ→稀ＨＦによる前処理工程を実
施して、脱脂ならびに前記半導体基板表面に被着したス
ティンフィルムを除去する。続いて、この鏡面を清浄な
水で数分程度水洗し、室温下でスピンナ処理等のような
脱水処理を行うが、この工程では前記半導体基板鏡面に
吸着していると想定される水分はそのまＮ残し、過剰な
水分を除去するものである。この吸着水分が殆んど揮散
する１００℃以上の加熱乾燥を避ける。
この一連の工程を経た前記半導体基板の鏡面同志は例え
ばクラス１以上の清浄な雰囲気内に相対向して配置し、
その鏡面間に異物が実質的に存在しない状態で相互に密
着して接合する。この結果、接合層をもった複合半導体
基板が得られるが。
ばクラス１以上の清浄な雰囲気内に相対向して配置し、
その鏡面間に異物が実質的に存在しない状態で相互に密
着して接合する。この結果、接合層をもった複合半導体
基板が得られるが。
２００℃以上好ましくは１０００℃乃至１２００℃での
加熱処理でその接合強度を増すことができる。この接合
工程は接着剤を使用せず、かつ接合工程時の雰囲気は大
気、不活性、還元、酸化雰囲気又は真空中でも差支えな
く、この接合層を介しての電気伝導及び熱伝導はシリコ
ン単結晶のそれと較べて殆んど差はない。
加熱処理でその接合強度を増すことができる。この接合
工程は接着剤を使用せず、かつ接合工程時の雰囲気は大
気、不活性、還元、酸化雰囲気又は真空中でも差支えな
く、この接合層を介しての電気伝導及び熱伝導はシリコ
ン単結晶のそれと較べて殆んど差はない。
ところで、チャンネルストッパを持った両面プレーナ型
サイリスタの構造として従来のアノード構造に前記接合
技術によってより抵抗の小さい領域を附加することによ
って、その組立時に発生する難点を解消したものである
。
サイリスタの構造として従来のアノード構造に前記接合
技術によってより抵抗の小さい領域を附加することによ
って、その組立時に発生する難点を解消したものである
。
第１図乃至第２図により本発明を詳述する。
Ｐを１０１０１４ａｔｏ／ ａｊ程度含有するＮ−型半
導体基板１を用意し、この両面からＢを導入して表面濃
度的１０”ａｔｏｍｓ／ ｃｊを示す第１及び第２のＰ
型領域即ち反対導電型領域２，３を形成して、前記Ｎ−
型半導体基板１とでＰＮ接合を作り、その端を前記Ｎ″
″型半導体基板の両表面に露出する。この第１の反対導
電型領域２にはＰを導入して表面濃度１０”ａｔｏ■ｓ
／ａｄ位を示すＮ÷型領領域４形成するが、この際チャ
ンネルストッパ５を適当な拡散マスクを利用して同時に
形成することも可能である。尚このチャンネルストッパ
５は前記第１及び第２の反対導電型領域２，３から近接
する前記Ｎ″′型即ちある導電型を示す半導体基板１の
相対向する表面の他部分に形成するので、結果的には対
称的に形成する。尚このチャンネルストッパ５の中央部
分から周知のプレイキング工程を施すので、このチャン
ネルストッパ部５の端部は前記ある導電型を示す半導体
基板１の表面ならびに側面に露出する。
導体基板１を用意し、この両面からＢを導入して表面濃
度的１０”ａｔｏｍｓ／ ｃｊを示す第１及び第２のＰ
型領域即ち反対導電型領域２，３を形成して、前記Ｎ−
型半導体基板１とでＰＮ接合を作り、その端を前記Ｎ″
″型半導体基板の両表面に露出する。この第１の反対導
電型領域２にはＰを導入して表面濃度１０”ａｔｏ■ｓ
／ａｄ位を示すＮ÷型領領域４形成するが、この際チャ
ンネルストッパ５を適当な拡散マスクを利用して同時に
形成することも可能である。尚このチャンネルストッパ
５は前記第１及び第２の反対導電型領域２，３から近接
する前記Ｎ″′型即ちある導電型を示す半導体基板１の
相対向する表面の他部分に形成するので、結果的には対
称的に形成する。尚このチャンネルストッパ５の中央部
分から周知のプレイキング工程を施すので、このチャン
ネルストッパ部５の端部は前記ある導電型を示す半導体
基板１の表面ならびに側面に露出する。
次に、不純物としてＰを１０”ａｔｏｍｓ／−程度含有
している反対導電型の第３領域６となる半導体基板を用
意し、その−面を第２図ａに示すように除去して凹部７
を設けてから、化学気相成長法により酸化シリコン層を
堆積して第２図すに示す断面構造が得られる０次にこの
シリコン層を緻密にするべく熱処理工程を経て、更に前
記反対導電型領域６が露出する迄例えば機械的に切削す
ると、第２図Ｃに示すように環状の酸化シリコン層を持
った第３の反対導電型領域６が得られる。この反対導電
型領域６と前記ある導電型を示す半導体基板１を前記接
合工程によって接合層７一体化すると第１図に示す断面
構造が得られ、この結果前記環状の絶縁物層は埋設絶縁
物層８となる。
している反対導電型の第３領域６となる半導体基板を用
意し、その−面を第２図ａに示すように除去して凹部７
を設けてから、化学気相成長法により酸化シリコン層を
堆積して第２図すに示す断面構造が得られる０次にこの
シリコン層を緻密にするべく熱処理工程を経て、更に前
記反対導電型領域６が露出する迄例えば機械的に切削す
ると、第２図Ｃに示すように環状の酸化シリコン層を持
った第３の反対導電型領域６が得られる。この反対導電
型領域６と前記ある導電型を示す半導体基板１を前記接
合工程によって接合層７一体化すると第１図に示す断面
構造が得られ、この結果前記環状の絶縁物層は埋設絶縁
物層８となる。
前記ある導電型を示す伴導体基板１の表面には露出した
各ＰＮ接合端を保護する絶縁物層９を被覆して保護し、
前記第１の反対導電型領域２及び前記Ｎ÷領域即ちある
導電型領域４に対向する前記絶縁物層８を夫々除去して
から導電性金属を堆積してゲート電極１０、カソード電
極１１を形成する。
各ＰＮ接合端を保護する絶縁物層９を被覆して保護し、
前記第１の反対導電型領域２及び前記Ｎ÷領域即ちある
導電型領域４に対向する前記絶縁物層８を夫々除去して
から導電性金属を堆積してゲート電極１０、カソード電
極１１を形成する。
又前記反対導電型領域６の露出表面にはＶ、Ｎｉ。
Ａｕで構成する陽極電極１２を設けてプレーナ型サイリ
スタを完成する。この実装に当っては陽極電極１２を半
田層１３を介して平坦なリードフレーム１４に固定され
図示しないが、このサイリスタ側面をエンキャップ剤で
保護して完了する。
スタを完成する。この実装に当っては陽極電極１２を半
田層１３を介して平坦なリードフレーム１４に固定され
図示しないが、このサイリスタ側面をエンキャップ剤で
保護して完了する。
前記のように、プレーナ型サイリスタの難点を前記接合
技術の適用によって、サイリスタ特性に影響しない不純
物濃度が大きい反対導電型領域６を付加し、且つこれに
隣接する第２の反対導電型領域を電極として動作させる
ために埋設絶縁物層を形成した。しかも、半田付は工程
の発生する廻り込みを前記反対導電型領域６によって回
避して、実装工程時の難点を克服できたので、実用上の
効果は極めて大きい。
技術の適用によって、サイリスタ特性に影響しない不純
物濃度が大きい反対導電型領域６を付加し、且つこれに
隣接する第２の反対導電型領域を電極として動作させる
ために埋設絶縁物層を形成した。しかも、半田付は工程
の発生する廻り込みを前記反対導電型領域６によって回
避して、実装工程時の難点を克服できたので、実用上の
効果は極めて大きい。
第１図は本発明に係るプレーナ型サイリスタの断面図、
第２図ａ−ｃはその製造経過を示す断面図、第３図及び
第４図は従来のブレーナ型サイリスタの断面図である。 １：ある導電型を示す半導体基板 ２：第１の反対導電型領域 ３：第２の反対導電型領域 ４：ある導電型を示し不純物濃度の大きい領域５：チャ
ンネルスッパ ６：第３の反対導電型領域 ７：接合層 ８：埋設絶縁物層 ９：絶縁物層
第２図ａ−ｃはその製造経過を示す断面図、第３図及び
第４図は従来のブレーナ型サイリスタの断面図である。 １：ある導電型を示す半導体基板 ２：第１の反対導電型領域 ３：第２の反対導電型領域 ４：ある導電型を示し不純物濃度の大きい領域５：チャ
ンネルスッパ ６：第３の反対導電型領域 ７：接合層 ８：埋設絶縁物層 ９：絶縁物層
Claims (1)
- ある導電型を示す半導体基板と、この表面を被覆する第
１絶縁物層と、前記半導体基板の相対向する表面部分か
ら内部に向けて形成し端部が露出する第１及び第２の反
対導電型領域と、この第１の反対導電型領域に形成し端
部が露出するある導電型を示し不純物濃度が大きい領域
と、前記第１及び第２の反対導電型領域に近接する前記
半導体基板の相対向する表面の他部分から内部に向けて
形成し端部が前記半導体基板の表面他部分及び側面に露
出するチャンネルストッパと、前記第２の反対導電型領
域に近接して形成する元の結晶性とやゝ異なるそれを持
つ接合層と、この接合層に隣接して形成する反対導電型
を示し含有不純物濃度が大きい第３の反対導電型領域と
、この第３の反対導電型領域及び前記ある導電型を示す
半導体基板の境界部に位置し前記第２反対導電型領域端
と前記チャンネルストッパ端を覆う埋設絶縁物層と、前
記ある導電型を示す半導体基板に露出する各端部を覆う
絶縁物層とを具備することを特徴とするプレーナ型サイ
リスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6906985A JPS61229364A (ja) | 1985-04-03 | 1985-04-03 | プレ−ナ型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6906985A JPS61229364A (ja) | 1985-04-03 | 1985-04-03 | プレ−ナ型サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61229364A true JPS61229364A (ja) | 1986-10-13 |
Family
ID=13391915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6906985A Pending JPS61229364A (ja) | 1985-04-03 | 1985-04-03 | プレ−ナ型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61229364A (ja) |
-
1985
- 1985-04-03 JP JP6906985A patent/JPS61229364A/ja active Pending
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