JPS6339105B2 - - Google Patents
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- JPS6339105B2 JPS6339105B2 JP22416882A JP22416882A JPS6339105B2 JP S6339105 B2 JPS6339105 B2 JP S6339105B2 JP 22416882 A JP22416882 A JP 22416882A JP 22416882 A JP22416882 A JP 22416882A JP S6339105 B2 JPS6339105 B2 JP S6339105B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、安定した微細配線パターンを形成
し高信頼性が得られるようにする半導体装置の製
造方法に関する。
し高信頼性が得られるようにする半導体装置の製
造方法に関する。
例えば大規模集積回路等の半導体装置において
配線パターンを形成するには、例えば次のように
して行なわれる。すなわち第１図に示すように、
Ｎ型、Ｐ型等によつて半導体素子の形成されたシ
リコン（Si）等でなる半導体基板１１の表面に
は、シリコン酸化絶縁膜１２が形成され、この絶
縁膜１２には、半導体素子の電極導出部に対応し
て開孔部（コンタクトホール）１３を形成する。
そしてこの開孔部１３を含む絶縁膜１２の表面に
アルミニウム層による配線パターン１４を形成す
る。この配線パターン１４は、上記半導体素子の
集積度が向上するほどに微細化して形成されるも
ので、この配線パターン１４形成後の基板１１の
表面に、CVD（chemical vapour deposition）に
よりシリコン窒化膜１５をパツシベーシヨン膜と
して形成する。
配線パターンを形成するには、例えば次のように
して行なわれる。すなわち第１図に示すように、
Ｎ型、Ｐ型等によつて半導体素子の形成されたシ
リコン（Si）等でなる半導体基板１１の表面に
は、シリコン酸化絶縁膜１２が形成され、この絶
縁膜１２には、半導体素子の電極導出部に対応し
て開孔部（コンタクトホール）１３を形成する。
そしてこの開孔部１３を含む絶縁膜１２の表面に
アルミニウム層による配線パターン１４を形成す
る。この配線パターン１４は、上記半導体素子の
集積度が向上するほどに微細化して形成されるも
ので、この配線パターン１４形成後の基板１１の
表面に、CVD（chemical vapour deposition）に
よりシリコン窒化膜１５をパツシベーシヨン膜と
して形成する。
このパツシベーシヨン膜として用いられるシリ
コン窒化膜１５は、電気的特性に優れ、外部から
の金属および水分に対して、非常に保護効果の高
いもので、この膜１５を半導体装置のパツシベー
シヨン膜１５として用いることにより、半導体素
子特性の高信頼性を得ている。そしてこのシリコ
ン窒化膜１５形成後の半導体基板１１全体に対し
て、例えば500℃で熱処理（シンタリング）を施
し、上記配線パターン１４と半導体基板１１の半
導体素子部との電気的接続を良好にする。
コン窒化膜１５は、電気的特性に優れ、外部から
の金属および水分に対して、非常に保護効果の高
いもので、この膜１５を半導体装置のパツシベー
シヨン膜１５として用いることにより、半導体素
子特性の高信頼性を得ている。そしてこのシリコ
ン窒化膜１５形成後の半導体基板１１全体に対し
て、例えば500℃で熱処理（シンタリング）を施
し、上記配線パターン１４と半導体基板１１の半
導体素子部との電気的接続を良好にする。
しかし、このように製造される半導体装置にお
いては、パツシベーシヨン膜となるシリコン窒化
膜１５の形成後に熱処理を施すと、この窒化膜１
５と上記アルミ配線パターン１４との間には、そ
れぞれの熱膨張係数の差により応力歪が発生す
る。
いては、パツシベーシヨン膜となるシリコン窒化
膜１５の形成後に熱処理を施すと、この窒化膜１
５と上記アルミ配線パターン１４との間には、そ
れぞれの熱膨張係数の差により応力歪が発生す
る。
すなわち半導体素子の集積度が非常に高く、そ
の配線パターン１４が極めて微細化して形成され
る場合、この配線パターン１４には、上記熱処理
時に発生する応力歪によつて欠損部１６が生じて
しまう。この欠損部１６は、配線パターン１４内
のアルミニウム原子が、応力歪の影響で移動する
ことにより生じるもので、最悪の場合には、配線
パターン１４を断線させる状態となる。
の配線パターン１４が極めて微細化して形成され
る場合、この配線パターン１４には、上記熱処理
時に発生する応力歪によつて欠損部１６が生じて
しまう。この欠損部１６は、配線パターン１４内
のアルミニウム原子が、応力歪の影響で移動する
ことにより生じるもので、最悪の場合には、配線
パターン１４を断線させる状態となる。
このようにシリコン窒化膜１５とアルミ配線パ
ターン１４との間に発生する応力歪は、シリコン
窒化膜１５のシリコン（Si）比を高めることによ
つて軽減できるが、この場合、パツシベーシヨン
膜としてのシリコン窒化膜１５の電気的特性を劣
化する状態となり好ましくない。
ターン１４との間に発生する応力歪は、シリコン
窒化膜１５のシリコン（Si）比を高めることによ
つて軽減できるが、この場合、パツシベーシヨン
膜としてのシリコン窒化膜１５の電気的特性を劣
化する状態となり好ましくない。
この発明は上記のような問題点を解決するため
になされたもので、パツシベーシヨン膜の形成後
に加熱処理を行なつた場合でも、配線パターンに
欠損部等の損傷が生じることなく、高信頼度の配
線が形成されるようにする半導体装置の製造方法
を提供することを目的とする。
になされたもので、パツシベーシヨン膜の形成後
に加熱処理を行なつた場合でも、配線パターンに
欠損部等の損傷が生じることなく、高信頼度の配
線が形成されるようにする半導体装置の製造方法
を提供することを目的とする。
すなわちこの発明に係る半導体装置の製造方法
は、半導体基板表面上の配線パターンの表面層に
対してイオン注入を施し、その後パツシベーシヨ
ン膜となる保護膜を形成するようにしたものであ
る。
は、半導体基板表面上の配線パターンの表面層に
対してイオン注入を施し、その後パツシベーシヨ
ン膜となる保護膜を形成するようにしたものであ
る。
以下図面によりこの発明の一実施例を説明す
る。
る。
まず第２図に示すように半導体素子の形成され
た半導体基板１１の表面には、シリコン酸化膜で
なる絶縁膜１２を形成する。この絶縁膜１２には
半導体基板の半導体素子の電極部に対応して開孔
部（コンタクトホール）１３を形成する。そして
この開孔部１３を含む基板１１上の絶縁膜１２全
面に、アルミニウム（Al）でなる導電層を形成
し、適宜エツチングによつて配線パターン２０を
形成する。
た半導体基板１１の表面には、シリコン酸化膜で
なる絶縁膜１２を形成する。この絶縁膜１２には
半導体基板の半導体素子の電極部に対応して開孔
部（コンタクトホール）１３を形成する。そして
この開孔部１３を含む基板１１上の絶縁膜１２全
面に、アルミニウム（Al）でなる導電層を形成
し、適宜エツチングによつて配線パターン２０を
形成する。
このアルミニウム配線パターン２０の表面層２
０ａには、矢印で示す方向からシリコン（Si）元
素を用いてイオン注入を施すもので、このイオン
注入は、例えば加速電圧80kV、ドーズ量
1015ions／cm2にて行なう。
０ａには、矢印で示す方向からシリコン（Si）元
素を用いてイオン注入を施すもので、このイオン
注入は、例えば加速電圧80kV、ドーズ量
1015ions／cm2にて行なう。
次に第３図に示すように、この配線パターン２
０を含む絶縁膜１２面に、シリコン窒化膜
（Si3N4）による保護膜１５を形成する。この保
護膜１５は、プラズマCVD法により、例えば1μ
ｍの厚さで形成され、半導体基板１１および配線
パターン２０に対するパツシベーシヨン膜となる
もので、この膜１５は配線パターン２０に対して
圧縮応力を生じさせ特に電気的特性に優れたもの
とされる。
０を含む絶縁膜１２面に、シリコン窒化膜
（Si3N4）による保護膜１５を形成する。この保
護膜１５は、プラズマCVD法により、例えば1μ
ｍの厚さで形成され、半導体基板１１および配線
パターン２０に対するパツシベーシヨン膜となる
もので、この膜１５は配線パターン２０に対して
圧縮応力を生じさせ特に電気的特性に優れたもの
とされる。
そしてこの保護膜１５の形成された半導体基板
１１全体を、例えば500℃の不活性雰囲気中で熱
処理を施し、上記アルミニウム配線パターン２０
と基板１１との電気的接続を確実にする。この場
合、アルミニウム配線パターン２０の表面層２０
ａには、イオン注入を施したので、その内部のア
ルミニウム原子は移動しにくい状態とされてい
る。
１１全体を、例えば500℃の不活性雰囲気中で熱
処理を施し、上記アルミニウム配線パターン２０
と基板１１との電気的接続を確実にする。この場
合、アルミニウム配線パターン２０の表面層２０
ａには、イオン注入を施したので、その内部のア
ルミニウム原子は移動しにくい状態とされてい
る。
すなわち、配線パターン２０の表面部は、実質
的に変形しにくい状態となり、例えば、保護膜１
５との熱膨張率の差によつて外部から応力歪が加
えられても、これに影響されることなく欠損等を
生ずることはない。
的に変形しにくい状態となり、例えば、保護膜１
５との熱膨張率の差によつて外部から応力歪が加
えられても、これに影響されることなく欠損等を
生ずることはない。
ここで、イオン注入を施さない従来の場合と、
上記実施例に示した場合との良品率を比較する
と、第４図に示すようになる。すなわち点線で示
す従来例の場合には、配線パターン幅が6μｍよ
りも微細化すると不良率が急激に上昇するが、実
線で示すこの実施例の場合には、３〜4μｍとい
うような極めて微細化した配線パターンの場合で
も、その欠損不良率を５〜数％と非常に低不良率
とすることができる。
上記実施例に示した場合との良品率を比較する
と、第４図に示すようになる。すなわち点線で示
す従来例の場合には、配線パターン幅が6μｍよ
りも微細化すると不良率が急激に上昇するが、実
線で示すこの実施例の場合には、３〜4μｍとい
うような極めて微細化した配線パターンの場合で
も、その欠損不良率を５〜数％と非常に低不良率
とすることができる。
尚、上記実施例では、イオン注入にシリコン
（Si）元素を用いているが、このシリコン元素に
代わるものとして、例えばホウ素(B)、リン（Ｐ）、
ヒ素（As）等を用いてもよい。
（Si）元素を用いているが、このシリコン元素に
代わるものとして、例えばホウ素(B)、リン（Ｐ）、
ヒ素（As）等を用いてもよい。
以上のようにこの発明によれば、例えば高集積
度を有する半導体装置を製造するために、配線パ
ターンを非常に微細化して形成するような場合で
も、パターン内に欠損部や断線等が生じることな
く、対湿性、対金属性および電気的特性等に優れ
たパツシベーシヨン膜となる保護膜材料を用いる
ことが可能となる。したがつてこの製造工程で製
造される半導体装置の信頼性は確実に向上するも
のである。
度を有する半導体装置を製造するために、配線パ
ターンを非常に微細化して形成するような場合で
も、パターン内に欠損部や断線等が生じることな
く、対湿性、対金属性および電気的特性等に優れ
たパツシベーシヨン膜となる保護膜材料を用いる
ことが可能となる。したがつてこの製造工程で製
造される半導体装置の信頼性は確実に向上するも
のである。
第１図は従来の半導体装置の製造工程を説明す
る断面構成図、第２図および第３図はそれぞれこ
の発明の一実施例に係る半導体装置の製造工程を
説明する断面構成図、第４図は従来例と上記実施
例による場合との配線パターンの良品率を対比し
て示す図である。 １１……半導体基板、１２……絶縁膜、１５…
…保護膜、２０……配線パターン、２０ａ……イ
オン注入表面層。
る断面構成図、第２図および第３図はそれぞれこ
の発明の一実施例に係る半導体装置の製造工程を
説明する断面構成図、第４図は従来例と上記実施
例による場合との配線パターンの良品率を対比し
て示す図である。 １１……半導体基板、１２……絶縁膜、１５…
…保護膜、２０……配線パターン、２０ａ……イ
オン注入表面層。
Claims (1)
- １ 半導体素子が形成され絶縁膜で被われる半導
体基板の表面に上記半導体素子の電極部に対応し
て導電性金属による配線パターンを形成する手段
と、この手段で形成された配線パターンの表面層
にイオン注入を施す手段と、このイオン注入され
た配線パターンを含む半導体基板の表面に圧縮応
力を作用させる保護膜を形成する手段とを具備し
たことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22416882A JPS59114841A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置の製造方法 |
| US06/562,212 US4502207A (en) | 1982-12-21 | 1983-12-16 | Wiring material for semiconductor device and method for forming wiring pattern therewith |
| DE19833346239 DE3346239A1 (de) | 1982-12-21 | 1983-12-21 | Beschaltungsmaterial fuer eine halbleitervorrichtung und verfahren zur bildung eines beschaltungsmusters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22416882A JPS59114841A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114841A JPS59114841A (ja) | 1984-07-03 |
| JPS6339105B2 true JPS6339105B2 (ja) | 1988-08-03 |
Family
ID=16809592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22416882A Granted JPS59114841A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230024639A (ko) * | 2021-08-12 | 2023-02-21 | 재단법인 포항산업과학연구원 | 침상 코크스 전구체 조성물 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287151A (ja) * | 1985-06-14 | 1986-12-17 | Matsushita Electronics Corp | 半導体装置 |
| JPS61289649A (ja) * | 1985-06-17 | 1986-12-19 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| ATE194882T1 (de) * | 1987-03-04 | 2000-08-15 | Advanced Micro Devices Inc | Passivationsschicht für integrierte schaltungsstruktur |
-
1982
- 1982-12-21 JP JP22416882A patent/JPS59114841A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230024639A (ko) * | 2021-08-12 | 2023-02-21 | 재단법인 포항산업과학연구원 | 침상 코크스 전구체 조성물 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59114841A (ja) | 1984-07-03 |
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