JPH0544835B2 - - Google Patents
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- JPH0544835B2 JPH0544835B2 JP60030577A JP3057785A JPH0544835B2 JP H0544835 B2 JPH0544835 B2 JP H0544835B2 JP 60030577 A JP60030577 A JP 60030577A JP 3057785 A JP3057785 A JP 3057785A JP H0544835 B2 JPH0544835 B2 JP H0544835B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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- H—ELECTRICITY
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は濃度が異なる半導体層を接合技術で一
体化した半導体基板を利用した伝導度変調型半導
体装置及びその製造方法に関する。
体化した半導体基板を利用した伝導度変調型半導
体装置及びその製造方法に関する。
従来から２重拡散絶縁ゲート縦型FET（以後
VDMOSFETと略称する）が知られており、電
力用素子として賞用されているが、特開昭56−
150870で開示された伝導度変調型半導体装置が注
目されている。この装置は前記VDMOSFETの
ドレイン電極側にこのドレイン領域と反対導電型
領域を附加した４層構造を備えている。
VDMOSFETと略称する）が知られており、電
力用素子として賞用されているが、特開昭56−
150870で開示された伝導度変調型半導体装置が注
目されている。この装置は前記VDMOSFETの
ドレイン電極側にこのドレイン領域と反対導電型
領域を附加した４層構造を備えている。
その製造方法を概説すると、Ｐ型の半導体層に
N-型のドレイン領域を気相成長法によつて堆積
してからここに一導電層領域（以後Ｐ−ボデイ領
域と呼称する）及びソース領域として動作する反
対導電型領域を拡散法で形成して得られている。
更に、特性改善を図るために、前記Ｐ型の半導体
層とN-型のドレイン領域の間にN+型の薄い層状
領域を設けることも知られている。
N-型のドレイン領域を気相成長法によつて堆積
してからここに一導電層領域（以後Ｐ−ボデイ領
域と呼称する）及びソース領域として動作する反
対導電型領域を拡散法で形成して得られている。
更に、特性改善を図るために、前記Ｐ型の半導体
層とN-型のドレイン領域の間にN+型の薄い層状
領域を設けることも知られている。
この半導体装置ではＰ型の半導体層にN+型の
層状領域を気相成長法によつて堆積し、その後
N-型ドレイン領域も気相成長法で積層する手段
が採用されている。第４図に前記N+型層状領域
を備えた伝導度変調型半導体装置の断面構造を示
す。
層状領域を気相成長法によつて堆積し、その後
N-型ドレイン領域も気相成長法で積層する手段
が採用されている。第４図に前記N+型層状領域
を備えた伝導度変調型半導体装置の断面構造を示
す。
前述のように、Ｐ型半導体層１１にはN+型の
薄い層状領域１２、N-型のドレイン領域１３が
積層され、このドレイン領域には互に離れてＰ−
ボデイ領域１４を設け、この各領域にはソース領
域１５として動作するＮ型領域を形成する。この
ソース領域１５及びＰ−ボデイ領域１４端は前記
ドレイン領域即ち半導体基板の露出表面に露出さ
せる。隣り合う前記Ｐ−ボデイ領域１４，１４に
形成する前記ソース領域１５，１５の一方端はこ
れに跨がり前記半導体基板の露出表面部分に隣接
積層する絶縁物層１９によつて被覆される。この
絶縁物層１９にはゲート層１７を埋設し、これに
対向積層した絶縁物層の一部を除去してゲート電
極１８を、前記Ｐボデイ領域及び前記ソース領域
の露出表面にもソース領域２１を、更に前記Ｐ型
半導体層１１の露出表面にアノード電極２０を形
成して伝導度変調極半導体装置を得る。
薄い層状領域１２、N-型のドレイン領域１３が
積層され、このドレイン領域には互に離れてＰ−
ボデイ領域１４を設け、この各領域にはソース領
域１５として動作するＮ型領域を形成する。この
ソース領域１５及びＰ−ボデイ領域１４端は前記
ドレイン領域即ち半導体基板の露出表面に露出さ
せる。隣り合う前記Ｐ−ボデイ領域１４，１４に
形成する前記ソース領域１５，１５の一方端はこ
れに跨がり前記半導体基板の露出表面部分に隣接
積層する絶縁物層１９によつて被覆される。この
絶縁物層１９にはゲート層１７を埋設し、これに
対向積層した絶縁物層の一部を除去してゲート電
極１８を、前記Ｐボデイ領域及び前記ソース領域
の露出表面にもソース領域２１を、更に前記Ｐ型
半導体層１１の露出表面にアノード電極２０を形
成して伝導度変調極半導体装置を得る。
前記伝導度変調型半導体装置のゲートに電圧を
印加すると、Ｐ−ボデイ領域表面にはチヤンネル
反転層が形成されてオン状態になる。この結果エ
レクトロンはソースから前記チヤンネル層を通り
ドレイン領域に集められる。それに伴いアノード
とドレイン間は順バイアスされてアノードからド
レインにホールが注入されるので、この伝導度変
調型MOSFETのオン状態ではドレイン中にエレ
クトロンとホールがそれぞれ注入されて伝導度が
変調する。従来のVOMOSETではドレイン領域
に多数キヤリアであるエレクトロンしか注入され
ないので、このドレイン領域の厚さが大きい場合
や濃度の低い場合にはエレクトロンの流れにとつ
て大きな抵抗となりオン抵抗の最大成分となつて
いる。
印加すると、Ｐ−ボデイ領域表面にはチヤンネル
反転層が形成されてオン状態になる。この結果エ
レクトロンはソースから前記チヤンネル層を通り
ドレイン領域に集められる。それに伴いアノード
とドレイン間は順バイアスされてアノードからド
レインにホールが注入されるので、この伝導度変
調型MOSFETのオン状態ではドレイン中にエレ
クトロンとホールがそれぞれ注入されて伝導度が
変調する。従来のVOMOSETではドレイン領域
に多数キヤリアであるエレクトロンしか注入され
ないので、このドレイン領域の厚さが大きい場合
や濃度の低い場合にはエレクトロンの流れにとつ
て大きな抵抗となりオン抵抗の最大成分となつて
いる。
しかし、伝導度変調型MOSFETにあつてはN-
型ドレイン領域が伝導度変調を受け、このため極
めて小さい抵抗成分を示すことになる。即ち、ド
レイン領域の濃度が低く、かつ厚い場合でもオン
抵抗の小さい高耐圧素子が得られる。
型ドレイン領域が伝導度変調を受け、このため極
めて小さい抵抗成分を示すことになる。即ち、ド
レイン領域の濃度が低く、かつ厚い場合でもオン
抵抗の小さい高耐圧素子が得られる。
一方、前記アノード領域からドレイン領域に注
入した少数キヤリアの一部は過剰少数キヤリアと
してドレイン領域中に蓄積されるので、この
MOSFETをオフすべくゲート印加電圧を零にし
てチヤンネルを閉じ、エレクトロンの流れを止め
ても蓄積した少数キヤリアが排出されるまでオフ
状態に戻らない。
入した少数キヤリアの一部は過剰少数キヤリアと
してドレイン領域中に蓄積されるので、この
MOSFETをオフすべくゲート印加電圧を零にし
てチヤンネルを閉じ、エレクトロンの流れを止め
ても蓄積した少数キヤリアが排出されるまでオフ
状態に戻らない。
更に、ドレイン領域に残るエレクトロンがアノ
ード領域を通り抜ける際、アノード領域から新た
な少数キヤリアの注入を誘起してターンオフ時間
を大きくする。
ード領域を通り抜ける際、アノード領域から新た
な少数キヤリアの注入を誘起してターンオフ時間
を大きくする。
しかし前記N+型の薄い層状領域によつてアノ
ード領域からの少数キヤリアの注入効果を低めて
N-型ドレイン領域内に蓄積する少数キヤリア総
量を減少させる事になる。本発明者は前記N+型
の層状領域として比抵抗１〜2Ω・cm、厚さ15μｍ
を形成した際この薄い層状領域を形成しない場合
に較べてターンオフ時間を約1/5に短縮すること
を確認した。このように前記N+型の薄い層状領
域は有用な効果をもたらすが、オン抵抗が若干増
加する。しかし、このN+型の薄い層状領域の不
純物濃度ならびに厚さを制御出来ればこのオン抵
抗の増加を無視できる範囲内とした上でターンオ
フ時間を大幅に短縮可能となる。
ード領域からの少数キヤリアの注入効果を低めて
N-型ドレイン領域内に蓄積する少数キヤリア総
量を減少させる事になる。本発明者は前記N+型
の層状領域として比抵抗１〜2Ω・cm、厚さ15μｍ
を形成した際この薄い層状領域を形成しない場合
に較べてターンオフ時間を約1/5に短縮すること
を確認した。このように前記N+型の薄い層状領
域は有用な効果をもたらすが、オン抵抗が若干増
加する。しかし、このN+型の薄い層状領域の不
純物濃度ならびに厚さを制御出来ればこのオン抵
抗の増加を無視できる範囲内とした上でターンオ
フ時間を大幅に短縮可能となる。
しかし、前記伝導度変調型MOSFETでは前記
P+型半導体層に前記N+型の層状領域及びドレイ
ンN-領域を気相成長法で順次堆積して形成する。
この気相成長法によると、前記Ｐ型半導体層に含
有するＰ型不純物一般にはＢが堆積する気相成長
層に取り込まれる頻度が大きい。特に前記N+型
の層状領域とドレイン領域として動作するN-型
領域との濃度差が大きい場合にはN+型領域に取
り込まれた不純物は無視できるが、N-型領域に
取り込まれたそれは反転層を形成する結果を招来
し、第５図に示した濃度プロフアイルから明らか
なように、P+−N+−Ｐ−N-となる。
P+型半導体層に前記N+型の層状領域及びドレイ
ンN-領域を気相成長法で順次堆積して形成する。
この気相成長法によると、前記Ｐ型半導体層に含
有するＰ型不純物一般にはＢが堆積する気相成長
層に取り込まれる頻度が大きい。特に前記N+型
の層状領域とドレイン領域として動作するN-型
領域との濃度差が大きい場合にはN+型領域に取
り込まれた不純物は無視できるが、N-型領域に
取り込まれたそれは反転層を形成する結果を招来
し、第５図に示した濃度プロフアイルから明らか
なように、P+−N+−Ｐ−N-となる。
ところで、前記伝導度変調型MOSFETのソー
スドレイン間耐圧500V以上とし、かつ数μs程度
の短いターンオフ時間を兼ね備えさせるにはN-
ドレイン領域の比抵抗20〜30Ω・cm、N+型層状
領域の比抵抗１〜2Ω・cmが望ましいが、前記反
転層を形成することなく、このような濃度差を持
つN+型層状領域及びN-型ドレイン領域をアノー
ド領域として動作するP+型半導体層に気相成長
法で堆積するのは極めて難しく、安定的に供給す
ることは不可能に近い。
スドレイン間耐圧500V以上とし、かつ数μs程度
の短いターンオフ時間を兼ね備えさせるにはN-
ドレイン領域の比抵抗20〜30Ω・cm、N+型層状
領域の比抵抗１〜2Ω・cmが望ましいが、前記反
転層を形成することなく、このような濃度差を持
つN+型層状領域及びN-型ドレイン領域をアノー
ド領域として動作するP+型半導体層に気相成長
法で堆積するのは極めて難しく、安定的に供給す
ることは不可能に近い。
本発明は上記欠点を除去した新規な伝導度変調
型半導体装置及びその製造方法を提供するもの
で、特にその高耐圧、、高速特性を接合技術の採
用によつて達成した。
型半導体装置及びその製造方法を提供するもの
で、特にその高耐圧、、高速特性を接合技術の採
用によつて達成した。
即ち、伝導度変調型半導体装置に不可欠な要素
と判断される濃度差を持ち、かつ同一導電型を示
す半導体層と、異なる導電型を示す半導体層とを
接合技術によつて一体化して半導体基板を形成
し、ここに伝導度変調型半導体装置を形成した。
と判断される濃度差を持ち、かつ同一導電型を示
す半導体層と、異なる導電型を示す半導体層とを
接合技術によつて一体化して半導体基板を形成
し、ここに伝導度変調型半導体装置を形成した。
前記接合技術の適用により、両半導体層境界面
にはそのバルク（bulk）組織と異なるものが存
在し金相学上のグレインバウンダリー（Grain
Boundary）が形成されていると想定され、これ
を本発明では接合層と呼称する。
にはそのバルク（bulk）組織と異なるものが存
在し金相学上のグレインバウンダリー（Grain
Boundary）が形成されていると想定され、これ
を本発明では接合層と呼称する。
この接合層を境にして半導体層が画然と区別さ
れるものではなく、熱履歴によつては多少ずれる
ことも想定されるので、本発明における接合層で
はこの事態をも包含する。
れるものではなく、熱履歴によつては多少ずれる
ことも想定されるので、本発明における接合層で
はこの事態をも包含する。
ところで、導電型もしくは不純物濃度の相違の
有無に拘らず、半導体層表面に形成した多少の湿
り気を持つ鏡面同志を配置し、その間に異物が介
在しない雰囲気の許で両者を密着すると接合して
一体化する事実、この一体化した半導体基板に
PN接合を形成して得られる半導体素子の特性が
実用に供し得る事実を出願人は確認しており、更
にこの事実を基に出願もしていることを付記す
る。
有無に拘らず、半導体層表面に形成した多少の湿
り気を持つ鏡面同志を配置し、その間に異物が介
在しない雰囲気の許で両者を密着すると接合して
一体化する事実、この一体化した半導体基板に
PN接合を形成して得られる半導体素子の特性が
実用に供し得る事実を出願人は確認しており、更
にこの事実を基に出願もしていることを付記す
る。
本発明を第１図乃至第３図により詳述する。
所望のソース、ドレイン間耐圧を得るように
N-型ドレイン領域の比抵抗及びその厚さを予め
設定するが、耐圧500Vではこのドレイン領域の
比抵抗を20Ω・cm〜30Ω・cm厚さを50μｍ〜60μｍ
とし、耐圧1000Vではその比抵抗を50Ω・cm〜
60Ω・cm厚さ約100μｍと設定し含有不純物として
はＰが通常使用される。
N-型ドレイン領域の比抵抗及びその厚さを予め
設定するが、耐圧500Vではこのドレイン領域の
比抵抗を20Ω・cm〜30Ω・cm厚さを50μｍ〜60μｍ
とし、耐圧1000Vではその比抵抗を50Ω・cm〜
60Ω・cm厚さ約100μｍと設定し含有不純物として
はＰが通常使用される。
このように配慮した板状Ｎ型シリコン層３１を
用意し、その一表面からイオン注入法等によつて
不純物Ｐ、As又はSbの一種を導入後熱処理を行
つて、N+型シリコン層１２を形成する。一方、
前記N+型シリコン層と同様にＢを1019〜
1021atm／c.c.含有するP+型シリコン層１１を準備
し、これと前記Ｎ型シリコン層とを下記の手法に
より一体化する。
用意し、その一表面からイオン注入法等によつて
不純物Ｐ、As又はSbの一種を導入後熱処理を行
つて、N+型シリコン層１２を形成する。一方、
前記N+型シリコン層と同様にＢを1019〜
1021atm／c.c.含有するP+型シリコン層１１を準備
し、これと前記Ｎ型シリコン層とを下記の手法に
より一体化する。
前記N+シリコン層及びP+シリコン層は何れも
剛性を持つ板状形成を指すことを付記する。先
ず、前記P+シリコン層１１及び前記N+型シリコ
ン層１２の表面を鏡面研磨して夫々に第１鏡面な
らびに第２鏡面を形成し表面粗さ500Å以下とす
る。その表面状態によつてはH2O2＋H2SO4→HF
→稀HFによる前処理工程を引続いて行つて、前
記各シリコン層表面の脱脂及び被着するステイン
フイルムを除去する。次いで、このシリコン層鏡
面を清浄な水で分程度水洗し、室温下でスピンナ
ー処理のような脱水工程を実施する。
剛性を持つ板状形成を指すことを付記する。先
ず、前記P+シリコン層１１及び前記N+型シリコ
ン層１２の表面を鏡面研磨して夫々に第１鏡面な
らびに第２鏡面を形成し表面粗さ500Å以下とす
る。その表面状態によつてはH2O2＋H2SO4→HF
→稀HFによる前処理工程を引続いて行つて、前
記各シリコン層表面の脱脂及び被着するステイン
フイルムを除去する。次いで、このシリコン層鏡
面を清浄な水で分程度水洗し、室温下でスピンナ
ー処理のような脱水工程を実施する。
この処理工程では前記シリコン鏡面に吸着して
いると想定される水分はそのまま残し、過剰な水
分を除去するもので、吸着水分が殆んど揮散する
100℃以上の加熱乾燥は避ける。このような処理
を経た前記シリコン鏡面をクラス１以下の清浄な
水気雰囲気に配置して、異物が前記鏡面間に介在
しない状態で相互に密着接合して一体化する。こ
の雰囲気は大気に限らず窒素等の不活性雰囲気、
還元性雰囲気等でも構わない。この一体化工程で
得られた半導体基板を2200℃以上好ましくは1000
℃〜1200℃で加熱して接合強度を増すことができ
る。
いると想定される水分はそのまま残し、過剰な水
分を除去するもので、吸着水分が殆んど揮散する
100℃以上の加熱乾燥は避ける。このような処理
を経た前記シリコン鏡面をクラス１以下の清浄な
水気雰囲気に配置して、異物が前記鏡面間に介在
しない状態で相互に密着接合して一体化する。こ
の雰囲気は大気に限らず窒素等の不活性雰囲気、
還元性雰囲気等でも構わない。この一体化工程で
得られた半導体基板を2200℃以上好ましくは1000
℃〜1200℃で加熱して接合強度を増すことができ
る。
前記接合工程により接合面３２が形成される
が、これは電気的、熱的な伝導障壁がなく物理的
な接合強度も大きくて単一の単結晶と同様に取扱
うことが可能である。
が、これは電気的、熱的な伝導障壁がなく物理的
な接合強度も大きくて単一の単結晶と同様に取扱
うことが可能である。
前記半導体基板は第１図に示すようにP+−N+
−N-構造となつており、このN-シリコン層３１
表面を第２図に示すように研磨して、前述のドレ
イン領域にとつて必要な厚さに調整する。
−N-構造となつており、このN-シリコン層３１
表面を第２図に示すように研磨して、前述のドレ
イン領域にとつて必要な厚さに調整する。
これらは従来から知られているVDMOSFET
と同様なポリシリコンをマスクとして自己整合法
により伝導度変調型MOSFETを製造する。
と同様なポリシリコンをマスクとして自己整合法
により伝導度変調型MOSFETを製造する。
前記P+−N+−N-構造を持つ半導体基板の露出
表面を構成するN-型シリコン層に1000Å程度の
二酸化珪素層１６を被着後、後述するゲート層１
７となる2000Å〜3000Åの多結晶シリコンを選択
的に形成する。この多結晶シリコンをマスクとし
てＮ型不純物Ｂをイオン注入法で比較的薄い前記
二酸化珪素層１６（今後絶縁物層と呼称する）を
通過させて前記N-シリコン層３１内に導入し、
更にアニール工程で前記一導電型領域（以後Ｐ−
ボデイ領域と呼称する）１４…を形成する。
表面を構成するN-型シリコン層に1000Å程度の
二酸化珪素層１６を被着後、後述するゲート層１
７となる2000Å〜3000Åの多結晶シリコンを選択
的に形成する。この多結晶シリコンをマスクとし
てＮ型不純物Ｂをイオン注入法で比較的薄い前記
二酸化珪素層１６（今後絶縁物層と呼称する）を
通過させて前記N-シリコン層３１内に導入し、
更にアニール工程で前記一導電型領域（以後Ｐ−
ボデイ領域と呼称する）１４…を形成する。
次に前記多結晶シリコン層を積層していない露
出した前記絶縁物層を写真食刻法によつて一部を
除去しここからAs又はＰをN-型シリコン層３１
内に拡散してソース領域として機能する反対導電
型領域１５を単一の前記Ｐ−ボデイ領域に〔２
ケ〕形成する。次に前記多結晶シリコン層上には
CVD膜を堆積して絶縁物層中に埋設する構造と
する。前記反対導電型領域１５及び前記Ｐ−ボデ
イ領域１４の端は前記半導体基板即ちN-型シリ
コン層の表面に露出させるので、結果的には前記
絶縁物層によつて保護させる。
出した前記絶縁物層を写真食刻法によつて一部を
除去しここからAs又はＰをN-型シリコン層３１
内に拡散してソース領域として機能する反対導電
型領域１５を単一の前記Ｐ−ボデイ領域に〔２
ケ〕形成する。次に前記多結晶シリコン層上には
CVD膜を堆積して絶縁物層中に埋設する構造と
する。前記反対導電型領域１５及び前記Ｐ−ボデ
イ領域１４の端は前記半導体基板即ちN-型シリ
コン層の表面に露出させるので、結果的には前記
絶縁物層によつて保護させる。
前記多結晶シリコンに対向して積層した絶縁物
層の一部を除去して導電性物質例えばAlを堆積
してゲート電極１８を、前記Ｐ−ボデイ領域にも
Alを堆積してソース電極１９を、更に前記P+型
シリコン層１１の露出表面にAu等を堆積してア
ノード電極２０を形成して伝導度変調型
MOSFEIを完成する。
層の一部を除去して導電性物質例えばAlを堆積
してゲート電極１８を、前記Ｐ−ボデイ領域にも
Alを堆積してソース電極１９を、更に前記P+型
シリコン層１１の露出表面にAu等を堆積してア
ノード電極２０を形成して伝導度変調型
MOSFEIを完成する。
第３図には他の実施例を示す。
この例では前記P+型型半導体層１１に濃度と
して1015〜1018atm／c.c.のＢを含有したP-シリコ
ン層１４を気相成長法で堆積したものを利用し
て、後工程は前記実施例と全く同一として伝導度
変調型MOSFETを得た。
して1015〜1018atm／c.c.のＢを含有したP-シリコ
ン層１４を気相成長法で堆積したものを利用し
て、後工程は前記実施例と全く同一として伝導度
変調型MOSFETを得た。
前記第１図の実施例では前記P+型シリコン層
１１の濃度は前記N+型シリコン層１２のそれよ
り高いので、製造工程中に加えられる熱負荷によ
つてP+型シリコン層１１に含有する不純物が前
記N+型シリコン層１２中に再拡散され順次Ｐ型
に反転する。
１１の濃度は前記N+型シリコン層１２のそれよ
り高いので、製造工程中に加えられる熱負荷によ
つてP+型シリコン層１１に含有する不純物が前
記N+型シリコン層１２中に再拡散され順次Ｐ型
に反転する。
従つて、前記第１の実施例では前記N+型シリ
コン層の厚さを20μｍ〜30μｍとして前記再拡散
の進行程度10μｍに備える。
コン層の厚さを20μｍ〜30μｍとして前記再拡散
の進行程度10μｍに備える。
しかし、高濃度の不純物を持ちかつ厚い不純物
拡散層を予め確実に製造すること、及び前記再拡
散量を制御するのは可成り難しいが、第２の実施
例にあつてはP-型層を附加しているために前記
反転現象を押えることができる。
拡散層を予め確実に製造すること、及び前記再拡
散量を制御するのは可成り難しいが、第２の実施
例にあつてはP-型層を附加しているために前記
反転現象を押えることができる。
以上詳述したように、本発明によつて得られる
伝導度変調型半導体装置ではターンオフ時間を確
実に従来の伝導度変調型半導体装置より約1/5短
縮可能となり、モタ制御への利用がより期待でき
る。
伝導度変調型半導体装置ではターンオフ時間を確
実に従来の伝導度変調型半導体装置より約1/5短
縮可能となり、モタ制御への利用がより期待でき
る。
更に、気相成長法に較べると、量産に伴う難点
が格段に少なくなり容易に製造されるので価格上
有利となり結論として量産上の効果が著しい。
が格段に少なくなり容易に製造されるので価格上
有利となり結論として量産上の効果が著しい。
第１図、第３図は本発明の実施例に係る伝導度
変調型半導体装置の断面図、第２図はその途中工
程における半導体装置断面図、第４図は従来の伝
導度変調型半導体装置の断面図、第５図は第４図
の半導体装置の途中工程における濃度プロフアイ
ルを模式的に示した図である。 １１：第１半導体層、１２：第３半導体層、１
４：一導電型領域、１５：反対導電型領域、１
７：ゲート層、１９：絶縁物層、２２：一導電型
領域端、２３：反対導電型領域端、３１：第２半
導体層、３２：接合層。
変調型半導体装置の断面図、第２図はその途中工
程における半導体装置断面図、第４図は従来の伝
導度変調型半導体装置の断面図、第５図は第４図
の半導体装置の途中工程における濃度プロフアイ
ルを模式的に示した図である。 １１：第１半導体層、１２：第３半導体層、１
４：一導電型領域、１５：反対導電型領域、１
７：ゲート層、１９：絶縁物層、２２：一導電型
領域端、２３：反対導電型領域端、３１：第２半
導体層、３２：接合層。
Claims (1)
- 【特許請求の範囲】 １ 一導電型を示す第１半導体層と、反対導電型
を示す高濃度の第２半導体層およびこれに積層し
反対導電型を示して低濃度の第３半導体層と、前
記第１半導体層に前記第２半導体層とを隣接接合
してなる半導体基板と、この半導体基板の一表面
を構成する前記反対導電型を示す低濃度層に互に
離れて形成する一導電型領域と、この領域に形成
する反対導電型領域と、前記半導体基板の一表面
に露出する前記一導電型領域端及び前記反対導電
型領域端と、隣り合う前記一導電型領域に形成す
る前記反対導電型領域の一方端間に跨り前記半導
半導体基板の一表面部分を被覆する絶縁物層と、
この絶縁物層に埋設するゲート層とを持つ伝導度
変調型半導体装置において、前記第１半導体層と
前記第２半導体層との間に形成する接合層とを具
備することを特徴とする伝導度変調型半導体装
置。 ２ 一導電型を示す第１半導体層を形成する工程
と、不純物濃度が異なり共に反対導電型を示す第
２半導体層および第３半導体層を形成する工程
と、前記第１半導体層及び前記第２半導体層の表
面に第１鏡面及び第２鏡面を形成する工程と、異
物が介在しない雰囲気で前記第１鏡面と前記第２
鏡面を相互に密着接合して半導体基板を形成する
工程と、この半導体基板の露出表面を構成する前
記第３半導体層に互に離れ且つ端部が前記半導体
基板表面に露出する一導電型領域を形成する工程
と、この一導電型領域に端部が表面が露出する反
対導電型領域を形成する工程と、隣り合う前記一
導電型領域に形成する一方の前記反対導電型領域
端に跨り前記半導体基板の表面部分を絶縁物質で
覆う工程と、この絶縁物層にゲート層を埋設する
工程とを具備することを特徴とする伝導度変調型
半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030577A JPS61191071A (ja) | 1985-02-20 | 1985-02-20 | 伝導度変調型半導体装置及びその製造方法 |
| EP86102047A EP0192229B1 (en) | 1985-02-20 | 1986-02-18 | Conductivity modulation type semiconductor device and method for manufacturing the same |
| EP90115990A EP0406916B1 (en) | 1985-02-20 | 1986-02-18 | Conductivity modulation type semiconductor device and method for manufacturing the same |
| DE8686102047T DE3680352D1 (de) | 1985-02-20 | 1986-02-18 | Leitfaehigkeitsmodulations-halbleiteranordnung und verfahren zu ihrer herstellung. |
| DE3650573T DE3650573T2 (de) | 1985-02-20 | 1986-02-18 | Leitfähigkeitsmodulations-Halbleiteranordnung und Verfahren zu ihrer Herstellung |
| US07/593,461 US5128277A (en) | 1985-02-20 | 1990-10-03 | Conductivity modulation type semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030577A JPS61191071A (ja) | 1985-02-20 | 1985-02-20 | 伝導度変調型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61191071A JPS61191071A (ja) | 1986-08-25 |
| JPH0544835B2 true JPH0544835B2 (ja) | 1993-07-07 |
Family
ID=12307706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030577A Granted JPS61191071A (ja) | 1985-02-20 | 1985-02-20 | 伝導度変調型半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5128277A (ja) |
| EP (2) | EP0406916B1 (ja) |
| JP (1) | JPS61191071A (ja) |
| DE (2) | DE3650573T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2633536B2 (ja) * | 1986-11-05 | 1997-07-23 | 株式会社東芝 | 接合型半導体基板の製造方法 |
| JPH07107935B2 (ja) * | 1988-02-04 | 1995-11-15 | 株式会社東芝 | 半導体装置 |
| JPH0691263B2 (ja) * | 1988-10-19 | 1994-11-14 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JPH07263721A (ja) * | 1994-03-25 | 1995-10-13 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
| KR20010041822A (ko) * | 1998-03-09 | 2001-05-25 | 스콧 티. 마이쿠엔 | 저온 직접 결합에 의해 형성가능한 소자 |
| US6274892B1 (en) | 1998-03-09 | 2001-08-14 | Intersil Americas Inc. | Devices formable by low temperature direct bonding |
| JP3906076B2 (ja) * | 2001-01-31 | 2007-04-18 | 株式会社東芝 | 半導体装置 |
| US8232558B2 (en) | 2008-05-21 | 2012-07-31 | Cree, Inc. | Junction barrier Schottky diodes with current surge capability |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US8680587B2 (en) | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
| US8618582B2 (en) | 2011-09-11 | 2013-12-31 | Cree, Inc. | Edge termination structure employing recesses for edge termination elements |
| US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56150870A (en) * | 1980-03-25 | 1981-11-21 | Rca Corp | Vertical mos-fet device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3312880A (en) * | 1962-12-12 | 1967-04-04 | Sylvania Electric Prod | Four-layer semiconductor switching device having turn-on and turn-off gain |
| US3324359A (en) * | 1963-09-30 | 1967-06-06 | Gen Electric | Four layer semiconductor switch with the third layer defining a continuous, uninterrupted internal junction |
| DE1514727A1 (de) * | 1965-09-30 | 1969-06-19 | Schaefer Dipl Phys Siegfried | Herstellung von pn-UEbergaengen durch plastische Verformung von Halbleitern |
| US3659334A (en) * | 1970-10-13 | 1972-05-02 | Rca Corp | High power high frequency device |
| JPS4843590A (ja) * | 1971-10-04 | 1973-06-23 | ||
| DE2926734C2 (de) * | 1979-07-03 | 1982-09-09 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Thyristor mit einem durch plastische Verformung erzeugten pn-Übergang und Verfahren zu einer Herstellung |
| US4383268A (en) * | 1980-07-07 | 1983-05-10 | Rca Corporation | High-current, high-voltage semiconductor devices having a metallurgical grade substrate |
| SE8107136L (sv) * | 1980-12-02 | 1982-06-03 | Gen Electric | Styrelektrodforsedd likriktaranordning |
| US4587713A (en) * | 1984-02-22 | 1986-05-13 | Rca Corporation | Method for making vertical MOSFET with reduced bipolar effects |
| DE3583183D1 (de) * | 1984-05-09 | 1991-07-18 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines halbleitersubstrates. |
| US4631564A (en) * | 1984-10-23 | 1986-12-23 | Rca Corporation | Gate shield structure for power MOS device |
| JPH0770474B2 (ja) * | 1985-02-08 | 1995-07-31 | 株式会社東芝 | 化合物半導体装置の製造方法 |
| US4639754A (en) * | 1985-02-25 | 1987-01-27 | Rca Corporation | Vertical MOSFET with diminished bipolar effects |
| JPS6350013A (ja) * | 1986-08-20 | 1988-03-02 | Meidensha Electric Mfg Co Ltd | 半導体素子の製造方法 |
| JP2579979B2 (ja) * | 1987-02-26 | 1997-02-12 | 株式会社東芝 | 半導体素子の製造方法 |
-
1985
- 1985-02-20 JP JP60030577A patent/JPS61191071A/ja active Granted
-
1986
- 1986-02-18 EP EP90115990A patent/EP0406916B1/en not_active Expired - Lifetime
- 1986-02-18 EP EP86102047A patent/EP0192229B1/en not_active Expired
- 1986-02-18 DE DE3650573T patent/DE3650573T2/de not_active Expired - Lifetime
- 1986-02-18 DE DE8686102047T patent/DE3680352D1/de not_active Expired - Lifetime
-
1990
- 1990-10-03 US US07/593,461 patent/US5128277A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56150870A (en) * | 1980-03-25 | 1981-11-21 | Rca Corp | Vertical mos-fet device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0192229A3 (en) | 1987-03-25 |
| EP0406916A3 (en) | 1991-08-28 |
| EP0406916B1 (en) | 1996-09-25 |
| EP0406916A2 (en) | 1991-01-09 |
| JPS61191071A (ja) | 1986-08-25 |
| DE3650573T2 (de) | 1997-03-06 |
| DE3680352D1 (de) | 1991-08-29 |
| DE3650573D1 (de) | 1996-10-31 |
| EP0192229B1 (en) | 1991-07-24 |
| US5128277A (en) | 1992-07-07 |
| EP0192229A2 (en) | 1986-08-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |