JP2720153B2 - 絶縁ゲート電界効果トランジスタ及びその製造方法 - Google Patents
絶縁ゲート電界効果トランジスタ及びその製造方法Info
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- JP2720153B2 JP2720153B2 JP62119543A JP11954387A JP2720153B2 JP 2720153 B2 JP2720153 B2 JP 2720153B2 JP 62119543 A JP62119543 A JP 62119543A JP 11954387 A JP11954387 A JP 11954387A JP 2720153 B2 JP2720153 B2 JP 2720153B2
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- effect transistor
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速かつ低消費電力で動作し、大規模集積
回路のスイッチング素子などに利用される絶縁ゲート電
界効果トランジスタ（以下、MOSFETと略記する）に関す
る。 〔発明の概要〕 本発明は、高濃度基板上に単原子層オーダーの精度
で、膜厚及び不純物濃度が制御された第１のエピタキシ
ャル成長層を設けてチャネルとし、更に前記第１のエピ
タキシャル成長層の上に前記第１のエピタキシャル成長
層よりも不純物濃度が高い第２のエピタキシャル成長層
を設けている。前記第１のエピタキシャル成長層は不純
物濃度が低くキャリアの移動度が高い領域となってい
る。他方、前記第２のエピタキシャル成長層は、トラン
ジスタのしきい電圧と抑制し、更に短チャネル効果を防
止するうえで大きな効果を有する。このような構造を有
するMOSFETは、高濃度基板を用いているためにラッチア
ップが起こりにくく、また短チャンネル効果を防止する
うえで有効である。しかもチャネル領域はキャリアの移
動度が高いため高速動作を実現することができる。 〔従来の技術〕 半導体デバイスの高速化を実現するうえで、微細化は
ひとつの有力な手段である。しかしながら、デバイス寸
法の微細化に伴って短チャネル効果などに代表されるデ
バイスの性能上好ましくない現象が起きてしまうため、
従来から以下のような方法が採用されていた。例えば、
高濃度基板を用いて、チャネル領域をイオン注入により
活性化する方法、あるいは高濃度基板上に気相成長法を
用いてエピタキシャル成長層を設けた第４図に示すよう
な構造とする方法などである。 〔発明が解決しようとする問題点〕 しかしながら、高濃度基板を用いてチャネルにイオン
注入を行う場合、イオン注入による基板表面近傍のダメ
ージが生じ、これが接合リーク等の原因となってしま
う。また、エピタキシャル成長層を設けた基板を用いる
場合、従来のエピタキシャル成長が1000℃以上の高温で
行われていたために、基板からエピタキシャル成長層へ
の不純物のオートドーピングが避けられず、第２図破線
で示す範囲の不純物濃度が限界であった。そこで、チャ
ネル領域での不純物濃度を十分低くするためには、少な
くとも数μｍ以上の膜厚を有するエピタキシャル成長層
が必要となるが、これは短チャネル効果を防止するうえ
で高濃度基板を用いている効果を減少させるものであっ
た。 〔問題点を解決するための手段〕 以上のような問題点を解決するために、本発明におい
て、高濃度基板上にエピタキシャル成長温度が850℃以
下、膜厚の制御精度が単原子層オーダーであるような結
晶成長法を用いて、前記基板よりも不純物濃度が低い第
１のエピタキシャル成長薄膜層を設けてチャネルとし、
更に成長時に不純物導入を行う同様の結晶成長法を用い
て、前記第１のエピタキシャル成長層よりも不純物濃度
の高い第２のエピタキシャル成長層を設けた構造とする
ことにより、耐ラッチアップ性に優れ、短チャネル効果
防止に有効な構造をもつ高速MOSFETを実現している。 〔実施例〕 以下、実施例に基づいて本発明を詳細に説明する。第
１図は、本発明の実施例であるMOSFETの構造断面図であ
る。高濃度基板１は不純物濃度が１×1018cm-3のＰ型を
用いている。前記高濃度基板１の上に形成される第１エ
ピタキシャル成長層２の膜厚は、チャネル領域の空乏層
幅と同程度となっている。第１エピタキシャル成長層２
の不純物濃度は、MOSFETの相互コンダクタンスを決める
大きな要因であり、第２図の実線で示すように、相互コ
ンダクタンスを大きくするためには、可能な限り第１エ
ピタキシャル成長層２の不純物濃度を下げねばならな
い。このため、第１エピタキシャル成長層２を形成する
際の基板温度は、850℃以下である。その結果、第１エ
ピタキシャル成長層の不純物濃度は約１×1013cm-3とな
っている。次に第１エピタキシャル成長層２の上に第２
エピタキシャル成長層３を形成するために、不純物ドー
ピングと結晶成長を同時に行うことにより、第１エピタ
キシャル成長層２よりも不純物濃度の高い領域を設けて
いる。第２エピタキシャル成長層３の膜厚はMOSFETのし
きい電圧に大きく影響し、第３図に示すような傾向をも
つ。 従って、第２エピタキシャル成長層３の膜厚を単原子
層オーダーの精度で制御することにより、任意のしきい
電圧を精度良く決めることができる。このあと、ゲート
酸化膜４、ゲート５を設けた後に、イオン注入によりソ
ース６及びドレイン７を形成している。このようにして
製作されたMOSFETは、駆動能力の優れたものとなる。 〔発明の効果〕 本発明によれば、基板は低抵抗であり、ラッチアップ
フリーを実現し、第１エピタキシャル成長層は不純物濃
度が低く高移動度を実現する。更に、第２エピタキシャ
ル成長層は不純物濃度が高く、短チャネル効果等を防止
するうえで有効となる。 以上のように、本発明は微細MOSFETが高速かつ低消費
電力で動作するうえで好適なデバイス構造を提供する。
回路のスイッチング素子などに利用される絶縁ゲート電
界効果トランジスタ（以下、MOSFETと略記する）に関す
る。 〔発明の概要〕 本発明は、高濃度基板上に単原子層オーダーの精度
で、膜厚及び不純物濃度が制御された第１のエピタキシ
ャル成長層を設けてチャネルとし、更に前記第１のエピ
タキシャル成長層の上に前記第１のエピタキシャル成長
層よりも不純物濃度が高い第２のエピタキシャル成長層
を設けている。前記第１のエピタキシャル成長層は不純
物濃度が低くキャリアの移動度が高い領域となってい
る。他方、前記第２のエピタキシャル成長層は、トラン
ジスタのしきい電圧と抑制し、更に短チャネル効果を防
止するうえで大きな効果を有する。このような構造を有
するMOSFETは、高濃度基板を用いているためにラッチア
ップが起こりにくく、また短チャンネル効果を防止する
うえで有効である。しかもチャネル領域はキャリアの移
動度が高いため高速動作を実現することができる。 〔従来の技術〕 半導体デバイスの高速化を実現するうえで、微細化は
ひとつの有力な手段である。しかしながら、デバイス寸
法の微細化に伴って短チャネル効果などに代表されるデ
バイスの性能上好ましくない現象が起きてしまうため、
従来から以下のような方法が採用されていた。例えば、
高濃度基板を用いて、チャネル領域をイオン注入により
活性化する方法、あるいは高濃度基板上に気相成長法を
用いてエピタキシャル成長層を設けた第４図に示すよう
な構造とする方法などである。 〔発明が解決しようとする問題点〕 しかしながら、高濃度基板を用いてチャネルにイオン
注入を行う場合、イオン注入による基板表面近傍のダメ
ージが生じ、これが接合リーク等の原因となってしま
う。また、エピタキシャル成長層を設けた基板を用いる
場合、従来のエピタキシャル成長が1000℃以上の高温で
行われていたために、基板からエピタキシャル成長層へ
の不純物のオートドーピングが避けられず、第２図破線
で示す範囲の不純物濃度が限界であった。そこで、チャ
ネル領域での不純物濃度を十分低くするためには、少な
くとも数μｍ以上の膜厚を有するエピタキシャル成長層
が必要となるが、これは短チャネル効果を防止するうえ
で高濃度基板を用いている効果を減少させるものであっ
た。 〔問題点を解決するための手段〕 以上のような問題点を解決するために、本発明におい
て、高濃度基板上にエピタキシャル成長温度が850℃以
下、膜厚の制御精度が単原子層オーダーであるような結
晶成長法を用いて、前記基板よりも不純物濃度が低い第
１のエピタキシャル成長薄膜層を設けてチャネルとし、
更に成長時に不純物導入を行う同様の結晶成長法を用い
て、前記第１のエピタキシャル成長層よりも不純物濃度
の高い第２のエピタキシャル成長層を設けた構造とする
ことにより、耐ラッチアップ性に優れ、短チャネル効果
防止に有効な構造をもつ高速MOSFETを実現している。 〔実施例〕 以下、実施例に基づいて本発明を詳細に説明する。第
１図は、本発明の実施例であるMOSFETの構造断面図であ
る。高濃度基板１は不純物濃度が１×1018cm-3のＰ型を
用いている。前記高濃度基板１の上に形成される第１エ
ピタキシャル成長層２の膜厚は、チャネル領域の空乏層
幅と同程度となっている。第１エピタキシャル成長層２
の不純物濃度は、MOSFETの相互コンダクタンスを決める
大きな要因であり、第２図の実線で示すように、相互コ
ンダクタンスを大きくするためには、可能な限り第１エ
ピタキシャル成長層２の不純物濃度を下げねばならな
い。このため、第１エピタキシャル成長層２を形成する
際の基板温度は、850℃以下である。その結果、第１エ
ピタキシャル成長層の不純物濃度は約１×1013cm-3とな
っている。次に第１エピタキシャル成長層２の上に第２
エピタキシャル成長層３を形成するために、不純物ドー
ピングと結晶成長を同時に行うことにより、第１エピタ
キシャル成長層２よりも不純物濃度の高い領域を設けて
いる。第２エピタキシャル成長層３の膜厚はMOSFETのし
きい電圧に大きく影響し、第３図に示すような傾向をも
つ。 従って、第２エピタキシャル成長層３の膜厚を単原子
層オーダーの精度で制御することにより、任意のしきい
電圧を精度良く決めることができる。このあと、ゲート
酸化膜４、ゲート５を設けた後に、イオン注入によりソ
ース６及びドレイン７を形成している。このようにして
製作されたMOSFETは、駆動能力の優れたものとなる。 〔発明の効果〕 本発明によれば、基板は低抵抗であり、ラッチアップ
フリーを実現し、第１エピタキシャル成長層は不純物濃
度が低く高移動度を実現する。更に、第２エピタキシャ
ル成長層は不純物濃度が高く、短チャネル効果等を防止
するうえで有効となる。 以上のように、本発明は微細MOSFETが高速かつ低消費
電力で動作するうえで好適なデバイス構造を提供する。
【図面の簡単な説明】
第１図は、本発明によるMOSFETの構造断面図、第２図
は、相互コンダクタンスのチャネル不純物濃度依存特性
図、第３図は、しきい電圧の第２エピタキシャル成長層
膜厚依存特性図、第４図は、エピタキシャル成長層を有
した従来のMOSFETの構造断面図である。 １……高濃度基板 ２……第１エピタキシャル成長層 ３……第２エピタキシャル成長層 ４……ゲート酸化膜 ５……ゲート ６……ソース ７……ドレイン
は、相互コンダクタンスのチャネル不純物濃度依存特性
図、第３図は、しきい電圧の第２エピタキシャル成長層
膜厚依存特性図、第４図は、エピタキシャル成長層を有
した従来のMOSFETの構造断面図である。 １……高濃度基板 ２……第１エピタキシャル成長層 ３……第２エピタキシャル成長層 ４……ゲート酸化膜 ５……ゲート ６……ソース ７……ドレイン
Claims (1)
- (57)【特許請求の範囲】 １．高濃度半導体基板上に互いに離間したソースとドレ
インと、 前記ソースと前記ドレイン間に前記高濃度半導体基板よ
りも不純物濃度の低い第１のエピタキシャル成長層から
なるチャネル領域と、 前記ソースと前記ドレイン間でかつ前記第１のエピタキ
シャル成長層の上に前記第１のエピタキシャル成長層よ
りも不純物濃度が高い第２のエピタキシャル成長層と、 前記第２のエピタキシャル成長層の上にゲート絶縁膜
と、 前記ゲート絶縁膜の上にゲートを有する絶縁ゲート電界
効果トランジスタ。 ２．前記第２のエピタキシャル成長層の膜厚が500Å以
下である特許請求の範囲第１項記載の絶縁ゲート電界効
果トランジスタ。 ３．前記第１のエピタキシャル成長層の膜厚が、前記チ
ャネル領域の空乏層幅と同程度あるいはそれ以下である
特許請求の範囲第１項記載の絶縁ゲート電界効果トラン
ジスタ。 ４．高濃度半導体基板上に、前記高濃半導体度基板より
不純物濃度の低い第１のエピタキシャル成長層をエピタ
キシャル成長温度を850℃以下で成長し、 前記第１のエピタキシャル成長層上に前記第１のエピタ
キシャル成長層よりも不純物濃度が高い第２のエピタキ
シャル成長層をエピタキシャル成長温度を85℃以下で成
長し、 前記第２のエピタキシャル成長層上にゲート絶縁膜を形
成し、 前記ゲート絶縁膜上にゲートを形成し、 前記第１のエピタキシャル層と前記第２のエピタキシャ
ル層の一端にソース、他端にドレインを形成することを
特徴とする絶縁ゲート電界効果トランジスタの製造方
法。 ５．前記第１のエピタキシャル成長層と前記第２のエピ
タキシャル成長層のエピタキシャル成長を単原子層の精
度でおこなうことを特徴とする特許請求の範囲第４項記
載の絶縁ゲート電界効果トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62119543A JP2720153B2 (ja) | 1987-05-15 | 1987-05-15 | 絶縁ゲート電界効果トランジスタ及びその製造方法 |
| DE3789894T DE3789894T2 (de) | 1987-01-05 | 1987-12-31 | MOS-Feldeffekttransistor und dessen Herstellungsmethode. |
| EP87311541A EP0274278B1 (en) | 1987-01-05 | 1987-12-31 | MOS field effect transistor and method of manufacturing the same |
| US08/538,980 US6229188B1 (en) | 1987-01-05 | 1995-10-05 | MOS field effect transistor and its manufacturing method |
| US08/782,975 US5923985A (en) | 1987-01-05 | 1997-01-14 | MOS field effect transistor and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62119543A JP2720153B2 (ja) | 1987-05-15 | 1987-05-15 | 絶縁ゲート電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63284858A JPS63284858A (ja) | 1988-11-22 |
| JP2720153B2 true JP2720153B2 (ja) | 1998-02-25 |
Family
ID=14763900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62119543A Expired - Lifetime JP2720153B2 (ja) | 1987-01-05 | 1987-05-15 | 絶縁ゲート電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720153B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498592B1 (ko) * | 1997-12-27 | 2006-04-28 | 주식회사 하이닉스반도체 | 모스트랜지스터 및 그 제조 방법 |
| KR100308783B1 (ko) * | 1998-07-08 | 2001-12-17 | 곽정소 | 반도체소자제조방법 |
| KR100613294B1 (ko) * | 2004-12-30 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 단채널 효과가 개선되는 모스 전계효과 트랜지스터 및 그제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117281A (en) * | 1979-03-05 | 1980-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 3[5 group compound semiconductor hetero structure mosfet |
| JPS59193066A (ja) * | 1983-04-15 | 1984-11-01 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置 |
| JPS62216269A (ja) * | 1986-03-17 | 1987-09-22 | Nec Corp | Ｍｉｓトランジスタの製造方法 |
-
1987
- 1987-05-15 JP JP62119543A patent/JP2720153B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63284858A (ja) | 1988-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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