JPS6141149B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、例えばSOS（Silicon On
Sapphire）・MIS（Metal Insnlator
Semiconductor）電界効果トランジスタのような
半導体装置に関する。

一般に、MIS電界効果トランジスタで種々の論
理回路を構成する場合、その閾値電圧Vthを制御
することが望ましい。例えば、相補型MIS集積回
路装置に於いて、入力信号“１”と“０”の閾値
電圧Vthを電源電圧Ｖ_DDの1/2に設定することが
理想であつて、その為、ｐチヤネル・トランジス
タとｎチヤネル・トランジスタの閾値電圧Vthの
絶対値を等しくする必要がある。

従来、このような閾値電圧制御を必要とする場
合、所望の閾値電圧が得られるような比抵抗を有
する基板を選択することが行なわれているが、こ
れは、集積回路装置として同一基板中に形成され
る素子の種類が限定されるなど不都合なことが多
い。また、同一基板中に於ける所定素子の閾値電
圧Vthを変えたい場合、各素子のチヤネル領域に
例えばイオン注入法を利用して適当に不純物を導
入することが行なわれているが、これは、その為
の工程増が大であり、製造歩留りも悪くなる。

前記のような閾値電圧Vth制御の要求とは別
に、一般に、SOS・MIS電界効果トランジスタ
は、ソース及びドレインの接合容量が小さく、ま
た、配線容量も小さいので高速であるとされてい
るが、実際には、サフアイア基板上に形成したシ
リコン半導体層中にサフアイアの熱分解、化学分
解等に基因するアルミニウムのオート・ドーピン
グが起り、そのエピタキシヤル成長シリコン半導
体層の劣化を生じ、キヤリヤ・モビリテイが低下
するので、特にｎチヤネル・トランジスタのチヤ
ネル領域では速度が低下することになる。

本発明は、SOS・MIS電界効果トランジスタの
如き半導体装置に於いて、簡単な構成で閾値電圧
Vthを容易に制御できるように、スイツチング速
度を一層向上することができるようにするもので
あり、以下これを実施例について詳細に説明す
る。

本発明では、サフアイア或いはスピネル等の絶
縁物基板上にエピタキシヤル成長させたシリコン
半導体層にMIS電界効果トランジスタを形成する
にあたり、そのシリコン半導体層の厚さを減少さ
せるにつれて閾値電圧Vthが高くなりエンハンス
メント型になる方向にシフトする旨の知見が基礎
になつている。この点については、特願昭52―
33158号に詳述されているが、次に概略説明する
に、サフアイアやスピネルの絶縁物基板上にエピ
タキシヤル成長させた薄いシリコン（Si）成長層
にMIS型半導体装置を形成する場合、MIS型半導
体装置のしきい値電圧Vthは、第１図に示すよう
に、シリコン成長層の厚さを減少させるにともな
つて、しきい値電圧Vthがエンハンスメント領域
側へシフトする。なお、第１図はシリコン（Si）
成長層が不純物ノン・ドープでゲート酸化膜厚が
1000〔Å〕，ゲート電極が多結晶シリコンの場合
のデータである。

また、シリコン（Si）成長層に不純物をドープ
すると、すなわちノン・ドープのシリコン（Si）
成長層に、たとえばボロン(B)のような３価の不純
物をドープすると、第１図においてＮ―チヤンネ
ルトランジスタの曲線ＡもＰ―チヤンネルトラン
ジスタの曲線Ｂもともに｜qN／Cox｜だけしき
い値電圧の正の方向に平行移動し、また燐（Ｐ）
のような５価の不純物をドープすると、逆に負方
向へ同じく｜qN／Cox｜だけ平行移動する。こ
こにｑは電子の電荷、Ｎはシリコン（Si）成長層
中への不純物のドーズ量、Coxはゲート酸化膜の
単位面積あたりの容量である。

本発明は上記現象を利用して、閾値電圧Vthを
容易に調節でき、実質的に短チヤンネル従つて高
速のMIS電界効果トランジスタ構造を提供するも
のである。

第２図は本発明一実施例の要部側断面図であ
る。

図に於いて、１はサフアイア或いはスピネル等
の絶縁物基板、２は面指数（100）のｐ型シリコ
ン半導体層、３は二酸化シリコンのゲート絶縁
膜、４は多結晶シリコンのゲート電極、５はn⁺
型ソース領域、６はn⁺型ドレイン領域、７はソ
ース電極、８はドレイン電極をそれぞれ示してい
る。

本実施例では、図から明らかなように、シリコ
ン半導体層２にＶ溝が形成されている。従つて、
シリコン半導体層２の実効的な厚さはＶ溝の先端
から基板１までの間になり、Ｖ溝を形成すること
なく絶縁ゲートを形成したものと比較すると閾値
電圧Vthはかなり高くなつていて、装置としては
エンハンスメント化している。即ち、第２図の
MIS電界効果トランジスタでは、第１図で示した
効果によつて、Ｖ溝の先端部分の閾値電圧Vthが
最も高くなつているため、実効的なゲート閾値電
圧及びチヤネル長はこのＶ溝先端部で与えられる
ことになる。これで理解できるように、本発明で
は、Ｖ溝の深さを制御することに依り閾値電圧
Vthをどの程度にするか選択できるものであり、
シリコン半導体層２全体の厚さを制御する必要は
全くない。しかも、通常のＶ・MIS電界効果トラ
ンジスタと同じく短チヤネル化の効果はそのまま
享受できるから、SOS・MIS電界効果トランジス
タの弱点であつたチヤネル領域に於けるキヤリ
ヤ・モビリテイの低下に起因するスイツチング速
度を低下を補償することができる。

前記実施例を製造するのは極めて容易であり、
通常のSOS・MIS電界効果トランジスタの製造技
術に通常のＶ・MIS電界効果トランジスタの製造
に於けるＶ溝形成技術、即ち、面指数（100）の
シリコン半導体層２に対し、所望のＶ溝深さに対
応する窓面積を有するマスクを形成してから水酸
化カリウムを主成分とする異方性エツチング液に
しシリコン半導体層２のエツチングを行なう技術
を付加すれば良い。

ところで、SOS・MIS電界効果トランジスタに
於いて、エピタキシヤル成長のシリコン半導体層
のキヤリヤ・モビリテイが低下する原因の一つと
しては、前記したように、例えばサフアイアが熱
分解したり化学分解して生ずるアルミニウムがシ
リコン半導体層に這い上り、所謂オート・ドープ
されたｐ型不純物として振舞うことが知られてい
る。そして、これは、キヤリヤ・モビリテイの低
下のみでなく、エピタキシヤル成長シリコン半導
体層そのものを劣化させ、リークを増大させるこ
とになる。しかしながら、この現象を本発明に利
用すると装置の製造が非常に簡単になる。

第３図はそのようにして製造した本発明一実施
例の要部側断面図であり、第１図実施例にて説明
した部分と同部分を同記号で指示してある。

第３図実施例が第２図実施例と相違する点は、
エピタキシヤル成長させたｎ型シリコン半導体層
２′を有し、また、熱処理工程の温度を適当に選
択して基板１からアルミニウムを積極的に這い上
らせ、Ｖ溝先端に達するｐ型領域９を形成したこ
とである。このようにすると、特に必要のない限
り、n⁺型ソース領域５及びドレイン領域６を拡
散に依つて形成するまでもなく、実質的にソー
ス，ドレイン領域として機能するｎ型領域２′は
半ば自動的に形成されることになり、工程は著し
く簡単化される。

以上の説明で判るように、本発明に依れば、、
サフアイア或いはスピネル等の絶縁物基板上にエ
ピタキシヤル成長させたシリコン半導体層に所望
の閾値電圧に対応して深さ制御されたＶ溝を形成
し、そこにゲートを形成してMIS電界効果トラン
ジスタとすることに依り、かなり広範囲に亘り閾
値電圧を変化させることができるので、相補型集
積回路装置に於けるｐチヤネル・トランジスタ及
びｎ型チヤネル・トランジスタの閾値電圧Vthを
揃えたり、エンハンスメント・デイプレツシヨン
即ちＥ／Ｄ方式の集積回路装置とするのに好適で
あり、しかも、得られるMIS電界効果トランジス
タは、所謂Ｖ・MIS電界効果トランジスタに於け
る短チヤネルの効果をそのまま受継いでいるの
で、そのスイツチング速度は向上し、SOS・MIS
電界効果トランジスタの欠点を解消することがで
きる。

【図面の簡単な説明】

第１図はSOS・MIS電界効果トランジスタに於
けるシリコン層厚さと閾値電圧の関係を示すグラ
フ、第２図及び第３図は本発明に於けるそれぞれ
異なる実施例の要部側断面図である。 図に於いて、１は基板、２はシリコン半導体
層、３はゲート絶縁膜、４はゲート電極、５はソ
ース領域、６はドレイン領域、７はソース電極、
８はドレイン電極、９はｐ型領域である。

Claims (1)

【特許請求の範囲】
1. １ サフアイア或いはスピネル等の絶縁物基板
   と、該絶縁物基板上にエピタキシヤル成長された
   シリコン半導体層と、該半導体層に必要とされる
   閾値電圧Vthに対応して制御された深さに形成さ
   れたＶ溝と、該Ｖ溝上に形成されたゲートと、該
   ゲートを介して対向するソース及びドレインとを
   有してなることを特徴とする半導体装置。