JP2002198533A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 キャリアの移動度が高く、結晶欠陥が少ない
チャネルを有する電界効果トランジスタを備えた半導体
装置を提供する。 【解決手段】 Ｓｉ基板１０上のＮＭＯＳトランジスタ
において、Ｓｉ層１３ｎ、ＳｉＧｅＣ層１４ｎとが形成
されている。このＳｉＧｅＣ層１４ｎとＳｉ層１３ｎと
のヘテロ界面に存在する伝導帯の不連続部を利用したキ
ャリア蓄積層が形成されており、このキャリア蓄積層を
チャネルとして電子が走行する。ＳｉＧｅＣ層１４ｎは
シリコンに比べて電子の移動度が大きく、ＮＭＯＳトラ
ンジスタの動作速度も大きくなる。ＰＭＯＳトランジス
タの正孔が走行するチャネルは、ＳｉＧｅ層１５ｐとＳ
ｉ層１７ｐとの界面に生じる価電子帯の不連続部を利用
して形成されている。ＳｉＧｅ層もＳｉ層に比べて正孔
の移動度が大きく、このＰＭＯＳトランジスタの動作速
度も大きくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ＳｉＧｅＣ層あるいはＳｉＧｅ層を用いたヘ
テロ接合の電界効果型トランジスタを備えた半導体装置
及びその製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体装置の高集積化が進行しつ
つあるが、ＭＯＳ型トランジスタの微細化もゲート長が
０．１μｍを下回るような超微細化領域においては、短
チャンネル効果の影響や抵抗成分の増大などにより、電
流駆動能力が飽和するなど、これまでのような性能向上
を見込めないことが予想されている。特に、微細ＭＯＳ
トランジスタの高駆動力化のためには、チャネルのキャ
リア移動度の向上や、ソース・ドレイン電極のコンタク
トの低抵抗化が重要である。

【０００３】そこで、シリコン基板上に形成される単一
組成のＳｉを用いた相補型半導体装置（ＣＭＯＳデバイ
ス）に代わって、Ｓｉ／ＳｉＧｅ系（IV族混晶）による
ヘテロ構造ＣＭＯＳデバイス（Heterostructure ＣＭＯ
Ｓ：以下、ＨＣＭＯＳデバイスと略する）の提案がされ
ている。これは、チャネルとしてＳｉ／Ｓｉ０2 界面で
はなくバンドギャップが相異なる２種類の半導体による
ヘテロ接合体の界面を利用するものである。このような
Ｓｉよりも高いキャリア移動度を与えるＳｉ／ＳｉＧｅ
系を用いることにより、より高速の素子を実現できると
期待されている。このＳｉ／ＳｉＧｅ系では、組成の制
御によりＳｉ基板上に所望の歪量とバンドギャップ値と
を有するエピタキシャル成長層を形成することが可能で
ある。ＩＢＭ社のIsmail は、Ｓｉ／ＳｉＧｅ系系のＨ
ＣＭＯＳデバイスによる特性向上についての基礎実験を
している(K. Ismail, "Si/SiGe High Speed Field-Eff
ect Transistors", IEDM Tech. Dig. 1995, p509. 及
びM.A. Armstrong et al, "Design of Si/SiGe Hetroju
nction Complementary Metal-Oxide-SemiconductorTran
sistors" IEDM Tech. Dig. 1995, p761.を参照)。

【０００４】図１５は、このＨＣＭＯＳデバイスの一例
を示す断面図である。同図に示すように、Ｓｉ基板１０
１の一部には、ソース・ドレイン領域１０９と、ゲート
絶縁膜１０７及びその上にゲート電極１１０とにより構
成される電界効果型トランジスタが設けられている。そ
して、ゲート電極１１０の下方におけるソース領域−ド
レイン領域間のいわゆるチャネル領域には、ＳｉＧｅバ
ッファ層１０２と、δドープ層１１５と、スペーサ層１
０３と、ｉ−Ｓｉ層１０４と、ｉ−ＳｉＧｅ層１０５
と、ｉ−Ｓｉ層１０６とが形成されている。これらの領
域において、ＳｉＧｅバッファ層１０２は、ｉ−Ｓｉ層
１０４とｉ−ＳｉＧｅ層１０５との間にｎ−チャネル層
１１２を形成するために、ｉ−Ｓｉ層１０４に引っ張り
歪みを与えるものである。このＳｉＧｅバッファ層１０
２において、Ｓｉ基板１０１の直上ではＧｅ組成比が０
％となり、最上ではＧｅ組成比が３０％となるように、
段階的に組成比が変更されている。

【０００５】ここで、負バイアスが印加されると、ｉ−
Ｓｉ層１０４において、下方のＳｉＧｅバッファ層１０
２とのヘテロ界面にｎ−チャネル層１１２が形成され
る。δドープ層１１５は、上方に形成されるｎ−チャネ
ル層１１２にキャリアである電子を供給するものであ
る。また、スペーサー層１０３は、下方に形成されたδ
ドープ層１１５のイオンと上方のｎ−チャネル層１１２
とを空間的に分離し、キャリアのイオン散乱による移動
度の低下を防止するものである。

【０００６】また、正バイアスが印加されると、ｉ−Ｓ
ｉＧｅ層１０５において、上方のｉ−Ｓｉ層１０６との
ヘテロ界面にはｐ−チャネル層１１１が形成される。ゲ
ート絶縁膜１０７は、ゲート電極１１０とｐ−チャネル
層１１１とを絶縁するためのものである。

【０００７】上述のように、ヘテロ電界効果トランジス
タにおいては、バンドギャップの異なる２種類の半導体
層間のヘテロ界面にチャネルを形成することが特徴であ
る。従って、チャネル形成のために必然的にバンドギャ
ップの異なる少なくとも２種類の半導体層が存在する。
加えて、半導体層中に電子又は正孔が高速で移動するた
めのチャンネルを形成するには、ヘテロ界面に伝導帯又
は価電子帯の不連続部を有することが必要となる。上述
のＳｉ／ＳｉＧｅ系では、正孔についてはＳｉＧｅ層１
０５がｉ−Ｓｉ層１０６に対して価電子帯における不連
続部を有するため、正孔用のチャネルが形成される（図
１５の左方部分参照）。しかし、伝導帯には不連続部が
ほとんどないので、電子用のチャネルを形成するため
に、ｉ−Ｓｉ層１０４に引っ張り歪を印加することによ
り、ｉ−ＳｉＧｅ層１０５とのヘテロ界面に伝導帯の不
連続部を形成している（図１５の右方部分参照）。

【０００８】このような構造をもつＨＣＭＯＳデバイス
は、Ｓｉ／Ｓｉ０2 によるチャネルを使用する従来のＣ
ＭＯＳデバイスに比べ、同じ加工寸法で２倍の高速度動
作を半分の消費電力で実現できることがシミュレーショ
ンの結果から予想されている。すなわち、Ｓｉ半導体と
ＳｉＧｅ混晶を組み合わせることによりヘテロ界面を形
成し、高移動度チャネルを形成した半導体素子であっ
て、ヘテロ接合を利用する素子の高速動作と、ＭＯＳデ
バイスの大規模集積性を両立する素子として非常に注目
を集めている。

【０００９】

【発明が解決しようとする課題】しかしながら、上述の
ようなＳｉＧｅなどのIV族混晶を利用するヘテロデバイ
スは従来のＣＭＯＳデバイスの性能限界を克服する方法
として大いに期待されているが、ＳｉＧｅに代表される
IV族混晶を用いるヘテロ電界効果トランジスタは、その
製造の難しさから同じＳｉＧｅ混晶を用いたヘテロデバ
イスであるヘテロバイポーラトランジスタに比べ研究開
発が遅れており、まだその期待される性能を十分発揮し
うる構造および製造方法の検討が十分に行われていると
はいえない。また、ヘテロ電界効果トランジスタの中で
も、上述のようなゲート電極と半導体層の間に絶縁膜を
有するいわゆるヘテロＭＯＳ構造の場合、ＳｉＧｅ層内
には安定で良好な絶縁膜を形成できないため、ゲート絶
縁膜としてＳｉ０2 からなる酸化膜を使用する。従っ
て、ゲート絶縁膜の直下は必ずＳｉ層である必要がある
が、ＳｉはＳｉＧｅに比べ必ずバンドギャップが大きい
という特徴をもっている。

【００１０】そのために、上記従来のＨＣＭＯＳデバイ
スの構造においては、以下のような問題があった。

【００１１】第１に、上述のように、Ｓｉ基板１０１上
に電子のチャネルを形成するために、ｉ−Ｓｉ層１０４
に引っ張り歪を印加して、Ｓｉ／ＳｉＧｅヘテロ界面に
バンド不連続を形成している。しかし、格子定数を変化
させることから、格子緩和による転位の導入を伴う。

【００１２】図１６は、ＳｉＧｅバッファ層１０２とそ
の上のｉ−Ｓｉ層１０４とを抜き出して示す断面図であ
る。ｉ−Ｓｉ層１０４は、ＳｉＧｅバッファ層１０２よ
りも格子定数が小さいことから、結晶成長した段階で引
っ張り歪みが蓄積されている。この歪みの蓄積が大きく
なると、同図に示すように、ｉ−Ｓｉ層１０４に転位が
入ってしまう。このように、ｉ−Ｓｉ層１０４とＳｉＧ
ｅバッファ層１０２との間における格子不整合歪による
転位や欠陥の導入は避けられない。したがって、この結
晶を利用した素子の初期特性はともかく、信頼性や寿命
の観点からは、転位の増殖などによる特性劣化の影響が
でてくると考えられる。

【００１３】また、Ｓｉ基板１０１上にＳｉより格子定
数の大きなＳｉＧｅからなるＳｉＧｅバッファ層１０２
を積層し、その上に成長するｉ−Ｓｉ層１０４に引っ張
り歪を蓄積させているが、ＳｉＧｅバッファ層１０２の
膜厚を大きくしていくと、その間にＳｉＧｅバッファ層
１０２の格子定数がＳｉの格子定数から本来のＳｉＧｅ
の格子定数に変化する臨界膜厚を超えるため、格子緩和
が生じＳｉＧｅバッファ層１０２にも転位等の欠陥が導
入される。

【００１４】これらの欠陥は、素子の初期特性への影響
は少ない場合もあるが、長期的な信頼性や寿命という観
点からは、重大な問題を引き起こすおそれがある。すな
わち、電流による欠陥の増殖や、金属や不純物の欠陥を
介在した拡散による劣化が生じ、信頼性の低下を招くお
それがある。

【００１５】本発明の第１の目的は、ＨＣＭＯＳデバイ
スのゲート下方のチャネル領域における構造としてキャ
リア蓄積層を形成しうるバンド不連続部を有しながら格
子整合又はほぼ格子整合したヘテロ接合体を利用するこ
とにより、キャリアの移動度が高くかつ信頼性の高い半
導体装置を提供することにある。

【００１６】第２に、ＳｉＧｅに代表されるIV族混晶を
用いたヘテロ電界効果デバイスは、従来の微細ＣＭＯＳ
デバイスの性能限界を克服する素子構造として有効な技
術であるが、現時点ではチャネル移動度の向上の研究に
比べ、ソース・ドレイン電極のコンタクトの最適化の検
討はさらに不十分であり、その高移動度を十分生かしき
る構造になっているとはいえない。上述のＩＢＭ社によ
るヘテロＣＭＯＳデバイスの技術も、チャネル領域の移
動度向上については詳細な検討が行われているが、微細
トランジスタの性能向上に重要なもう一つの要素である
ソース・ドレイン電極のコンタクトの低抵抗化について
はほとんど検討がなされていない。

【００１７】すなわち、Ｓｉ単結晶を用いたＣＭＯＳデ
バイス構造においては、ソース・ドレイン電極に接続さ
れる基板側のコンタクト領域の構造についてはさまざま
な検討が為されているが、一般的なＣＭＯＳデバイスに
おける最適なコンタクト領域の構造および形成方法が、
素子構造が異なるヘテロ電界効果デバイスにおいても最
良であるかどうかは検討が必要である。

【００１８】本発明の第２の目的は、ヘテロ電界効果デ
バイスの優れた特性を損ねることなく小さなコンタクト
抵抗を発揮しうるコンタクト領域を有する半導体装置及
びその製造方法を提供することにある。

【００１９】

【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板の一部に形成され、ゲート電極とソー
ス・ドレイン領域と該ソース・ドレイン領域間のチャネ
ル領域とを有する電界効果トランジスタを備えている半
導体装置であって、上記チャネル領域には、Ｓｉ層と、
上記Ｓｉ層に接して形成され、Ｃの組成比ｙが０．０１
〜０．０３であるＳｉ_1-x-y Ｇｅ_x Ｃ_y 層（０≦ｘ≦
１，０＜ｙ≦１）とが設けられていて、Ｓｉ_1-x-y Ｇｅ
_x Ｃ_y 層内における上記Ｓｉ層に近接した領域にはキャ
リア蓄積層が形成されている。

【００２０】これにより、Ｃの組成比ｙが０．０１〜
０．０３であるＳｉ_1-x-y Ｇｅ_x Ｃ_y層とＳｉ層との界
面には、キャリアを２次元的に閉じこめるキャリア蓄積
層を形成するのに必要なバンド不連続部を形成すること
が可能である。そして、このキャリア蓄積層がチャネル
として機能するので、Ｓｉ層よりも大きなキャリア移動
度を与えるＳｉ_1-x-y Ｇｅ_x Ｃ_y 層をチャネルとする動
作速度の大きい電界効果型トランジスタが得られる。し
かも、Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層とＳｉ層との間では、格
子不整合がなくなりあるいは極めてわずかになるように
制御できるので、格子歪を０あるいはほとんどないよう
に調整でき、Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層に結晶欠陥が入ら
ないように構成することが可能である。したがって、高
い信頼性を有する半導体装置を得ることができる。

【００２１】上記Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層の各元素の組
成比を、上記Ｓｉ_1-x-y Ｇｅ_x Ｃ_y層と上記Ｓｉ層とが
格子整合する組成比に調整しておくことができる。

【００２２】これにより、格子不整合に起因する歪のな
いＳｉ_1-x-y Ｇｅ_x Ｃ_y 層内にチャネルが形成されるの
で、極めて高い信頼性を有する半導体装置が得られるこ
とになる。

【００２３】上記Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層を、上記Ｓｉ
層よりも小さい格子定数を有し、かつ格子緩和を生じな
い膜厚を有するものとすることができる。

【００２４】これにより、Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層には
引っ張り歪みが加わるために、Ｓｉ層とのバンドの不連
続量を大きくすることができ、キャリアの閉じこめ効率
が向上する。

【００２５】上記半導体基板上に形成され、単一組成の
半導体層をチャネル領域とするＭＯＳトランジスタをさ
らに備えることができる。

【００２６】上記キャリア蓄積層に蓄積されるキャリア
を負のキャリアとすることができる。

【００２７】上記Ｓｉ層内の上記Ｓｉ_1-x-y Ｇｅ_x Ｃ_y
層に近接した領域に、上記キャリア蓄積層にキャリアを
供給するためのキャリア供給層を設けておくことが好ま
しい。

【００２８】本発明の第２の半導体装置は、半導体基板
上に形成された少なくとも１つの電界効果トランジスタ
を備えた半導体装置であって、上記電界効果トランジス
タは、Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層（０≦ｘ≦１，０≦ｙ≦
１）を含む第１の半導体層、上記第１の半導体層とはバ
ンドギャップの異なる半導体により構成される第２の半
導体層、及び上記第１，第２の半導体層の間の界面付近
の領域に形成されたキャリア蓄積層を有するチャネル領
域と、第３の半導体層及び該第３の半導体層よりもバン
ドギャップの大きい半導体で構成される第４の半導体層
を有するソース・ドレイン領域と、上記第３の半導体層
の直上に形成された低抵抗の導体膜からなるソース・ド
レインコンタクト層とを備えている。

【００２９】これにより、ヘテロ接合を利用したキャリ
ア移動の高いつまり動作速度の高い電界効果トランジス
タにおけるソース・ドレイン領域へのコンタクト抵抗を
低減することが可能になる。

【００３０】上記第１の半導体層と上記第３の半導体層
とを共通の第１の半導体膜により構成し、上記第２の半
導体層と上記第４の半導体層とを共通の第２の半導体膜
により構成し、上記第２の半導体膜を上記第１の半導体
膜の上に形成しておくことができる。

【００３１】上記第１の半導体層と上記第３の半導体層
とを互いに異なる半導体膜により構成し、上記第３の半
導体層を上記第１の半導体層の上方に形成しておき、上
記第４の半導体層を、上記第３の半導体層の上に形成し
ておくことができる。

【００３２】本発明の半導体装置の製造方法は、Ｓｉ
_1-x-y Ｇｅ_x Ｃ_y 層（０≦ｘ≦１，０≦ｙ≦１）を含む
第１の半導体層と、上記第１の半導体層とは異なるバン
ドギャップを有する第２の半導体層と、上記第１，第２
の半導体層の間の界面付近の領域に形成されたチャネル
となるキャリア蓄積層とを有し、電界効果トランジスタ
として機能する半導体装置の製造方法であって、半導体
基板の電界効果トランジスタ形成領域に、第３の半導体
層と、該第３の半導体層よりも大きいバンドギャップを
有する第４の半導体層とを順次形成する第１の工程と、
上記第４の半導体層の上方に導体膜を堆積した後、該導
体膜をパターニングしてゲート電極を形成する第２の工
程と、上記ゲート電極の両側方に位置する上記電界効果
型トランジスタ形成領域に少なくとも上記キャリア蓄積
層に達する深さまで不純物を導入して、ソース・ドレイ
ン領域を形成する第３の工程と、上記ソース・ドレイン
領域における上記第４の半導体層を、少なくとも上記第
３の半導体層が露出するまでエッチングにより除去する
第４の工程と、上記第３の半導体層の露出した面上に低
抵抗の導体膜からなるソース・ドレインコンタクト層を
形成する第５の工程とを備えている。

【００３３】この方法により、上述の構造を有する半導
体装置が容易に形成されることになる。

【００３４】上記第１の工程は、上記第１及び第３の半
導体層を共通の第１の半導体膜で構成し、上記第２及び
第４の半導体層を共通の第２の半導体膜で構成するよう
に行うことができる。

【００３５】上記第１の工程の前に、上記第１及び第２
の半導体層を形成する工程をさらに備え、上記第１の工
程は、上記第１の半導体層の上方に第３の半導体層を形
成するように行うことができる。

【００３６】上記第４の工程は、上記第３の半導体層と
上記第４の半導体層とに対するエッチング選択比の高い
エッチング条件で行うことが好ましい。

【００３７】

【発明の実施の形態】（第１の実施形態）第１の実施形
態に係るＨＣＭＯＳデバイスは、ＳｉＧｅ／Ｓｉ系にＣ
を添加してなるＳｉＧｅＣの３元混晶系を用い、このＳ
ｉＧｅＣ層とＳｉ層とをほぼ格子整合させ、バンドギャ
ップエネルギーの差異からヘテロ界面にバンド不連続部
を形成する電界効果トランジスタである。

【００３８】図１は、第１の実施形態に係るＨＣＭＯＳ
デバイスの構造を示す断面図である。同図に示すよう
に、シリコン基板１０上には、ＮＭＯＳトランジスタと
ＰＭＯＳトランジスタとが形成されているが、まず、Ｎ
ＭＯＳトランジスタの構造から説明する。

【００３９】ＮＭＯＳトランジスタにおいて、Ｓｉ基板
１０上にはｐウェル１１（高濃度ｐ型シリコン層）が形
成されており、さらにその上に、Ｖ族元素が高濃度にド
ーピングされたδドープ層及びスペーサー層を有するＳ
ｉ層１３ｎと、ＳｉＧｅＣ層１４ｎ（Ｃの組成率は１
％、Ｇｅの組成率は８．２％）とが順次形成されてい
る。後述するように、このＳｉＧｅＣ層１４ｎにおける
各元素の組成比は、ＳｉＧｅＣ層１４ｎとその直下のＳ
ｉ層１３ｎとが格子整合する値となっている。

【００４０】このＳｉＧｅＣ層１４ｎとＳｉ層１３ｎと
のヘテロ界面には、図１の右方部分に示すように、バン
ドオフセット値ΔＥc を有する伝導帯Ｅｃのバンド不連
続部が存在しており、このバンド不連続部に負のキャリ
アである電子を２次元電子ガス（２ＤＥＧ）として閉じ
こめるためのキャリア蓄積層が形成される。そして、こ
のＳｉＧｅＣ層１４ｎ側の界面付近に形成されたキャリ
ア蓄積層が電子が高速で走行するチャネルとなる。Ｓｉ
ＧｅＣ層１４ｎ内では、Ｓｉ層内に比べて電子の移動度
が大きく、このＮＭＯＳトランジスタの動作速度も大き
くすることができる。

【００４１】さらに、このＳｉＧｅＣ層１４ｎの上に、
ＳｉＧｅ層１５ｎ（Ｇｅの組成率は３０％、Ｓｉの組成
率は７０％）と、Ｓｉ層１７ｎとが順次形成され、さら
に表面には、シリコン酸化膜からなるゲート絶縁膜１９
ｎが形成されている。このゲート絶縁膜１９ｎの下には
Ｓｉ層１７ｎが存在しているために、Ｓｉ層１７ｎの表
面を酸化するだけで結晶性の高いゲート絶縁膜１９ｎを
容易に形成することができる。ゲート絶縁膜１９ｎの上
には、ゲート電極１８ｎが形成され、このゲート電極１
８ｎの両側に位置する基板内にはソース・ドレイン層１
６ｎが形成されている。ＳｉＧｅＣ層１４ｎ内における
電子の走行は、ゲート電極１８ｎに印加される電圧によ
って制御される。なお、ソース・ドレイン層１６ｎは、
ｐウェル１１に達する深さにまで形成されているが、少
なくとも、ＳｉＧｅＣ層１４ｎに形成されるチャネルと
なる部分の深さにまで形成しておけばよい。

【００４２】一方、ＰＭＯＳトランジスタは、以上で説
明したＮＭＯＳトランジスタとほぼ同じ構成を有してい
る。Ｓｉ基板１０上にはｎウェル１２（高濃度ｎ型Ｓｉ
層）が形成されており、さらにその上に、Ｖ族元素が高
濃度にドーピングされたδドープ層を有するＳｉ層１３
ｐと、ＳｉＧｅＣ層１４ｐ（Ｇｅの組成率は８．２％、
Ｃの組成率は１％）とが順次形成されている。さらに、
このＳｉＧｅＣ層１４ｐの上に、ＳｉＧｅ層１５ｐ（Ｇ
ｅの組成率は３０％、Ｓｉの組成率は７０％）と、Ｓｉ
層１７ｐとが順次形成されている。ＰＭＯＳトランジス
タの場合は、キャリアが正孔となるが、この正孔が流れ
るチャネルはＳｉＧｅ層１５ｐとＳｉ層１７ｐとの界面
のＳｉＧｅ層１５ｐ側に形成される。このＳｉＧｅ層１
５ｐとＳｉ層１７ｐとのヘテロ界面に、バンドオフセッ
ト値ΔＥv を有する価電子帯のバンド不連続部が存在
し、この不連続部にキャリア蓄積層が形成される。した
がって、ＳｉＧｅ層１５ｐ側の界面に形成されたキャリ
ア蓄積層チャネルを正孔が走行するが、ＳｉＧｅ層１５
ｐ内でもＳｉ層内に比べて正孔の移動度が大きいので、
このＰＭＯＳトランジスタの動作速度も大きくなる。

【００４３】ＰＭＯＳトランジスタにおいて、Ｓｉ層１
７ｐの上には、シリコン酸化膜からなるゲート絶縁膜１
９ｐが形成されている。ゲート電極１８ｐの両側にはソ
ース・ドレイン層１６ｐが形成され、ＳｉＧｅ層１５ｐ
における正孔の走行はゲート電極１８ｐに印加される電
圧により制御されている。

【００４４】また、ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタとの間は、基板に形成された溝をシリコン酸
化膜によって埋め込んでなるトレンチ分離２０が設けら
れており、このトレンチ分離２０によって、ＮＭＯＳト
ランジスタとＰＭＯＳトランジスタとが、互いに電気的
に分離されている。

【００４５】なお、各Ｓｉ層１３ｎ，１３ｐ、各ＳｉＧ
ｅＣ層１４ｐ，１４ｎ、各ＳｉＧｅ層１５ｎ，１５ｐ、
各Ｓｉ層１７ｎ，１７ｐは、結晶成長によりそれぞれ同
時に形成されている。そして、各層の寸法は、例えば以
下のような寸法とすることができる。ただし、必ずしも
以下の寸法に限定されるものではない。

【００４６】各Ｓｉ層１３ｎ，１３ｐの厚みは例えば
０．６μｍ程度であり、０〜１μｍの範囲にあることが
好ましい。スペーサー層の厚みは例えば３０ｎｍ程度で
あり、０〜５０ｎｍの範囲にあることが好ましい。各Ｓ
ｉＧｅＣ層１４ｐ，１４ｎの厚みは３〜５０ｎｍである
ことが好ましい。各ＳｉＧｅ層１５ｎ，１５ｐの厚みは
５ｎｍ程度であり、３〜５ｎｍの範囲にあることが好ま
しい。各Ｓｉ層１７ｎ，１７ｐの厚みは１ｎｍ程度であ
り、０．５〜５ｎｍの範囲にあることが好ましい。ゲー
ト絶縁膜１９ｎ，１９ｐの厚みは、例えば５ｎｍ程度で
ある。

【００４７】また、ゲート電極１８ｎ，１８ｐのゲート
長は０．２５μｍ，ゲート幅は２．５μｍ、ソース・ド
レイン領域の幅は１．２μｍ程度であり、ソース・ドレ
イン電極２１ｎ，２１ｐのコンタクト面積は、０．５μ
ｍ×０．６μｍ程度である。各ウェル１３ｎ，１３ｐの
ドーピング濃度は１×１０¹⁷〜１×１０¹⁸ｃｍ^-3程度で
あり、δドープ層のドーピング濃度は、１×１０¹⁸〜１
×１０²⁰ｃｍ^-3程度である。

【００４８】本実施形態におけるＨＣＭＯＳデバイス
（ＨeterostructureＣＭＯＳデバイス）の特徴は、Ｓｉ
ＧｅＣ層を用いている点である。このＳｉＧｅＣ層は、
Ｓｉ、Ｇｅ、Ｃの各々の組成比の調整により、バンドギ
ャップ量およびシリコンに対する格子不整合率を変える
ことができる。ここで、本実施形態におけるＳｉ，Ｇ
ｅ，Ｃの組成比と、各層の歪及びバンドオフセット量と
の関係について詳細に説明する。

【００４９】図２は、横軸にＣ（カーボン）の組成比
（％）、縦軸にＧｅの組成比（％）をとったときに、Ｓ
ｉＧｅＣ層とＳｉ層との格子不整合率（％）（ミスフィ
ット）が変化する様子を示している。ミスフィットがゼ
ロのラインは、ＳｉＧｅＣ層とＳｉ層との格子定数が等
しいことを示す。Ｇｅ（ゲルマニウム）単結晶の格子定
数はＳｉ単結晶の格子定数よりも大きく、Ｃ（カーボ
ン）単結晶の格子定数は、Ｓｉ単結晶の格子定数よりも
小さいので、ＧｅとＣの組成比を調整することで、Ｓｉ
ＧｅＣ層１４ｎの格子定数とＳｉ層１３ｎの格子定数と
を一致させることができるのである。

【００５０】図３は、Ｓｉ，Ｇｅ，Ｃの３元素の組成比
に対する格子整合との関係を示す特性図である。同図の
３つの頂点は、それぞれＳｉ，Ｇｅ，Ｃの組成率が１０
０％（組成比が１）の点であり、ＳｉＧｅＣ層の３元混
晶系の組成比の調整によってＳｉとの格子不整合率が変
化する様子を示している。同図中のハッチング領域はＳ
ｉＧｅＣ層に引っ張り歪を与える組成比の領域を示し、
同図中の実線は、ＳｉＧｅＣ層とＳｉ層との格子不整合
がゼロつまり両者が格子整合するための各元素の組成比
の条件を示す。Ｇｅの格子定数はＳｉの格子定数よりも
４．２％大きく、Ｃの格子定数はＳｉの格子定数よりも
３４．３％小さいので、Ｇｅの組成比をＣの組成比より
も８．２倍大きくすることで、ＳｉＧｅＣ層の格子定数
をＳｉ層の格子定数に一致させることができる。

【００５１】本実施形態におけるＳｉＧｅＣ層１４ｎに
おいては、Ｇｅの組成率が８．２％（ｘ＝０．０８２）
であり、Ｃの組成率が１％（ｙ＝０．０１）であること
から、図３よりＳｉ基板との格子不整合が０であり、Ｓ
ｉＧｅＣ層１４ｎと下方のＳｉ層１３ｎとは同じ格子定
数を有していることがわかる。

【００５２】次に、図４は、横軸にＣの組成比をとり、
縦軸にエネルギーレベルをとったときに、ＳｉＧｅＣ層
とＳｉ層との界面における伝導帯のバンドオフセット値
ΔＥｃ、ならびに価電子帯のバンドオフセット値ΔＥｖ
が変化する様子を示している。但し、黒丸は価電子帯の
バンドオフセット値ΔＥｖであり、白丸は伝導帯のバン
ドオフセット値ΔＥｃを表わしている。また、エネルギ
ーの原点は、伝導帯に対してはＳｉの伝導帯の下端のエ
ネルギー値にとり、価電子帯に対してはＳｉの価電子帯
の上端のエネルギー値にとってある。また、同図の実線
は無歪み系に対応し、同図の点線は引っ張り歪み系に対
応している。

【００５３】図４に示すように、本実施形態のＳｉＧｅ
Ｃ層（Ｃの組成比が０．０１）及びＳｉ層間の界面にお
ける伝導帯ならびに価電子帯のバンドオフセット値は、
それぞれ３００ｍｅＶ、０ｍｅＶであり、ＳｉＧｅＣ層
とＳｉ層の界面では価電子帯にはバンド不連続部がな
く、伝導帯にのみバンド不連続部が形成されることがわ
かる。また、本実施形態のＳｉＧｅＣ層１４ｎにおける
Ｃの組成比は０．０１であるので、ＳｉＧｅＣ層１４ｎ
とＳｉ層１３ｎとは格子整合している。したがって、２
次元電子ガスが走行するチャネルが形成されるＳｉＧｅ
Ｃ層１４ｎ内において、下方のＳｉ層１３ｎとの格子不
整合に起因する転位等の欠陥の発生を防止できる。

【００５４】一方、本実施形態におけるＳｉＧｅＣ層１
４ｎとＳｉ層１３ｎ間の界面における価電子帯にはバン
ド不連続部がないため、ＳｉＧｅＣ層１４ｎ内に正孔を
閉じ込めることができない。そこで、正孔をキャリアと
するＰＭＯＳトランジスタの場合は、ＳｉＧｅ層１５ｐ
とＳｉ層１７ｐとのヘテロ接合を利用している。ＳｉＧ
ｅ単結晶の格子定数はＳｉ単結晶の格子定数よりも大き
く、しかも、ＳｉＧｅ層１５ｐはＳｉ層１３ｐと格子整
合しているＳｉＧｅＣ層１４ｐの上に位置するため、圧
縮歪みによるバンド構造の変化により価電子帯でのバン
ドオフセット値が大きくなっている。この場合もゲート
からの電界印加時にバンド傾斜により正孔が２次元的に
閉じ込められ（２ＤＨＧ）て、キャリア蓄積層となる。
したがって、ＳｉＧｅ層１５ｐ内のキャリア蓄積層が正
孔が高速で走行するためのチャネルとなる。

【００５５】以上のように、本実施形態の構造による
と、ＮＭＯＳトランジスタにおいては、ＳｉＧｅＣ層１
４ｎにおける各元素Ｓｉ，Ｇｅ，Ｃの組成比の調整によ
り、伝導帯のバンドオフセット値を２次元電子ガスを蓄
積するのに十分な値に維持しながら、ＳｉＧｅＣ層とＳ
ｉ層との間の格子整合を図ることができる。よって、Ｓ
ｉＧｅＣ層内における２次元電子ガスの高いキャリア移
動度を利用した動作速度の高速化を実現しながら、欠陥
密度の低減による高い信頼性を発揮することができる。
また、ＳｉＧｅＣ層１４ｎとＳｉ層１３ｎ間の界面にお
ける価電子帯にはバンド不連続部がないため、ＳｉＧｅ
Ｃ層１４ｎ内に正孔を閉じ込めることができないが、Ｓ
ｉＧｅ層１５ｐとＳｉ層１７ｐとのヘテロ接合を利用す
ることで、正孔をキャリアとして利用するＰＭＯＳトラ
ンジスタのチャネルを形成することができ、高速動作を
実現することができる。

【００５６】そして、速度の大きいＮＭＯＳトランジス
タと、ＳｉＧｅを用いて価電子帯のバンド不連続部を形
成して速度の大きいＰＭＯＳトランジスタとを集積する
ことにより、高性能なＨＣＭＯＳデバイスを実現するこ
とができる。

【００５７】なお、本実施形態では、Ｇｅの組成率を
８．２％、Ｃの組成率を１％としたが、図４から格子整
合系でバンド不連続部つまりバンドオフセット値ΔＥｖ
がもっとも大きくなるようにするには、Ｃの組成比を大
きくすればよいことがわかる。このように大きなバンド
オフセット値ΔＥｖを設けることにより、ヘテロ界面に
閉じ込められた２次元電子ガス（２ＤＥＧ）は、電子の
濃度が高くなってもヘテロ界面を乗り越えることがな
く、安定して走行することができる。特に、Ｃの組成比
を０．０１〜０．０３の範囲に調整することが好まし
い。この範囲内では、無歪み系及び引っ張り歪み系のい
ずれにおいても、２次元電子ガスを閉じこめるためのキ
ャリア蓄積層を形成するのに適正なバンドオフセット値
ΔＥｖ（＝−０．２〜−０．６えＶ）を得ることができ
る。

【００５８】なお、本実施形態では、ＳｉＧｅ層１５ｐ
におけるＧｅの組成率を３０％としたが、バンドオフセ
ット値がもっとも大きくなるようにＧｅの組成率を大き
くし、圧縮歪みを大きくしてもよい。

【００５９】また、ＨＣＭＯＳデバイスはＳｉ基板上に
形成することから、素子のスピードが要求されるところ
にはこのＨＣＭＯＳデバイスを用い、それ以外には、通
常のＳｉ単一組成を有する活性領域上に形成したＣＭＯ
Ｓデバイスを作製してもよい。このように構成すること
で、Ｓｉ基板に直接作製するＭＯＳ型電界効果トランジ
スタとの集積化をも可能になる。なお、ＳｉＧｅＣを用
いたデバイスとしては、同一基板上にｐ，ｎ型のトラン
ジスタを形成する必要はない。例えば、移動体通信機器
に用いる集積回路の場合、高速動作が要求される高周波
領域で使用される増幅器，ミキサー等は相補型回路を構
成する必要がないために、ｐ，ｎ型のうちの一方のみ
（例えばｎ型）のＳｉＧｅＣを用いたＭＯＳトランジス
タで構成し、相補型回路を構成する必要のあるデジタル
信号処理を行う部分をＳｉ単一組成を用いたＣＭＯＳデ
バイスで構成することなどが考えられる。

【００６０】次に、第１の実施形態のＨＣＭＯＳデバイ
スの製造方法について、図５（ａ）〜（ｆ）を参照しな
がら説明する。図５（ａ）〜（ｆ）は、図１に示すＨＣ
ＭＯＳデバイスの構造を実現するための製造工程の一例
を示す断面図である。

【００６１】まず、図５（ａ）に示す工程で、Ｓｉ基板
１０にｐウェル１１、ｎウェル１２をイオン注入により
形成する。

【００６２】次に、図５（ｂ）に示す工程で、各ウェル
１１，１２上に、ＵＨＶーＣＶＤ法によりδドープ層を
含むＳｉ層１３と、ＳｉＧｅＣ層１４（Ｇｅ：８．２
％、Ｃ：１％）と、ＳｉＧｅ層１５と、Ｓｉ層１７とを
それぞれ成長させる。なお、δドープ層及びスペーサー
層も形成されているが、見やすくするためにこれらの層
の図示は省略されている。

【００６３】次に、図５（ｃ）に示す工程で、ＰＭＯＳ
トランジスタ、ＮＭＯＳトランジスタとを電気的に分離
するために、トレンチ分離用の溝を形成した後、この溝
をシリコン酸化膜で埋めてトレンチ分離２０を形成す
る。この処理により、Ｓｉ層１３、ＳｉＧｅＣ層１４、
ＳｉＧｅ層１５、Ｓｉ層１７が、各々ＮＭＯＳトランジ
スタ側のＳｉ層１３ｎ、ＳｉＧｅＣ層１４ｎ、ＳｉＧｅ
層１５ｎ、Ｓｉ層１７ｎと、ＰＭＯＳトランジスタ側の
Ｓｉ層１３ｐ、ＳｉＧｅＣ層１４ｐ、ＳｉＧｅ層１５
ｐ、Ｓｉ層１７ｐとに分離される。さらに、Ｓｉ層１７
ｎ，１７ｐの表面を酸化してゲート絶縁膜１９ｎ，１９
ｐをそれぞれ形成する。

【００６４】次に、図５（ｄ）に示す工程で、基板の全
面上にポリシリコン膜を堆積した後、これをパターニン
グしてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ
の各ゲート絶縁膜１９ｎ，１９ｐの上にゲート電極１８
ｎ，１８ｐをそれぞれ形成する。その後、各ゲート電極
１８ｎ，１８ｐをマスクとして、ＮＭＯＳトランジスタ
側には、リンイオン（Ｐ+ ）の注入により、ソース・ド
レイン領域１６ｎを形成し、ＰＭＯＳトランジスタ側に
は、ボロンイオン（Ｂ+ ）の注入により、ソース・ドレ
イン領域１６ｐをそれぞれ形成する。ＮＭＯＳトランジ
スタのソース・ドレイン領域１６ｎの深さは少なくとも
ＳｉＧｅＣ層１４ｎ内のキャリア蓄積層よりも深ければ
よく、ＰＭＯＳトランジスタのソース・ドレイン領域１
６ｐの深さは、少なくともＳｉＧｅ層１５ｐ内のキャリ
ア蓄積層よりも深ければよい。これは、ＳｉＧｅＣ層１
４ｎ、ＳｉＧｅ層１５ｐ内の各キャリア蓄積層にチャネ
ルが形成されるためである。

【００６５】次に、図５（ｅ）に示す工程で、ゲート絶
縁膜１９ｎ，１９ｐのうちソース・ドレイン領域１６
ｎ，１６ｐの上方の部分に開口を形成し、図５（ｆ）に
示す工程で、ゲート絶縁膜１９ｎ，１９ｐの開口にソー
ス・ドレイン電極２１ｎ，２１ｐをそれぞれ形成する。

【００６６】これにより、Ｓｉ基板１０の上にＮＭＯＳ
トランジスタ、ＰＭＯＳトランジスタからなるＨＣＭＯ
Ｓデバイスが形成される。

【００６７】このように、本実施形態の製造方法による
と、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタで異
なったチャネルを形成する必要があるものの、結晶成長
はＮＭＯＳトランジスタ，ＰＭＯＳトランジスタで共通
に行うことができ、簡単に製造することができる。

【００６８】（第２の実施形態）上述の第１の実施形態
では、ＳｉＧｅＣ層をシリコンに格子整合させたものを
用いて電界効果型トランジスタを形成したが、本実施形
態では、結晶性の劣化のない範囲で、ＳｉＧｅＣ層に積
極的に歪みを導入し、この歪みによるバンド構造の変化
を利用したトランジスタとするものである。本実施形態
に係るＨＣＭＯＳデバイスの構造は、基本的には、図１
に示す第１の実施形態に係るＰＭＯＳトランジスタ，Ｎ
ＭＯＳトランジスタを１つのトランジスタ内に実現した
構造となっている。

【００６９】図６（ａ）〜（ｃ）は、それぞれＳｉＧｅ
Ｃ層に圧縮歪みを生ぜしめた場合、ＳｉＧｅＣ層をＳｉ
層に格子整合させた場合（歪みなし）、及びＳｉＧｅＣ
層に引っ張り歪みを生ぜしめた場合における結晶構造の
状態を示す図である。同図（ａ）に示すように、ＳｉＧ
ｅＣ層の格子定数をＳｉ層の格子定数よりも大きくする
とＳｉＧｅＣ層には圧縮歪みが生じ、ＳｉＧｅＣ層にお
ける伝導帯の下端−価電子帯の上端間のバンドギャップ
値が拡大する。一方、同図（ｃ）に示すように、ＳｉＧ
ｅＣ層の格子定数をＳｉ層の格子定数よりも小さくする
とＳｉＧｅＣ層には引っ張り歪が生じ、ＳｉＧｅＣ層に
おける伝導帯の下端−価電子帯の上端間のバンドギャッ
プが縮小する。すなわち、ＳｉＧｅＣ層の歪みによりバ
ンド構造が変化していくので、この効果を積極的に利用
することで、ＳｉＧｅＣ層に隣接するＳｉ層等の層のバ
ンドオフセット値を変更することができる。

【００７０】ここで、ＳｉＧｅＣ層の格子定数をＳｉ層
の格子定数からずらせた場合でも、ＳｉＧｅＣ層の厚み
を格子緩和が起こらず歪みが蓄積される程度にすること
により、転位等の結晶欠陥の発生に起因する素子の信頼
性の低下を有効に防止することができる。

【００７１】図７（ａ），（ｂ）は、本実施形態に係る
電界効果トランジスタのチャネル領域におけるバンド構
造図及び断面図である。Ｓｉ基板の上にＳｉ層１３ｎを
成長させた後、Ｃの組成比を大きくしたＳｉＧｅＣ層１
４ｎ（Ｇｅを１０％、Ｃを４％）を成長させることによ
り、ＳｉＧｅＣ層１４ｎにおけるバンドギャップ値は大
きく、格子定数は小さくなるように設定することができ
る。そして、ＳｉＧｅＣ層１４ｎの厚みを格子緩和が起
こらずに歪みが蓄積される程度に小さくしておくことに
より、ＳｉＧｅＣ層１４ｎは引っ張り歪みを受ける。し
たがって、Ｃの組成比を大きくすることによるバンドギ
ャップ値の増大効果に加えて、ＳｉＧｅＣ層１４ｎの引
っ張り歪みにより、ＳｉＧｅＣ層１４ｎからＳｉ層１３
ｎの界面における伝導帯のバンドオフセット値が大きく
なり、２次元電子ガス（２ＤＥＧ）の閉じ込め効率が向
上する。

【００７２】さらに、ＳｉＧｅＣ層１４ｎは格子緩和し
ていないので、上面の格子定数はＳｉ層１３ｎの格子定
数に一致している。したがって、ＳｉＧｅＣ層１４ｎの
上にＳｉＧｅ層１５ｐを成長させると、ＳｉＧｅ層１５
ｐの格子定数がＳｉ層１３ｎの格子定数よりも大きいた
めにＳｉＧｅ層１５ｐは圧縮歪みを受ける。

【００７３】したがって、本実施形態に係る半導体装置
によると、ＳｉＧｅＣ層１４ｎに引っ張り歪み、ＳｉＧ
ｅ層１５ｐに圧縮歪みを導入することにより、ＳｉＧｅ
Ｃ層１４ｎとＳｉ層１３ｎとの界面における伝導帯での
バンドオフセット値を大きく、またＳｉＧｅ層１５ｐと
Ｓｉ層１７ｐとの界面における価電子帯でのバンドオフ
セット値を大きくしておき、このトランジスタをＮＭＯ
Ｓトランジスタとして使用する場合にはＳｉＧｅＣ層１
４ｎに形成されるチャネルを利用する一方、ＰＭＯＳト
ランジスタとして使用する場合にはＳｉＧｅ層１５ｐに
形成されるチャネルを利用することで、共通のゲート電
極やソース・ドレイン領域を有しながら、チャネル位置
の異なるＨＣＭＯＳデバイスを形成することができる。

【００７４】しかも、各層の厚みを適正に設定すること
で、格子不整合による転位や欠陥の導入の無い、良好な
結晶性による信頼性の高い電界効果型トランジスタを有
するＨＣＭＯＳデバイスを得ることができる。

【００７５】なお、上述の図４の破線は、本実施形態に
おけるＳｉＧｅＣ層１４ｎに０．２５％の引っ張り歪み
が加わるような組成を示している。一般に、ＳｉＧｅＣ
層におけるＧｅの組成比がＣの組成比の８．２倍のとき
にＳｉ層に格子整合するのであるから、Ｇｅの組成比を
Ｃの組成比の８．２倍よりも小さくすることでＳｉＧｅ
Ｃ層１４ｎに引っ張り歪みを導入することができる。ま
た、Ｃの組成比をｙとしたとき、Ｇｅの組成を８．２ｙ
−０．１２とした場合、ＳｉＧｅＣ層１４ｎの格子定数
をＳｉ層１３ｎの格子定数より０．２５％小さくするこ
とができる。

【００７６】図４に示すように、無歪み系の場合と同じ
く、ＳｉＧｅＣ層１４ｎとＳｉ層１３ｎの界面では、価
電子帯にはバンド不連続部がなく、伝導帯にのみバンド
不連続が形成されることがわかる。Ｃの組成率が２％以
下の場合は伝導帯のバンドオフセット値は無歪みの場合
とほとんど同じであり、Ｃの組成率とＧｅの組成率との
比が格子整合の条件を満足する値からずれても、格子整
合系とほぼ同じ素子特性を得ることができる。このこと
は、ＳｉＧｅＣ層１４ｎを結晶成長する際のＣの組成率
とＧｅの組成率の制御の面から見て、条件に幅を持たせ
ることができることを意味し、ＳｉＧｅＣ層の結晶成長
を容易にする。また、Ｃの組成率が２％以上の場合、無
歪みの場合と比べて、同じＣの組成率においてもバンド
オフセット値を大きくとることができる。これにより、
バンドオフセット値をより大きくとる必要がある場合に
も対応することができる。

【００７７】ここでは、ＳｉＧｅＣの格子定数をＳｉよ
りも小さくして使用してはいるが、層の厚みは格子緩和
が起こらず歪みが蓄積される程度にしているので、転位
等の結晶欠陥により素子の信頼性が低下することはな
い。

【００７８】（第３の実施形態）先に述べた第１の実施
形態では、電界効果トランジスタのチャネル領域にＳｉ
ＧｅＣ層をＳｉ層に格子整合させたへテロ構造を形成
し、ヘテロ界面におけるバンド不連続部に電子もしくは
正孔を閉じ込めて、キャリアとして用いた。

【００７９】本実施形態では、キャリアを閉じ込める領
域をヘテロ界面ではなくＳｉ／ＳｉＧｅＣ／Ｓｉもしく
は、Ｓｉ／ＳｉＧｅ／Ｓｉの構造で量子井戸構造を形成
し、障壁層ではさまれる量子井戸（ ＳｉＧｅＣ 、Ｓｉ
Ｇｅ）をチャネルとして動作するトランジスタを設け
る。

【００８０】図８は、本実施形態に係るＨＣＭＯＳデバ
イスの断面図である。Ｓｉ基板３０上に、ＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタとが形成されたＣＭＯ
Ｓデバイス構造である。この構造では、シリコン基板３
０上にｐウェル３１及びｎウェル３２を設けている点
と、その上にＶ族元素が高濃度にドーピングされたδド
ープ層を有する第１のＳｉ層３３ｎ，３３ｐを設けてい
る点とは、第１の実施形態における図１に示すＨＣＭＯ
Ｓデバイスの構造と同じである。ただし、この第１のＳ
ｉ層３３ｎ，３３ｐ上のＰＭＯＳトランジスタ，ＮＭＯ
Ｓトランジスタの構造は、上記第１の実施形態の構造と
異なっている。

【００８１】ＮＭＯＳトランジスタにおいては、第１の
Ｓｉ層３３ｎの上に、第１のＳｉ層３３ｎに格子整合す
る組成を有するＳｉＧｅＣ層３４ｎが形成されており、
さらにＳｉＧｅＣ層３４ｎの上に第２のＳｉ層３５ｎが
積層されている。本実施形態では、第１のＳｉ層３３ｎ
−ＳｉＧｅＣ層３４ｎ−第２のＳｉ層３５ｎに亘る伝導
帯において、２つのバンド不連続部によって挟まれる量
子井戸領域（ＳｉＧｅＣ層３４ｎ）が存在するので、こ
の量子井戸領域であるＳｉＧｅＣ層３４ｎにキャリアで
ある２次元電子ガス（２ＤＥＧ）を閉じこめるためのキ
ャリア蓄積層が形成される（図８の右方のバンド図参
照）。すなわち、ＮＭＯＳトランジスタの動作時にはＳ
ｉＧｅＣ層３４ｎにチャネルが形成される。なお、第２
のＳｉ層３５ｎの上に、膜厚の小さなＳｉＧｅ層３６ｎ
と、第３のＳｉ層３７ｎとが順次形成されている。

【００８２】この構造により、上記第１の実施形態と同
様に、Ｓｉ層に比べて電子の移動度の大きいＳｉＧｅＣ
層３４ｎにキャリアの移動のためのチャネルが形成され
るので、動作速度の大きいＮＭＯＳトランジスタが得ら
れる。加えて、量子井戸層となるＳｉＧｅＣ層３４ｎの
膜厚が小さいため、キャリアの閉じ込め効率が上記第１
の実施形態における構造よりも向上し、混晶比の小さな
系で実現できる。そのため、混晶化に伴う結晶構造の規
則性の悪化に起因するキャリアの散乱などのキャリアと
なる電子の移動度を劣化させる要因を抑制できる。

【００８３】ＰＭＯＳトランジスタにおいても、第１の
Ｓｉ層３３ｐの上に、第１のＳｉ層３３ｐに格子整合す
る組成を有するＳｉＧｅＣ層３４ｐと、第２のＳｉ層３
５ｐと、膜厚の小さいＳｉＧｅ層３６ｐと、第３のＳｉ
層３７ｐとが順次形成されている点は上記ＮＭＯＳトラ
ンジスタの構造と同じである。ただし、ＰＭＯＳトラン
ジスタの場合は、第２のＳｉ層３５ｐ−ＳｉＧｅ層３６
ｐ−第３のＳｉ層３７ｐに亘る価電子帯において、２つ
のバンド不連続部で挟まれる量子井戸領域（ＳｉＧｅ層
３６ｐ）が存在し、この量子井戸領域にキャリアである
正孔を２次元的に閉じこめるためのキャリア蓄積層が形
成される。すなわち、ＰＭＯＳトランジスタの動作時に
は、ＳｉＧｅ層３６ｐにチャネルが形成される。ＳｉＧ
ｅ層３６ｐもＳｉ層に比べて正孔の移動度が大きいの
で、このＰＭＯＳトランジスタの動作速度も大きくな
る。

【００８４】さらに、ＮＭＯＳトランジスタ，ＰＭＯＳ
トランジスタにおいて、基板の上には、シリコン酸化膜
からなるゲート絶縁膜３９ｎ，３９ｐが形成され、ゲー
ト絶縁膜３９ｎ，３９ｐの上にはゲート電極３８ｎ，３
８ｐが形成されている。ゲート電極３８ｎ，３８ｐの両
側にはソース・ドレイン層４２ｎ，４２ｐが形成され、
ソース・ドレイン領域４２ｎ，４２ｐの上にはソース・
ドレイン電極４１ｎ，４１ｐがコンタクトしている。な
お、いうまでもないが、ＮＭＯＳトランジスタ，ＰＭＯ
Ｓトランジスタにおいて、量子井戸領域であるＳｉＧｅ
Ｃ層３４ｎ，ＳｉＧｅ層３６ｐにおける電子，正孔の走
行はゲート電極３８ｎ，３８ｐに印加される電圧により
それぞれ制御されている。

【００８５】また、ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタとの間は、分離用溝にシリコン酸化膜を埋め
込んでなるトレンチ分離４０が形成されており、このト
レンチ分離４０によって、ＮＭＯＳトランジスタ，ＰＭ
ＯＳトランジスタは、互いに電気的に分離されている。

【００８６】本実施形態のＨＣＭＯＳデバイスによる
と、第１の実施形態と同様に、ＮＭＯＳトランジスタに
おいては、Ｓｉ層に格子整合するとともに量子井戸領域
となるＳｉＧｅＣ層３４ｎが形成されており、このＳｉ
ＧｅＣ層３４ｎに電子が走行するためのチャネルが形成
される。また、ＰＭＯＳトランジスタにおいても、量子
井戸領域となるＳｉＧｅ層３６ｐが形成されており、こ
のＳｉＧｅ層３６ｐに正孔が走行するためのチャネルが
形成される。したがって、キャリア閉じこめ効率の高い
量子井戸構造を利用したスイッチング速度の大きいＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとを集積する
ことにより、高性能なＨＣＭＯＳを実現することができ
る。

【００８７】ただし、本実施形態において、素子のスピ
ードが要求される回路にこのＨＣＭＯＳデバイスを用
い、それ以外の回路には、通常のＳｉ基板上に形成した
ＣＭＯＳデバイスを作製するようにしてもよく、Ｓｉ基
板上に直接形成したＭＯＳ型電界効果トランジスタとの
集積をも可能である。

【００８８】なお、必ずしも、ＮＭＯＳトランジスタ及
びＰＭＯＳトランジスタのチャネルの双方が量子井戸領
域となっていなくてもよい。

【００８９】次に、第３の実施形態に係るＨＣＭＯＳデ
バイスの製造方法について、図９（ａ）〜（ｆ）を参照
しながら説明する。図９（ａ）〜（ｆ）は、図８に示す
ＨＣＭＯＳデバイスの構造を実現するための製造工程の
一例を示す断面図である。

【００９０】まず、製造工程の概略を説明すると、Ｓｉ
ＧｅＣ層３４，第２のＳｉ層３５及びＳｉＧｅ層３６を
成長させる際に、ＳｉＧｅＣ層３４及びＳｉＧｅ層３６
の膜厚を、量子井戸構造となるように１０ｎｍ以下、例
えば３ｎｍとしている。その他の部分は、図５（ａ）〜
（ｆ）に示す工程とほぼ同じ工程で形成される。

【００９１】まず、図９（ａ）に示す工程で、Ｓｉ基板
３０にｐウェル３１、ｎウェル３２をイオン注入により
形成する。

【００９２】そして、図９（ｂ）に示す工程で、ｐウェ
ル３１，ｎウェル３２上に、ＵＨＶーＣＶＤ法によりδ
ドープ層を含む第１のＳｉ層３３と、ＳｉＧｅＣ層３４
（Ｇｅ：３６％、Ｃ：４％）と、第２のＳｉ層３５と、
ＳｉＧｅ層３６と、第３のＳｉ層３７とを順次成長させ
ていく。

【００９３】次に、図９（ｃ）に示す工程で、ＰＭＯＳ
トランジスタ、ＮＭＯＳトランジスタとを電気的に分離
するために、トレンチ分離用溝を形成した後、この溝を
シリコン酸化膜で埋めてトレンチ分離４０を形成する。
この処理により、第１のＳｉ層３３、ＳｉＧｅＣ層３
４、第２のＳｉ層３５、ＳｉＧｅ層３６、第３のＳｉ層
３７及びゲート絶縁膜３９が、各々ＮＭＯＳトランジス
タ側の第１のＳｉ層３３ｎ、ＳｉＧｅＣ層３４ｎ、第２
のＳｉ層３５ｎ、ＳｉＧｅ層３６ｎ、第３のＳｉ層３７
ｎと、ＰＭＯＳトランジスタ側の第１のＳｉ層３３ｐ、
ＳｉＧｅＣ層３４ｐ、第２のＳｉ層３５ｐ、ＳｉＧｅ層
３６ｐ、第３のＳｉ層３７ｐとに分離される。その後、
第３のＳｉ層３７ｎ，３７ｐの表面を酸化して、ゲート
絶縁膜３９ｎ，３９ｐを形成する。

【００９４】この後、図９（ｄ）に示す工程で、ゲート
電極３８ん、３８ｐを形成した後、ＮＭＯＳトランジス
タ側には、リンイオン（Ｐ+ ）の注入により、ソース・
ドレイン領域４２ｎを形成し、ＰＭＯＳトランジスタ側
には、ボロンイオン（Ｂ+ ）の注入により、ソース・ド
レイン領域４２ｐを形成する。ＮＭＯＳトランジスタの
ソース・ドレイン領域４２ｎの深さは少なくともＳｉＧ
ｅＣ層３４ｎよりも深ければよく、ＰＭＯＳトランジス
タのソース・ドレイン領域４２ｐの深さは、少なくとも
ＳｉＧｅ層３６ｐよりも深ければよい。これは、ＳｉＧ
ｅＣ層３４ｎ、ＳｉＧｅ層３６ｐ内にチャネルが形成さ
れるためである。

【００９５】この後、図９（ｅ）に示す工程で、ソース
・ドレイン領域４２ｎ、４２ｐの上方部分のゲート絶縁
膜３９ｎ，３９ｐに開口を形成し、図９（ｆ）に示す工
程で、その開口に、ソース・ドレイン電極４１ｎ，４１
ｐをそれぞれ形成する。

【００９６】以上の工程により、第３の実施形態に係る
ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタからなる
ＨＣＭＯＳデバイスの構造が実現する。

【００９７】本実施形態の製造方法によると、ＮＭＯＳ
トランジスタのチャネルをヘテロ接合を利用した量子井
戸構造のＳｉＧｅＣ層３４ｎとし、ＰＭＯＳトランジス
タのチャネルをヘテロ接合を利用した量子井戸構造のＳ
ｉＧｅ層３６ｐとするＨＣＭＯＳデバイスが容易に形成
される。しかも、本実施形態の製造方法によると、ＮＭ
ＯＳトランジスタ、ＰＭＯＳトランジスタで異なったチ
ャネルを形成する必要があるものの、結晶成長はＮＭＯ
Ｓトランジスタ，ＰＭＯＳトランジスタで共通に行うこ
とができ、簡単に製造することができる。

【００９８】（第４の実施の形態）図１０は、第４の実
施形態に係る電界効果トランジスタの構造を示す断面図
である。本実施形態は、ヘテロ電界効果トランジスタに
適したソース・ドレインコンタクトを提供する構造に関
するものである。

【００９９】同図に示されるように、Ｓｉ層からなるウ
ェル５１の上には、ＳｉＧｅバッファ層５２と、δドー
プ層５３と、スペーサー層５４と、ｎ−チャネル層６７
と、ｉ−Ｓｉ層５５と、ｉ−Ｓｉ_1-x Ｇｅ_x 層５６と、
ｉ−Ｓｉ層５７と、ゲート絶縁膜５８とが形成されてい
る。そして、ゲート絶縁膜５８の上にゲート電極６５が
形成され、ｉ−Ｓｉ_1-x Ｇｅ_x 層５６のうちゲート電極
６５の両側方に位置する領域の上に、ソース・ドレイン
コンタクトＷ層６１とＡｌソース・ドレイン電極６３と
が順次形成されている。また、ゲート電極６５の両側に
おいて、ＳｉＧｅバッファ層５２の一部，δドープ層５
３，スペーサー層５４，ｎ−チャネル層６７，ｉ−Ｓｉ
層５５，ｉ−Ｓｉ_1-x Ｇｅ_x 層５６及びｉ−Ｓｉ層５７
に亘る領域に、ソース・ドレイン領域５９が形成されて
いる。さらに、ゲート電極６５とＡｌソース・ドレイン
電極６３との間は、第１層目の絶縁膜６６によって埋め
られている。

【０１００】ここで、上記電界効果トランジスタの各部
の構造について説明する。

【０１０１】まず、ＳｉＧｅバッファ層５２内における
Ｇｅの組成率は、上方に向かうにしたがって大きくなっ
ている。このＳｉＧｅバッファ層５２は、ＳｉＧｅ混晶
を格子緩和させるのに十分な膜厚で形成することによ
り、Ｓｉよりも大きな格子定数を有しており、その上に
歪み効果を利用したｎ−チャネルの形成が可能になされ
ている。なお、このような格子緩和させたＳｉＧｅバッ
ファ層を用いずに、Ｓｉ基板に格子整合させた状態でＳ
ｉ層とＳｉＧｅ層のヘテロ接合を形成した場合、価電子
帯には段差の大きい大きな不連続部が現れるが、伝導帯
には不連続部はほとんど現れないため、２次元電子ガス
を閉じこめてｎ−チャネルを形成することは困難であ
る。

【０１０２】ここで、ＳｉＧｅバッファ層５２中でのＧ
ｅの組成率は、例えば０％〜３０％まで連続的にもしく
は薄い層ごとに段階的に変化している。この時、各層で
格子緩和を発生させ、バッファ層の最上面で基板面内の
格子定数がバルクのＳｉ_0.7Ｇｅ_0.3 と同一になるよう
にする。組成率を縦方向に変化させるのは、格子緩和に
伴う転位等の結晶欠陥がその上のチャネルに与える影響
を小さくするためである。なお、ＳｉＧｅバッファ層５
２の全体の膜厚は大体１μｍ程度必要である。

【０１０３】このＳｉＧｅバッファ層５２上に不純物を
加えないＳｉ_0.7 Ｇｅ_0.3 からなるスペーサー層５４を
配置する。このスペーサー層５４とその上のＳｉ層５５
とのヘテロ界面に存在する伝導帯の不連続部にキャリア
蓄積層を形成し、このキャリア蓄積層を２次元的に電子
を閉じ込めるｎ−チャネル６７とする。

【０１０４】δドープ層５３は、ｎ−チャネル６７にキ
ャリアである電子を供給するために、ＰやＡｓといった
Ｖ族の元素を高濃度にドープした層である。δドープ層
５３上のスペーサー層５４は、不純物をドープしないＳ
ｉ_0.7 Ｇｅ_0.3 から構成され、ｎ−チャネル６７のキャ
リア電子とδドープ層５３のイオンを空間的に分離する
ことにより、キャリア電子のイオンによる散乱を低減
し、移動度を向上させる役割を持つ。このスペーサー層
５４の膜厚は、厚いほどイオン化した不純物によるキャ
リアの散乱効果を低減することができるが、逆にキャリ
ア密度が減少してしまうので、３ｎｍ程度の厚みにする
ことが好ましい。

【０１０５】ｉ−Ｓｉ_1-x Ｇｅ_x 層５６とｉ−Ｓｉ層５
７は、ヘテロ界面に価電子帯に段差を形成し、ｐ−チャ
ネル６８を形成するために使用される。Ｘは０．７前後
に設定することが好ましい。

【０１０６】ゲート絶縁膜５８は、ゲート電極６５とそ
の下の半導体層との間を絶縁することにより、ゲートリ
ーク電流を低減させ、素子の低消費電力動作を可能にす
る。なお、ＳｉＧｅ層５６を酸化して形成される酸化膜
は水溶性で不安定な膜となるため、ＳｉＧｅ系電界効果
トランジスタにおいてもゲート絶縁膜としてシリコン酸
化膜を用いることが好ましい。従って、Ｓｉ系ヘテロＭ
ＯＳデバイスにおいては、ゲート絶縁膜の直下の半導体
層はＳｉ層であることが好ましい。

【０１０７】すなわち、本実施形態に係る電界効果トラ
ンジスタは、上記の積層膜からなるチャネル領域と、図
１０の破線で示されるソース・ドレイン領域５９と、ト
ランジスタの動作のための電流の導入・取り出しのため
のＡｌソース・ドレイン電極６３と、電流を制御するた
めの電圧を印加するためのゲート電極６５とにより構成
されている。そして、この電界効果トランジスタをｎ−
チャネル電界効果型トランジスタとして使用する場合に
はｎ−チャネル６７を形成させるようにゲート電極６５
に電圧を印加し、ｐ−チャネル電界効果型トランジスタ
として使用する場合にはｐ−チャネル６８を形成させる
ようにゲート電極６５に電圧を印加する。

【０１０８】本実施形態に係る発明の特徴は、Ｓｉ
_1-x-y Ｇｅ_x Ｃ_y 層（０≦ｘ≦１，０≦ｙ≦１）を含む
第１の半導体層と、上記第１の半導体層とは異なるバン
ドギャップを有する第２の半導体層と、上記第１，第２
の半導体層の間の界面付近の領域に形成されたキャリア
蓄積層とを有するチャネル領域と、第３の半導体層と、
該第３の半導体層よりも大きいバンドギャップを有する
第４の半導体層とを有するソース・ドレイン領域と、上
記第３の半導体層の直上に形成された低抵抗の導体膜か
らなるソース・ドレインコンタクト層とを備えている点
である。

【０１０９】そして、本実施形態の電界効果トランジス
タをｎ−チャネル電界効果型トランジスタとして使用す
る場合には、ｉ−Ｓｉ層５５はＳｉ_1-x-y Ｇｅ_x Ｃ_y 層
（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体層であ
り（ｘ＝ｙ＝０）、ＳｉＧｅバッファ層５２は第２の半
導体層であり、ｉ−Ｓｉ_1-x Ｇｅ_x 層５６は第３の半導
体層であり、ｉ−Ｓｉ層５７はｉ−Ｓｉ_1-x Ｇｅ_x 層５
６よりもバンドギャップの大きい第４の半導体層であっ
て、第３の半導体層であるｉ−Ｓｉ_1-x Ｇｅ_x層５６の
直上にソース・ドレインコンタクトＷ層６１が形成され
ている。

【０１１０】一方、本実施形態の電界効果トランジスタ
をｐ−チャネル電界効果型トランジスタとして使用する
場合には、ｉ−Ｓｉ_1-x Ｇｅ_x 層５６はＳｉ_1-x-y Ｇｅ
_x Ｃ _y 層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導
体層である（ｙ＝０）とともに第３の半導体層であり、
ｉ−Ｓｉ層５７は第２の半導体層であるとともに第３の
半導体層よりもバンドギャップの大きい第４の半導体層
であって、第３の半導体層であるｉ−Ｓｉ_1-x Ｇｅ_x 層
５６の直上にソース・ドレインコンタクトＷ層６１が形
成されている。

【０１１１】以上のように、本実施形態では、Ａｌソー
ス・ドレイン電極６３とのコンタクトを行う基板側の領
域を、チャネル形成のための各半導体層のうちバンドギ
ャップの小さい層に設けている。この実施形態の場合、
ｐ−チャネル形成用のＳｉ層５７とｉ−Ｓｉ_1-x Ｇｅ_x
層 ５６のヘテロ界面のうち、バンドギャップの小さい
ｉ−Ｓｉ_1-x Ｇｅ_x 層５６の直上にソース・ドレインコ
ンタクトＷ層６１を設ける構造としている。これによ
り、最上層の半導体層であるｉ−Ｓｉ層５７の直上にコ
ンタクトを設けるよりもコンタクト抵抗が小さくなり、
素子の低消費電力と高速動作とが可能になる。

【０１１２】なお、Ｓｉ層上のＳｉ_0.7 Ｇｅ_0.3 層の上
にＷを成長させた後、金属（この場合Ａｌ）を堆積させ
ると、非常に抵抗の低いコンタクトを得ることができ
る。このＳｉＧｅ膜を利用したコンタクトは、従来のＣ
ＭＯＳデバイスで一般的に低抵抗コンタクトとして利用
されているシリサイド技術を用いた低抵抗コンタクトよ
りも１桁抵抗値が低いコンタクトが得られる（IEEE Ele
ctron Device Letters誌vol.１7, No.7,１996 pp36
0）。

【０１１３】この論文では、ＳｉＧｅ層はソース・ドレ
イン電極コンタクト形成のためだけに成長させられてい
るが、本実施形態のように、チャネル形成用のＳｉＧｅ
層にコンタクトをとる構造をとれば、後述するトランジ
スタ製造方法で明らかにするように、新たにＳｉＧｅ結
晶を成長させる必要がなくなり生産性が向上する。

【０１１４】ただし、本実施形態において、デバイスの
スピードが要求されるところにこのＨＣＭＯＳデバイス
を用い、それ以外には、通常のＳｉ基板上に形成したＣ
ＭＯＳデバイスを作製するようにしてもよく、Ｓｉ基板
上に直接形成したＭＯＳ型電界効果トランジスタとの集
積をも可能である。

【０１１５】つぎに、本実施形態に係る電界効果トラン
ジスタの製造方法について説明する。図１１（ａ）〜
（ｅ）及び図１２（ａ）〜（ｅ）は、図１０に示す電界
効果トランジスタの構造を実現するための製造工程の一
例を示す断面図である。

【０１１６】まず、図１１（ａ）に示す工程で、チャネ
ル形成のエピタキシャル成長に先立ち、Ｓｉ基板５０に
イオン注入を行い、ＮＭＯＳトランジスタ、ＰＭＯＳト
ランジスタの下地となるｐウェル５１ｎ，及びｎウェル
５１ｐを形成する。

【０１１７】次に、図１１（ｂ）に示す工程で、基板上
にエピタキシャル成長を行う前に、基板にＲＣＡ洗浄法
等を利用した洗浄を施して、表面の不純物を除去する。
その後、表面の酸化膜を除去し、基板をエピタキシャル
成長装置に挿入し、真空状態で加熱を行って清浄な表面
を得る。そして、この清浄な表面上に、チャネル領域を
形成するための半導体層のエピタキシャル成長を行う。
この半導体層には、ＳｉＧｅバッファ層５２、δドープ
層５３、スペーサー層５４、ｎ−チャネル層６７、ｉ−
Ｓｉ層５５、ｉ−Ｓｉ_1-x Ｇｅ_x 層５６、ｐ−チャネル
層６８、ｉ−Ｓｉ層５７等が含まれる。ただし、見やす
くするために、δドープ層５３，スペーサー層５４，ｎ
−チャネル層６７及びｐ−チャネル層６８の図示は省略
する。以下、この半導体層内の各層の形成手順を説明す
る。

【０１１８】半導体層の成長方法については、固体ソー
スを用いるＭＢＥ法や気体ソースを利用するＵＨＶ−Ｃ
ＶＤ法などが利用できる。ＵＨＶ−ＣＶＤ法の場合、装
置内の雰囲気をまず超高真空（１０^-10 Torr程度）に
し、結晶成長に必要なソースを真空容器内に導入してか
ら、１０^-5〜１０^-6Torr程度の真空度に到達した状態で
結晶成長を行う。

【０１１９】そこで、本実施形態においても、上述の処
理により基板に清浄な表面を生成した後、真空容器内の
真空度が十分高くなった時点で基板温度を５００〜７０
０℃程度に設定し、各半導体結晶層の成長を行う。な
お、基板温度を変化させると、単一の半導体結晶層内で
組成比が変化するなど結晶の質に影響を与えるために、
基本的には単一層を成長させている間は基板温度を変化
させない。また、８００℃以上といった高温では、Ｇｅ
とＳｉが相互拡散してヘテロ界面の急峻性が損なわれた
り、歪み緩和が行われチャネル特性が悪化するなど、好
ましくないことが起こるため、成長温度は上記のように
７００℃以下を選択しておく。

【０１２０】結晶成長は、超高真空状態にした真空容器
内に、結晶成長に必要なソースガスを導入することで行
う。結晶成長に使用するソースガスとしては、Ｓｉ層の
成長用にはジシランを使用している。ＳｉＧｅ層の成長
には、ジシラン等のＳｉ層を成長させるためのソースガ
スに加え、ゲルマンをＧｅのソースガスとして使用す
る。この時、各ソースガスの分圧比の調整により、Ｓｉ
Ｇｅ層内のＳｉとＧｅの組成比を制御することができ
る。ガス流量は、真空度が１０^-5〜１０^-6Torr程度にな
るように調整する。

【０１２１】まず、組成比を段階的に変化させかつ格子
緩和された多数のＳｉＧｅ層を積層してＳｉＧｅバッフ
ァ層５２を形成する。このとき、組成比を段階的に変化
させるために、上述のように、Ｓｉのソースガスの分圧
とＧｅのソースガスの分圧の比を段階的に変化させる。

【０１２２】次に、δドープ層５３の形成には、アルシ
ンもしくはフォスフィンといったドーパントガスを、ジ
シランおよびゲルマンとともに真空容器内に導入する。

【０１２３】ここで、δドープ層５３に導入した不純物
がスペーサー層５４に混じると、トランジスタ特性が劣
化するために、ドーパントガスを真空容器内に導入した
後は、一度ソースガスの供給をとめ、真空度が十分向上
した後にスペーサー層５４を成長させるためのガスを導
入し、スペーサー層５４を成長させる。スペーサー層５
４の組成は均一にＳｉ_0.7 Ｇｅ_0.3 とし、ジシランとゲ
ルマンの流量を固定して成長を行う。

【０１２４】スペーサー層５４の成長後、ソースガスの
供給を一旦停止し、真空度が向上してからジシランのみ
を成長室に導入し、不純物をドープしないｉ−Ｓｉ層５
５を成長させる。

【０１２５】ｉ−Ｓｉ層５５の成長後、再びジシランと
ゲルマンを成長室に導入し、ｉ−Ｓｉ_1-x Ｇｅ_x 層５６
を成長させる。Ｇｅの組成比は７０％とする。ｉ−Ｓｉ
_1-xＧｅ_x 層５６の成長後、ソースガスの供給を一旦停
止した後、真空度が向上してからジシランのみを成長室
に導入し、ｉ−Ｓｉ層５７を成長させる。

【０１２６】以上の処理により、チャネル領域を構成す
る半導体層のエピタキシャル成長工程は終了する。

【０１２７】次に、図１１（ｃ）に示す工程では、基板
をＵＨＶ−ＣＶＤ装置から取り出して熱酸化炉内に導入
し、最上層のｉ−Ｓｉ層５７の表面を酸化してシリコン
酸化膜からなるゲート絶縁膜５８を形成する。

【０１２８】次に、図１１（ｄ）に示す工程で、ゲート
絶縁膜５８上にゲート電極６５を形成する。このゲート
電極の形成法は従来のＣＭＯＳデバイス工程と同様であ
る。すなわち、ポリシリコン膜を堆積し、不純物をイオ
ン注入した後ドライエッチによりポリシリコン膜をパタ
ーニングして、ゲート電極６５ｎ，６５ｐを形成する。
不純物イオンとしてはフッ化ボロンイオン（ＢＦ2+）を
使用することができる。このゲート電極用のポリシリコ
ン膜が堆積された段階では、ソース・ドレイン領域は形
成されていない。

【０１２９】次に、図１１（ｅ）に示す工程で、ゲート
電極６５ｎ，６５ｐをマスクとして、ドーパントとなる
不純物イオンを基板内に注入して、ソース・ドレイン領
域５９ｎ，５９ｐを形成した後、コンタクトを取るため
に基板上に露出している酸化膜を除去するためのエッチ
ングをおこなう。なお、イオン注入の際には、イオンの
加速電圧を、不純物分布のピークがソース・ドレイン電
極のコンタクトを設ける層にあるように選択する。注入
する不純物イオンとしては、ＮＭＯＳトランジスタ領域
にはｎ型不純物である砒素イオン（Ａｓ+ ）もしくは燐
イオン（Ｐ+ ）を、ＰＭＯＳトランジスタ領域にはｐ型
不純物であるボロンイオン（Ｂ+ ）を使用する。したが
って、ＮＭＯＳトランジスタのソース・ドレイン領域５
９ｎを形成するためのイオン注入と、ＰＭＯＳトランジ
スタのソース・ドレイン領域５９ｐを形成するためのイ
オン注入とは、それぞれ別個のマスクを用いて行う必要
がある。

【０１３０】なお、イオン注入直後は、不純物の活性化
のためのアニールを行う。ただし、アニール熱処理によ
り、ヘテロ界面でのＳｉとＧｅの相互拡散や、Ｓｉ／Ｓ
ｉＧｅ系に存在する歪みの緩和過程における結晶欠陥の
発生がないよう、１０００℃程度で短時間（３０秒）の
ＲＴＡ（ラピッドサーマルアニーリング）を行うことが
好ましい。

【０１３１】次に、図１２（ａ）に示す工程で、基板上
に再度フォトレジストマスク（図示せず）を形成し、ド
ライエッチングによりＮＭＯＳトランジスタ形成領域−
ＰＭＯＳトランジスタ形成領域間の領域を少なくともチ
ャネル領域よりも深く掘り込んで、素子分離用溝７１を
形成する。

【０１３２】次に、図１２（ｂ）に示す工程で、溝７１
を含む基板の全面上に第１層目の絶縁膜７２を堆積す
る。絶縁膜を構成する材料としては高温プロセスを避け
るために、５００℃以下で成膜できるプラズマＣＶＤ法
によるＴＥＯＳ膜などを使用することが好ましい。この
とき、溝７１に埋め込まれた絶縁膜によりトレンチ分離
７３が構成される。

【０１３３】次に、本実施形態の特徴であるソース・ド
レインコンタクトを以下の手順により形成する。ただ
し、図１０に示す構造を実現するための工程は、以下の
手順に限定されるものではない。

【０１３４】本実施形態の効果を最大限発揮するために
は、最終的にコンタクトの下地となる極めて薄い特定の
半導体層が存在している必要がある。そのために、本実
施形態では、下地となる特定の半導体層としてｉ−Ｓｉ
_1-x Ｇｅ_x 層５６ｎ，５６ｐを選択し、ｉ−Ｓｉ_1-x Ｇ
ｅ_x 層５６ｎ，５６ｐが露出するまでエッチングを行
う。このｉ−Ｓｉ_1-x Ｇｅ_x 層５６ｎ，５６ｐを露出さ
せる際にはウェットエッチングによる選択性の高いエッ
チングを用いることが好ましい。ただし、ウェットエッ
チングは異方性に乏しく、微細加工に適していないた
め、まず、ドライエッチングにより、第１層目の絶縁膜
７２のうちソース・ドレイン電極を形成しようとする領
域を選択的に除去してコンタクトホールを形成し、ゲー
ト絶縁膜５８ｎ，５８ｐを露出させた後、ウェットエッ
チングを行うことが望ましい。このような処理の例とし
ては、例えば以下の処理がある。

【０１３５】まず、最上層の酸化膜（ゲート絶縁膜５８
ｎ，５８ｐ）の除去には、よく知られているようにフッ
酸系の溶液を使用する。そして、ｉ−Ｓｉ層５７ｎ，５
７ｐが露出すると、フッ酸はシリコンをほとんど除去し
ないので、エッチング液をｉ−Ｓｉ層５７を除去できる
エッチング液に変更する。ここで、本実施形態では、ｉ
−Ｓｉ層５７ｎ，５７ｐの下のｉ−Ｓｉ_1-x Ｇｅ_x 層５
６ｎ，５６ｐにコンタクトを形成するので、ｉ−Ｓｉ
_1-x Ｇｅ_x 層５６ｎ，５６ｐをあまりエッチせず、ｉ−
Ｓｉ層５７ｎ，５７ｐを選択的にエッチできるエッチン
グ液（エッチャント）を選択する。そして、このエッチ
ャントを使用し、ｉ−Ｓｉ層５７ｎ，５７ｐを除去し、
ｉ−Ｓｉ_1-x Ｇｅ_x 層５６ｎ，５６ｐを露出させる。こ
のとき、ｉ−Ｓｉ_1-x Ｇｅ_x 層５６ｎ，５６ｐの一部が
オーバーエッチングにより除去されてもよい。先述した
ように、このｉ−Ｓｉ_1-x Ｇｅ_x 層５６ｎ，５６ｐは、
ＮＭＯＳトランジスタのチャネル領域にｎ−チャネルを
形成させるためにエピタキシャル成長させたものであ
る。従って、本実施形態を用いれば、ＳｉＧｅ層を用い
た低抵抗コンタクトを形成するために新たにｉ−Ｓｉ
_1-x Ｇｅ_x 層５６ｎ，５６ｐを成長させるための工程が
不要となる。

【０１３６】次に、コンタクトを形成するために、この
露出したｉ−Ｓｉ_1-x Ｇｅ_x 層５６ｎ，５６ｐの上に低
抵抗の金属膜を堆積させる。この金属膜を構成する金属
材料としては、先述のようにタングステン（Ｗ）を使用
すると非常に抵抗値の低いコンタクトを形成することが
できる。そこで、本実施形態では、ＬＰＣＶＤ法によ
り、ＷＦ6 を水素で希釈したガスをソースガスとして用
い、温度条件を４００℃として、ｉ−Ｓｉ_1-x Ｇｅ_x 層
５６ｎ，５６ｐ上にソース・ドレインコンタクトＷ層６
１ｎ，６１ｐを選択成長させている。

【０１３７】次に、図１２（ｅ）に示す工程で、スパッ
タリングを行って、基板の全面上にＡｌ合金膜を堆積し
た後、パターニングして、Ａｌソース・ドレイン電極６
３ｎ，６３ｐを形成する。以上の工程で、ソース・ドレ
イン領域上に低抵抗のコンタクトを形成することができ
る。

【０１３８】先述のように、Ｓｉ系ヘテロＭＯＳデバイ
スにおいては、ゲート絶縁膜としてシリコン酸化膜を使
用する関係上、半導体最上層はバンドギャップの大きい
Ｓｉ層であることが好ましいため、本実施形態のような
半導体層を除去した後コンタクト金属層を形成する技術
は、Ｓｉ系ヘテロＭＯＳデバイスの形成に特に適した技
術である。

【０１３９】（第５の実施形態）上記実施形態では、Ｓ
ｉとＳｉＧｅとからなるヘテロ接合体を利用したチャネ
ル構造を代表例として取り上げたが、ＨＣＭＯＳデバイ
スのソース・ドレイン領域に低抵抗のコンタクトを形成
する発明は、かかる実施形態に限定されるものではな
く、Ｓｉとこの実施形態のＳｉＧｅとの積層構造以外の
構成をもつヘテロエピタキシャル積層膜によるチャネ
ル、例えばＳｉとＳｉ_1-x-y Ｇｅ_x Ｃ_y （０≦ｘ≦１，
０≦ｙ≦１）混晶半導体との間にチャネル形成したもの
でもかまわない。ヘテロ界面によるチャネル形成には、
必ずバンドギャップの異なる２種類の半導体の接合が必
要となるため、このような低抵抗のコンタクト層の形成
が有効となる。

【０１４０】図１３は、図１に示す構造に低抵抗のコン
タクト金属層を形成した第５の実施形態に係るＨＣＭＯ
Ｓデバイスの断面図である。

【０１４１】同図に示すように、本実施形態に係るＨＣ
ＭＯＳデバイスにおいては、ＳｉＧｅ層１５ｎ，１５ｐ
の上に、ソース・ドレインコンタクトＷ層２５ｎ，２５
ｐが形成されている。

【０１４２】本実施形態に係る発明の特徴は、上記第１
の実施形態の特徴に加え、上記第４の実施形態と同様
に、Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層（０≦ｘ≦１，０≦ｙ≦
１）を含む第１の半導体層と、上記第１の半導体層とは
異なるバンドギャップを有する第２の半導体層と、上記
第１，第２の半導体層の間の界面付近の領域に形成され
たキャリア蓄積層とを有するチャネル領域と、第３の半
導体層と、該第３の半導体層よりも大きいバンドギャッ
プを有する第４の半導体層とを有するソース・ドレイン
領域と、上記第３の半導体層の直上に形成された低抵抗
の導体膜からなるソース・ドレインコンタクト層とを備
えている点である。

【０１４３】そして、本実施形態のＮＭＯＳトランジス
タにおいては、ＳｉＧｅＣ層１４ｎはＳｉ_1-x-y Ｇｅ_x
Ｃ_y 層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体
層であり、Ｓｉ層１３ｎは第２の半導体層であり、Ｓｉ
Ｇｅ層１５ｎは第３の半導体層であり、Ｓｉ層１７ｎは
ＳｉＧｅ層１５ｎよりもバンドギャップの大きい第４の
半導体層であって、第３の半導体層であるＳｉＧｅ層１
５ｎの直上にソース・ドレインコンタクトＷ層２５ｎが
形成されている。

【０１４４】一方、本実施形態のＰＭＯＳトランジスタ
においては、ＳｉＧｅ層１５ｐはＳｉ_1-x-y Ｇｅ_x Ｃ_y
層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体層で
ある（ｙ＝０）とともに第３の半導体層であり、Ｓｉ層
１７ｐは第２の半導体層であるとともに第３の半導体層
よりもバンドギャップの大きい第４の半導体層であっ
て、第３の半導体層であるＳｉＧｅ層１５ｐの直上にソ
ース・ドレインコンタクトＷ層２５ｐが形成されてい
る。

【０１４５】以上のように、本実施形態では、Ａｌソー
ス・ドレイン電極２１ｎ，２１ｐとのコンタクトを行う
基板側の領域（ソース・ドレインコンタクトＷ層２５
ｎ，２５ｐ）を、チャネル形成のための各半導体層のう
ちバンドギャップの小さい層の直上に設けているので、
最上層の半導体層であるＳｉ層１７ｎ，１７ｐの直上に
コンタクトを設けるよりもコンタクト抵抗が小さくな
り、素子の低消費電力と高速動作とが可能になる。

【０１４６】特に、ＳｉＧｅ層１５ｎ，１５ｐに接触す
るように、タングステン（Ｗ）からなるソース・ドレイ
ンコンタクトＷ層２５ｎ，２５ｐを設けているので、非
常に低いコンタクト抵抗が得られる。

【０１４７】すなわち、本実施形態では、上記第１の実
施形態の効果を発揮しながら、コンタクト抵抗の低減を
図ることができる。

【０１４８】（第６の実施形態）図１４は、図８に示す
構造に低抵抗のコンタクト金属層を形成した第６の実施
形態に係るＨＣＭＯＳデバイスの断面図である。

【０１４９】同図に示すように、本実施形態に係るＨＣ
ＭＯＳデバイスにおいては、量子井戸領域となっている
ＳｉＧｅ層３６ｎ，３６ｐの上に、ソース・ドレインコ
ンタクトＷ層４５ｎ，４５ｐが形成されている。

【０１５０】本実施形態に係る発明の特徴は、上記第３
の実施形態の特徴に加え、上記第４の実施形態と同様
に、Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層（０≦ｘ≦１，０≦ｙ≦
１）を含む第１の半導体層と、上記第１の半導体層とは
異なるバンドギャップを有する第２の半導体層と、上記
第１，第２の半導体層の間の界面付近の領域に形成され
たキャリア蓄積層とを有するチャネル領域と、第３の半
導体層と、該第３の半導体層よりも大きいバンドギャッ
プを有する第４の半導体層とを有するソース・ドレイン
領域と、上記第３の半導体層の直上に形成された低抵抗
の導体膜からなるソース・ドレインコンタクト層とを備
えている点である。

【０１５１】そして、本実施形態のＮＭＯＳトランジス
タにおいては、量子井戸領域であるＳｉＧｅＣ層３４ｎ
はＳｉ_1-x-y Ｇｅ_x Ｃ_y 層（０≦ｘ≦１，０≦ｙ≦１）
を含む第１の半導体層であり、第１のＳｉ層３３ｎは第
２の半導体層であり、量子井戸領域であるＳｉＧｅ層３
６ｎは第３の半導体層であり、第３のＳｉ層３７ｎはＳ
ｉＧｅ層３６ｎよりもバンドギャップの大きい第４の半
導体層であって、第３の半導体層であるＳｉＧｅ層３６
ｎの直上にソース・ドレインコンタクトＷ層４５ｎが形
成されている。

【０１５２】一方、本実施形態のＰＭＯＳトランジスタ
においては、ＳｉＧｅ層３６ｐはＳｉ_1-x-y Ｇｅ_x Ｃ_y
層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体層で
ある（ｙ＝０）とともに第３の半導体層であり、第３の
Ｓｉ層３７ｐは第２の半導体層であるとともに第３の半
導体層よりもバンドギャップの大きい第４の半導体層で
あって、第３の半導体層であるＳｉＧｅ層３６ｐの直上
にソース・ドレインコンタクトＷ層４５ｐが形成されて
いる。

【０１５３】以上のように、本実施形態では、Ａｌソー
ス・ドレイン電極４１ｎ，４１ｐとのコンタクトを行う
基板側の領域（ソース・ドレインコンタクトＷ層４５
ｎ，４５ｐ）を、チャネル形成のための各半導体層のう
ちバンドギャップの小さい層の直上に設けているので、
最上層の半導体層であるＳｉ層３７ｎ，３７ｐの直上に
コンタクトを設けるよりもコンタクト抵抗が小さくな
り、デバイスの低消費電力と高速動作とが可能になる。

【０１５４】特に、ＳｉＧｅ層３６ｎ，３６ｐに接触す
るように、タングステン（Ｗ）からなるソース・ドレイ
ンコンタクトＷ層４５ｎ，４５ｐを設けているので、非
常に低いコンタクト抵抗が得られる。

【０１５５】すなわち、本実施形態では、上記第３の実
施形態の効果を発揮しながら、コンタクト抵抗の低減を
図ることができる。

【０１５６】（その他の変形形態）上記第１〜第６の実
施形態では、ゲート電極の下にゲート絶縁膜を設けたＭ
ＯＳ型電界効果トランジスタについて説明したが、本発
明はかかる実施形態に限定されるものではない。特に、
最上層に絶縁膜があるヘテロＭＯＳ構造ではなく、ヘテ
ロ界面を用いる電界効果トランジスタならば、絶縁膜を
用いないショットキー接合を用いるデバイスでも実施可
能であり、抵抗の低減効果を得ることが可能になり、デ
バイスの低消費電力高速動作上有利となる。

【０１５７】上記第１〜第６の実施形態では、δドープ
層を形成したが、本発明はかかる実施形態に限定される
ものではなく、δドープ層を設けなくても本発明の効果
を発揮することは可能である。また、δドープ層を形成
する場合でも、スペーサー層は必ずしも必要でない。

【０１５８】上記第１，第２，第３，第５，第６の実施
形態におけるＳｉＧｅ層に変えて、Ｃを微量添加したＳ
ｉＧｅＣ層を設けてもよい。

【０１５９】また、上記第１，第２，第３，第５，第６
の実施形態においては、ＳｉＧｅＣ層とＳｉＧｅ層との
上下関係を逆にしてもよいものとする。その場合、第
５，第６の実施形態では、ソース・ドレイン領域におけ
るＳｉＧｅＣ層の直上にソース・ドレインコンタクトＷ
層を形成すればよい。

【０１６０】

【発明の効果】本発明の第１の半導体装置によれば、電
界効果トランジスタを有する半導体装置において、Ｓｉ
層とＣの組成比ｙが０．０１〜０．０３であるＳｉ
_1-x-y Ｇｅ _x Ｃ_y 層とを設け、Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層
内に形成されるキャリア蓄積層をチャネルとして利用す
るようにしたので、動作速度が大きく、かつ信頼性の高
い電界効果型トランジスタを有する半導体装置の提供を
図ることができる。

【０１６１】本発明の第２の半導体装置によれば、Ｓｉ
_1-x-y Ｇｅ_x Ｃ_y 層を含む第１の半導体層−第２の半導
体層間にチャネルとなるバンド不連続部を形成させた電
界効果トランジスタを有する半導体装置において、ソー
ス・ドレイン領域を第３の半導体層及び第３の半導体層
よりもバンドギャップの大きい第４の半導体層により構
成し、この第３の半導体層の直上に低抵抗の導体膜から
なるソース・ドレインコンタクト層とを設けたので、ヘ
テロ接合を利用した動作速度の高いかつソース・ドレイ
ンコンタクト抵抗の小さい半導体装置の提供を図ること
ができる。

【０１６２】この半導体装置の構造は、本発明の半導体
装置の製造方法により容易に実現することができる。

【図面の簡単な説明】

【図１】第１の実施形態に係るＳｉＧｅＣ系ＨＣＭＯＳ
デバイスの構造を示す断面図である。

【図２】ＨＣＭＯＳデバイス内のＳｉＧｅＣ層の格子歪
みのＧｅ組成率及びＣ組成率に対する依存性を示す図で
ある。

【図３】ＳｉＧｅＣ系ＨＣＭＯＳデバイスのＳｉＧｅＣ
層とＳｉ層との間において格子整合あるいは引っ張り歪
みを生じるＳｉ，Ｇｅ，Ｃの組成率との関係を示す図で
ある。

【図４】ＳｉＧｅＣ層のＣ組成比とエネルギーギャップ
値との関係を示す図である。

【図５】第１の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図６】第２の実施形態におけるＳｉＧｅＣ層の組成と
格子不整合による歪みとの関係を示す図である。

【図７】第２の実施形態に係る格子整合系ＳｉＧｅＣ−
ＨＣＭＯＳデバイスのバンドーラインナップを示す図で
ある。

【図８】第３の実施形態に係る量子井戸構造のチャネル
を有するＨＣＭＯＳデバイスの構造を示す断面図であ
る。

【図９】第３の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図１０】第４の実施形態に係るＨＣＭＯＳデバイスの
構造を示す断面図である。

【図１１】第４の実施形態に係るＨＣＭＯＳデバイスの
製造工程のうちの前半部分を示す断面図である。

【図１２】第４の実施形態に係るＨＣＭＯＳデバイスの
製造工程のうちの後半部分を示す断面図である。

【図１３】第５の実施形態に係るＨＣＭＯＳデバイスの
構造を示す断面図である。

【図１４】第６の実施形態に係るＨＣＭＯＳデバイスの
構造を示す断面図である。

【図１５】従来のＨＣＭＯＳデバイスの構造を示す断面
図である。

【図１６】従来のＨＣＭＯＳデバイスのヘテロ界面に導
入される格子不整合歪みによる転位等の欠陥を示す図で
ある。

【符号の説明】

１０ Ｓｉ基板 １１ ｐウェル １２ ｎウェル １３ Ｓｉ層 １４ ＳｉＧｅＣ層 １５ ＳｉＧｅ層 １６ ソース・ドレイン領域 １７ Ｓｉ層 １８ ゲート電極 １９ ゲート絶縁膜 ２１ ソース・ドレイン電極 ２５ ソース・ドレインコンタクトＷ層 ３０ Ｓｉ基板 ３１ ｐウェル ３２ ｎウェル ３３ 第１のＳｉ層 ３４ ＳｉＧｅＣ層 ３５ 第２のＳｉ層 ３６ ＳｉＧｅ層 ３７ 第３のＳｉ層 ３８ ゲート電極 ３９ ゲート絶縁膜 ４１ ソース・ドレイン電極 ４２ ソース・ドレイン領域 ４５ ソース・ドレインコンタクトＷ層 ５０ Ｓｉ基板 ５１ｎ ｐ−ウェル ５１ｐ ｎ−ウェル ５２ ＳｉＧｅバッファ層 ５３ δドープ層 ５４ スペーサー層 ５５ ｉ−Ｓｉ層 ５６ ｉ−Ｓｉ1-xＧｅx層 ５７ ｉ−Ｓｉ層 ５８ ゲート絶縁膜 ５９ ソース・ドレイン領域 ６１ ソース・ドレインコンタクトＷ層 ６３ Ａｌソース・ドレイン電極 ６５ ゲート電極 ６６ 第１層目の絶縁膜 ６７ ｎ−チャネル ６８ ｐ−チャネル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 政勝 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 上野山 雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 熊渕 康仁 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F048 AA08 AC03 BA04 BA14 BC18 BC19 BD09 BE03 BF02 BF07 BG13 5F140 AA05 AA10 AB03 AC01 BA01 BA05 BB18 BB19 BC12 BE07 BF01 BF04 BG27 BG32 BG38 BJ05 BJ11 BK13 BK21 BK26 BK29 BK31 BK40 CB04 CB08

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基板の一部に形成され、ゲート電
   極とソース・ドレイン領域と該ソース・ドレイン領域間
   のチャネル領域とを有する電界効果トランジスタを備え
   ている半導体装置であって、 上記チャネル領域には、 Ｓｉ層と、 上記Ｓｉ層に接して形成され、Ｃの組成比ｙが０．０１
   〜０．０３であるＳｉ _1-x-y Ｇｅ_x Ｃ_y 層（０≦ｘ≦
   １，０＜ｙ≦１）とが設けられていて、 Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層内における上記Ｓｉ層に近接し
   た領域にはキャリア蓄積層が形成されていることを特徴
   とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 上記Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層の各元素の組成比は、上記
   Ｓｉ_1-x-y Ｇｅ_x Ｃ_y層と上記Ｓｉ層とが格子整合する
   組成比に調整されていることを特徴とする半導体装置。
3. 【請求項３】 請求項１に記載の半導体装置において、 上記Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層は、上記Ｓｉ層よりも小さ
   い格子定数を有し、かつ格子緩和を生じない膜厚を有し
   ていることを特徴とする半導体装置。
4. 【請求項４】 請求項１〜３に記載の半導体装置におい
   て、 上記半導体基板上に形成され、単一組成の半導体層をチ
   ャネル領域とするＭＯＳトランジスタをさらに備えてい
   ることを特徴とする半導体装置。
5. 【請求項５】 請求項１〜４のうちいずれか１つに記載
   の半導体装置において、 上記キャリア蓄積層に蓄積されるキャリアは負のキャリ
   アであることを特徴とする半導体装置。
6. 【請求項６】 請求項１〜５のうちいずれか１つに記載
   の半導体装置において、 上記Ｓｉ層内の上記Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層に近接した
   領域には、上記キャリア蓄積層にキャリアを供給するた
   めのキャリア供給層がさらに形成されていることを特徴
   とする半導体装置。
7. 【請求項７】 半導体基板上に形成された少なくとも１
   つの電界効果トランジスタを備えた半導体装置であっ
   て、 上記電界効果トランジスタは、 Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層（０≦ｘ≦１，０≦ｙ≦１）を
   含む第１の半導体層、上記第１の半導体層とはバンドギ
   ャップの異なる半導体により構成される第２の半導体
   層、及び上記第１，第２の半導体層の間の界面付近の領
   域に形成されたキャリア蓄積層を有するチャネル領域
   と、 第３の半導体層及び該第３の半導体層よりもバンドギャ
   ップの大きい半導体で構成される第４の半導体層を有す
   るソース・ドレイン領域と、 上記第３の半導体層の直上に形成された低抵抗の導体膜
   からなるソース・ドレインコンタクト層とを備えている
   ことを特徴とする半導体装置。
8. 【請求項８】 請求項７に記載の半導体装置において、 上記第１の半導体層と上記第３の半導体層とは共通の第
   １の半導体膜により構成され、 上記第２の半導体層と上記第４の半導体層とは共通の第
   ２の半導体膜により構成され、 上記第２の半導体膜は、上記第１の半導体膜の上に形成
   されていることを特徴とする半導体装置。
9. 【請求項９】 請求項７に記載の半導体装置において、 上記第１の半導体層と上記第３の半導体層とは互いに異
   なる半導体膜により構成され、 上記第３の半導体層は上記第１の半導体層の上方に形成
   されており、 上記第４の半導体層は、上記第３の半導体層の上に形成
   されていることを特徴とする半導体装置。
10. 【請求項１０】 Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 層（０≦ｘ≦
    １，０≦ｙ≦１）を含む第１の半導体層と、上記第１の
    半導体層とは異なるバンドギャップを有する第２の半導
    体層と、上記第１，第２の半導体層の間の界面付近の領
    域に形成されたチャネルとなるキャリア蓄積層とを有
    し、電界効果トランジスタとして機能する半導体装置の
    製造方法であって、 半導体基板の電界効果トランジスタ形成領域に、第３の
    半導体層と、該第３の半導体層よりも大きいバンドギャ
    ップを有する第４の半導体層とを順次形成する第１の工
    程と、 上記第４の半導体層の上方に導体膜を堆積した後、該導
    体膜をパターニングしてゲート電極を形成する第２の工
    程と、 上記ゲート電極の両側方に位置する上記電界効果型トラ
    ンジスタ形成領域に少なくとも上記キャリア蓄積層に達
    する深さまで不純物を導入して、ソース・ドレイン領域
    を形成する第３の工程と、 上記ソース・ドレイン領域における上記第４の半導体層
    を、少なくとも上記第３の半導体層が露出するまでエッ
    チングにより除去する第４の工程と、 上記第３の半導体層の露出した面上に低抵抗の導体膜か
    らなるソース・ドレインコンタクト層を形成する第５の
    工程とを備えていることを特徴とする半導体装置の製造
    方法。
11. 【請求項１１】 請求項１０に記載の半導体装置の製造
    方法において、 上記第１の工程は、上記第１及び第３の半導体層を共通
    の第１の半導体膜で構成し、上記第２及び第４の半導体
    層を共通の第２の半導体膜で構成するように行うことを
    特徴とする半導体装置の製造方法。
12. 【請求項１２】 請求項１０に記載の半導体装置の製造
    方法において、 上記第１の工程の前に、上記第１及び第２の半導体層を
    形成する工程をさらに備え、 上記第１の工程は、上記第１の半導体層の上方に第３の
    半導体層を形成するように行うことを特徴とする半導体
    装置の製造方法。
13. 【請求項１３】 請求項１０〜１２のうちいずれか１つ
    に記載の半導体装置の製造方法において、 上記第４の工程は、上記第３の半導体層と上記第４の半
    導体層とに対するエッチング選択比の高いエッチング条
    件で行うことを特徴とする半導体装置の製造方法。