JPH0344077A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0344077A JPH0344077A JP17997089A JP17997089A JPH0344077A JP H0344077 A JPH0344077 A JP H0344077A JP 17997089 A JP17997089 A JP 17997089A JP 17997089 A JP17997089 A JP 17997089A JP H0344077 A JPH0344077 A JP H0344077A
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- high resistance
- epitaxial
- semiconductor substrate
- polysilicon
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- Pending
Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置におけるＮＭＯＳ）ランマスタ
の製造方法に関する。
の製造方法に関する。
この発明は、半導体装置におけるＭＯＳ）ランマスタの
製造方法において、ソース及びドレイン領域の下部に高
抵抗の層を設＆Ｊることにより、ソースとドレインの間
のバンチスルー等のリーク電流を少なくするようにした
ものである。
製造方法において、ソース及びドレイン領域の下部に高
抵抗の層を設＆Ｊることにより、ソースとドレインの間
のバンチスルー等のリーク電流を少なくするようにした
ものである。
従来、第２図に示すように半導体装置におけるＭＯＳト
ランジスタにおいて、ポリシリコン３のパターニング後
、リンまたはヒ素のイオン注入によりＮ−層４の形成を
行い＋ａｌ、その後スペーサ５を設け、イオン注入によ
りＮ４層９を形成する（ｂｌようにした半導体装置の製
造方法が知られていた。
ランジスタにおいて、ポリシリコン３のパターニング後
、リンまたはヒ素のイオン注入によりＮ−層４の形成を
行い＋ａｌ、その後スペーサ５を設け、イオン注入によ
りＮ４層９を形成する（ｂｌようにした半導体装置の製
造方法が知られていた。
しかし、従来の半導体装置はソース及びドレイン領域で
あるＮ゛層９すぐ下にＰ型の半導体基板１があるためＰ
Ｎ接合部ができ、この接合部の容量のため、動作スピー
ドが遅くなる欠点や、接合部に電圧をかけた場合、ワー
ク電流が流れるという欠点や、ＰチャネルＭＯ３）ラン
マスタを同し半導体基板１の上に設けて回路動作などを
行った場合、ランチアンプを起こす等の欠点などを有し
ていた。
あるＮ゛層９すぐ下にＰ型の半導体基板１があるためＰ
Ｎ接合部ができ、この接合部の容量のため、動作スピー
ドが遅くなる欠点や、接合部に電圧をかけた場合、ワー
ク電流が流れるという欠点や、ＰチャネルＭＯ３）ラン
マスタを同し半導体基板１の上に設けて回路動作などを
行った場合、ランチアンプを起こす等の欠点などを有し
ていた。
そこで、この発明は従来のこのような欠点を解決するた
め、動作スピードを早くし、リーク電流を小さくし、他
の素子と合わせて使ってもランチアンプが起こらないこ
とを目的としている。
め、動作スピードを早くし、リーク電流を小さくし、他
の素子と合わせて使ってもランチアンプが起こらないこ
とを目的としている。
上記問題点を解決するために、この発明は溝６の形成後
に、窒素または酸素のイオン注入により、高抵抗層７を
形成し、その上にエピ層８をエピ成長させてソース及び
ドレイン領域を形成する工程とし、ＭＯＳ）ランマスタ
の動作速度を早くし、リーク電流を小さくしランチアン
プを防止するようにした。
に、窒素または酸素のイオン注入により、高抵抗層７を
形成し、その上にエピ層８をエピ成長させてソース及び
ドレイン領域を形成する工程とし、ＭＯＳ）ランマスタ
の動作速度を早くし、リーク電流を小さくしランチアン
プを防止するようにした。
上記のように構成された半導体装置におけるＭＯＳ）ラ
ンマスタにすると、ソース及びドレイン領域であるエピ
層８と半導体基板１の間に窒素または酸素のイオン注入
で作った高抵抗層７があり、この誘電率が半導体基板の
３分の１程度であるためエピＮ８の容量値が小さくなり
、動作スピードが早く、リークも少なくラッチアップも
起きないようにすることができるのである。
ンマスタにすると、ソース及びドレイン領域であるエピ
層８と半導体基板１の間に窒素または酸素のイオン注入
で作った高抵抗層７があり、この誘電率が半導体基板の
３分の１程度であるためエピＮ８の容量値が小さくなり
、動作スピードが早く、リークも少なくラッチアップも
起きないようにすることができるのである。
以下に、この発明の実施例を図面に基づいて説明する。
第１図ｔａ＋において、半導体基板１の上に絶縁膜２を
形成し、その上にポリシリコン３をパターニングする。
形成し、その上にポリシリコン３をパターニングする。
そしてリンまたはヒ素を選択的にイオン注入し、Ｎ−層
４を形成する。その後、ポリシリコンの側面にスペーサ
ー５を設ける。そして半導体基板１を選択的にエツチン
グし、溝６を形成する。（第１図（ｂ））そして、この
溝に窒素または酸素のイオン注入を行い、高抵抗７を形
成する。（第１図（Ｃ））次にこの高抵抗層７の上にリ
ンまたはヒ素を加えながら、エピ層８を成長させる。（
第１図（ｄ）） 以上のような実施例において、エピ層８の下に誘電率が
小さい高抵抗層７があるため、動作スピ−ドが早く、リ
ークも小さくランチアンプも起こさないようにできる。
４を形成する。その後、ポリシリコンの側面にスペーサ
ー５を設ける。そして半導体基板１を選択的にエツチン
グし、溝６を形成する。（第１図（ｂ））そして、この
溝に窒素または酸素のイオン注入を行い、高抵抗７を形
成する。（第１図（Ｃ））次にこの高抵抗層７の上にリ
ンまたはヒ素を加えながら、エピ層８を成長させる。（
第１図（ｄ）） 以上のような実施例において、エピ層８の下に誘電率が
小さい高抵抗層７があるため、動作スピ−ドが早く、リ
ークも小さくランチアンプも起こさないようにできる。
この発明は、以上説明したように半導体装置においてＭ
ＯＳ）ランマスタのソース及びドレイン領域になる部分
の下に高抵抗層を設け、ソース及ヒトレイン領域をエピ
成長させたエピ層で作るという構造で動作スピードを早
くし、リークを小さくし、ランチアンプを抑える効果が
ある。
ＯＳ）ランマスタのソース及びドレイン領域になる部分
の下に高抵抗層を設け、ソース及ヒトレイン領域をエピ
成長させたエピ層で作るという構造で動作スピードを早
くし、リークを小さくし、ランチアンプを抑える効果が
ある。
第１図はこの発明にかかる半導体装置の製造方法の工程
順断面図、第２図は従来の半導体装置の製造方法の工程
順断面図である。 ・半導体基板 ・絶縁膜 ・ポリシリコン ・Ｎ−層 ・スペーサー ６ ・ ・ ・溝 ７・・・高抵抗層 ８・ ・ ・エピ層 ９・・・Ｎ４層
順断面図、第２図は従来の半導体装置の製造方法の工程
順断面図である。 ・半導体基板 ・絶縁膜 ・ポリシリコン ・Ｎ−層 ・スペーサー ６ ・ ・ ・溝 ７・・・高抵抗層 ８・ ・ ・エピ層 ９・・・Ｎ４層
Claims (1)
- 半導体基板の表面に絶縁膜を作る工程と、前記絶縁膜の
上にポリシリコンをパターニングする工程と、前記半導
体基板の上からシリコンをイオン注入する工程と、前記
ポリシリコンの側面にスペーサーを設ける工程と、前記
スペーサーの横を選択的にエッチングし溝を形成する工
程と、前記溝に酸素または窒素をイオン注入する工程と
、前記溝に選択的にリンまたはヒ素をドープしたシリコ
ンをエピ成長させる工程とからなる半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17997089A JPH0344077A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17997089A JPH0344077A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344077A true JPH0344077A (ja) | 1991-02-25 |
Family
ID=16075166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17997089A Pending JPH0344077A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344077A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554871A (en) * | 1994-11-09 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor with nitrogen doping |
| EP0700096A3 (en) * | 1994-09-01 | 1996-11-06 | Nec Corp | SOI field effect transistor and manufacturing method |
| JP2003526943A (ja) * | 2000-03-13 | 2003-09-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 深い接合を有するソース／ドレイン領域を形成する方法 |
| KR100678465B1 (ko) * | 2005-02-03 | 2007-02-02 | 삼성전자주식회사 | 선택적인 에피택셜 반도체층의 형성방법 |
-
1989
- 1989-07-11 JP JP17997089A patent/JPH0344077A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700096A3 (en) * | 1994-09-01 | 1996-11-06 | Nec Corp | SOI field effect transistor and manufacturing method |
| US5554871A (en) * | 1994-11-09 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor with nitrogen doping |
| US5731233A (en) * | 1994-11-09 | 1998-03-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor and method of manufacturing the same |
| US5911103A (en) * | 1994-11-09 | 1999-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor and method of manufacturing the same |
| US6159783A (en) * | 1994-11-09 | 2000-12-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor and method of manufacturing the same |
| US6287906B1 (en) | 1994-11-09 | 2001-09-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor and method of manufacturing the same |
| JP2003526943A (ja) * | 2000-03-13 | 2003-09-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 深い接合を有するソース／ドレイン領域を形成する方法 |
| JP4889901B2 (ja) * | 2000-03-13 | 2012-03-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 深い接合を有するソース／ドレイン領域を形成する方法 |
| KR100678465B1 (ko) * | 2005-02-03 | 2007-02-02 | 삼성전자주식회사 | 선택적인 에피택셜 반도체층의 형성방법 |
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