JPS61183917A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS61183917A
JPS61183917A JP60022937A JP2293785A JPS61183917A JP S61183917 A JPS61183917 A JP S61183917A JP 60022937 A JP60022937 A JP 60022937A JP 2293785 A JP2293785 A JP 2293785A JP S61183917 A JPS61183917 A JP S61183917A
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常雄 小倉
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野〕 本発明は、エピタキシャル・ウェーハに代わる素子ウェ
ーハ形成工程を有する半導体装置の製造方法に関する。
〔発明の技術的背景とその問題点〕
電力用半導体素子等において、定格電圧の向上と共に気
相成長により形成されるエピタキシャル・ウェーへの比
抵抗をますます高くすることが必要になっている。しか
しながら、高不純物濃度半導体基板を用いた場合この上
に高抵抗エピタキシャル層を形成することは、半導体基
板からの不純物の混入があるために難しく、例えばｎ−
型層が１０００−ｃｒＲ以上であるｎ”−ｎ−接合を持
つエピタキシャル・ウェーハを形成することは非常に困
難である。
また導電変調型ＭＯＳＦＥＴ等においては、ρ“型基板
にｎ＋型層、ｎ−型層を順次エピタキシャル成長させる
場合があるが、このようなエピタキシャル・ウェーハを
形成する場合、ｎ＋−ｐ＋接合界面で不純物のコンベン
セイションが起こり、所望の接合特性を得ることが難し
い。高不純物濃度層内にこれと逆導電型の高不純物濃度
層を拡散法により形成する場合にも同様の問題がある。
〔発明の目的〕
本発明は、上記した問題を解決した素子ウェーハ形成工
程を有する半導体装置の製造方法を提供することを目的
とする。
〔発明の概要〕
本発明においては、鏡面研磨された第１．第２の半導体
基板の研磨面同士を清浄な雰囲気下で接触させ、２００
℃以上の熱処理を行なって一体化した素子ウェーハを形
成する。この場合、第１゜第２の半導体基板の少なくと
も研磨面、即ち接着すべき面はいずれも第１導電型の高
不純物濃度層を有するものとする。例えば、高抵抗ｎ−
型半導体基板と高不純物濃度ｎ＋半導体基板とを直接接
着して一体化する場合にｎ−型半導体基板の研磨面側に
高不純物濃度ｎ＋型層を形成しておき、これによりｎ＋
−ｎ−ウェーハを形成する。
直接接着法による素子ウェーハの形成工程は次の通りで
ある。まず二枚の半導体基板の被接着面を鏡面研磨して
表面粗さ５００Å以下に形成する。
そして半導体基板の表面状態によっては脱脂およびステ
ィンフィルム除去の前処理を行なう。８１基板であれば
、この前処理は例えば、Ｈ２０２＋Ｈ２８０４→王水ボ
イル→１−ＩＦのような工程とする。この後基板を清浄
な水で数分程度水洗し、室温でのスピンナ乾燥による脱
水処理をする。この脱水処理は鏡面研磨面に過剰に吸着
している水分を除去するためのもので、吸着水分の殆ど
が揮散するような１００℃以上の加熱乾燥は避けること
が重要である。その後両基板を、クラス１以下の清浄な
雰囲気下で実質的に異物が介在しない状態で研磨面同士
を接着させ、２００℃以上で熱処理する。Ｓｉ基板の場
合好ましい熱処理温度は１０００℃〜１２００℃である
。
〔発明の効果〕
本発明によれば、同じ導電型の高不純物濃度層を有する
半導体基板同士を直接接着して素子ウェーハを形成する
ことにより、次のような効果が得られる。先ず、従来の
気相エピタキシャル法では不可能であった高抵抗層を有
する素子ウェーハを容易に形成することができる。また
例えば、ｎ−基板とｎ１！！板を接着する場合に本発明
では、ｎ−基板の研磨面に予めｎ＋型層を形成しておく
ことにより、接着面に接着の不充分な部分があっても電
流の迂回路が形成される結果、良好な接合特性を持つｎ
”−ｎ−ウェーハが得られる。また接着面の両側に同じ
導電型の高不純物濃度層があるため、界面に原因不明の
高抵抗層が出現するのを防止することができる。更に従
来の気相エピタキシャル法で例えば、ｐ　＋　　ｎ　＋
　＝ｎ−ウェー八を形成しようとすると、不純物のコン
ベンセーションにより良好な接合特性を１ｑることかで
きないが、本発明によれば、ｎ−基板の研磨面にｎ＋型
層を形成し、更にその表面にｐ＋型層を形成して、これ
とｐ１型基板とを接着して一体化することにより、その
ような問題を解決することができる。
〔発明の実施例〕
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｃ）は、ｎ”−ｎ−ウェーハを接着法
により形成してｐｎ−ｎ＋ダイオードを製造する実施例
の工程を示す。まず第１図（ａ）に示すように、鏡面研
磨された高抵抗のｎ−型Ｓ１基板（第１の半導体基板）
１１の研磨面にｎ＋型１２を拡散形成したものと、同じ
く鏡面研磨されたｎ＋型Ｓｉ基板（第２の半導体基板）
１３を用意する。これらの基板の研磨面を脱脂処理し、
水洗してスピンナ乾燥をした後、クラス１以下の清浄な
雰囲気下で第１図（ｂ）に示すように研磨面同士を接着
し、１０００〜１２００℃程度の熱処理をしてｎ−−ｎ
＋ウェーハを得る。この後、必要ならばｎ−型３ｉ基板
１１側を研磨して所定のｎ−型層厚みを得、第１図（Ｃ
）に示すようにｐ＋型層１４を拡散形成し、ｉ！橿１５
．１６を形成してｐｎ−ｎ＋ダイオードを製造した。
この実施例によれば、第１図（Ｃ）に示すように接着面
に不完全な接着部１７があっても、この部分を覆ってｎ
＋型層１２があるために電流は矢印で示すように流れる
ことになり、不完全接着部１７の影響を受けない。また
接着界面に高抵抗層が生じることもなく、接着部の抵抗
は充分小さいものとなる。更に逆バイアスをかけた場合
、ｐ＋型層１４から伸びる空乏層はｎ＋型層１２で止め
られるので、空乏層が不完全接着部１７に達することが
なく、従ってリーク電流の増大が防止される。
また、ｎ”高抵抗層はエピタキシャル法により形成され
たものでないから、充分な厚みを持った充分高抵抗の層
とすることができ、しかも接着後に研磨することにより
ｎ−型層の厚みを容易に所定値に設定することも可能で
ある。
この実施例では第１導電型としてｎ型を選んだが、第１
導電型としてｐ型を選んでｐ−−ｏ＋ウェーハを形成し
てダイオードを作る場合にも同様に本発明を適用するこ
とができる。
第２図（ａ）〜（ｃ）は、ｐ　＋　　ｎ　＋　　ｎ−ウ
ェー八を直接接着法により形成して導電変調型ＭＯ８Ｆ
ＥＴを製造した実施例の工程を示す。第２図（ａ）に示
すように、鏡面研磨されたｎ−型Ｓｉ基板（第１の半導
体基板）２１の研磨面にｎ＋型１１２２を拡散形成し、
更にその表面にｐ＋型層２３を拡散形成したものと、同
じく鏡面研磨されたｐ＋型Ｓｉ基板（第２の半導体基板
）２４を用□゛　　　意する。ｎ＋型１１２２は例えば
表面濃度−１×１０目／ｃＩＲ３，厚み１５μｍとし、
ｐ＋型層２３は例えば表面濃度５Ｘ１０　　／α３．厚
み２μｍとする。この様な基板を先の実施例と同様に、
前処理をし、第２図（ｂ）に示すように清浄な雰囲気下
で研磨面同士を接着し、熱処理して一体化する。
こうして得られたｐ＋　−ｎ　４−　　ｎ−ウェー八を
用いて、第２図（Ｃ）に示すように導電変調型ＭＯ８Ｆ
ＥＴを製造する。即ち、ｎ−型基板２１側を必要に応じ
て所定厚みになるように研磨した後、ｐ型ベース層２５
．ｎ＋型エミッタ層２６を二重拡散法により形成し、ゲ
ート絶縁膜２７を介してゲート電極２８を形成し、更に
ソース電極２９、ドレインＮ極３０を形成して、導電変
調型ＭＯ８ＦＥＴが完成する。
この実施例によれば、ｐ＋型基板にエピタキシャル法に
よりｎ＋型層、ｎ−型層を順次成長させる場合と異なり
、不純物のコンベンセーションがなく、良好な高濃度層
間接合が形成される。また、ｐ“型基板２４とｎ“型層
２４°のみが形成されたｎ−型基板を接着させず、ｎ＋
型！！ｉ２２の表面にｐ＋型層２３を形成しておくこと
によって、先の実施例と同様に接着面での抵抗を充分に
低いものとすることができる。しかもｎ”型層の抵抗値
と厚みを任意に設定することができ、例えば耐圧１８０
０Ｖ以上の高耐圧素子を実現することが可能である。
この実施例は第１導電型がｐ型、第２導電型がｎ型の例
であるが、先の実施例で説明したように、これらの関係
を逆にしてｎ　＋　−ｏ　＋　　ｐ−ウェー八を作り、
導電変調型ＭＯＳＦＥＴ等を製造する場合にも本発明は
有効である。
第３図（ａ）〜（Ｃ）は、ｎ　＋−ｐ　＋　−ｎ−−ｐ
＋ウェーハを直接接着法により形成してゲートターンオ
フ・サイリスタ（０丁０）を製造する実施例の製造工程
を示す。第３図（ａ）に示すように、鏡面研磨された高
抵抗ｎ−型Ｓｉ基板（第１の半導体基板）３１を用意し
、その両面に１Ｘ１０１８／ｃｍ３程度のｐ＋型層３２
．３３を拡散形成し、更に研磨面側のｐ＋型層３３表面
にｌＸｌ０”／Ｃｍ”、深さ数μｍのｎ＋型層３４を形
成する。これとは別に、やはり鏡面研磨されたｎ＋型Ｓ
１基板（第２の半導体基板）を用意する。これらの基板
を先の実施例と同様の条件で第３図（ｂ）に示すように
直接接着して一体化し、ｎ　＋　　ｐ　＋　　ｎ　−ｐ
　＋″ウエーハ得る。この後第３図（Ｃ）に示すように
、エミッタとなるｎ＋基板３５側をメサエッチングして
ｐ＋型層３３を露出させ、カソード電極３６．ゲートＮ
極３７およびアノード電極３８を形成して、ＧＴＯを完
成する。
ＧＴＯではよく知られているように、ｐベース層の横方
向抵抗が低い程、ターンオフ電流を小さくすることがで
きる。第３図（Ｃ）の構造のｎ“エミツタ層を従来のよ
うに拡散で形成する方法では、ｐ＋ベース層の表面近傍
のｐ型不純物がｎ＋拡散によって打ち消されるため、所
定のｐベース槓方向抵抗を実現するためには長時間のｐ
ベース拡散が必要であり、従ってまたその不純物濃度の
制御も難しかった。これに対して本実施例によれば、第
３図（ａ）で形成するｎ＋型層３４は非常に薄いもので
よく、制御性に優れ、またこのｎ＋型層３４があるため
にｎエミツタ層となるｎ＋型基板３５を接着した時にも
ｐ４′型Ｍ３３の不純物が打ち消されることはない。従
って、ｐベース層の濃度を高い精度で制御することがで
き、安定したターンオフ特性をもつＧＴＯを得ることが
できる。
この実施例の場合も上記各実施例と同様に、各部の導電
型の関係を逆にして、ｐ“−ｎ　＋　　ｏ　−−ｎゝウ
ェーハを形成するようにしてもよく、その場合にも本発
明の効果は変らない。
本発明は上記各実施例に限られるものではなく、例えば
半導体材料としてＧａＡＳ等の化合物半導体を用いる場
合等、その趣旨を逸脱しない範囲で種々変形して実施す
ることができる。
【図面の簡単な説明】
第１図（ａ）〜（Ｃ）は本発明の一実施例によるダイオ
ードの製造工程を示す図、第２図（ａ）〜（Ｃ）は他の
実施例による導電変調型ＭＯ８ＦＥＴの製造工程を示す
図、第３図（ａ）〜（Ｃ）は更に他の実施例によるＧＴ
Ｏの製造工程を示す図である。 １１・・・ｎ−型５ｉ基板（第１の半導体基板）、１２
・・・ｎ＋型層、１３・・・ｎゝ型３ｉ基板（第２の半
導体基板）、１４・・・ｐ”型層、１５・・・アノード
電極、１６・・・カソード電極、１７・・・不完全接着
部、２１・・・ｎ−型３ｉ基板（第１の半導体基板）、
２２・・・ｎ＋型層、２３・・・ｐ＋型層、２４・・・
ｐ＋型Ｓｉ基板（第２の半導体基板）、２５・・・ｐ型
ベース層、２６・・・ｎ＋型エミッタ層、２７・・・ゲ
ート絶縁膜、２８・・・ゲート電極、２９・・・ソース
電極、３０・・・ドレイン電極、３１・・・ｎ−型Ｓｉ
基板（第１の半導体基板）、３２．３３・・・ｐ＋型層
、３４・・・ｎ＋型層、３５・・・ｎ＋型３ｉ基板（第
２の半導体基板）、３６・・・カソード電極、３７・・
・ゲート電極、３８・・・アノード電極。 出願人代理人　弁理士　鈴江武彦 第１図

Claims (4)

    【特許請求の範囲】
  1. （１）表面が鏡面研磨され少なくともその研磨面に第１
    導電型の高不純物濃度層を有する第１の半導体基板と、
    表面が鏡面研磨され少なくともその研磨面に第１導電型
    の高不純物濃度層を有する第２の半導体基板とを、清浄
    な雰囲気下で研磨面同士を密着させ２００℃以上の熱処
    理をして一体化して素子ウェーハを形成する工程を有す
    ることを特徴とする半導体装置の製造方法。
  2. （２）第１の半導体基板は、第１導電型の高抵抗基板の
    鏡面研磨面に第１導電型の高不純物濃度層を形成したも
    のであり、第２の半導体基板は全体が第１導電型の高不
    純物濃度層であり、これらを一体化してｎ＾＋−ｎ＾−
    またはｐ＾＋−ｐ＾−ウェーハを形成する特許請求の範
    囲第１項記載の半導体装置の製造方法。
  3. （３）第１の半導体基板は、第２導電型の高抵抗基板の
    鏡面研磨面に第２導電型の高不純物濃度層を形成し、更
    にその表面に第１導電型の高不純物濃度層を形成したも
    のであり、第２の半導体基板は全体が第１導電型の高不
    純物濃度層であり、これらを一体化してｎ＾＋−ｐ＾＋
    −ｐ＾−またはｐ＾＋−ｎ＾＋−ｎ＾−ウェーハを形成
    する特許請求の範囲第１項記載の半導体装置の製造方法
    。
  4. （４）第１の半導体基板は、第１導電型の高抵抗基板の
    両面に第２導電型の高不純物濃度層を形成し、更にその
    鏡面研磨面側に第１導電型の高不純物濃度層を形成した
    ものであり、第２の半導体基板は全体が第１導電型の高
    不純物濃度層であり、これらを一体化してｎ＾＋−ｐ＾
    ＋−ｎ＾−−ｐ＾＋またはｐ＾＋−ｎ＾＋−ｐ＾−−ｎ
    ＾＋ウェーハを形成する特許請求の範囲第１項記載の半
    導体装置の製造方法。
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