JPH04186815A - シリコンオンインシュレータ基板の製造方法 - Google Patents
シリコンオンインシュレータ基板の製造方法Info
- Publication number
- JPH04186815A JPH04186815A JP2314433A JP31443390A JPH04186815A JP H04186815 A JPH04186815 A JP H04186815A JP 2314433 A JP2314433 A JP 2314433A JP 31443390 A JP31443390 A JP 31443390A JP H04186815 A JPH04186815 A JP H04186815A
- Authority
- JP
- Japan
- Prior art keywords
- silicon wafer
- silicon
- tantalum thin
- thin layer
- tantalum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000012212 insulator Substances 0.000 title claims 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 40
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 40
- 239000010703 silicon Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 36
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910052715 tantalum Inorganic materials 0.000 claims abstract description 28
- 238000010438 heat treatment Methods 0.000 claims abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 4
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 4
- 239000000853 adhesive Substances 0.000 claims description 5
- 230000001070 adhesive effect Effects 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 abstract description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 13
- 239000010408 film Substances 0.000 abstract description 11
- 239000011261 inert gas Substances 0.000 abstract description 8
- 239000010409 thin film Substances 0.000 abstract description 7
- 238000004544 sputter deposition Methods 0.000 abstract description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 2
- 229910001873 dinitrogen Inorganic materials 0.000 abstract description 2
- 238000001704 evaporation Methods 0.000 abstract 1
- 230000008020 evaporation Effects 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 33
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052726 zirconium Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- TWRSDLOICOIGRH-UHFFFAOYSA-N [Si].[Si].[Hf] Chemical compound [Si].[Si].[Hf] TWRSDLOICOIGRH-UHFFFAOYSA-N 0.000 description 1
- 210000001015 abdomen Anatomy 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 150000003481 tantalum Chemical class 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
シリコンオンインンユレータ基板（以下、ＳＯＩ基板と
云う。）の製造方法、特に、金属シリサイドよりなる低
抵抗の埋め込み層を有するＳ○■基板の製造方法に関し
、 抵抗の低い金属シリサイドを埋め込み層に使用し、しか
も、基板全面にわたって均一な接着強度が得られるよう
にするＳＯＩ基板の製造方法を提供することを目的とし
、 絶縁基板上にタンタルの薄層を形成し、このタンタルの
薄石上に第１のシリコンウェーハを重ね合わせ、不活性
ガス中において４００〜１，１００℃の温度に加熱して
接着するように構成する。
云う。）の製造方法、特に、金属シリサイドよりなる低
抵抗の埋め込み層を有するＳ○■基板の製造方法に関し
、 抵抗の低い金属シリサイドを埋め込み層に使用し、しか
も、基板全面にわたって均一な接着強度が得られるよう
にするＳＯＩ基板の製造方法を提供することを目的とし
、 絶縁基板上にタンタルの薄層を形成し、このタンタルの
薄石上に第１のシリコンウェーハを重ね合わせ、不活性
ガス中において４００〜１，１００℃の温度に加熱して
接着するように構成する。
本発明は、Ｓｏｌ基板の製造方法、特に、金属シリサイ
ドよりなる低抵抗の埋め込み層を有するＳＯＩ基板の製
造方法に関する。
ドよりなる低抵抗の埋め込み層を有するＳＯＩ基板の製
造方法に関する。
［従来の技術］
近年のコンピュータの高速化、高密度化にともない、Ｓ
ＯＩ基板による半導体装置間の電気的分離、および、埋
め込み層の低抵抗化が必要になってきている。
ＯＩ基板による半導体装置間の電気的分離、および、埋
め込み層の低抵抗化が必要になってきている。
埋め込み層を有するＳｏｌ基板の製造方法にはいくつか
の方法が知られている。
の方法が知られている。
第１の方法は、第３図に示すよう↓こ、第１のノリコン
ウェーハ４の表層にヒ素、ホウ素、リン等をイオン注入
し、このイオン注入された面が、表面に絶縁膜２の形成
された第２のシリコンウェーハｌに接触するように第１
のシリコンウェーハ４と第２のシリコンウェーハ１とを
重ね合わせ、加熱して相互に接着した後、第１のシリコ
ンウェーハ４を薄膜化する方法である。
ウェーハ４の表層にヒ素、ホウ素、リン等をイオン注入
し、このイオン注入された面が、表面に絶縁膜２の形成
された第２のシリコンウェーハｌに接触するように第１
のシリコンウェーハ４と第２のシリコンウェーハ１とを
重ね合わせ、加熱して相互に接着した後、第１のシリコ
ンウェーハ４を薄膜化する方法である。
第２の方法は、第４図に示すように、埋め込み層を低抵
抗化するために、絶縁膜２の形成された第２のシリコン
ウェーハ１の表面にチタン等の金属とシリコンとを同時
にスパッタして金属シリサイド膜５を形成した後、第１
のシリコンウェーハ４を重ね合わせて加熱し接着する方
法である。
抗化するために、絶縁膜２の形成された第２のシリコン
ウェーハ１の表面にチタン等の金属とシリコンとを同時
にスパッタして金属シリサイド膜５を形成した後、第１
のシリコンウェーハ４を重ね合わせて加熱し接着する方
法である。
第３の方法は、第５図に示すように、絶縁ＷＪ、２の形
成された第２のソリコンウェーハｌ上にチタン、ジルコ
ニウム、または、ハフニウムの金属薄膜６を形成した後
、第１のシリコンウェーハ４を重ね合わせて加熱し、金
属薄膜６と第１のシリコンウェーハ４とのシリサイド化
反応によって相互に接着する方法である。
成された第２のソリコンウェーハｌ上にチタン、ジルコ
ニウム、または、ハフニウムの金属薄膜６を形成した後
、第１のシリコンウェーハ４を重ね合わせて加熱し、金
属薄膜６と第１のシリコンウェーハ４とのシリサイド化
反応によって相互に接着する方法である。
第１の方法においては、第１のシリコンウェーハ４のイ
オン注入された領域が埋め込み層となるが、埋め込み層
を低抵抗化するためには埋め込み層の厚さを厚く形成す
る必要がある。埋め込み層が厚くなると、溝分離法、Ｌ
ＯＣＯ３法等による素子分離構造の形成が困難になると
云う欠点がある。
オン注入された領域が埋め込み層となるが、埋め込み層
を低抵抗化するためには埋め込み層の厚さを厚く形成す
る必要がある。埋め込み層が厚くなると、溝分離法、Ｌ
ＯＣＯ３法等による素子分離構造の形成が困難になると
云う欠点がある。
第２の方法においては、高温度中において金属ソリサイ
ド膜５の表面が平坦でなくなってしまうため、張り合わ
せ面の接着強度が低下すると云う欠点がある。
ド膜５の表面が平坦でなくなってしまうため、張り合わ
せ面の接着強度が低下すると云う欠点がある。
第３の方法においては、チタン、ジルコニウム、または
、ハフニウムのシリサイドは絶縁膜２との密着性が悪く
、絶縁膜２と金属ノリサイドとの界面において剥離が発
生することがあり、基板全面にわたって均一な接着が得
られないと云う欠点がある。
、ハフニウムのシリサイドは絶縁膜２との密着性が悪く
、絶縁膜２と金属ノリサイドとの界面において剥離が発
生することがあり、基板全面にわたって均一な接着が得
られないと云う欠点がある。
本発明の目的は、これらの欠点を解消することにあり、
抵抗の低い金属シリサイドを埋め込み層に使用し、しか
も、基板全面にわたって均一な接着強度が得られるよう
にするＳＯＩ基板の製造方法を提供することにある。
抵抗の低い金属シリサイドを埋め込み層に使用し、しか
も、基板全面にわたって均一な接着強度が得られるよう
にするＳＯＩ基板の製造方法を提供することにある。
［課題を解決するための手段］
上記の目的は、絶縁基板上にタンタルの薄層（３）を形
成し、このタンタルの薄層（３）上に第１のシリコンウ
ェーハ（４）を重ね合わせ、不活性ガス中において４０
０〜１ 、１００℃の温度に加熱して接着する工程を有
するＳｏｌ基板の製造方法によって達成される。なお、
前記の接着工程は減圧中において実行され、また、前記
の加熱温度は６００〜８００℃であることが効果的であ
る。
成し、このタンタルの薄層（３）上に第１のシリコンウ
ェーハ（４）を重ね合わせ、不活性ガス中において４０
０〜１ 、１００℃の温度に加熱して接着する工程を有
するＳｏｌ基板の製造方法によって達成される。なお、
前記の接着工程は減圧中において実行され、また、前記
の加熱温度は６００〜８００℃であることが効果的であ
る。
また、前記の絶縁基板は、第２のシリコンウェーハ（１
）の表面に二酸化シリコンまたは窒化シリコンよりなる
絶縁膜（２）が形成されていることでもよく、また、前
記の接着工程において、前記の絶縁基板と前記の第１の
シリコンウェーハ（４）との間に３ＭＶ／ｃｍの交番電
界を印加することが効果的である。さらに、前記の第１
のシリコンウェーハ（４）の前記タンタルの薄層（３）
との接着面にヒ素、ホウ素またはリンを１００Ｋｅ■以
下の注入工フルギーとＩ Ｘ １０ ”ｃｍ−”以上の
ドーズ量とをもってイオン注入することが効果的であり
、また、前記の接着工程に引き続き８００〜１，０００
”Ｃの温度において熱処理をなすことが好ましい。
）の表面に二酸化シリコンまたは窒化シリコンよりなる
絶縁膜（２）が形成されていることでもよく、また、前
記の接着工程において、前記の絶縁基板と前記の第１の
シリコンウェーハ（４）との間に３ＭＶ／ｃｍの交番電
界を印加することが効果的である。さらに、前記の第１
のシリコンウェーハ（４）の前記タンタルの薄層（３）
との接着面にヒ素、ホウ素またはリンを１００Ｋｅ■以
下の注入工フルギーとＩ Ｘ １０ ”ｃｍ−”以上の
ドーズ量とをもってイオン注入することが効果的であり
、また、前記の接着工程に引き続き８００〜１，０００
”Ｃの温度において熱処理をなすことが好ましい。
本発明に係るＳｏｌ基板の製造方法においては、第２図
（ａ）に示すように、絶縁膜２の形成された第２のシリ
コンウェーハ１上にタンタルの薄層３を形成し、その上
に第１のシリコンウェーハ４重ね合わせて加熱すると、
タンタルのｙｉＮ３中に第１のシリコンウェーハ４のノ
リコンが拡散し、反応して金属ソリサイド３１が形成さ
れ、タンタルの薄層３と第１のシリコンウェーハ４とは
良好に接着する。さらに熱処理を施すと、第２図（ｂ）
に示すようにシリサイド化が進行してタンタル１槽３は
すべてシリサイド化する。この状態においては、もはや
タンタルの薄層３と第１のシリコンウェーハ４との接着
面は存在しなくなり、むしろ、タンタルシリサイド３１
と絶縁膜２との密着力の方が問題となるが、タンタルシ
リサイド３１と絶縁膜２との密着性は良好で、剥離が発
生しないことが実験により確認されている。
（ａ）に示すように、絶縁膜２の形成された第２のシリ
コンウェーハ１上にタンタルの薄層３を形成し、その上
に第１のシリコンウェーハ４重ね合わせて加熱すると、
タンタルのｙｉＮ３中に第１のシリコンウェーハ４のノ
リコンが拡散し、反応して金属ソリサイド３１が形成さ
れ、タンタルの薄層３と第１のシリコンウェーハ４とは
良好に接着する。さらに熱処理を施すと、第２図（ｂ）
に示すようにシリサイド化が進行してタンタル１槽３は
すべてシリサイド化する。この状態においては、もはや
タンタルの薄層３と第１のシリコンウェーハ４との接着
面は存在しなくなり、むしろ、タンタルシリサイド３１
と絶縁膜２との密着力の方が問題となるが、タンタルシ
リサイド３１と絶縁膜２との密着性は良好で、剥離が発
生しないことが実験により確認されている。
以下、図面を参照っ＼、本発明の一実施例に係るＳＯＩ
基板の製造方法について説明する。
基板の製造方法について説明する。
第１図（ａ）参照
第２の７リコンウエーハ１の表面を熱酸化して０．２層
厚以上の二酸化シリコン絶縁１／ｊ２を形成する。
厚以上の二酸化シリコン絶縁１／ｊ２を形成する。
第１図（ｂ）参照
スパッタ法、版着法等を使用して、０．０４〜０．０８
１厚のタンタル薄層３を形成する。
１厚のタンタル薄層３を形成する。
第１図（ｃ）参照
第１図（ｃ）は接着装置の構成図である。図において、
１］は真空層であり、１２は不活性ガス供給口であり、
１３はガス排気口であり、１４はヒータであり、１５は
ヒータ用電源であり、１６はパルス電圧発生装置である
。
１］は真空層であり、１２は不活性ガス供給口であり、
１３はガス排気口であり、１４はヒータであり、１５は
ヒータ用電源であり、１６はパルス電圧発生装置である
。
第２のシリコンウェーハ１上に形成されたタンタル薄層
３上に第１のシワコンウェーハ４を重ねてヒータ１４上
に載置し、真空槽１］をガス排気口１３から排気して真
空にした後、不活性ガス供給口１２から窒素ガス等の不
活性ガスを供給し、ヒータ電源１５を使用してヒータ１
４を６００〜８００ ℃の温度に加熱する。第１のシリ
コンウェーハ４と第２のシリコンウェーハＩとの間にＩ
Ｍ〜３．５ Ｍ Ｖ ／ｌの電界が加わるようにパルス
電圧発生装置１６の発生する１００〜３５０Ｖのパルス
電圧を毎秒１〜２回の周期をもって３分間程度Ｗ極１７
とヒータ１４との間に印加し接着する。
３上に第１のシワコンウェーハ４を重ねてヒータ１４上
に載置し、真空槽１］をガス排気口１３から排気して真
空にした後、不活性ガス供給口１２から窒素ガス等の不
活性ガスを供給し、ヒータ電源１５を使用してヒータ１
４を６００〜８００ ℃の温度に加熱する。第１のシリ
コンウェーハ４と第２のシリコンウェーハＩとの間にＩ
Ｍ〜３．５ Ｍ Ｖ ／ｌの電界が加わるようにパルス
電圧発生装置１６の発生する１００〜３５０Ｖのパルス
電圧を毎秒１〜２回の周期をもって３分間程度Ｗ極１７
とヒータ１４との間に印加し接着する。
すべてのタンタル薄層３をシリサイド化するために、引
き続き８ｏｏ〜１．０００ ℃の温度で３０分間以上の
熱処理を施す。
き続き８ｏｏ〜１．０００ ℃の温度で３０分間以上の
熱処理を施す。
なお、第１のシリコンウェーハ４と第２のシリコンウェ
ーハ１とを重ね合わせて、ヒ〜り１４上に′Ｒ置すると
きに、第１のシリコンウェーハ４を下側にしてもよい。
ーハ１とを重ね合わせて、ヒ〜り１４上に′Ｒ置すると
きに、第１のシリコンウェーハ４を下側にしてもよい。
また、第１のシリコンウェーハ４の表面にヒ素、ホウ素
、リン等の不純物を１００ＫｅＶ以下の圧入エネルギー
とｌＸｌ０”ロー２以上のドーズ量とをもってイオン注
入しておけば、ソリコンとソリサイド層との間の電位バ
リアを低くすることができ、オーミックな特性を得るこ
とができる。
、リン等の不純物を１００ＫｅＶ以下の圧入エネルギー
とｌＸｌ０”ロー２以上のドーズ量とをもってイオン注
入しておけば、ソリコンとソリサイド層との間の電位バ
リアを低くすることができ、オーミックな特性を得るこ
とができる。
（発明の効果つ
以上説明するとおり、本発明に係るＳＯＩ基板の製造方
法においては、絶縁基板上に形成されたタンタル薄層と
第１のシリコンウェーハとの間にシリサイド化反応が発
生して相互に良好に接着し、また、タンタルソリサイド
と絶縁基板との間の密着性が優れているので、全面にわ
たって良好に接着したＳｏｌ基板が形成される。また、
埋め込み層は金属シリサイド層よりなるため、抵抗が低
く且つ薄く形成されるので、このＳｏｌ基板を使用する
ことによって半導体装Ｗの高速化、高密度化が可能にな
り、しかも、素子分離等の製造工程を簡略化することが
できる。
法においては、絶縁基板上に形成されたタンタル薄層と
第１のシリコンウェーハとの間にシリサイド化反応が発
生して相互に良好に接着し、また、タンタルソリサイド
と絶縁基板との間の密着性が優れているので、全面にわ
たって良好に接着したＳｏｌ基板が形成される。また、
埋め込み層は金属シリサイド層よりなるため、抵抗が低
く且つ薄く形成されるので、このＳｏｌ基板を使用する
ことによって半導体装Ｗの高速化、高密度化が可能にな
り、しかも、素子分離等の製造工程を簡略化することが
できる。
第１図は、本発明の一実施例に係るＳｏｌ基板の製造方
法を説明する工程図である。 第２図は、本発明の原理説明図である。 □第３図〜
第５図は、従来技術に係るＳＯＩ基板の製造方法の説明
図である。 １・・・第２のシリコンウェーハ、 ２ ・・絶縁腹、 ３・・・タンタル薄層、 ４・・・第１のソリコンウェーハ、 ５・・・金属シリサイド膜、 ６・・・金属薄膜、 １］・・・真空槽、 １２・・・不活性ガス供給口、 １３・・・ガス排気口、 １４・ ・ ・ヒータ、 １５・・・ヒータ用電源、 １６・・・パルス電圧発生装置、 １７・・・電極。
法を説明する工程図である。 第２図は、本発明の原理説明図である。 □第３図〜
第５図は、従来技術に係るＳＯＩ基板の製造方法の説明
図である。 １・・・第２のシリコンウェーハ、 ２ ・・絶縁腹、 ３・・・タンタル薄層、 ４・・・第１のソリコンウェーハ、 ５・・・金属シリサイド膜、 ６・・・金属薄膜、 １］・・・真空槽、 １２・・・不活性ガス供給口、 １３・・・ガス排気口、 １４・ ・ ・ヒータ、 １５・・・ヒータ用電源、 １６・・・パルス電圧発生装置、 １７・・・電極。
Claims (1)
- 【特許請求の範囲】 ［１］絶縁基板上にタンタルの薄層（３）を形成し、 該タンタルの薄層（３）上に第１のシリコンウェーハ（
４）を重ね合わせ、不活性ガス中において４００〜１，
１００℃の温度に加熱して接着する工程を有する ことを特徴とするシリコンオンインシュレータ基板の製
造方法。 ［２］前記の接着工程は減圧中において実行されること
を特徴とする請求項［１］記載のシリコンオンインシュ
レータ基板の製造方法。 ［３］前記の加熱温度は６００〜８００℃であることを
特徴とする請求項［１］または［２］記載のシリコンオ
ンインシュレータ基板の製造方法。［４］前記絶縁基板
は、第２のシリコンウェーハ（１）の表面に二酸化シリ
コンまたは窒化シリコンよりなる絶縁膜（２）が形成さ
れてなることを特徴とする請求項［１］、［２］または
［３］記載のシリコンオンインシュレータ基板の製造方
法。［５］前記接着工程において、前記絶縁基板と前記
第１のシリコンウェーハ（４）との間に１０Ｋ〜５ＭＶ
／ｃｍの交番電界を印加することを特徴とする請求項［
１］、［２］、［３］または［４］記載のシリコンオン
インシュレータ基板の製造方法。［６］前記第１のシリ
コンウェーハ（４）の前記タンタルの薄層（３）との接
着面にヒ素、ホウ素またはリンを１００ＫｅＶ以下の注
入エネルギーと１×１０＾１＾４ｃｍ＾−＾２以上のド
ーズ量とをもってイオン注入することを特徴とする請求
項［１］、［２］、［３］、［４］または［５］記載の
シリコンオンインシュレータ基板の製造方法。 ［７］前記接着工程に引き続き８００〜１，０００℃の
温度において熱処理をなす工程を有することを特徴とす
る請求項［１］、［２］、［３］、［４］、［５］また
は［６］記載のシリコンオンインシュレータ基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02314433A JP3081967B2 (ja) | 1990-11-21 | 1990-11-21 | シリコンオンインシュレータ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02314433A JP3081967B2 (ja) | 1990-11-21 | 1990-11-21 | シリコンオンインシュレータ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186815A true JPH04186815A (ja) | 1992-07-03 |
| JP3081967B2 JP3081967B2 (ja) | 2000-08-28 |
Family
ID=18053301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02314433A Expired - Fee Related JP3081967B2 (ja) | 1990-11-21 | 1990-11-21 | シリコンオンインシュレータ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3081967B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255731B1 (en) | 1997-07-30 | 2001-07-03 | Canon Kabushiki Kaisha | SOI bonding structure |
| JP2003509843A (ja) * | 1999-09-08 | 2003-03-11 | コミツサリア タ レネルジー アトミーク | ２つの半導体構成要素間の導電性ボンディング方法 |
| US6826815B2 (en) * | 1999-09-02 | 2004-12-07 | Murata Manufacturing Co., Ltd. | Method for manufacturing a surface acoustic wave device |
| US6928720B2 (en) * | 1999-05-27 | 2005-08-16 | Murata Manufacturing Co., Ltd. | Method of manufacturing a surface acoustic wave device |
| JP2013521648A (ja) * | 2010-03-02 | 2013-06-10 | マイクロン テクノロジー， インク． | セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置 |
| US8809145B2 (en) | 2010-03-02 | 2014-08-19 | Micron Technology, Inc. | Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same |
| US8841715B2 (en) | 2010-03-02 | 2014-09-23 | Micron Technology, Inc. | Floating body cell structures, devices including same, and methods for forming same |
| US8980699B2 (en) | 2010-03-02 | 2015-03-17 | Micron Technology, Inc. | Thyristor-based memory cells, devices and systems including the same and methods for forming the same |
| US9129983B2 (en) | 2011-02-11 | 2015-09-08 | Micron Technology, Inc. | Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor |
| US9269795B2 (en) | 2011-07-26 | 2016-02-23 | Micron Technology, Inc. | Circuit structures, memory circuitry, and methods |
| US9361966B2 (en) | 2011-03-08 | 2016-06-07 | Micron Technology, Inc. | Thyristors |
| US9646869B2 (en) | 2010-03-02 | 2017-05-09 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US10373956B2 (en) | 2011-03-01 | 2019-08-06 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
-
1990
- 1990-11-21 JP JP02314433A patent/JP3081967B2/ja not_active Expired - Fee Related
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255731B1 (en) | 1997-07-30 | 2001-07-03 | Canon Kabushiki Kaisha | SOI bonding structure |
| US6928720B2 (en) * | 1999-05-27 | 2005-08-16 | Murata Manufacturing Co., Ltd. | Method of manufacturing a surface acoustic wave device |
| US6826815B2 (en) * | 1999-09-02 | 2004-12-07 | Murata Manufacturing Co., Ltd. | Method for manufacturing a surface acoustic wave device |
| JP2003509843A (ja) * | 1999-09-08 | 2003-03-11 | コミツサリア タ レネルジー アトミーク | ２つの半導体構成要素間の導電性ボンディング方法 |
| US8980699B2 (en) | 2010-03-02 | 2015-03-17 | Micron Technology, Inc. | Thyristor-based memory cells, devices and systems including the same and methods for forming the same |
| US10325926B2 (en) | 2010-03-02 | 2019-06-18 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
| US8841715B2 (en) | 2010-03-02 | 2014-09-23 | Micron Technology, Inc. | Floating body cell structures, devices including same, and methods for forming same |
| US8859359B2 (en) | 2010-03-02 | 2014-10-14 | Micron Technology, Inc. | Floating body cell structures, devices including same, and methods for forming same |
| JP2013521648A (ja) * | 2010-03-02 | 2013-06-10 | マイクロン テクノロジー， インク． | セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置 |
| US8809145B2 (en) | 2010-03-02 | 2014-08-19 | Micron Technology, Inc. | Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same |
| US9608119B2 (en) | 2010-03-02 | 2017-03-28 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
| US9646869B2 (en) | 2010-03-02 | 2017-05-09 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US10157769B2 (en) | 2010-03-02 | 2018-12-18 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US9129983B2 (en) | 2011-02-11 | 2015-09-08 | Micron Technology, Inc. | Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor |
| US10886273B2 (en) | 2011-03-01 | 2021-01-05 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
| US10373956B2 (en) | 2011-03-01 | 2019-08-06 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
| US9361966B2 (en) | 2011-03-08 | 2016-06-07 | Micron Technology, Inc. | Thyristors |
| US9691465B2 (en) | 2011-03-08 | 2017-06-27 | Micron Technology, Inc. | Thyristors, methods of programming thyristors, and methods of forming thyristors |
| US9269795B2 (en) | 2011-07-26 | 2016-02-23 | Micron Technology, Inc. | Circuit structures, memory circuitry, and methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3081967B2 (ja) | 2000-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04186815A (ja) | シリコンオンインシュレータ基板の製造方法 | |
| US5102821A (en) | SOI/semiconductor heterostructure fabrication by wafer bonding of polysilicon to titanium | |
| CN100446182C (zh) | 具有改进电特性的复合基片的制造方法 | |
| JP2002064134A5 (ja) | ||
| JPS62216352A (ja) | 半導体装置の製造方法 | |
| WO2007102248A1 (ja) | 半導体装置及びその製造方法 | |
| JPH04116816A (ja) | 接合ウェーハ及びその製造方法 | |
| US20230061391A1 (en) | Method for producing a superconducting vanadium silicide on a silicon layer | |
| TWI592987B (zh) | 絕緣層上覆矽基板及其製造方法 | |
| JP2830762B2 (ja) | 半導体装置の製造方法 | |
| JP3484961B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPS62145774A (ja) | 半導体装置 | |
| JP2589994B2 (ja) | ウェーハの接着方法 | |
| JPS5933255B2 (ja) | 半導体装置の製造方法 | |
| US9287126B2 (en) | Multi-wafer pair anodic bonding apparatus and method | |
| JPH03265156A (ja) | 半導体装置の製造方法 | |
| JPH04214671A (ja) | 半導体サブストレート裏面金属化方法 | |
| TW201732886A (zh) | 絕緣層上覆矽基板及其製造方法 | |
| JP2535577B2 (ja) | ウェ―ハの接着方法 | |
| JPS63314825A (ja) | 半導体基板の製造方法 | |
| JP2668380B2 (ja) | 半導体装置の製造方法 | |
| JPH01202812A (ja) | 半導体基板の製造方法 | |
| CN117577543A (zh) | 一种键合方法以及soi衬底的制备方法 | |
| JPH0235741A (ja) | 半導体装置およびその製造方法 | |
| JPS6428842A (en) | Semiconductor device and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |