JPH04214671A - 半導体サブストレート裏面金属化方法 - Google Patents
半導体サブストレート裏面金属化方法Info
- Publication number
- JPH04214671A JPH04214671A JP4554991A JP4554991A JPH04214671A JP H04214671 A JPH04214671 A JP H04214671A JP 4554991 A JP4554991 A JP 4554991A JP 4554991 A JP4554991 A JP 4554991A JP H04214671 A JPH04214671 A JP H04214671A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- annealing
- ion implantation
- temperature
- dopant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 title claims abstract description 29
- 238000001465 metallisation Methods 0.000 title claims description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 38
- 239000002184 metal Substances 0.000 claims abstract description 38
- 238000000137 annealing Methods 0.000 claims abstract description 24
- 239000002019 doping agent Substances 0.000 claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims abstract description 13
- 238000010438 heat treatment Methods 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims description 18
- 230000008021 deposition Effects 0.000 claims description 11
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 239000011261 inert gas Substances 0.000 claims 1
- 238000011282 treatment Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 36
- 230000008569 process Effects 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、半導体サブストレート
の裏面を金属化するため、堆積させる第1金属層とのイ
ンターフェースとして作用するサブストレート表面にド
ーパントをイオン注入した後、一連の金属層を堆積させ
る方法に関するものである。
の裏面を金属化するため、堆積させる第1金属層とのイ
ンターフェースとして作用するサブストレート表面にド
ーパントをイオン注入した後、一連の金属層を堆積させ
る方法に関するものである。
【0002】
【従来の技術】多くの半導体電子装置は、半導体を構成
するサブストレートの裏面を電気端子として使用する。 従って、この領域は、電気接続を可能にするため金属化
しなければならず、M−S(金属−半導体)接触が十分
低い固有接触抵抗を有し、電流が流れるとき大きな電圧
低下を生ずることがないようにしなければならない(オ
ーミック接触)。
するサブストレートの裏面を電気端子として使用する。 従って、この領域は、電気接続を可能にするため金属化
しなければならず、M−S(金属−半導体)接触が十分
低い固有接触抵抗を有し、電流が流れるとき大きな電圧
低下を生ずることがないようにしなければならない(オ
ーミック接触)。
【0003】
【発明が解決しようとする課題】多くの場合、裏面の金
属は、仕上げ装置のパッケージの一部をなしてヒートシ
ンクとして作用する金属支持体に金属層を溶接すること
ができるようにしなければならない。
属は、仕上げ装置のパッケージの一部をなしてヒートシ
ンクとして作用する金属支持体に金属層を溶接すること
ができるようにしなければならない。
【0004】これらの特性を同時に保証するためには、
第1の金属層の下層の半導体に対するバリア高さを低く
して数個の金属層を裏面に堆積させることがよく行われ
る。更に、M−S 結合の固有接触抵抗が依存する主要
な要因の一つがM−S インターフェースに存在する電
気的活性ドーパントの濃度であるため、半導体の表面の
ドーパントの量を増やしてから金属層を堆積させること
がよく行われる。
第1の金属層の下層の半導体に対するバリア高さを低く
して数個の金属層を裏面に堆積させることがよく行われ
る。更に、M−S 結合の固有接触抵抗が依存する主要
な要因の一つがM−S インターフェースに存在する電
気的活性ドーパントの濃度であるため、半導体の表面の
ドーパントの量を増やしてから金属層を堆積させること
がよく行われる。
【0005】増量に最も広く使用される方法は、ドーパ
ントの予備堆積及びイオン注入により構成される。第1
の方法としては、超高温(900 ℃)加熱方法がある
。
ントの予備堆積及びイオン注入により構成される。第1
の方法としては、超高温(900 ℃)加熱方法がある
。
【0006】イオン照射により非晶質材料の表面層を形
成する場合、第2の方法としては、シリコンでは後で5
00−550 ℃より高い温度の下に焼きなましを行っ
て、損傷した固体相(”SPE”)のエピタキシャル再
成長及びイオン注入した核種の活性化を行うことが必要
になる。一方、イオン照射が非晶質化を生じない場合、
より高温の焼きなまし温度を使用して注入した核種の活
性化を行う必要がある。
成する場合、第2の方法としては、シリコンでは後で5
00−550 ℃より高い温度の下に焼きなましを行っ
て、損傷した固体相(”SPE”)のエピタキシャル再
成長及びイオン注入した核種の活性化を行うことが必要
になる。一方、イオン照射が非晶質化を生じない場合、
より高温の焼きなまし温度を使用して注入した核種の活
性化を行う必要がある。
【0007】第1及び第2の双方の方法では、加熱処理
を施す温度がウェハの前面の装置に有害であることがわ
かっている。
を施す温度がウェハの前面の装置に有害であることがわ
かっている。
【0008】他方、ウェハの前面の完成の際に、適切な
仕上げ処理によりサブストレートの厚さを減少すること
が必要であるため、裏面は前面に設ける装置を完成させ
た後にのみ増量を行わなければならない。従って、ドー
パント半導体表面増量のための既知の技術ではこの問題
を解決することはできない。
仕上げ処理によりサブストレートの厚さを減少すること
が必要であるため、裏面は前面に設ける装置を完成させ
た後にのみ増量を行わなければならない。従って、ドー
パント半導体表面増量のための既知の技術ではこの問題
を解決することはできない。
【0009】従って、本発明の目的は、良好なM−S
オーミック接触をもたらす半導体サブストレートの裏面
の多層金属化方法を得るにあり、特に、半導体の表面に
存在するドーパントの濃度を増加させ、同時に焼きなま
し処理の温度及び持続時間を、半導体装置の他の構造的
機能及び機能的特性を変更する必要のない値に維持する
ことができる方法を得るにある。
オーミック接触をもたらす半導体サブストレートの裏面
の多層金属化方法を得るにあり、特に、半導体の表面に
存在するドーパントの濃度を増加させ、同時に焼きなま
し処理の温度及び持続時間を、半導体装置の他の構造的
機能及び機能的特性を変更する必要のない値に維持する
ことができる方法を得るにある。
【0010】
【課題を解決するための手段】上述の目的を達成するた
め、本発明による方法は、半導体サブストレートの裏面
を金属化するため、堆積させる第1金属層とのインター
フェースとして作用するサブストレート表面にドーパン
トをイオン注入した後、一連の金属層を堆積させる方法
において、ドーパントのイオン注入ステップは、半導体
サブストレートの表面を非晶質化するようにして行い、
このイオン注入ステップの後に前記一連の金属層のうち
の一層又はそれ以上の層の金属層堆積を行い、次に真空
又は不活性雰囲気の下に500 ℃より相当低い温度で
60分より相当短い期間にわたり加熱焼きなましを行う
ことを特徴とする。
め、本発明による方法は、半導体サブストレートの裏面
を金属化するため、堆積させる第1金属層とのインター
フェースとして作用するサブストレート表面にドーパン
トをイオン注入した後、一連の金属層を堆積させる方法
において、ドーパントのイオン注入ステップは、半導体
サブストレートの表面を非晶質化するようにして行い、
このイオン注入ステップの後に前記一連の金属層のうち
の一層又はそれ以上の層の金属層堆積を行い、次に真空
又は不活性雰囲気の下に500 ℃より相当低い温度で
60分より相当短い期間にわたり加熱焼きなましを行う
ことを特徴とする。
【0011】
【実施例】次に、図面につき本発明の好適な実施例を説
明し、図1、図2及び図3はそれぞれ本発明方法の第1
、第2及び第3の実施例を示す。
明し、図1、図2及び図3はそれぞれ本発明方法の第1
、第2及び第3の実施例を示す。
【0012】本発明方法の全工程を要約すると、以下の
とおりである。 (1) 半導体の表面を非晶質化するため、ウェハの裏
面にイオン注入を行う。このプロセスは、順次の金属層
堆積の前に行う。注入した核種が活性化されるとき、予
め存在するドーパントと同一の電気的挙動を示さなけれ
ばならない。このイオン注入は、金属化プロセスの終了
時に良好なM−S オーミック接触が確実に得られるも
のでなければならない。N型シリコンの場合、10Ke
V 以下のエネルギEで砒素をイオン注入することによ
って良好な結果が得られ、イオン注入された核種はでき
る限りM−S インターフェースに近接する(E=5K
eV 、及びドーズ量が2×1014原子/cm2 に
等しいとき、イオン注入核種の最大濃度は、表面から約
0.5×10−2μm の距離の部分で得られる)。こ
れにより、非晶質化された層の厚さ及び焼きなまし(ア
ニーリング)時間を減少することができる。
とおりである。 (1) 半導体の表面を非晶質化するため、ウェハの裏
面にイオン注入を行う。このプロセスは、順次の金属層
堆積の前に行う。注入した核種が活性化されるとき、予
め存在するドーパントと同一の電気的挙動を示さなけれ
ばならない。このイオン注入は、金属化プロセスの終了
時に良好なM−S オーミック接触が確実に得られるも
のでなければならない。N型シリコンの場合、10Ke
V 以下のエネルギEで砒素をイオン注入することによ
って良好な結果が得られ、イオン注入された核種はでき
る限りM−S インターフェースに近接する(E=5K
eV 、及びドーズ量が2×1014原子/cm2 に
等しいとき、イオン注入核種の最大濃度は、表面から約
0.5×10−2μm の距離の部分で得られる)。こ
れにより、非晶質化された層の厚さ及び焼きなまし(ア
ニーリング)時間を減少することができる。
【0013】(2) 数個の金属層を順次堆積するのに
好適でありかつ真空又は不活性雰囲気中でサブストレー
トを加熱することができる装置において、サブストレー
トの裏面に1個又はそれ以上の金属層を堆積させる。金
属化プロセス全体の終了時には、半導体の表面はドーパ
ントの適切な核種が豊富に添加されているため、最初の
金属層は必ずしも電気的である必要はない基準に基づい
て選択することができる。これら基準としては、第1層
と半導体との間の良好な結合性又は良好な熱膨張係数又
は誘導応力が少ないこと、又は生産性がよいことがある
。
好適でありかつ真空又は不活性雰囲気中でサブストレー
トを加熱することができる装置において、サブストレー
トの裏面に1個又はそれ以上の金属層を堆積させる。金
属化プロセス全体の終了時には、半導体の表面はドーパ
ントの適切な核種が豊富に添加されているため、最初の
金属層は必ずしも電気的である必要はない基準に基づい
て選択することができる。これら基準としては、第1層
と半導体との間の良好な結合性又は良好な熱膨張係数又
は誘導応力が少ないこと、又は生産性がよいことがある
。
【0014】(3) 同一の堆積装置において、500
℃より相当低い温度で、60分より相当短い期間(例
えば、≦400 ℃及び30分)真空又は不活性雰囲気
の下で焼きなましを行う。特に、シリコンの場合、上述
の装置のエネルギが約5KeV のとき、非晶質層の再
成長及びイオン注入核種の活性化に関して、約375
℃の温度で約30分間の焼きなましで十分である。加熱
は、例えば、サーモスタットで制御される装置により動
作する特別なランプにより行うことができる。
℃より相当低い温度で、60分より相当短い期間(例
えば、≦400 ℃及び30分)真空又は不活性雰囲気
の下で焼きなましを行う。特に、シリコンの場合、上述
の装置のエネルギが約5KeV のとき、非晶質層の再
成長及びイオン注入核種の活性化に関して、約375
℃の温度で約30分間の焼きなましで十分である。加熱
は、例えば、サーモスタットで制御される装置により動
作する特別なランプにより行うことができる。
【0015】(4) 残りの金属フィルムの順次の堆積
。最後の層は、金属支持体に適当な低温溶融金属合金に
より仕上げた装置を溶接することが確実にできるように
するため必要とされることがよくある。この支持体は、
装置の最終パッケージの一部をなすものとするか、又は
ハイブリッド回路の電極とすることができる。残りの金
属フィルムは第1金属層上に順次堆積することができ、
従って、焼きなましの前に行うことができ、従って、焼
きなましをプロセスの最終ステップとすることができる
。金属のいくつかのシーケンスに対して、数個の金属層
をシリーズに堆積させ、又はシリーズ全体であっても、
焼きなまし前に行うことによって種々のフィルム間の結
合性を改善する。
。最後の層は、金属支持体に適当な低温溶融金属合金に
より仕上げた装置を溶接することが確実にできるように
するため必要とされることがよくある。この支持体は、
装置の最終パッケージの一部をなすものとするか、又は
ハイブリッド回路の電極とすることができる。残りの金
属フィルムは第1金属層上に順次堆積することができ、
従って、焼きなましの前に行うことができ、従って、焼
きなましをプロセスの最終ステップとすることができる
。金属のいくつかのシーケンスに対して、数個の金属層
をシリーズに堆積させ、又はシリーズ全体であっても、
焼きなまし前に行うことによって種々のフィルム間の結
合性を改善する。
【0016】これに限定はしないが、一つの実施例とし
て、以下に、約2×1018原子/cm3 のドーズ量
でイオン注入した<100> N型シリコンサブストレ
ート4(図1参照)を金属化するプロセスについて説明
する。
て、以下に、約2×1018原子/cm3 のドーズ量
でイオン注入した<100> N型シリコンサブストレ
ート4(図1参照)を金属化するプロセスについて説明
する。
【0017】先ず、約1014原子/cm3 のドーズ
量及び約5KeV のエネルギを使用して砒素イオン注
入を行い(図1の(a) 参照)、表面に非晶質化した
層(図面にハッチングで示した層)を形成する。次に、
サブストレートを電子銃(e−gun)タイプの蒸発器
(エバポレータ)に配置し、この蒸発器には、少なくと
も3個の相互交換可能なるつぼを装備し、温度調整した
ランプ加熱装置を設ける。ポンピングにより真空(≦1
0−6Torrの圧力)を生ぜしめた後、約100nm
のチタニウムの第1層1を堆積する(図1の(b)
参照)。この後、375 ℃で約30分間(依然として
高真空状態で)加熱サイクルを行う(図1の(c) 参
照)。温度が僅かに低下したとき、ニッケルの約350
nm の他の層2と、金の約30nmのフィルム3を堆
積する(図1の(d) 参照)。このプロセス全体によ
り良好な金属学的特性及び約10−4オーム・cm2
以下の固有接触抵抗値が確実に得られる(本発明方法を
使用しないとすると、約2×10−2オーム・cm2
以下に低下する固有接触抵抗はほとんどうることができ
ない)。図1の実施例のプロセスでは、焼きなましステ
ップは、第1金属層の堆積後に行ったが、図2の実施例
のように、第2層を堆積した後に行うこともでき、また
図3に示すように、すべての層を堆積した後でさえも行
うことができる。
量及び約5KeV のエネルギを使用して砒素イオン注
入を行い(図1の(a) 参照)、表面に非晶質化した
層(図面にハッチングで示した層)を形成する。次に、
サブストレートを電子銃(e−gun)タイプの蒸発器
(エバポレータ)に配置し、この蒸発器には、少なくと
も3個の相互交換可能なるつぼを装備し、温度調整した
ランプ加熱装置を設ける。ポンピングにより真空(≦1
0−6Torrの圧力)を生ぜしめた後、約100nm
のチタニウムの第1層1を堆積する(図1の(b)
参照)。この後、375 ℃で約30分間(依然として
高真空状態で)加熱サイクルを行う(図1の(c) 参
照)。温度が僅かに低下したとき、ニッケルの約350
nm の他の層2と、金の約30nmのフィルム3を堆
積する(図1の(d) 参照)。このプロセス全体によ
り良好な金属学的特性及び約10−4オーム・cm2
以下の固有接触抵抗値が確実に得られる(本発明方法を
使用しないとすると、約2×10−2オーム・cm2
以下に低下する固有接触抵抗はほとんどうることができ
ない)。図1の実施例のプロセスでは、焼きなましステ
ップは、第1金属層の堆積後に行ったが、図2の実施例
のように、第2層を堆積した後に行うこともでき、また
図3に示すように、すべての層を堆積した後でさえも行
うことができる。
【0018】
【発明の効果】本発明方法の主な利点は、M−S 接触
の金属電極を形成することができることの他に、イオン
注入後かつ焼きなまし前に行う第1金属フィルムの堆積
が、焼きなまし中に装置を加熱するとき、予め非晶質化
した結晶の再成長促進及び大幅な容易化の重要な役割を
果たす点であり、従って、焼きなましは、相当低い温度
でまた制限された限定時間で行うことができる。
の金属電極を形成することができることの他に、イオン
注入後かつ焼きなまし前に行う第1金属フィルムの堆積
が、焼きなまし中に装置を加熱するとき、予め非晶質化
した結晶の再成長促進及び大幅な容易化の重要な役割を
果たす点であり、従って、焼きなましは、相当低い温度
でまた制限された限定時間で行うことができる。
【0019】更に、本発明方法による他の利点として、
以下のものがある。即ち、− 金属層を堆積するのと同
一の装置内で焼きなましを行うことができ、時間を短縮
し、必要設備のコストを低減し、サブストレートの裏面
の金属の物理的特性及び信頼性を向上する点、− 高真
空又は不活性雰囲気中で焼きなましを行うことによって
、既に堆積している上層金属層の酸化又は汚染を防止し
、従って、焼きなまし後に堆積した金属層とのインター
フェースが良好になる点、− 固有M−S 接触抵抗を
大幅に減少することができることにより、半導体装置の
電気的特性を向上させるのみならず、再現性も向上させ
ることができる。更に、第1の金属層の選択は、固有接
触抵抗の問題によってそれほど制限されず、他の必要条
件(例えば、第1層とサブストレートとの間の良好な結
合性、誘導応力の減少、プロセスの経済性等)を満足さ
せることができるようになる点である。
以下のものがある。即ち、− 金属層を堆積するのと同
一の装置内で焼きなましを行うことができ、時間を短縮
し、必要設備のコストを低減し、サブストレートの裏面
の金属の物理的特性及び信頼性を向上する点、− 高真
空又は不活性雰囲気中で焼きなましを行うことによって
、既に堆積している上層金属層の酸化又は汚染を防止し
、従って、焼きなまし後に堆積した金属層とのインター
フェースが良好になる点、− 固有M−S 接触抵抗を
大幅に減少することができることにより、半導体装置の
電気的特性を向上させるのみならず、再現性も向上させ
ることができる。更に、第1の金属層の選択は、固有接
触抵抗の問題によってそれほど制限されず、他の必要条
件(例えば、第1層とサブストレートとの間の良好な結
合性、誘導応力の減少、プロセスの経済性等)を満足さ
せることができるようになる点である。
【図1】本発明方法の第1の実施例の各段階を示す線図
的説明図である。
的説明図である。
【図2】本発明方法の第2の実施例の各段階を示す線図
的説明図である。
的説明図である。
【図3】本発明方法の第3の実施例の各段階を示す線図
的説明図である。
的説明図である。
1 第1層
2 第2層
3 第3層
4 サブストレート
Claims (6)
- 【請求項1】半導体サブストレートの裏面を金属化する
ため、堆積させる第1金属層とのインターフェースとし
て作用するサブストレート表面にドーパントをイオン注
入した後、一連の金属層を堆積させる方法において、前
記ドーパントのイオン注入ステップは、半導体サブスト
レートの表面を非晶質化するようにして行い、このイオ
ン注入ステップの後に前記一連の金属層のうちの一層又
はそれ以上の層の金属層堆積を行い、次に真空又は不活
性雰囲気の下に500 ℃より相当低い温度で60分よ
り相当短い期間にわたり加熱焼きなましを行うことを特
徴とする半導体サブストレート裏面金属化方法。 - 【請求項2】金属層の堆積及び加熱焼きなましは、半導
体サブストレート上に数個の金属層を順次に堆積させま
た真空又は不活性雰囲気の下に同一のサブストレートを
加熱するに適当な同一の装置により行う請求項1記載の
半導体サブストレート裏面金属化方法。 - 【請求項3】前記加熱焼きなましは、≦10−6トルの
圧力の高真空雰囲気の下に、≦400 ℃の温度で、≦
30分の期間にわたって行う請求項1記載の半導体サブ
ストレート裏面金属化方法。 - 【請求項4】前記加熱焼きなましは、≦30×10−3
トルの圧力の不活性ガスで構成した雰囲気の下に、≦4
00 ℃の温度で、≦30分の期間にわたって行う請求
項1記載の半導体サブストレート裏面金属化方法。 - 【請求項5】前記サブストレートをN型シリコンにより
構成し、前記イオン注入ドーパントを砒素とし、イオン
注入エネルギを10KeV とした請求項1記載の半導
体サブストレート裏面金属化方法。 - 【請求項6】イオン注入する砒素のドーズ量を約2×1
014原子/cm2 とし、イオン注入エネルギを5K
eV とし、また加熱焼きなましを約375 ℃の温度
で約30分の期間にわたって行う請求項5記載の半導体
サブストレート裏面金属化方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP90830062A EP0443296B1 (en) | 1990-02-20 | 1990-02-20 | Process for obtaining multilayer metallization of the back of a semiconductor substrate |
IT90830062.7 | 1990-02-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04214671A true JPH04214671A (ja) | 1992-08-05 |
JP2989914B2 JP2989914B2 (ja) | 1999-12-13 |
Family
ID=8205990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3045549A Expired - Fee Related JP2989914B2 (ja) | 1990-02-20 | 1991-02-20 | 半導体サブストレート裏面金属化方法 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0443296B1 (ja) |
JP (1) | JP2989914B2 (ja) |
DE (1) | DE69033234T2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5502004A (en) * | 1992-10-05 | 1996-03-26 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device with heat treated diffusion layers |
JP2011029423A (ja) * | 2009-07-27 | 2011-02-10 | Renesas Electronics Corp | 半導体装置の製造方法 |
WO2013035817A1 (ja) | 2011-09-08 | 2013-03-14 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4135292A (en) * | 1976-07-06 | 1979-01-23 | Intersil, Inc. | Integrated circuit contact and method for fabricating the same |
JPS5580219A (en) * | 1978-12-06 | 1980-06-17 | Ibm | Method of forming metallic contact |
IT1217278B (it) * | 1982-07-29 | 1990-03-22 | Ates Componenti Elettron | Processo di metallizzazione del retro di una fetta di silicio |
-
1990
- 1990-02-20 DE DE1990633234 patent/DE69033234T2/de not_active Expired - Fee Related
- 1990-02-20 EP EP90830062A patent/EP0443296B1/en not_active Expired - Lifetime
-
1991
- 1991-02-20 JP JP3045549A patent/JP2989914B2/ja not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5502004A (en) * | 1992-10-05 | 1996-03-26 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device with heat treated diffusion layers |
JP2011029423A (ja) * | 2009-07-27 | 2011-02-10 | Renesas Electronics Corp | 半導体装置の製造方法 |
WO2013035817A1 (ja) | 2011-09-08 | 2013-03-14 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JPWO2013035817A1 (ja) * | 2011-09-08 | 2015-03-23 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
US9059325B2 (en) | 2011-09-08 | 2015-06-16 | Fuji Electric Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
US9412832B2 (en) | 2011-09-08 | 2016-08-09 | Fuji Electric Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
US9496151B2 (en) | 2011-09-08 | 2016-11-15 | Fuji Electric Co.,Ltd. | Semiconductor device and semiconductor device manufacturing method |
Also Published As
Publication number | Publication date |
---|---|
DE69033234T2 (de) | 2000-02-03 |
DE69033234D1 (de) | 1999-09-09 |
JP2989914B2 (ja) | 1999-12-13 |
EP0443296A1 (en) | 1991-08-28 |
EP0443296B1 (en) | 1999-08-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3704427B2 (ja) | 半導体装置の銅金属配線形成方法 | |
US4478881A (en) | Tungsten barrier contact | |
KR970030474A (ko) | 반도체 소자의 앝은 접합 형성방법 | |
JP2009503850A (ja) | スイッチモード電源用の高電圧非パンチスルーigbt | |
JPH05102072A (ja) | ケイ化物層からなる半導体デバイスおよびそのデバイスの製造方法 | |
JPH03110837A (ja) | 半導体装置の製造方法 | |
JP3081967B2 (ja) | シリコンオンインシュレータ基板の製造方法 | |
US5342793A (en) | Process for obtaining multi-layer metallization of the back of a semiconductor substrate | |
US5302549A (en) | Metal-semiconductor ohmic contact forming process | |
JPH04214671A (ja) | 半導体サブストレート裏面金属化方法 | |
TW201029043A (en) | Method to reduce surface damage and defects | |
JP2004525257A (ja) | ウエハ・バイアスを用いて低温アルファ・タンタル薄膜を得る方法 | |
JP2008004704A (ja) | 半導体素子の製造方法 | |
CN117316764B (zh) | 一种半导体硅晶片处理方法 | |
JPH05251378A (ja) | 半導体装置の製造方法 | |
JPH0445972B2 (ja) | ||
JPH038103B2 (ja) | ||
JP2001077048A (ja) | 半導体ダイヤモンドへの低抵抗オーミック電極及びその形成方法 | |
JPH10223555A (ja) | 半導体装置の製造方法 | |
KR20200081284A (ko) | 반도체 소자의 콘택 및 반도체 소자의 콘택 형성 방법 | |
JPH0878337A (ja) | 半導体装置の製造方法 | |
JPH0417329A (ja) | 薄膜の形成方法 | |
JPH0812868B2 (ja) | 化合物半導体素子の製造方法 | |
JPS60182170A (ja) | 半導体装置の製造方法 | |
JPH01161760A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |